特許 5784685 抵抗的レベルシフティング回路を有するクラスＡＢ増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5784685

(24)【登録日】2015年7月31日

(45)【発行日】2015年9月24日

(54)【発明の名称】抵抗的レベルシフティング回路を有するクラスＡＢ増幅器

(51)【国際特許分類】

   H03F 1/02 20060101AFI20150907BHJP

   H03F 3/45 20060101ALI20150907BHJP

   H03F 3/24 20060101ALI20150907BHJP

【ＦＩ】

   H03F1/02

   H03F3/45 B

   H03F3/24

【請求項の数】27

【全頁数】26

(21)【出願番号】特願2013-233579(P2013-233579)

(22)【出願日】2013年11月11日

(62)【分割の表示】特願2011-542537(P2011-542537)の分割

【原出願日】2009年12月21日

(65)【公開番号】特開2014-57351(P2014-57351A)

(43)【公開日】2014年3月27日

【審査請求日】2013年11月27日

(31)【優先権主張番号】12/340,142

(32)【優先日】2008年12月19日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100140176

【弁理士】

【氏名又は名称】砂川 克

(74)【代理人】

【識別番号】100158805

【弁理士】

【氏名又は名称】井関 守三

(74)【代理人】

【識別番号】100172580

【弁理士】

【氏名又は名称】赤穂 隆雄

(74)【代理人】

【識別番号】100179062

【弁理士】

【氏名又は名称】井上 正

(74)【代理人】

【識別番号】100124394

【弁理士】

【氏名又は名称】佐藤 立志

(74)【代理人】

【識別番号】100112807

【弁理士】

【氏名又は名称】岡田 貴志

(74)【代理人】

【識別番号】100111073

【弁理士】

【氏名又は名称】堀内 美保子

(72)【発明者】

【氏名】チェン−ハン・ワン

(72)【発明者】

【氏名】ヅ−ワン・パン

(72)【発明者】

【氏名】ロジャー・ブロッケンブロウ

【審査官】 緒方 寿彦

(56)【参考文献】

【文献】 特開２００８−２１９３０７（ＪＰ，Ａ）

【文献】 特開平０５−１６７３６３（ＪＰ，Ａ）

【文献】 特開２００５−３２３２８７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ １／０２、 ３／２４、 ３／４５

(57)【特許請求の範囲】

【請求項1】

入力信号を受け取って第１のドライブ信号を供給する入力ステージと、
前記第１のドライブ信号を受け取って第２のドライブ信号を供給する抵抗的レベルシフティングステージと、
前記第１及び第２のドライブ信号を受け取って出力信号を供給する出力ステージと、
前記出力信号及びターゲット電圧を受信し、前記入力ステージに制御電圧を供給するフィードバックステージと、
を備えた装置。

【請求項2】

前記抵抗的レベルシフティングステージは、
バイアス電圧を受け取って前記第２のドライブ信号を供給するトランジスタと、
前記トランジスタに結合され、前記第１及び第２のドライブ信号間に結合された抵抗であって、前記第１及び第２のドライブ信号間で電圧ドロップを与える抵抗と、
を備える請求項１の装置。

【請求項3】

前記抵抗的レベルシフティングステージは、第２のバイアス電圧を受け取り、前記抵抗を通してレベルシフティング電流を供給する第２のトランジスタをさらに備える
請求項２の装置。

【請求項4】

前記出力ステージは、相補的トランジスタのペアを備えたクラスＡＢ出力ステージであり、前記第１及び第２のドライブ信号は、前記相補的トランジスタに供給される
請求項１の装置。

【請求項5】

前記抵抗的レベルシフティングステージに対するバイアス電圧を発生する第１のバイアス回路をさらに備え、前記バイアス電圧は、前記第１及び第２のドライブ信号間の電圧ドロップを決定する
請求項１の装置。

【請求項6】

前記第１のバイアス回路は、
前記入力ステージの第２のトランジスタにマッチした第１のトランジスタを備えたレプリカ入力ステージと、
前記抵抗的レベルシフティングステージの第４のトランジスタにマッチした第３のトランジスタを備えたレプリカ抵抗的レベルシフティングステージと、
前記出力ステージの相補的トランジスタの第２のペアにマッチした相補的トランジスタの第１のペアを備えたレプリカ出力ステージと、
を備える請求項５の装置。

【請求項7】

前記レプリカ出力ステージの前記相補的トランジスタの第１のペアは、第５及び第６のトランジスタを備え、前記レプリカ入力ステージの前記第１のトランジスタと前記レプリカ出力ステージの前記第５のトランジスタとは電流ミラーとして結合されている
請求項６の装置。

【請求項8】

前記レプリカ出力ステージの前記相補的トランジスタの第１のペアは、前記レプリカ入力ステージの前記第１のトランジスタを流れる電流によって決められる第１の静止電流を有し、前記出力ステージの前記相補的トランジスタの第２のペアは、前記第１の静止電流によって決められる第２の静止電流を有する
請求項７の装置。

【請求項9】

前記第１のバイアス回路は、前記レプリカ抵抗的レベルシフティングステージ及び前記レプリカ出力ステージに結合された増幅器ステージをさらに備え、前記増幅器ステージは、前記抵抗的レベルシフティングステージ及び前記レプリカ抵抗的レベルシフティングステージに対する前記バイアス電圧を発生する
請求項６の装置。

【請求項10】

前記レプリカ出力ステージの前記相補的トランジスタの第１のペアは、第５及び第６のトランジスタを備え、前記レプリカ抵抗的レベルシフティングステージの前記第３のトランジスタは、前記レプリカ出力ステージの前記第６のトランジスタに結合され、前記増幅器ステージは、前記第６のトランジスタがターゲット静止電流を伝導させるために前記第３のトランジスタに対する前記バイアス電圧を発生する
請求項９の装置。

【請求項11】

前記レプリカ抵抗的レベルシフティングステージは、
前記第３のトランジスタに並列に結合された第５のトランジスタと、
前記第５のトランジスタに結合され、前記抵抗的レベルシフティングステージに対するレベルシフティング電流を発生するために第２のバイアス電圧を供給する電流ミラーと、
をさらに備える請求項６の装置。

【請求項12】

前記増幅器ステージは、
前記第５のトランジスタに結合され、増幅を与える第７のトランジスタと、
前記第７のトランジスタに結合され、前記バイアス電圧を与える第８のトランジスタと、
を備える請求項１０の装置。

【請求項13】

前記増幅器ステージは、
前記第５のトランジスタに結合された第１の入力及び出力コモンモード電圧を受け取る第２の入力を有する差動ペアと、
前記差動ペアに結合され、第８のトランジスタが前記バイアス電圧を供給する第７及び第８のトランジスタと、
を備える請求項１０の装置。

【請求項14】

前記出力信号に対する差動信号を受け取り、前記入力ステージに対する第２のバイアス電圧を発生する第２のバイアス回路をさらに備え、前記第２のバイアス電圧は、前記ターゲット電圧及び前記差動信号から生成される
請求項５の装置。

【請求項15】

前記入力ステージ、前記抵抗的レベルシフティングステージ、及び前記出力ステージは、金属酸化物半導体（ＭＯＳ）トランジスタによってインプリメントされる
請求項１の装置。

【請求項16】

差動入力信号を受け取って第１及び第２のドライブ信号を供給する入力ステージと、
前記第１及び第２のドライブ信号を受け取って第３及び第４のドライブ信号を供給する抵抗的レベルシフティングステージと、
前記第１から第４のドライブ信号を受け取って差動出力信号を供給する出力ステージと、
前記差動出力信号及びターゲット電圧を受信し、前記入力ステージに制御電圧を供給するフィードバックステージと、
を備えた集積回路。

【請求項17】

前記抵抗的レベルシフティングステージに対するバイアス電圧を発生するバイアス回路をさらに備え、前記バイアス電圧は、前記第１及び第３のドライブ信号間、及び前記第２及び第４のドライブ信号間の電圧ドロップを決める
請求項１６の集積回路。

【請求項18】

前記出力ステージは、前記差動出力信号を供給する第１及び第２のＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタを備え、前記抵抗的レベルシフティングステージは、それぞれ第１及び第２のＮＭＯＳトランジスタに結合された第３及び第４のＮＭＯＳトランジスタを備え、前記バイアス回路は、前記第１及び第２のＮＭＯＳトランジスタそれぞれがターゲット静止電流を伝導させるために、前記第３及び第４のＮＭＯＳトランジスタに対するバイアス電圧を発生する
請求項１７の集積回路。

【請求項19】

前記入力ステージは、
差動ペアとして結合され、前記差動入力信号を受け取り、前記第１及び第２のドライブ信号を供給する第１及び第２の金属酸化物半導体（ＭＯＳ）トランジスタと、
それぞれ前記第１及び第２のＭＯＳトランジスタに結合され、前記差動ペアに対するアクティブロードを供給する第３及び第４のＭＯＳトランジスタと、
を備える請求項１６の集積回路。

【請求項20】

前記抵抗的レベルシフティングステージは、
バイアス電圧を受け取り、それぞれ前記第３及び第４のドライブ信号を供給する第１及び第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタに結合され、前記第１及び第３のドライブ信号間に結合された第１の抵抗と、
前記第２のＭＯＳトランジスタに結合され、前記第２及び第４のドライブ信号間に結合された第２の抵抗と、
を備える請求項１６の集積回路。

【請求項21】

前記出力ステージは、
それぞれ第１及び第２のドライブ信号を受け取り、前記差動出力信号を供給する第１及び第２のＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタと、
それぞれ前記第１及び第２のＰＭＯＳトランジスタに結合され、それぞれ前記第３及び第４のドライブ信号を受け取る第１及び第２のＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタは第１のクラスＡＢ出力ブランチを形成し、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタは第２のクラスＡＢ出力ブランチを形成する
請求項１６の集積回路。

【請求項22】

入力信号を増幅して第１のドライブ信号を取得することと、
前記第１のドライブ信号を抵抗的にレベルシフトさせることで第２のドライブ信号を発生させることと、
前記第１及び第２のドライブ信号によって出力信号を発生させることと、
前記出力信号のターゲット平均を得るために、前記出力信号及びターゲット電圧に応じて制御電圧を調整することと、
を備えた方法。

【請求項23】

バイアス電圧を発生させて前記出力信号に対するターゲット静止電流を取得することであって、前記バイアス電圧は前記第２のドライブ信号を取得するために前記第１のドライブ信号のレベルシフティングの量を決定することを
さらに備えた請求項２２の方法。

【請求項24】

前記バイアス電圧を発生させることは、前記入力信号を増幅し、前記第２のドライブ信号を発生させ、前記出力信号を発生させるために用いられる回路のレプリカによって、前記バイアス電圧を発生させることを備える
請求項２３の方法。

【請求項25】

前記バイアス電圧を発生させることは、
電流ミラーによってレプリカ静止電流を発生させることと、
前記レプリカ静止電流を取得するためにフィードバックループによって前記バイアス電圧を発生させることであって、前記出力信号に対する前記ターゲット静止電流は前記レプリカ静止電流によって決定されることと、
を備える請求項２３の方法。

【請求項26】

入力信号を増幅して第１のドライブ信号を取得する手段と、
前記第１のドライブ信号を抵抗的にレベルシフトさせることで第２のドライブ信号を発生させる手段と、
前記第１及び第２のドライブ信号によって出力信号を発生させる手段と、
前記出力信号のターゲット平均を得るために、前記出力信号及びターゲット電圧に応じて制御電圧を調整する手段と、
を備えた装置。

【請求項27】

バイアス電圧を発生させて前記出力信号に対するターゲット静止電流を取得する手段をさらに備え、前記バイアス電圧は前記第２のドライブ信号を取得するために前記第１のドライブ信号のレベルシフティングの量を決定する
請求項２６の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般にエレクトロニクスに関し、より具体的には増幅器に関する。

【背景技術】

【0002】

増幅器は通常、信号増幅を与えるために種々のエレクトロニクスデバイスで用いられている。異なったタイプの増幅器が、異なった用途に対して用いられている。例えば、セルラー電話等の無線通信デバイスは、双方向通信のための送信機及び受信機を含んでいるかもしれない。送信機はドライバ増幅器（ＤＡ）及び電力増幅器（ＰＡ）を用いるかもしれず、受信機はロウノイズ増幅器（ＬＮＡ）を用いるかもしれず、送信機及び受信機は可変ゲイン増幅器（ＶＧＡ）を用いるかもしれない。増幅器はまた、送信機及び受信機内において、アクティブフィルタ及び他の回路ブロックに用いられるかもしれない。

【0003】

種々のクラスの増幅器が、信号増幅に用いられるかもしれない。クラスＡ増幅器は、全ての時間においてリニア領域で動作し、大きな電力消費で良好なリニアリティを有しているかもしれない。ＡクラスＢ増幅器は、典型的には２つの相補的出力トランジスタを採用し、各出力トランジスタは、半分の時間でターンオンし、他の半分の時間でターンオフする。ＡクラスＢ増幅器は、クラスＡ増幅器よりも少ない電力消費を有しているが、１つの出力トランジスタのターンオンが他の出力トランジスタのターンオフにマッチしていないことに起因するクロスオーバー歪みの影響を受けやすい。ＡクラスＡＢ増幅器もまた、クロスオーバー歪みを低減するために、各出力トランジスタが半分の時間よりも長くターンオンしているにもかかわらず、２つの相補的出力トランジスタ（クラスＢ増幅器に類似）を採用している。ＡクラスＡＢ増幅器は、リニアリティ及び電力消費間において良好な妥協を与えるかもしれない。

【図面の簡単な説明】

【0004】

【図1】図１は、無線通信デバイスのブロック図を示している。

【図2】図２は、抵抗的レベルシフティング回路を有するクラスＡＢ増幅器を示している。

【図3A】図３Ａは、抵抗的レベルシフティング回路を有する差動クラスＡＢ増幅器の例示的な設計を示している。

【図3B】図３Ｂは、抵抗的レベルシフティング回路を有する差動クラスＡＢ増幅器の例示的な設計を示している。

【図4A】図４Ａは、レベルシフタバイアス回路の例示的な設計を示している。

【図4B】図４Ｂは、レベルシフタバイアス回路の例示的な設計を示している。

【図5】図５は、レベルシフタバイアス回路の他の例示的な設計を示している。

【図6】図６は、抵抗的レベルシフティング回路を有する差動クラスＡＢ増幅器の他の例示的な設計を示している。

【図7A】図７Ａは、抵抗の例示的な設計を示している。

【図7B】図７Ｂは、抵抗の例示的な設計を示している。

【図7C】図７Ｃは、抵抗の例示的な設計を示している。

【図8】図８は、出力コモンモードフィードバック回路の例示的な設計を示している。

【図9】図９は、増幅を行うためのプロセスを示している。

【発明を実施するための形態】

【0005】

“例示的（exemplary）”なる語句は、“例（example）、例（instance）、或いは例証（illustration）として提供”を意味するために、ここで用いられる。“例示的（exemplary）”としてここで説明されるいかなる設計（design）も、他の設計にわたって好ましい或いは効果的であるとして必ずしも構成されるわけではない。

【0006】

抵抗的レベルシフティング回路（resistive level-shifting circuitry）を有するクラスＡＢ増幅器（class AB amplifier）がここで説明される。クラスＡＢ増幅器は、無線通信デバイス、セルラー電話、パーソナルデジタルアシスタント（ＰＤＡ）、ハンドへルドデバイス、無線モデム、ラップトップコンピュータ、コードレス電話、ブルートゥースデバイス、ブロードキャスト受信機といった種々のエレクトロニクスデバイスに用いられるかもしれない。明確化のため、無線通信デバイスのためのクラスＡＢ増幅器の使用について、以下に説明する。

【0007】

図１は、無線通信デバイス１００のブロック図を示し、それはセルラー電話或いは他のデバイスであるかもしれない。図１に示された例示的な設計（exemplary design）において、無線デバイス１００は、トランシーバ１２０と、データ及びプログラムコードを記憶するメモリ１７２を有するデータプロセッサ１７０とを含んでいる。トランシーバ１２０は、双方向通信（bi-directional communication）をサポートする受信機１３０及び送信機１５０を含んでいる。一般に、無線デバイス１００は、任意の数の通信システム及び周波数帯に対する任意の数の受信機及び任意の数の送信機を含んでいるかもしれない。

【0008】

受信機或いは送信機は、スーパーヘテロダインアーキテクチャ或いはダイレクトコンバージョンアーキテクチャによってインプリメントされるかもしれない。スーパーヘテロダインアーキテクチャでは、複数のステージにおいて無線周波数（ＲＦ）とベースバンドとの間で、例えば、受信機については、あるステージでは無線周波数（ＲＦ）から中間周波数（ＩＦ）に、他のステージではＩＦからベースバンドに、信号が周波数変換される。ダイレクトコンバージョンアーキテクチャでは、一ステージにおいてＲＦとベースバンドとの間で信号が周波数変換される。スーパーヘテロダイン及びダイレクトコンバージョンアーキテクチャは、異なった回路ブロックを用い及び／又は異なった要求を有しているかもしれない。図１に示された例示的な設計では、受信機１３０及び送信機１５０は、ダイレクトコンバージョンアーキテクチャによってインプリメントされている。

【0009】

受信パスにおいて、アンテナ１１０は、ベースステーション及び／又は他の送信機ステーションによって送信された信号を受信し、受信されたＲＦ信号を供給し、それはデュプレクサ（duplexer）又はスイッチ１２２を通して受信機１３０に供給される。受信機１３０内では、受信されたＲＦ信号がロウノイズ増幅器（ＬＮＡ）１３２によって増幅され、フィルタ１３４によってフィルタされてＲＦ入力信号を得る。ダウンコンバータ１３６は、ＬＯ信号発生器１６４からの同相（inphase）及び直交位相（quadrature）受信ローカルオシレータ信号（Ｉ及びＱＲＸＬＯ信号）によってＲＦ入力信号をダウンコンバートし、Ｉ及びＱのダウンコンバートされた信号を供給する。アクティブロウパスフィルタ１４０ａ及び１４０ｂは、それぞれＩ及びＱのダウンコンバートされた信号をフィルタし、イメージ（image）及びアウトオブバンドノイズ（out-of-band noise）を除去し、Ｉ及びＱのフィルタされた信号を供給する。増幅器（Ａｍｐ）１４２ａ及び１４２ｂは、それぞれＩ及びＱのフィルタされた信号を増幅して、所望の信号増幅度を得て、Ｉ及びＱの入力ベースバンド信号をデータプロセッサ１７０に供給する。

【0010】

送信パスにおいて、データプロセッサ１７０は、送信されるデータを処理し、Ｉ及びＱの出力ベースバンド信号を送信機１５０に供給する。送信機１５０内では、アクティブロウパスフィルタ１５２ａ及び１５２ｂが、それぞれＩ及びＱの出力ベースバンド信号をフィルタし、前のデジタルアナログ変換によって生じたイメージを除去する。増幅器１５４ａ及び１５４ｂは、それぞれアクティブロウパスフィルタ１５２ａ及び１５２ｂからの信号を増幅し、Ｉ及びＱの増幅された信号を供給する。アップコンバータ１５６は、ＬＯ信号発生器１６４からのＩ及びＱの送信（ＴＸ）ＬＯ信号によってＩ及びＱの増幅された信号をアップコンバートし、アップコンバートされた信号を供給する。フィルタ１５８は、アップコンバートされた信号をフィルタし、受信周波数帯におけるノイズと同様に、周波数アップコンバージョンによって生じたイメージを除去する。電力増幅器（ＰＡ）１６０は、フィルタ１５８からの信号を増幅し、所望の出力電力レベルを得て、送信ＲＦ信号を供給する。送信ＲＦ信号は、デュプレクサ又はスイッチ１２２を通して、アンテナ１６４を介して送信される。

【0011】

ＬＯ信号発生器１６４は、周波数ダウンコンバージョンのために用いられるＩ及びＱのＲＸＬＯ信号を発生し、同様に周波数アップコンバージョンのために用いられるＩ及びＱのＴＸＬＯ信号を発生する。フェイズロックループ（ＰＬＬ）１６２は、データプロセッサ１７０からタイミング情報を受け取り、ＬＯ信号発生器１６４からのＴＸＬＯ信号及びＲＸＬＯ信号の周波数及び／又は位相を調整するために用いられる制御信号を発生する。

【0012】

図１は、トランシーバの例示的な設計を示している。一般に、送信機及び受信機の信号のコンディショニングは、増幅器、フィルタ、アップコンバータ、ダウンコンバータ等の１以上のステージによって行われる。これらの回路ブロックは、図１に示された構成から異なって配置されていてもよい。さらに、図１に示されていない他の回路ブロックもまた、送信機及び受信機の信号のコンディショニングに用いられるかもしれない。図１のいくつかの回路ブロックは、排除されてもよい。トランシーバ１２０の全て又は一部は、１以上のアナログ集積回路（ＩＣ）、ＲＦＩＣ（ＲＦＩＣ）、ミックス信号ＩＣ等上にインプリメントされていてもよい。

【0013】

図１に示されるように、送信機及び受信機は、種々の増幅器を含んでいるかもしれない。さらに、アクティブロウパスフィルタ１４０ａ、１４０ｂ、１５２ａ及び１５２ｂもまた、増幅器を含んでいるかもしれない。各増幅器は、種々の設計によってインプリメントされているかもしれない。

【0014】

図２は、抵抗的レベルシフティング回路（resistive level-shifting circuitry）を有するクラスＡＢ増幅器（class AB amplifier）２００の例示的な設計のブロック図を示している。増幅器２００は、図１に示された任意の増幅器及び回路ブロックに用いられるかもしれない。図２に示された例示的な設計では、クラスＡＢ増幅器２００は、入力ステージ２１０、抵抗的レベルシフティングステージ２２０、クラスＡＢ出力ステージ２３０、レベルシフタバイアス回路２４０、及び出力コモンモード（ＯＣＭ）フィードバック回路２５０を含んでいる。

【0015】

入力ステージ２１０は、入力信号Ｖ_inを受け取って増幅し、Ｐチャネル信号（signaling）である第１のドライブ信号Ｖ_drpを供給する。入力ステージ２１０は、コモンソース増幅器ステージ、コモンゲート増幅器ステージ、クラスＡＢ増幅器ステージ等によってインプリメントされるかもしれない。抵抗的レベルシフティングステージ２２０は、Ｖ_drp信号を受け取り、Ｎチャネル信号（signaling）である第２のドライブ信号Ｖ_drnを発生する。ステージ２２０内において、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ２２２は、回路グラウンドに結合されたソース、及びバイアス電圧Ｖ_biasnを受け取るゲートを有している。“トランジスタ”及び“デバイス”なる語句は、たびたび互換的に用いられる。Ｒの抵抗値を有する抵抗２２６は、ＮＭＯＳトランジスタ２２２のドレインに結合された一端と、Ｖ_drp信号を受け取る他端とを有している。

【0016】

レベルシフタバイアス回路２４０は、抵抗２２６にまたがる所望の電圧ドロップを得るためにＶ_biasn信号を発生し、それによりＶ_drn信号が所望の値だけレベルシフト或いはＶ_drp信号からオフセットする。特に、ＮＭＯＳトランジスタ２２２のゲートに印加されるＶ_biasn電圧は、抵抗２２６にまたがって流れるレベルシフティング電流Ｉ_sに帰結する。Ｖ_drn信号は、抵抗２２６にまたがる電圧ドロップによってレベルシフトされ、
Ｖ_drn ＝ Ｖ_drp − Ｉ_s・Ｒ 式（１）
として表されるかもしれない。Ｖ_drn 信号は、以下に述べるように、クラスＡＢ出力ステージ２３０に対するターゲート静止電流（quiescent current）を得るために発生させられるかもしれない。

【0017】

クラスＡＢ出力ステージ２３０は、Ｖ_drp及びＶ_drn信号を受け取り、出力信号Ｖ_outを供給する。出力ステージ２３０は、相補的（complementary）出力トランジスタの１以上のペアを含んでいるかもしれない。Ｖ_drp及びＶ_drn信号は、以下に述べるように、相補的出力トランジスタに対する入力信号である。

【0018】

出力コモンモードフィードバック回路２５０は、ターゲット出力コモンモード電圧Ｖ_ocm及び出力ステージ２３０からのＶ_out信号を受け取り、入力ステージ２１０に対するコモンモード制御信号Ｖ_cmpを発生する。回路２５０は、入力ステージ２１０及び出力ステージ２３０を含んだフィードバックループ内で動作する。フィードバックループは、Ｖ_out信号に対するターゲット平均電圧を得るために、入力ステージ２１０に対するＶ_cmp電圧を調整する。

【0019】

図２は、クラスＡＢ増幅器２００の簡略化されたブロック図を示している。一般的に、入力ステージ２１０、抵抗的レベルシフティングステージ２２０、出力ステージ２３０、レベルシフタバイアス回路２４０、及び出力コモンモードフィードバック回路２５０は、種々のシングルエンドの（single-ended）及びディファレンシャルな（differential）設計によってインプリメントされているかもしれない。さらに、これらのステージ及び回路は、種々のタイプのトランジスタによってインプリメントされているかもしれない。相補的金属酸化物半導体（ＣＭＯＳ）トランジスタを有するクラスＡＢ増幅器２００が、以下に説明される。

【0020】

図３Ａは、抵抗的レベルシフティング回路を有する差動クラスＡＢ増幅器（differential class AB amplifier）３００の例示的な設計の概略図を示している。クラスＡＢ増幅器３００は、入力ステージ３１０、抵抗的レベルシフティングステージ３２０、クラスＡＢ出力ステージ３３０、レベルシフタバイアス回路３４０、出力コモンモードフィードバック回路３５０を含んでいる。図３Ａ内のブロック３１０から３５０は、図２内のそれぞれブロック２１０から２５０に対応しているかもしれない。入力ステージ３１０は、Ｖ_inp及びＶ_inn信号で構成された差動入力信号（differential input signal）を受け取る。出力ステージ３３０は、Ｖ_outp及びＶ_outn信号で構成された差動出力信号（differential output signal）を供給する。

【0021】

入力ステージ３１０内において、ＮＭＯＳトランジスタ３１２及び３１４は、差動ペア（differential pair）として結合され、互いに結合されたソースと、それぞれＶ_inp及びＶ_inn信号を受け取るゲートとを有している。電流源３１１は、ＮＭＯＳトランジスタ３１２及び３１４のソースと回路グラウンドとの間に結合され、Ｉ_bのバイアス電流を供給する。ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ３１６及び３１８は、パワーサプライ電圧Ｖ_DDに結合されたソースと、フィードバック回路３５０からのＶ_cmp電圧を受け取るゲートと、それぞれＮＭＯＳトランジスタ３１２及び３１４のドレインに結合されたドレインとを有している。ＰＭＯＳトランジスタ３１６及び３１８のドレインは、それぞれＶ_drp1及びＶ_drp2ドライブ信号を供給する。

【0022】

抵抗的レベルシフティングステージ３２０内において、ＮＭＯＳトランジスタ３２２及び３２４は、回路グラウンドに結合されたソースと、バイアス回路３４０からのＶ_biasn電圧を受け取るゲートと、それぞれノードＡ及びＢに結合されたドレインとを有している。抵抗３２６は、ノードＡに結合された一端と、Ｖ_drp1信号を受け取る他端とを有している。抵抗３２８は、ノードＢに結合された一端と、Ｖ_drp2信号を受け取る他端とを有している。ＮＭＯＳトランジスタ３２２及び３２４のドレインは、それぞれＶ_drn1及びＶ_drn2ドライブ信号を供給する。

【0023】

出力ステージ３３０内において、ＮＭＯＳトランジスタ３３２及び３４２は、回路グラウンドに結合されたソースと、それぞれＶ_drn1及びＶ_drn2信号を受け取るゲートとを有している。補償回路（compensation circuit）（Comp Ckt）３３４は、ＮＭＯＳトランジスタ３３２のドレインとゲートとの間に結合されている。補償回路３４４は、ＮＭＯＳトランジスタ３４２のドレインとゲートとの間に結合されている。各補償回路は、キャパシタを有する直列に結合された抵抗によってインプリメントされているかもしれない。ＰＭＯＳトランジスタ３３６及び３４６は、Ｖ_DDサプライ電圧に結合されたソースと、それぞれＶ_drp1及びＶ_drp2信号を受け取るゲートと、それぞれＮＭＯＳトランジスタ３３２及び３４２のドレインに結合されたドレインとを有している。ＰＭＯＳトランジスタ３３６及び３４６のドレインは、それぞれＶoutp及びＶoutn信号を供給する。

【0024】

クラスＡＢ増幅器３００は、以下のように動作する。ＮＭＯＳトランジスタ３１２及び３１４は、Ｖ_inp及びＶ_inn信号を増幅し、出力ステージ内のＰＭＯＳトランジスタ３３６及び３４６に対するＶ_drp1及びＶ_drp2ドライブ信号を供給する。ＰＭＯＳトランジスタ３１６及び３１８は、ＮＭＯＳトランジスタ３１２及び３１４に対するアクティブロード（active load）を供給し、Ｖ_drp1及びＶ_drp2信号に対する信号ドライブを供給する。抵抗的レベルシフティングステージ３２０は、Ｖ_drp1及びＶ_drp2ドライブ信号を受け取り、出力ステージ３３０内のＮＭＯＳトランジスタ３３２及び３４２に対するＶ_drn1及びＶ_drn2ドライブ信号を発生する。Ｖ_drp1及びＶ_drn1信号は、第１のクラスＡＢ出力ブランチ内の相補的ＭＯＳトランジスタ３３２及び３３６の第１のペアをドライブし、それはＶoutp信号を供給する。Ｖ_drp2及びＶ_drn2信号は、第２のクラスＡＢ出力ブランチ内の相補的ＭＯＳトランジスタ３４２及び３４６の第２のペアをドライブし、それはＶoutn信号を供給する。

【0025】

レベルシフタバイアス回路３４０は、抵抗３２６及び３２８にまたがる所望の電圧ドロップを得るために、ＮＭＯＳトランジスタ３２２及び３２４に対するＶ_biasn電圧を発生する。Ｖ_drn1及びＶ_drn2信号は、それぞれＶ_drp1及びＶ_drp2信号から所望の量だけレベルシフトする。Ｖ_drn1及びＶ_drn2信号は、２つのクラスＡＢ出力ブランチのそれぞれに対するＩ_qのターゲット静止電流（quiescent current）を得るために、それぞれＮＭＯＳトランジスタ３３２及び３４２に対するゲートバイアス電圧を設定する。

【0026】

出力コモンモードフィードバック回路３５０は、出力ステージ３３０からＶ_outp及びＶ_outn信号を受け取り、ＰＭＯＳトランジスタ３１６及び３１８に対するＶ_cmpバイアス電圧を発生し、Ｖ_outp及びＶ_outn信号の所望の平均電圧であるＶ_ocmのターゲット出力コモンモード電圧を得る。

【0027】

図３Ｂは、抵抗的レベルシフティング回路を有する差動クラスＡＢ増幅器（differential class AB amplifier）３０２の例示的な設計の概略図を示している。クラスＡＢ増幅器３０２は、抵抗的レベルシフティングステージ３２１及びレベルシフタバイアス回路３４１にそれぞれ置き換えられた抵抗的レベルシフティングステージ３２０及びレベルシフタバイアス回路３４０を除いて、図３ＡのクラスＡＢ増幅器３００内の全てのステージ及び回路を含んでいる。ステージ３２１は、ＮＭＯＳトランジスタ３２２及び３２４と抵抗３２６及び３２８とを含み、それらは図３Ａについて上述したように結合されている。ステージ３２１はさらに、Ｖ_DDサプライ電圧に結合されたソースと、互いに結合され且つバイアス回路３４１からＶ_biaspバイアス電圧を受け取るゲートと、それぞれ抵抗３２６及び３２８に結合されたドレインとを有するＰＭＯＳトランジスタ３６２及び３６４を含んでいる。ＰＭＯＳトランジスタ３６２は、抵抗３２６に対してＩ_sのレベルシフティング電流を供給する。同様に、ＰＭＯＳトランジスタ３６４は、抵抗３２８に対してＩ_sのレベルシフティング電流を供給する。これは、ＰＭＯＳトランジスタ３１６及び３１８がそれぞれ抵抗３２６及び３２８に対してＩ_sレベルシフティング電流を供給することを回避し、それはパフォーマンスを向上させるかもしれない。Ｖ_biasp電圧は、以下に述べるように、レベルシフタバイアス回路３４１によって発生させられるかもしれない。

【0028】

図３Ａ及び図３Ｂは、差動クラスＡＢ増幅器の２つの例示的な設計を示しており、それらは他の例示的な設計によってもインプリメントされるかもしれない。入力ステージ３１０は、図３Ａ及び図３Ｂに示されるようなカスコード増幅器によってインプリメントされるかもしれない。入力ステージ３１０はまた、例えば図６に示されるように、差動ペアのためのＰＭＯＳトランジスタ及びロードのためのＮＭＯＳトランジスタで構成される相補的カスコード増幅器によってインプリメントされるかもしれない。抵抗的レベルシフティング回路３２０及び３２１、クラスＡＢ出力ステージ３３０、レベルシフタバイアス回路３４０及び３４１、及び出力コモンモードフィードバック回路３５０はまた、他の方法でインプリメントされるかもしれない。

【0029】

図４Ａは、レベルシフタバイアス回路３４０ａの例示的な設計の概略図を示し、それは図３Ａのレベルシフタバイアス回路３４０に用いられるかもしれない。この例示的な設計において、レベルシフタバイアス回路３４０ａは、レプリカ（replica）入力ステージ４１０、レプリカ抵抗的レベルシフティングステージ４２０、レプリカ出力ステージ４３０、及びフィードバック増幅器ステージ４４０を含んでいる。

【0030】

レプリカ入力ステージ４１０は、電流源４１１及びＰＭＯＳトランジスタ４１６を含んでおり、それらは、それぞれ図３Ａの入力ステージ３１０内の電流源３１１及びＰＭＯＳトランジスタ３１６のレプリカである。ＰＭＯＳトランジスタ４１６は、ダイオードとして接続され、Ｖ_DDサプライ電圧に結合されたソースと、ドレインに結合されたゲートと、Ｖ_drp3ドライブ電圧を供給するドレインとを有している。電流源４１１は、ＰＭＯＳトランジスタ４１６のドレインに結合された一端と、回路グラウンドに結合された他端とを有している。

【0031】

レプリカ抵抗的レベルシフティングステージ４２０は、ＮＭＯＳトランジスタ４２２及び抵抗４２６を含んでおり、それらは、それぞれ図３Ａの抵抗的レベルシフティングステージ３２０内のＮＭＯＳトランジスタ３２２及び抵抗３２６のレプリカである。ＮＭＯＳトランジスタ４２２は、回路グラウンドに結合されたソースと、Ｖbiasn電圧を受け取るゲートと、Ｖdrn3ドライブ電圧を供給するドレインとを有している。抵抗４２６は、ＮＭＯＳトランジスタ４１６のドレインに結合された一端と、ＮＭＯＳトランジスタ４２２のドレインに結合された他端とを有している。

【0032】

レプリカ出力ステージ４３０は、ＮＭＯＳトランジスタ４３２、補償（compensation）回路４３４、及びＰＭＯＳトランジスタ４３６を含んでおり、それらは、それぞれ図３Ａの出力ステージ３３０内のＮＭＯＳトランジスタ３３２、補償回路３３４、及びＰＭＯＳトランジスタ３３６のレプリカである。ＮＭＯＳトランジスタ４３２は、回路グラウンドに結合されたソースと、ＮＭＯＳトランジスタ４２２のドレインに結合されたゲートとを有している。補償回路４３４は、ＮＭＯＳトランジスタ４３２のゲート及びドレイン間に結合されている。ＰＭＯＳトランジスタ４３６は、Ｖ_DDサプライ電圧に結合されたソースと、ＰＭＯＳトランジスタ４１６のゲートに結合されたゲートと、ＮＭＯＳトランジスタ４３２のドレインに結合されたドレインとを有している。

【0033】

フィードバック増幅器ステージ４４０は、ＮＭＯＳトランジスタ４４２及びＰＭＯＳトランジスタ４４６を含んでいる。ＮＭＯＳトランジスタ４４２は、回路グラウンドに結合されたソースと、ドレイン及びＮＭＯＳトランジスタ４２２のゲートに結合されたゲートとを有している。ＰＭＯＳトランジスタ４４６は、Ｖ_DDサプライ電圧に結合されたソースと、ＰＭＯＳトランジスタ４３６のドレインに結合されたゲートと、ＮＭＯＳトランジスタ４４２のドレインに結合されたドレインとを有している。ＭＯＳトランジスタ４４２及び４４６のドレインは、Ｖbiasn電圧を供給する。

【0034】

一設計において、図４Ａのレベルシフタバイアス回路３４０ａ内のＭＯＳトランジスタは、図３ＡのクラスＡＢ増幅器３００内の対応するＭＯＳトランジスタと同じサイズ（それ故、同じ電流）を有している。他の例示的において、レベルシフタバイアス回路３４０ａ内のＭＯＳトランジスタは、クラスＡＢ増幅器３００内の対応するＭＯＳトランジスタよりも小さい（或いは大きい）サイズを有しているかもしれない。例えば、図４Ａの各ＭＯＳトランジスタは、Ｍのファクタで電流をスケールダウンさせるために、図３Ａの対応するＭＯＳトランジスタのサイズの１／Ｍを有している。より小さいトランジスタサイズは、レベルシフタバイアス回路３４０ａ内のＭＯＳトランジスタを通して流れるより少ない電流に帰結するかもしれず、それはバイアス回路３４０ａの電力消費を低減させるかもしれない。ＮＭＯＳトランジスタ４２２を流れる電流がＭのファクタでスケールダウンすると、抵抗にまたがる同じ電圧ドロップを得るために、図３Ａの抵抗３２６及び３２８と比べて抵抗４２６はファクタＭでスケールアップするかもしれない。

【0035】

レベルシフタバイアス回路３４０ａは、以下のように動作する。ＰＭＯＳ４１６及び４３６は、電流ミラーとして結合され、それらのドレイン電流は、
Ｉ_qr ＝ Ｋ・Ｉ_ir 式（２）
として表されるかもしれない。ここで、
Ｉ_irは、ＰＭＯＳトランジスタ４１６のドレイン電流であり、
Ｉ_qrは、ＰＭＯＳトランジスタ４３６のドレイン電流であり、
Ｋは、ＰＭＯＳトランジスタ４１６のサイズに対するＰＭＯＳトランジスタ４３６のサイズの比である。

【0036】

Ｉ_qrは、ＭＯＳトランジスタ４３２及び４３６で構成されたクラスＡＢ出力ステージの静止電流（quiescent）である。ＰＭＯＳトランジスタ４１６のドレイン電流は、
Ｉ_ir ＝ Ｉ_br ＋ Ｉ_sr 式（３）
として表されるかもしれない。ここで、
Ｉ_brは、電流源４１１を流れる電流であり、
Ｉ_srは、抵抗４２６を流れる電流である。

【0037】

ネガティブフィードバックループは、ＮＭＯＳトランジスタ４２２に対するＶbiasn電圧を発生するために用いられる。ネガティブフィードバックループは、Ｖbiasn電圧でスタートし、ネガティブゲインを有する第１のコモンソース増幅器ステージとしてＮＭＯＳトランジスタ４２２を通り、ネガティブゲインを有する第２のコモンソース増幅器ステージとしてＮＭＯＳトランジスタ４３２を通り、ネガティブゲインを有する第３のコモンソース増幅器ステージとしてＰＭＯＳトランジスタ４４６を通り、単位ゲイン（unity-gain）バッファステージとしてＮＭＯＳトランジスタ４４２で終了する。ネガティブフィードバックループは、それ故に３つのネガティブゲインステージを含み、補償回路４３４は、フィードバックループの安定性（stability）を保証するために用いられる。

【0038】

所望の静止電流Ｉ_qrは、式（１）及び（２）に示されるように、（ｉ）Ｉ_br及びＩ_srの適切な値を選択すること、及び（ｉｉ）適切なトランジスタサイズ比Ｋを選択すること、によって得られるかもしれない。ネガティブフィードバックループは、ＮＭＯＳトランジスタ４３２がＩ_qrの静止電流を引き出す（draw）ように、ＮＭＯＳトランジスタ４２２がＶ_drn3電圧を供給できるように、Ｖ_biasn電圧を発生する。図４Ａのレベルシフタバイアス回路３４０ａ内のＭＯＳトランジスタは、オフセットを最小にするために、図３ＡのクラスＡＢ増幅器３００内の対応するＭＯＳトランジスタにマッチしているかもしれない。図４ＡのＮＭＯＳトランジスタ４２２及び４４２と図３ＡのＮＭＯＳトランジスタ３２２及び３２４は電流ミラーを形成し、これらのＮＭＯＳトランジスタを流れる電流はマッチしている。図４ＡのＮＭＯＳトランジスタ４２２及び４３２は、図３ＡのＮＭＯＳトランジスタ３２２及び３３２とマッチしているため、ＮＭＯＳトランジスタ３３２を流れる静止電流Ｉ_qは、ＮＭＯＳトランジスタ４３２を流れる静止電流Ｉ_qrのスケールドバージョン（scaled version）である。Ｉ_q及びＩ_qr間のスケーリングファクタは、ＮＭＯＳトランジスタ４３２のサイズに対するＮＭＯＳトランジスタ３３２のサイズの比に基づいて設定されるかもしれない。

【0039】

レベルシフタバイアス回路３４０ａは、（ｉ）クラスＡＢ増幅器３００内のＶ_drn1及びＶ_drn2電圧に対する適切なレベルシフティングを与えるため、及び（ｉｉ）クラスＡＢ増幅器３００内のＮＭＯＳトランジスタ３３２及び３４２に対する静止電流Ｉ_qを設定するために、Ｖ_biasn電圧を発生することができる。ターゲット静止電流Ｉ_qは、図４Ａの電流源４１１の電流Ｉ_brを設定し、適切なトランジスタサイズ比を選択することによって得られるかもしれない。一例示的設計では、静止電流Ｉ_qは、固定値（fixed value）であるかもしれず、クラスＡＢ増幅器３００からの出力信号の要求に基づいて選択されるかもしれない。他の例示的設計では、静止電流Ｉ_qは、構成可能な（configurable）値であるかもしれず、出力信号特性に基づいて調整されるかもしれない。例えば、小さい静止電流Ｉ_qは、小さい出力信号レベルに対して用いられるかもしれず、大きい静止電流Ｉ_qは、大きい出力信号レベルに対して用いられるかもしれない。

【0040】

図４Ｂは、図３Ｂのレベルシフタバイアス回路３４１の例示的な設計の概略図を示している。この例示的な設計では、レベルシフタバイアス回路３４１は、レプリカ（replica）抵抗的レベルシフティングステージ４２１によって置き換えられるレプリカ抵抗的レベルシフティングステージ４２０を除いて、図４Ａに示した全てのステージを含んでいる。ステージ４２１は、ＮＭＯＳトランジスタ４２２及び抵抗４２６を含んでおり、それらは図４Ａに対して上述したように結合されている。ステージ４２１はさらに、ＮＭＯＳトランジスタ４２４及びＰＭＯＳトランジスタ４６２及び４６４を含んでいる。ＮＭＯＳトランジスタ４２４は、Ｖ_biasn電圧を受け取るゲートと、回路グラウンドに結合されたソースと、ＰＭＯＳトランジスタ４６４のドレインに結合されたドレインとを有している。ＰＭＯＳトランジスタ４６２及び４６４は、Ｖ_DDサプライ電圧に結合されたソースと、互いに結合され且つＶ_biasp電圧を供給するゲートとを有している。ＰＭＯＳトランジスタ４６２のドレインは、抵抗４２６の一端に結合されている。

【0041】

ＮＭＯＳトランジスタ４２４は、ＮＭＯＳトランジスタ４２２を流れる電流にマッチするＩ_srのレベルシフティング電流を供給する。ＰＭＯＳトランジスタ４６２及び４６４は、電流ミラーとして結合され、各ＰＭＯＳトランジスタはＩ_srレベルシフティング電流を供給する。抵抗４２６を流れる電流は、ＰＭＯＳトランジスタ４１６の代わりにＰＭＯＳトランジスタ４６２によって供給され、それはパフォーマンスを向上させるかもしれない。この例示的な設計では、Ｉ_ir〜Ｉ_br〜Ｉ_iq である。

【0042】

図３Ｂに戻ると、図４Ｂのレベルシフタバイアス回路３４１からのＶ_biasp電圧は、抵抗的レベルシフティングステージ３２１内のＰＭＯＳトランジスタ３６２及び３６４のゲートに供給されるかもしれない。ＰＭＯＳトランジスタ３６２は、抵抗３２６に対するＩ_sレベルシフティング電流を供給するかもしれない。同様に、ＰＭＯＳトランジスタ３６４は、抵抗３２８に対するＩ_sレベルシフティング電流を供給するかもしれない。これは、クラスＡＢ増幅器３０２のパフォーマンスを向上させるかもしれない。

【0043】

図５は、レベルシフタバイアス回路３４０ｂの他の例示的な設計の概略図を示し、それは図３Ａのレベルシフタバイアス回路３４０のために用いられるかもしれない。この例示的な設計では、レベルシフタバイアス回路３４０ｂは、レプリカ入力ステージ５１０、レプリカ抵抗的レベルシフティングステージ５２０、レプリカ出力ステージ５３０、及びフィードバック増幅器ステージ５４０を含んでいる。

【0044】

レプリカ入力ステージ５１０は、電流源５１１、ＮＭＯＳトランジスタ５１２、及びＰＭＯＳトランジスタ５１６を含んでおり、それらは、それぞれ図３Ａの入力ステージ３１０内の電流源３１１、ＮＭＯＳトランジスタ３１２、及びＰＭＯＳトランジスタ３１６のレプリカである。ＮＭＯＳトランジスタ５１２は、電流源５１１の一端に結合されたソースと、入力コモンモード電圧Ｖ_icmを受け取るゲートと、Ｖ_drp3ドライブ電圧を供給するドレインとを有している。Ｖ_icm電圧は、図３ＡのクラスＡＢ増幅器３００に供給されるＶ_inp及びＶ_inn信号の平均電圧である。電流源５１１の他端は、回路グラウンドに結合されている。ＰＭＯＳトランジスタ５１６は、Ｖ_DDサプライ電圧に結合されたソースと、ドレインに結合されたゲートと、ＮＭＯＳトランジスタ５１２のドレインに結合されたドレインとを有している。

【0045】

レプリカ抵抗的レベルシフティングステージ５２０は、ＮＭＯＳトランジスタ５２２及び抵抗５２６を含んでおり、それらは、それぞれ図３ＡのＮＭＯＳトランジスタ３２２及び抵抗３２６のレプリカである。レプリカ出力ステージ５３０は、ＮＭＯＳトランジスタ５３２、補償回路５３４、及びＰＭＯＳトランジスタ５３６を含んでおり、それらは、それぞれ図３ＡのＮＭＯＳトランジスタ３３２、補償回路３３４、及びＰＭＯＳトランジスタ３３６のレプリカである。ＭＯＳトランジスタ５２２、５３２及び５３６、抵抗５２６、及び補償回路５３４は、図４ＡのＭＯＳトランジスタ４２２、４３２及び４３６、抵抗４２６、及び補償回路４３４と同様に結合されている。

【0046】

フィードバック増幅器ステージ５４０は、差動ペア（differential pair）として結合されたＰＭＯＳトランジスタ５４６及び５４８を含んでいる。ＰＭＯＳトランジスタ５４８は、ＰＭＯＳトランジスタ５３６のドレインに結合されたゲートを有し、ＰＭＯＳトランジスタ５４６は、Ｖ_ocm電圧を受け取るゲートを有している。電流源５５０は、ＰＭＯＳトランジスタ５４６及び５４８のソースに結合された一端と、Ｖ_DDサプライ電圧に結合された他端とを有している。ＮＭＯＳトランジスタ５４２及び５４４は、回路グラウンドに結合されたソースと、互いに結合され且つＮＭＯＳトランジスタ５４２のドレインに結合されたゲートと、それぞれＰＭＯＳトランジスタ５４６及び５４８のドレインに結合されたドレインとを有している。ＮＭＯＳトランジスタ５４４のドレインは、ＮＭＯＳトランジスタ５２２のゲートに結合され、Ｖ_biasn電圧を供給している。

【0047】

レベルシフタバイアス回路３４０ｂ内のＭＯＳトランジスタは、クラスＡＢ増幅器３００内の対応するＭＯＳトランジスタと同一のＤＣ電圧でバイアスされている。ＮＭＯＳトランジスタ５１２のゲートには、図３ＡのＮＭＯＳトランジスタ３１２及び３１４によって観測される（observed）同一の入力コモンモード電圧が印加される。ＰＭＯＳトランジスタ５４６及び５４８は、ＰＭＯＳトランジスタ５３６のドレイン電圧を図３ＡのＰＭＯＳトランジスタ３３６及び３４６によって観測される同一のＶ_ocm電圧に設定する。Ｖ_biasn電圧は、クラスＡＢ増幅器３００内の対応するＭＯＳトランジスタと同一のＤＣ電圧で動作するレベルシフタバイアス回路３４０ｂ内のＭＯＳトランジスタによって、より正確に発生させられるかもしれない。

【0048】

レベルシフタバイアス回路３４０ｂは、以下のように動作する。ＰＭＯＳトランジスタ５１６及び５３６は、電流ミラーとして結合され、それらのドレイン電流は式（２）に示されるかもしれない。ネガティブフィードバックループが、ＮＭＯＳトランジスタ５２２に対するＶ_biasn電圧を発生するために用いられる。ネガティブフィードバックループは、Ｖ_biasn電圧でスタートし、ＮＭＯＳトランジスタ５２２を通り、ＮＭＯＳトランジスタ５３２を通り、ＰＭＯＳトランジスタ５４８を通り、ＮＭＯＳトランジスタ５４４で終結する。ＰＭＯＳトランジスタトランジスタ５４６及び５４８で構成された差動ペア及びＮＭＯＳトランジスタ５４２及び５４４で構成されたアクティブロード（active load）は、図４ＡのＮＭＯＳトランジスタ４４２及びＰＭＯＳトランジスタ４４６を有するフィードバック増幅器ステージ４４０の例示的な設計を上回る改善されたパフォーマンスを提供するかもしれない。

【0049】

ネガティブフィードバックループは、ＮＭＯＳトランジスタ５３２がＩ_qrの静止電流を引き出す（draw）ように、ＮＭＯＳトランジスタ５２２がＶ_drn3電圧を供給することができるように、Ｖ_biasn電圧を発生する。図５のＮＭＯＳトランジスタ５２２及び図３ＡのＮＭＯＳトランジスタ３２２及び３２４は電流ミラーを形成し、これらのＮＭＯＳトランジスタを流れる電流はマッチしている。図５のＮＭＯＳトランジスタ５２２及び５３２が図３ＡのＮＭＯＳトランジスタ３２２及び３３２にマッチしているため、ＮＭＯＳトランジスタ３３２を流れる静止電流Ｉ_qは、ＮＭＯＳトランジスタ５３２を流れる静止電流Ｉ_qrのスケールドバージョン（scaled version）である。Ｉ_q及びＩ_qr間のスケーリングファクタは、トランジスタサイズ比に基づいて設定されるかもしれない。レベルシフタバイアス回路３４０ｂは、（ｉ）クラスＡＢ増幅器３００内のＶ_drn1及びＶ_drn2電圧に対する適切なレベルシフティングを与えるため、及び（ｉｉ）クラスＡＢ増幅器３００内のＮＭＯＳトランジスタ３３２及び３４２に対する静止電流Ｉ_qを設定するために、Ｖ_biasn電圧を発生させることができる。

【0050】

図４Ａ及び４Ｂは、それそれ、図３Ａ及び３Ｂ内のレベルシフタバイアス回路３４０及び３４１の２つの例示的な設計を示している。図５は、図３Ａ内のレベルシフタバイアス回路３４０の他の例示的な設計を示している。レベルシフタバイアス回路３４０及び３４１は、他の例示的な設計によってもインプリメントされるかもしれない。一般的に、レベルシフタバイアス回路３４０及び３４１は、クラスＡＢ増幅器３００及び３０２内の対応するＭＯＳトランジスタにマッチするＭＯＳトランジスタを含んでいるかもしれない。増幅器ステージは、ＰＭＯＳトランジスタ４３６及び５３６のドレインでの電圧をセンスし、Ｖ_biasn電圧を発生するために用いられるかもしれない。

【0051】

図６は、抵抗的レベルシフティング回路を有する差動クラスＡＢ増幅器６００の例示的な設計の概略図を示している。クラスＡＢ増幅器６００は、図３ＡのクラスＡＢ増幅器３００のＮチャネル設計の相補的な（complementary）Ｐチャネル設計である。クラスＡＢ増幅器６００は、入力ステージ６１０、抵抗的レベルシフティングステージ６２０、クラスＡＢ出力ステージ６３０、レベルシフタバイアス回路６４０、及び出力コモンモードフィードバック回路６５０を含んでおり、それらは、それぞれ図２のステージ２１０から２５０に対応しているかもしれない。

【0052】

図２から図６の抵抗は、固定値或いは可変値を有しているかもしれない。各抵抗は、種々の方式でインプリメントされるかもしれない。

【0053】

図７Ａは、抵抗７１０の例示的な設計の概略図を示しており、それは、図２の抵抗２２６、図３Ａ及び図３Ｂの抵抗３２６及び３２８、図４Ａ及び図４Ｂの抵抗４２６、図５の抵抗５２６、及び図６の抵抗６２６及び６２８に用いられるかもしれない。この例示的な設計では、抵抗７１０は、ＰＭＯＳトランジスタ７１４に並列に結合されたＮＭＯＳトランジスタ７１２を含んでいる。ＭＯＳトランジスタ７１２及び７１４のゲートは、制御電圧Ｖ_ctrlを受け取り、それは抵抗７１０の値を変化させるように変わる。

【0054】

図７Ｂは、抵抗７２０の例示的な設計の概略図を示しており、それは、図２から図６の任意の抵抗に用いられるかもしれない。この例示的な設計では、抵抗７２０は、抵抗７２４に直列に結合されたＮＭＯＳトランジスタ７２２を含んでおり、その組み合わせは抵抗７２６に並列に結合されている。ＮＭＯＳトランジスタ７２２のゲートは、Ｖ_ctrl電圧を受け取り、それは抵抗７２０の値を変化させるように変わる。

【0055】

図７Ｃは、抵抗７３０の例示的な設計の概略図を示しており、それは、図２から図６の任意の抵抗に用いられるかもしれない。この例示的な設計では、抵抗７３０は、並列に結合されたＮ個のブランチ（branch）を含んでいる。各ブランチは、スイッチ７３４に直列に結合された抵抗７３２を含んでいる。Ｎ個のブランチに対する抵抗７３２ａから７３２ｎは、同一の値を有しているかもしれないし、異なった値を有しているかもしれない。各ブランチは、スイッチを閉じることによってイネーブル（enable）にされ、スイッチ７３４を開くことによってディセーブル（disable）にされるかもしれない。異なった抵抗値が、ブランチの異なった組み合わせをイネーブルにすることによって得られるかもしれない。

【0056】

図８は、図３Ａ及び図３Ｂの出力コモンモードフィードバック回路３５０の例示的な設計の概略図を示している。回路３５０内において、抵抗８１２は、演算増幅器（ｏｐ−ａｍｐ）８１０の反転入力に結合された一端と、Ｖ_outp信号を受け取る他端とを有している。抵抗８１４は、ｏｐ−ａｍｐ８１０の反転入力に結合された一端と、Ｖ_outn信号を受け取る他端とを有している。Ｖ_outp及びＶ_outn信号は、図３ＡのクラスＡＢ増幅器３００、図３ＢのクラスＡＢ増幅器３０２等からのものであるかもしれない。キャパシタ８１６は、ｏｐ−ａｍｐ８１０の反転入力に結合された一端と、回路グラウンドに結合された他端と有している。抵抗８１２及び８１４、及びキャパシタ８１６は、Ｖ_outp及びＶ_outn信号の平均値を得るために、フィルタリングを与える。Ｏｐ−ａｍｐ８１０は、Ｖ_ocm電圧を受け取る非反転入力と、Ｖ_cmp電圧を供給する出力とを有している。

【0057】

図３Ａ及び３Ｂに示されるように、出力コモンモードフィードバック回路３５０は、クラスＡＢ出力ステージ３３０内のＰＭＯＳトランジスタ３３６及び３４６のドレイン電圧を設定するフィードバック内で動作する。特に、フィードバックループは、ＰＭＯＳトランジスタ３３６及び３４６がＶ_ocmでドレイン電圧を有するように、ＰＭＯＳトランジスタ３１６及び３１８がＶ_drp1及びＶ_drp2電圧を与えることができるように、Ｖ_cmp電圧を調整する。

【0058】

一般に、装置は、例えば図２に示されるように、入力ステージ、抵抗的レベルシフティングステージ、及び出力ステージを備えているかもしれない。入力ステージは、入力信号を受け取り、第１のドライブ信号、例えばＶ_drp信号を供給するかもしれない。抵抗的レベルシフティングステージは、第１のドライブ信号を受け取って、第２のドライブ信号、例えばＶdrn信号を供給するかもしれない。出力ステージは、第１及び第２のドライブ信号を受け取り、出力信号を供給する。抵抗的レベルシフティングステージは、トランジスタ及び抵抗を備えているかもしれない。トランジスタは、バイアス電圧を受け取って、第２のドライブ信号を供給するかもしれない。抵抗は、トランジスタに結合し、第１及び第２のドライブ信号間に結合しているかもしれない。抵抗は、第１及び第２のドライブ信号間で電圧ドロップを与えるかもしれず、電圧ドロップはトランジスタに印加されるバイアス電圧によって決定されるかもしれない。出力ステージは、相補的トランジスタのペア、例えばＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備えたクラスＡＢ出力ステージであるかもしれない。第１及び第２のドライブ信号は、相補的トランジスタに供給されるかもしれない。

【0059】

装置はさらに、抵抗的レベルシフティングステージに対するバイアス電圧を発生する第１のバイアス回路（例えば、レベルシフタバイアス回路）を備えているかもしれない。第１のバイアス回路は、レプリカ入力ステージ、レプリカ抵抗的レベルシフティングステージ、レプリカ出力ステージ、及び増幅器ステージを備えているかもしれない。レプリカ入力ステージは、入力ステージ内の第２のトランジスタ（例えば、図３ＡのＰＭＯＳトランジスタ３１６）にマッチ（match）する第１のトランジスタ（例えば、図４ＡのＰＭＯＳトランジスタ４１６）を備えているかもしれない。レプリカ抵抗的レベルシフティングステージは、抵抗的レベルシフティングステージ内の第４のトランジスタ（例えば、図３ＡのＮＭＯＳトランジスタ３２２）にマッチする第３のトランジスタ（例えば、図４ＡのＮＭＯＳトランジスタ４２２）を備えているかもしれない。レプリカ出力ステージは、出力ステージ内の相補的トランジスタの第２のペア（例えば、図３ＡのＭＯＳトランジスタ３３２及び３３６）にマッチする相補的トランジスタの第１のペア（例えば、図４ＡのＭＯＳトランジスタ４３２及び４３６）を備えているかもしれない。相補的トランジスタの第１のペアは、第５のトランジスタ（例えば、ＰＭＯＳトランジスタ４３６）及び第６のトランジスタ（ＮＯＳトランジスタ４３２）を備えているかもしれない。レプリカ入力ステージ内の第１のトランジスタ及びレプリカ出力ステージ内の第５のトランジスタは、電流ミラーとして結合されているかもしれない。相補的トランジスタの第１のペアは、レプリカ入力ステージ内の第１のトランジスタを流れる電流（例えば、Ｉ_ir）によって決定される第１の静止電流（例えば、Ｉ_qr）を有しているかもしれない。相補的トランジスタの第２のペアは、第１の静止電流によって決定される第２の静止電流（例えば、Ｉ_q）を有しているかもしれない。

【0060】

増幅器ステージは、抵抗的レベルシフティングステージ及びレプリカ抵抗的レベルシフティングステージに対するバイアス電圧を発生する。レプリカ抵抗的レベルシフティングステージ内の第３のトランジスタ（例えば、ＮＭＯＳトランジスタ４２２）は、レプリカ出力ステージ内の第６のトランジスタ（例えば、ＮＭＯＳトランジスタ４３２）に結合しているかもしれない。増幅器ステージは、第３のトランジスタに対するバイアス電圧を発生し、第６のトランジスタがターゲット静止電流を伝導させるようにするかもしれない。

【0061】

図４Ａに示された一例示的設計において、増幅器ステージは、第５のトランジスタ（例えば、ＰＭＯＳトランジスタ４３６）に結合され、増幅を与える第７のトランジスタ（例えば、ＰＭＯＳトランジスタ４４６）を備えているかもしれない。第８のトランジスタ（例えば、ＮＭＯＳトランジスタ４４２）は、第７のトランジスタに結合されるかもしれず、バイアス電圧を供給するかもしれない。図４Ｂに示された他の例示的設計において、増幅器ステージはさらに、第３のトランジスタ（例えば、ＰＭＯＳトランジスタ４２２）に並列に結合された第９のトランジスタ（例えば、ＰＭＯＳトランジスタ４２４）を備えているかもしれない。電流ミラー（例えば、ＰＭＯＳトランジスタ４６２及び４６４で構成される）は、第９のトランジスタに結合されているかもしれず、第３のトランジスタを通してレベルシフティング電流を供給するかもしれない。図５に示されたさらに他の例示的設計において、増幅器ステージは、第５のトランジスタに結合された第１の入力及び出力コモンモード電圧を受け取る第２の入力を有する差動ペア（例えば、ＰＭＯＳトランジスタ５４６及び５４８で形成される）を備えているかもしれない。第７及び第８のトランジスタ（例えば、ＮＭＯＳトランジスタ５４２及び５４４）は、差動ペアに結合されているかもしれず、第８のトランジスタがバイアス電圧を供給するかもしれない。

【0062】

装置はさらに、差動出力信号を受け取り、入力ステージに対する第２のバイアス電圧（例えば、Ｖcmp）を発生するために、第２のバイアス回路（例えば、出力コモンモードフィードバック回路）を備えているかもしれない。第２のバイアス電圧は、差動出力信号に対するターゲットコモンモード出力電圧となるかもしれない。

【0063】

入力ステージ、抵抗的レベルシフティングステージ、出力ステージ、及びバイアス回路は、例えば図２から図８に示されるように、ＭＯＳトランジスタによってインプリメントされるかもしれない。これらのステージ及び回路は、他のタイプのトランジスタによってもまたインプリメントされるかもしれない。

【0064】

一例示的設計において、集積回路は、入力ステージ、抵抗的レベルシフティングステージ、及び出力ステージを備えているかもしれない。入力ステージは、差動入力信号を受け取り、第１及び第２のドライブ信号、例えば図３ＡのＶ_drp1及びＶ_drp2信号を供給するかもしれない。抵抗的レベルシフティングステージは、第１及び第２のドライブ信号を受け取り、第３及び第４のドライブ信号、例えばＶ_drn1及びＶ_drn2信号を供給するかもしれない。出力ステージは、第１から第４のドライブ信号を受け取り、差動出力信号を供給するかもしれない。集積回路はさらに、抵抗的レベルシフティングステージに対するバイアス電圧を発生するバイアス回路を備えているかもしれない。バイアス電圧は、第１及び第３のドライブ信号間、及び第２及び第４のドライブ信号間の電圧ドロップを決定するかもしれない。

【0065】

例示的な設計において、入力ステージは、差動ペアとして結合され、差動入力信号を受け取り、第１及び第２のドライブ信号を供給するＭＯＳトランジスタのペア（例えば、ＮＭＯＳトランジスタ３１２及び３１４）を備えているかもしれない。２つの追加のＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタ３１６及び３１８）は、ＭＯＳトランジスタのペアに結合されているかもしれず、差動ペアに対するアクティブロード（active load）を与えるかもしれない。一般に、差動ペアは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及び／又は他のタイプのトランジスタによってインプリメントされているかもしれない。

【0066】

例示的な設計において、抵抗的レベルシフティングステージは、バイアス電圧を受け取り、それぞれ第３及び第４の信号ドライブを供給する、第１及び第２のＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ３２２及び３２４）を備えているかもしれない。第１の抵抗（例えば、抵抗３２６）は、第１のＭＯＳトランジスタに結合され、第１及び第３のドライブ信号間に結合されているかもしれない。第２の抵抗（例えば、抵抗３２８）は、第２のＭＯＳトランジスタに結合され、第２及び第４のドライブ信号間に結合されているかもしれない。

【0067】

例示的な設計において、出力ステージは、第１及び第２のＮＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ３３２及び３４２）に結合された第１及び第２のＰＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタ３３６及び３４６）を備えているかもしれない。第１及び第２のＰＭＯＳトランジスタは、それぞれ第１及び第２のドライブ信号を受け取るかもしれず、差動出力信号を供給するかもしれない。第１及び第２のＮＭＯＳトランジスタは、それぞれ第３及び第４のドライブ信号を受け取るかもしれない。第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタは、第１のクラスＡＢ出力ブランチを形成するかもしれない。第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタは、第２のクラスＡＢ出力ブランチを形成するかもしれない。

【0068】

例示的な設計において、抵抗的レベルシフティングステージは、出力ステージにおいて、第１及び第２のＮＭＯＳトランジスタにそれぞれ結合された第３及び第４のＮＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ３２２及び３２４）を備えているかもしれない。バイアス回路は、第３及び第４のＮＭＯＳトランジスタに対するバイアス電圧を発生して、第１及び第２のＮＭＯＳトランジスタが第１及び第２のＮＭＯＳトランジスタのそれぞれにおいてターゲット静止電流を伝導させるようにするかもしれない。バイアス回路は、図４Ａ、４Ｂ及び５に示されるように、入力ステージ、抵抗的レベルシフティングステージ、及び出力ステージのレプリカによってインプリメントされるかもしれない。

【0069】

図９は、増幅を行うためのプロセス９００の例示的な設計を示している。入力信号が増幅されて第１のドライブ信号を取得するかもしれない（ブロック９１２）。第１のドライブ信号を抵抗的にレベルシフトさせる（resistively level shifting）ことで第２のドライブ信号が発生するかもしれない（ブロック９１４）。出力信号が、第１及び第２のドライブ信号によって発生するかもしれない（ブロック９１６）。バイアス電圧が発生して、出力信号に対するターゲット静止電流を取得するかもしれない（ブロック４１８）。バイアス電圧は、第２のドライブ信号を取得するために、第１のドライブ信号のレベルシフティングの量を決定するかもしれない。

【0070】

バイアス電圧は、ブロック９１２での入力信号の増幅、ブロック９１４での第２のドライブ信号の発生、及びブロック９１６での出力信号の発生に用いられる回路のレプリカによって発生するかもしれない。例示的な設計では、バイアス電圧は、（ｉ）電流ミラーによってレプリカ静止電流を発生させる、（ｉｉ）レプリカ静止電流を得るためにフィードバックループによってバイアス電圧を発生させる、ことによって発生するかもしれない。出力信号に対するターゲット静止電流は、レプリカ静止電流によって決定されるかもしれない。

【0071】

ここで説明された抵抗的レベルシフティング回路を有するクラスＡＢ増幅器は、ある効果（certain advantage）を提供するかもしれない。第１に、抵抗的レベルシフティングステージの利用は、ＰＭＯＳからＮＭＯＳ及びＮＭＯＳからＰＭＯＳへのアクティブ信号変換ステージに対する必要性を取り除くかもしれない。第２に、ここで説明されたクラスＡＢ増幅器は、入力ステージ及び出力ステージ間に他の変換回路を用いる従来のクラスＡＢ増幅器よりも、低い電力消費及び高いゲインバンド幅製品（product）を有するかもしれない。低い電力消費は、無線デバイスのようなポータブルアプリケーションに対して望ましいかもしれない。高ゲインバンド幅製品は、十分なゲインを要求する高バンド幅アプリケーション（例えば、高バンド幅ベースバンドフィルタ）に適しているかもしれない。

【0072】

ここで説明された抵抗的レベルシフティング回路を有するクラスＡＢ増幅器は、ＩＣ、アナログＩＣ、ＲＦＩＣ、ミックス信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）、エレクトロニクスデバイス等、にインプリメントされるかもしれない。クラスＡＢ増幅器はまた、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラジャンクショントランジスタ（ＢＪＴ）、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）等のような、種々のＩＣプロセス技術によって製造されるかもしれない。

【0073】

ここで説明されたクラスＡＢ増幅器をインプリメントする装置は、スタンドアローンデバイスであるかもしれず、より大きなデバイスの一部であるかもしれない。デバイスは、（ｉ）スタンドアローンＩＣ、（ｉｉ）データ及び／又はインストラクションを記憶するためのメモリＩＣを含むかもしれない１以上のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）或いはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）モバイルステーションモデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれる（embedded）かもしれないモジュール、（ｖｉ）受信機、セルラー電話、無線デバイス、ハンドセット、或いはモバイルユニット、（ｖｉｉ）等々、であるかもしれない。

【0074】

１以上の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組合せでインプリメントされるかもしれない。ソフトウェアでインプリメントする場合、機能は、１以上の命令又はコードとしてコンピュータ可読媒体上に記憶するか、或いはコンピュータ可読媒体を介して伝達されるかもしれない。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であるかもしれない。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、もしくは他の光学ディスク記憶、磁気ディスク記憶、もしくは他の磁気記憶デバイス、又は、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。さらに、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイディスクを含み、ディスク（disk）は通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含めるべきである。

【0075】

開示の前述の説明は、当業者が本開示を実施または使用できるようにするために提供される。開示に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本開示の範囲から逸脱することなく、他の変更に適用できるかもしれない。それ故、本開示は、ここで説明された例及び設計に限定されることは意図されておらず、ここで開示された原理および新規な特徴に一致する最も広い範囲を与えられるべきものである。
以下に、本出願の当初の特許請求の範囲を付記する。
１．入力信号を受け取って第１のドライブ信号を供給する入力ステージと、
前記第１のドライブ信号を受け取って第２のドライブ信号を供給する抵抗的レベルシフティングステージと、
前記第１及び第２のドライブ信号を受け取って出力信号を供給する出力ステージと、
を備えた装置。
２．前記抵抗的レベルシフティングステージは、
バイアス電圧を受け取って前記第２のドライブ信号を供給するトランジスタと、
前記トランジスタに結合され、前記第１及び第２のドライブ信号間に結合された抵抗であって、前記第１及び第２のドライブ信号間で電圧ドロップを与える抵抗と、
を備える１の装置。
３．前記抵抗的レベルシフティングステージは、第２のバイアス電圧を受け取り、前記抵抗を通してレベルシフティング電流を供給する第２のトランジスタをさらに備える
２の装置。
４．前記出力ステージは、相補的トランジスタのペアを備えたクラスＡＢ出力ステージであり、前記第１及び第２のドライブ信号は、前記相補的トランジスタに供給される
１の装置。
５．前記抵抗的レベルシフティングステージに対するバイアス電圧を発生する第１のバイアス回路をさらに備え、前記バイアス電圧は、前記第１及び第２のドライブ信号間の電圧ドロップを決定する
１の装置。
６．前記第１のバイアス回路は、
前記入力ステージの第２のトランジスタにマッチした第１のトランジスタを備えたレプリカ入力ステージと、
前記抵抗的レベルシフティングステージの第４のトランジスタにマッチした第３のトランジスタを備えたレプリカ抵抗的レベルシフティングステージと、
前記出力ステージの相補的トランジスタの第２のペアにマッチした相補的トランジスタの第１のペアを備えたレプリカ出力ステージと、
を備える５の装置。
７．前記レプリカ出力ステージの前記相補的トランジスタの第１のペアは、第５及び第６のトランジスタを備え、前記レプリカ入力ステージの前記第１のトランジスタと前記レプリカ出力ステージの前記第５のトランジスタとは電流ミラーとして結合されている
６の装置。
８．前記レプリカ出力ステージの前記相補的トランジスタの第１のペアは、前記レプリカ入力ステージの前記第１のトランジスタを流れる電流によって決められる第１の静止電流を有し、前記出力ステージの前記相補的トランジスタの第２のペアは、前記第１の静止電流によって決められる第２の静止電流を有する
７の装置。
９．前記第１のバイアス回路は、前記レプリカ抵抗的レベルシフティングステージ及び前記レプリカ出力ステージに結合された増幅器ステージをさらに備え、前記増幅器ステージは、前記抵抗的レベルシフティングステージ及び前記レプリカ抵抗的レベルシフティングステージに対する前記バイアス電圧を発生する
６の装置。
１０．前記レプリカ出力ステージの前記相補的トランジスタの第１のペアは、第５及び第６のトランジスタを備え、前記レプリカ抵抗的レベルシフティングステージの前記第３のトランジスタは、前記レプリカ出力ステージの前記第６のトランジスタに結合され、前記増幅器ステージは、前記第６のトランジスタがターゲット静止電流を伝導させるために前記第３のトランジスタに対する前記バイアス電圧を発生する
９の装置。
１１．前記レプリカ抵抗的レベルシフティングステージは、
前記第３のトランジスタに並列に結合された第５のトランジスタと、
前記第５のトランジスタに結合され、前記抵抗的レベルシフティングステージに対するレベルシフティング電流を発生するために第２のバイアス電圧を供給する電流ミラーと、
をさらに備える６の装置。
１２．前記増幅器ステージは、
前記第５のトランジスタに結合され、増幅を与える第７のトランジスタと、
前記第７のトランジスタに結合され、前記バイアス電圧を与える第８のトランジスタと、
を備える１０の装置。
１３．前記増幅器ステージは、
前記第５のトランジスタに結合された第１の入力及び出力コモンモード電圧を受け取る第２の入力を有する差動ペアと、
前記差動ペアに結合され、第８のトランジスタが前記バイアス電圧を供給する第７及び第８のトランジスタと、
を備える１０の装置。
１４．前記出力信号に対する差動信号を受け取り、前記入力ステージに対する第２のバイアス電圧を発生する第２のバイアス回路をさらに備え、前記第２のバイアス電圧は、前記差動信号に対するターゲットコモンモード出力電圧となる
５の装置。
１５．前記入力ステージ、前記抵抗的レベルシフティングステージ、及び前記出力ステージは、金属酸化物半導体（ＭＯＳ）トランジスタによってインプリメントされる
１の装置。
１６．差動入力信号を受け取って第１及び第２のドライブ信号を供給する入力ステージと、
前記第１及び第２のドライブ信号を受け取って第３及び第４のドライブ信号を供給する抵抗的レベルシフティングステージと、
前記第１から第４のドライブ信号を受け取って差動出力信号を供給する出力ステージと、
を備えた集積回路。
１７．前記抵抗的レベルシフティングステージに対するバイアス電圧を発生するバイアス回路をさらに備え、前記バイアス電圧は、前記第１及び第３のドライブ信号間、及び前記第２及び第４のドライブ信号間の電圧ドロップを決める
１６の集積回路。
１８．前記出力ステージは、前記差動出力信号を供給する第１及び第２のＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタを備え、前記抵抗的レベルシフティングステージは、それぞれ第１及び第２のＮＭＯＳトランジスタに結合された第３及び第４のＮＭＯＳトランジスタを備え、前記バイアス回路は、前記第１及び第２のＮＭＯＳトランジスタそれぞれがターゲット静止電流を伝導させるために、前記第３及び第４のＮＭＯＳトランジスタに対するバイアス電圧を発生する
１７の集積回路。
１９．前記入力ステージは、
差動ペアとして結合され、前記差動入力信号を受け取り、前記第１及び第２のドライブ信号を供給する第１及び第２の金属酸化物半導体（ＭＯＳ）トランジスタと、
それぞれ前記第１及び第２のＭＯＳトランジスタに結合され、前記差動ペアに対するアクティブロードを供給する第３及び第４のＭＯＳトランジスタと、
を備える１６の集積回路。
２０．前記抵抗的レベルシフティングステージは、
バイアス電圧を受け取り、それぞれ前記第３及び第４のドライブ信号を供給する第１及び第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタに結合され、前記第１及び第３のドライブ信号間に結合された第１の抵抗と、
前記第２のＭＯＳトランジスタに結合され、前記第２及び第４のドライブ信号間に結合された第２の抵抗と、
を備える１６の集積回路。
２１．前記出力ステージは、
それぞれ第１及び第２のドライブ信号を受け取り、前記差動出力信号を供給する第１及び第２のＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタと、
それぞれ前記第１及び第２のＰＭＯＳトランジスタに結合され、それぞれ前記第３及び第４のドライブ信号を受け取る第１及び第２のＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
を備え、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタは第１のクラスＡＢ出力ブランチを形成し、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタは第２のクラスＡＢ出力ブランチを形成する
１６の集積回路。
２２．入力信号を増幅して第１のドライブ信号を取得することと、
前記第１のドライブ信号を抵抗的にレベルシフトさせることで第２のドライブ信号を発生させることと、
前記第１及び第２のドライブ信号によって出力信号を発生させることと、
を備えた方法。
２３．バイアス電圧を発生させて前記出力信号に対するターゲット静止電流を取得することであって、前記バイアス電圧は前記第２のドライブ信号を取得するために前記第１のドライブ信号のレベルシフティングの量を決定することを
さらに備えた２２の方法。
２４．前記バイアス電圧を発生させることは、前記入力信号を増幅し、前記第２のドライブ信号を発生させ、前記出力信号を発生させるために用いられる回路のレプリカによって、前記バイアス電圧を発生させることを備える
２３の方法。
２５．前記バイアス電圧を発生させることは、
電流ミラーによってレプリカ静止電流を発生させることと、
前記レプリカ静止電流を取得するためにフィードバックループによって前記バイアス電圧を発生させることであって、前記出力信号に対する前記ターゲット静止電流は前記レプリカ静止電流によって決定されることと、
を備える２３の方法。
２６．入力信号を増幅して第１のドライブ信号を取得する手段と、
前記第１のドライブ信号を抵抗的にレベルシフトさせることで第２のドライブ信号を発生させる手段と、
前記第１及び第２のドライブ信号によって出力信号を発生させる手段と、
を備えた装置。
２７．バイアス電圧を発生させて前記出力信号に対するターゲット静止電流を取得する手段をさらに備え、前記バイアス電圧は前記第２のドライブ信号を取得するために前記第１のドライブ信号のレベルシフティングの量を決定する
２６の装置。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図8】

【図9】