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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5786388
(24)【登録日】2015年8月7日
(45)【発行日】2015年9月30日
(54)【発明の名称】低電圧誤動作防止回路を備えたスイッチング電源装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20150910BHJP
【ＦＩ】
H02M3/155 C
【請求項の数】6
【全頁数】22
(21)【出願番号】特願2011-57803(P2011-57803)
(22)【出願日】2011年3月16日
(65)【公開番号】特開2012-125127(P2012-125127A)
(43)【公開日】2012年6月28日
【審査請求日】2014年2月14日
(31)【優先権主張番号】特願2010-112831(P2010-112831)
(32)【優先日】2010年5月17日
(33)【優先権主張国】JP
(31)【優先権主張番号】特願2010-255763(P2010-255763)
(32)【優先日】2010年11月16日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100150441
【弁理士】
【氏名又は名称】松本 洋一
(72)【発明者】
【氏名】佐々木 雅浩
(72)【発明者】
【氏名】川島 鉄也
【審査官】
鈴木 重幸
(56)【参考文献】
【文献】
特開２００９−０１１０６５（ＪＰ，Ａ）
【文献】
特開２００７−３０６６４８（ＪＰ，Ａ）
【文献】
特開平０６−１７５６１０（ＪＰ，Ａ）
【文献】
特開２００５−２１０５６５（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０２Ｍ ３／００− ３／４４
Ｈ０２Ｍ １／００− １／４４
(57)【特許請求の範囲】
【請求項1】
制御回路によりスイッチング素子のスイッチング動作を制御し、入力電圧を所望する出力電圧に変換するスイッチング電源装置であって、
前記入力電圧を検出し、該入力電圧の大きさを示す入力電圧デジタル信号を生成する入力電圧検出部と、前記入力電圧デジタル信号を第１および第２の電圧検出レベルデータとデジタル比較してその比較結果を出力する電圧レベル比較部と、を有する低電圧誤動作防止回路を備え、
前記入力電圧検出部は、前記入力電圧と接地電圧との間に設けられた可変抵抗回路と抵抗素子を有し前記入力電圧の分圧電圧を出力する抵抗アレイ部と、第１および第２の基準電圧を出力する基準電圧源と、前記入力電圧の分圧電圧を前記第１の基準電圧と比較して第１の比較信号を出力する第１の比較回路と、前記入力電圧の分圧電圧を前記第２の基準電圧と比較して第２の比較信号を出力する第２の比較回路と、前記第１および第２の比較信号に基づいて前記入力電圧の分圧電圧の分圧比を制御して前記入力電圧の分圧電圧が前記第１および第２の基準電圧の間にあるようになし、そのときの分圧比に基づいて前記入力電圧デジタル信号を生成する入力電圧制御回路と、を備え、
前記入力電圧デジタル信号の示す入力電圧の大きさが前記第１および第２の電圧検出レベルデータの示す電圧の大きさより小さい場合は前記スイッチング動作を禁止し、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第１および第２の電圧レベルデータの示す電圧の大きさより大きい場合は前記スイッチング動作を許可することを特徴とするスイッチング電源装置。
前記入力電圧を検出し、該入力電圧の大きさを示す入力電圧デジタル信号を生成する入力電圧検出部と、前記入力電圧デジタル信号を第１および第２の電圧検出レベルデータとデジタル比較してその比較結果を出力する電圧レベル比較部と、を有する低電圧誤動作防止回路を備え、
前記入力電圧検出部は、前記入力電圧と接地電圧との間に設けられた可変抵抗回路と抵抗素子を有し前記入力電圧の分圧電圧を出力する抵抗アレイ部と、第１および第２の基準電圧を出力する基準電圧源と、前記入力電圧の分圧電圧を前記第１の基準電圧と比較して第１の比較信号を出力する第１の比較回路と、前記入力電圧の分圧電圧を前記第２の基準電圧と比較して第２の比較信号を出力する第２の比較回路と、前記第１および第２の比較信号に基づいて前記入力電圧の分圧電圧の分圧比を制御して前記入力電圧の分圧電圧が前記第１および第２の基準電圧の間にあるようになし、そのときの分圧比に基づいて前記入力電圧デジタル信号を生成する入力電圧制御回路と、を備え、
前記入力電圧デジタル信号の示す入力電圧の大きさが前記第１および第２の電圧検出レベルデータの示す電圧の大きさより小さい場合は前記スイッチング動作を禁止し、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第１および第２の電圧レベルデータの示す電圧の大きさより大きい場合は前記スイッチング動作を許可することを特徴とするスイッチング電源装置。
【請求項2】
前記電圧レベル比較部は、
前記第１の電圧検出レベルデータを格納しておく第１のレジスタ回路と、
前記第２の電圧検出レベルデータを格納しておく第２のレジスタ回路と、
前記入力電圧デジタル信号を前記第１の電圧検出レベルデータとデジタル比較する第１の比較器と、
前記入力電圧デジタル信号を前記第２の電圧検出レベルデータとデジタル比較する第２の比較器と、
該第１および第２の比較器の出力レベルにより前記入力電圧の電圧レベルを判定して前記スイッチング動作の禁止および許可信号の一方を生成する判定回路と、を有するデジタル比較回路と、
を備えたことを特徴とする請求項１記載のスイッチング電源装置。
前記第１の電圧検出レベルデータを格納しておく第１のレジスタ回路と、
前記第２の電圧検出レベルデータを格納しておく第２のレジスタ回路と、
前記入力電圧デジタル信号を前記第１の電圧検出レベルデータとデジタル比較する第１の比較器と、
前記入力電圧デジタル信号を前記第２の電圧検出レベルデータとデジタル比較する第２の比較器と、
該第１および第２の比較器の出力レベルにより前記入力電圧の電圧レベルを判定して前記スイッチング動作の禁止および許可信号の一方を生成する判定回路と、を有するデジタル比較回路と、
を備えたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項3】
前記入力電圧検出部は、さらにタイマー回路を備え、該タイマー回路で設定される検出周期により、入力電圧の検出動作を行うことを特徴とする請求項１記載のスイッチング電源装置。
【請求項4】
前記抵抗アレイ部は、それぞれが重み付けされた抵抗値を有する抵抗素子とスイッチ回路とが並列に接続された並列回路が複数直列接続されて構成される第１および第２の可変抵抗回路と抵抗素子との直列回路を有し、
前記入力電圧制御回路は、前記第１および第２の比較信号に基づき前記スイッチ回路のオン・オフを制御して前記入力電圧の分圧電圧のための分圧比を調整し、前記入力電圧の分圧電圧が前記第１および第２の基準電圧の間になったときの各スイッチ回路のオン・オフ状態に基づいて前記入力電圧デジタル信号を決定することを特徴とする請求項１記載のスイッチング電源装置。
前記入力電圧制御回路は、前記第１および第２の比較信号に基づき前記スイッチ回路のオン・オフを制御して前記入力電圧の分圧電圧のための分圧比を調整し、前記入力電圧の分圧電圧が前記第１および第２の基準電圧の間になったときの各スイッチ回路のオン・オフ状態に基づいて前記入力電圧デジタル信号を決定することを特徴とする請求項１記載のスイッチング電源装置。
【請求項5】
前記第１の可変抵抗回路のスイッチ回路とこのスイッチ回路に対応する前記第２の可変抵抗回路のスイッチ回路は、前記入力電圧デジタル信号によりオン・オフが相補的に制御されることを特徴とする請求項４に記載のスイッチング電源装置。
【請求項6】
前記抵抗アレイ部にさらにスイッチ素子が直列に接続され、該スイッチ素子は、前記入力電圧制御回路の出力信号によりオン・オフが制御され、入力電圧の検出動作が終了すると前記スイッチ素子は前記出力信号によりオフとなり、前記抵抗アレイ部の電流が遮断されることを特徴とする請求項１記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子をオン・オフ制御して入力電圧を所望する出力電圧に変換するスイッチング電源装置に関し、特に、低電圧誤動作防止回路（以下、ＵＶＬＯ（Under Voltage Lock Out）回路という。）を備えたスイッチング電源装置に関する。
【背景技術】
【0002】
スイッチング電源装置は、入力電圧をスイッチング素子でオン・オフ制御して所望する出力電圧に変換する電源装置である。一般的に、スイッチング電源装置は、装置の内部回路の電源電圧が動作可能な電源電圧以下の場合には異常動作を行わないように、ＵＶＬＯ回路を内蔵している。ＵＶＬＯ回路は、基準となる電圧とスイッチング装置の電源電圧とを比較することにより低電源電圧状態を検出し、内部回路が低電源電圧状態の場合は、スイッチング電源装置の動作を停止する機能を有する。図１０は、従来のＵＶＬＯ回路を内蔵したスイッチング電源装置の構成例を示すブロック図である。
【0003】
図１０に示したスイッチング電源装置は、ＵＶＬＯ回路３１と、ＯＲ回路３２と、制御回路３と、出力回路４と、平滑回路５と、負荷回路６と、から構成されている。出力回路４は、一対のスイッチング素子ＱＰおよびＱＮとからなる。スイッチング素子ＱＰは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、ＰＭＯＳという。）であり、スイッチング素子ＱＮは、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、ＮＭＯＳという。）である。平滑回路５は、インダクタＬとコンデンサＣとからなる。図１０において、制御回路３は、出力回路４のオン・オフ動作を制御し、平滑回路５を介して、入力電圧Ｖｉｎ（入力電源端子とその電圧に同じ符号を付した。）を出力電圧Ｖｏｕｔに変換して負荷回路６を駆動する。ＵＶＬＯ回路３１は、入力電圧Ｖｉｎを基準電圧と比較し、入力電圧Ｖｉｎが基準電圧以上になるとスイッチング動作を許可し、基準電圧以下になるとスイッチング動作を禁止する出力信号ＵＶＬＯｏｕｔを生成する。ＵＶＬＯ回路３１の出力信号ＵＶＬＯｏｕｔは、外部制御信号ＥＮＢとともにＯＲ回路３２を介して、制御回路３のスイッチング動作の許可あるいは禁止を制御する。
【0004】
図１１に、従来のＵＶＬＯ回路３１の回路構成例を示す（特許文献１参照）。図１１に示した従来のＵＶＬＯ回路３１は、基準電圧Ｖｒｅｆを有する基準電圧源端子Ｖｒｅｆと、入力電圧Ｖｉｎを有する入力電源端子Ｖｉｎと接地電圧ＧＮＤ（以下、ＧＮＤという。）にある接地端子ＧＮＤとの間に直列接続された抵抗素子Ｒ１１，Ｒ１２，Ｒ１３からなり、入力電圧Ｖｉｎを分割する電圧分割回路と、電圧分割回路から出力される分圧された電圧を基準電圧Ｖｒｅｆと比較する比較器３３と、ＮＭＯＳスイッチング素子ＱＳとを有する。比較器３３の正入力端子は、基準電圧源端子Ｖｒｅｆに接続される。比較器３３の出力側負入力端子は、電圧分圧回路の抵抗素子Ｒ１１と抵抗素子Ｒ１２との間の接続点に接続されて入力電圧Ｖｉｎの分圧電圧Ｖｆｂが入力される。比較器３３は出力信号ＵＶＬＯｏｕｔを出力するとともに、ＮＭＯＳスイッチング素子ＱＳのゲートに接続される。ＮＭＯＳスイッチング素子ＱＳのドレインは抵抗素子Ｒ１２と抵抗素子Ｒ１３との接続点に接続され、ソースはＧＮＤに接続されている。
【0005】
図１１に示すＵＶＬＯ回路３１は、入力電圧Ｖｉｎを抵抗素子Ｒ１１，Ｒ１２，Ｒ１３により抵抗分圧した分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較器３３で比較している。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆ以下の場合には、比較器３３の出力信号ＵＶＬＯｏｕｔのレベルはスイッチング動作を禁止させるハイレベル（以下、Ｈｉレベルという。）となる。一方、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆを上回ると、比較器３３の出力信号ＵＶＬＯｏｕｔのレベルはスイッチング動作を許可するロウレベル（以下、Ｌｏレベルという。）となる。すなわち、ＵＶＬＯ回路３１のしきい値電圧（Ｈｉレベル出力とＬｏレベル出力が切り替わる電圧）は、基準電圧Ｖｒｅｆである。
【0006】
ＮＭＯＳスイッチング素子ＱＳのオン・オフは、比較器３３の出力信号ＵＶＬＯｏｕｔにより制御され、抵抗素子Ｒ１３の短絡・導通の状態を切り替える。入力電圧Ｖｉｎの上昇時と下降時とで分圧電圧Ｖｆｂの電圧レベルを変更することにより、比較器３３の出力にヒステリシス特性を実現している。このヒステリシス特性は、スイッチング電源装置の電源投入時などの遷移時での不安定動作を防止する。すなわち、入力電圧Ｖｉｎが上昇すると分圧電圧Ｖｆｂは基準電圧Ｖｒｅｆを上回り、出力信号ＵＶＬＯｏｕｔのレベルがスイッチング動作を禁止するＨｉレベルからスイッチング動作を許可するＬｏレベルに切り替わりスイッチング動作を開始させる。しかし、スイッチング電源装置を流れる電流が増加して入力電圧Ｖｉｎが下降し、分圧電圧Ｖｆｂは基準電圧Ｖｒｅｆを下回るようになる。すると、ヒステリシス特性を与えない場合、出力信号ＵＶＬＯｏｕｔはＬｏレベルから再びＨｉレベルに切り替わりスイッチング動作を停止させてしまう。ヒステリシス特性は、このような不安定動作を防止するものである。
【0007】
以上説明したように、図１１に示した従来のＵＶＬＯ回路３１は、入力電圧Ｖｉｎを直列に接続した抵抗により分圧した電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較器３３で比較して出力信号ＵＶＬＯｏｕｔを生成し、この信号によりスイッチング電源装置のスイッチング動作の許可・禁止を制御している。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２００６−１１５５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
上述した従来のＵＶＬＯ回路を備えたスイッチング電源装置には、以下のような問題点があった。スイッチング電源装置のスイッチング動作は、ＵＶＬＯ回路の基準電圧Ｖｒｅｆと、直列に接続された抵抗からなる電圧分割回路の分圧電圧Ｖｆｂとの比較結果により制御されている。このため、スイッチング電源装置のさまざまな用途に合わせてＵＶＬＯ回路のしきい値電圧やヒステリシス特性を設定する場合は、予め複数の基準電圧源や抵抗分割回路をＵＶＬＯ回路に内蔵しておき、所望するしきい値電圧やヒステリシス特性に合わせた基準電圧源と抵抗分割回路の組合せを与えるために選択して使用するか、あるいは、所望するしきい値電圧やヒステリシス特性のＵＶＬＯ回路を内蔵したスイッチング電源装置を用途毎に準備する必要があり、使用上の自由度が非常に悪いという問題点がある。
【0010】
また、スイッチング素子や抵抗素子の製造バラツキにより、ＵＶＬＯ回路のしきい値電圧やヒステリシス特性が左右されるという問題点がある。更に、入力電源端子ＶｉｎとＧＮＤ間には電圧分割回路を介して常時電流が流れるため、消費電力が増加するという問題点もある。
【0011】
本発明は、上述した問題に鑑みてなされたものであり、その達成しようとする目的は、上記問題を解決し入力電圧をデジタル信号として検出し、基準電圧およびヒステリシス特性をデジタルデータで設定してデジタル比較することを実現したＵＶＬＯ回路を内蔵することにより、所望するＵＶＬＯ回路のしきい値電圧やヒステリシス特性に変更・調整が容易で低消費電力のスイッチング電源装置を提供することである。
【課題を解決するための手段】
【0012】
上記目的を達成するために、本発明のスイッチング電源装置は、制御回路によりスイッチング素子のスイッチング動作を制御し、入力電圧を所望する出力電圧に変換するスイッチング電源装置であって、前記入力電圧を検出し、該入力電圧の大きさを示す入力電圧デジタル信号を生成する入力電圧検出部と、前記入力電圧デジタル信号を第１および第２の電圧検出レベルデータとデジタル比較してその比較結果を出力する電圧レベル比較部と、を有する低電圧誤動作防止回路を備え、前記入力電圧検出部は、前記入力電圧と接地電圧との間に設けられた可変抵抗回路と抵抗素子を有し前記入力電圧の分圧電圧を出力する抵抗アレイ部と、第１および第２の基準電圧を出力する基準電圧源と、前記入力電圧の分圧電圧を前記第１の基準電圧と比較して第１の比較信号を出力する第１の比較回路と、前記入力電圧の分圧電圧を前記第２の基準電圧と比較して第２の比較信号を出力する第２の比較回路と、前記第１および第２の比較信号に基づいて前記入力電圧の分圧電圧の分圧比を制御して前記入力電圧の分圧電圧が前記第１および第２の基準電圧の間にあるようになし、そのときの分圧比に基づいて前記入力電圧デジタル信号を生成する入力電圧制御回路と、を備え、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第１および第２の電圧検出レベルデータの示す電圧の大きさより小さい場合は前記スイッチング動作を禁止し、前記入力電圧デジタル信号の示す入力電圧の大きさが前記第１および第２の電圧レベルデータの示す電圧の大きさより大きい場合は前記スイッチング動作を許可することを特徴とする。
【0014】
また、本発明のスイッチング電源装置は、前記電圧レベル比較部は、前記第１の電圧検出レベルデータを格納しておく第１のレジスタ回路と、前記第２の電圧検出レベルデータを格納しておく第２のレジスタ回路と、前記入力電圧デジタル信号を前記第１の電圧検出レベルデータとデジタル比較する第１の比較器と、前記入力電圧デジタル信号を前記第２の電圧検出レベルデータとデジタル比較する第２の比較器と、該第１および第２の比較器の出力レベルにより前記入力電圧の電圧レベルを判定して前記スイッチング動作の禁止および許可信号の一方を生成する判定回路と、を有するデジタル比較回路と、を備えたことを特徴とする。
【0015】
また、本発明のスイッチング電源装置は、前記入力電圧検出部は、さらにタイマー回路を備え、該タイマー回路で設定される検出周期により、入力電圧の検出動作を行うことを特徴とする。
【0016】
また、本発明のスイッチング電源装置は、前記抵抗アレイ部は、それぞれが重み付けされた抵抗値を有する抵抗素子とスイッチ回路とが並列に接続された並列回路が複数直列接続されて構成される第１および第２の可変抵抗回路と抵抗素子との直列回路を有し、前記入力電圧制御回路は、前記第１および第２の比較信号に基づき前記スイッチ回路のオン・オフを制御して前記入力電圧の分圧電圧のための分圧比を調整し、前記入力電圧の分圧電圧が前記第１および第２の基準電圧の間になったときの各スイッチ回路のオン・オフ状態に基づいて前記入力電圧デジタル信号を決定することを特徴とする。
【0017】
また、本発明のスイッチング電源装置は、前記第１の可変抵抗回路のスイッチ回路とこのスイッチ回路に対応する前記第２の可変抵抗回路のスイッチ回路は、前記入力電圧デジタル信号によりオン・オフが相補的に制御されることを特徴とする。
【0018】
また、本発明のスイッチング電源装置は、前記抵抗アレイ部にさらにスイッチ素子が直列に接続され、該スイッチ素子は、前記入力電圧制御回路の出力信号によりオン・オフが制御され、入力電圧の検出動作が終了すると前記スイッチ素子は前記出力信号によりオフとなり、前記抵抗アレイ部の電流が遮断されることを特徴とする。
【発明の効果】
【0019】
本発明に係るＵＶＬＯ回路を備えたスイッチング電源装置は、ＵＶＬＯ回路を入力電圧をデジタル信号として検出し、２つのレジスタにそれぞれ格納された２つの電圧検出レベルデータとデジタル比較回路で比較する回路として実現する。これにより、ＵＶＬＯ回路のしきい値電圧やヒステリシス特性を容易に変更したりや調整したりすることが可能となる。また、ＵＶＬＯ回路の入力電圧検出動作時以外は、抵抗アレイ部の電流経路を遮断することにより、このスイッチング電源装置は、低消費電力化を実現するという効果も奏する。
【図面の簡単な説明】
【0020】
【図1】本発明に係るＵＶＬＯ回路を備えたスイッチング電源装置の構成例を示すブロック図である。
【図2】本発明に係るＵＶＬＯ回路の構成例を示すブロック図である。
【図3】本発明に係る入力電圧検出部を構成する抵抗アレイ部の回路構成例を示す回路図である。
【図4】入力電圧デジタル信号が４本のデジタル信号で与えられる４ｂｉｔのデジタル信号である場合の本発明に係る入力電圧検出部を構成する抵抗アレイ部の構成例を示す回路図である。
【図5】本発明に係る入力電圧検出部の入力電圧制御回路の動作を説明する状態遷移図である。
【図6】本発明に係る入力電圧検出部の基準電圧と分解能の関係を示す図である。
【図7】本発明に係る電圧検出レベル比較部の回路構成の例を示すブロック図である。
【図10】従来のＵＶＬＯ回路を内蔵したスイッチング電源装置の構成例を示すブロック図である。
【図11】従来のＵＶＬＯ回路の回路構成例を示す回路図である。
【発明を実施するための形態】
【0021】
以下、本発明の実施形態に係るＵＶＬＯ回路を備えたスイッチング電源装置の実施例について、図面を参照しながら説明する。
【実施例1】
【0022】
図１は、本発明に係るＵＶＬＯ回路を備えたスイッチング電源装置の構成例を示すブロック図である。図１０に示す従来のＵＶＬＯ回路を内蔵したスイッチング電源装置の構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【0023】
図１に示すスイッチング電源装置は、ＵＶＬＯ回路１と、ＡＮＤ回路２と、制御回路３と、出力回路４と、平滑回路５と、負荷回路６と、から構成されている。図１に示す構成において、ＵＶＬＯ回路１は、入力電圧検出部１０と、電圧レベル比較部２０と、を備えている。ＵＶＬＯ回路１は、入力電圧検出部１０で、入力電圧Ｖｉｎを検出し検出した入力電圧Ｖｉｎを電圧レベル比較部２０で基準電圧と比較してスイッチング動作の許可あるいは禁止を指示する信号ＵＶＬＯｏｕｔを出力する。この信号ＵＶＬＯｏｕｔは、外部制御信号ＥｎａｂｌｅとともにＡＮＤ回路２に入力され、その出力信号で制御回路３のスイッチング動作を制御する。制御回路３は、一対のＰＭＯＳスイッチング素子ＱＰとＮＭＯＳスイッチング素子ＱＮからなる出力回路４のオン・オフ動作を制御し、インダクタＬとコンデンサＣからなる平滑回路５を介して、入力電圧Ｖｉｎを所望する出力電圧Ｖｏｕｔへ変換し負荷回路６を駆動する。
【0024】
図２は、本発明に係るＵＶＬＯ回路１の回路構成例を示すブロック図である。図２において、入力電圧検出部１０は、入力電源端子ＶｉｎとＧＮＤ間に直列接続される抵抗アレイ部１７とＮＭＯＳスイッチング素子ＱＳと、２つの基準電源Ｖｒｅｆ１，Ｖｒｅｆ２と、２つの比較器１１，１２と、入力電圧制御回路１３と、タイマー回路１４と、を備えている。また、電圧レベル比較部２０は、Ｈｉレジスタ２１と、Ｌｏレジスタ２２と、デジタル比較回路２３と、を備えている。
【0025】
ここで、図２に示す入力電圧検出部１０の動作について説明する。入力電圧Ｖｉｎは、抵抗アレイ部１７で抵抗分割され、抵抗アレイ部１７より分圧電圧Ｖｘが出力される。比較器１１は、分圧電圧Ｖｘを基準電圧Ｖｒｅｆ１と比較して比較信号ａを出力し、比較器１２は、分圧電圧Ｖｘを基準電圧Ｖｒｅｆ２と比較して比較信号ｂを出力する。入力電圧制御回路１３は、比較信号ａ，ｂに基づき、２進の入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞（ここで、ｍ：０は、２ｍ〜２０を示す。）を出力して抵抗アレイ部１７の抵抗値の分割を制御し、入力電圧Ｖｉｎの分圧電圧Ｖｘが基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２の間の電圧となるようにする。このときの２進のデジタル信号を、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞として出力する。
【0026】
また、タイマー回路１４は、入力電圧Ｖｉｎの検出動作と検出動作の停止を制御する周期信号Ｔｉｍｅｕｐを出力し、入力電圧制御回路１３は、周期信号Ｔｉｍｅｕｐに基づき、ＮＭＯＳスイッチング素子ＱＳのオン・オフを制御するゲート信号Ｎｇを出力する。入力電圧Ｖｉｎの検出動作時は、ゲート信号ＮｇをＨｉ（ハイ）レベルにしてＮＭＯＳスイッチング素子ＱＳをオンさせ抵抗アレイ部１７を通電して分圧電圧Ｖｘを生成する。一方、入力電圧Ｖｉｎの検出動作の停止時は、ゲート信号ＮｇをＬｏ（ロー）レベルにしてＮＭＯＳスイッチング素子ＱＳをオフさせ抵抗アレイ部１７の電流を遮断し低消費電力を実現する。
【0027】
図３は、本発明に係る入力電圧検出部１０を構成する抵抗アレイ部１７の回路構成の例を示す回路図である。図３（Ａ）に示す抵抗アレイ部１７は、接続端子ＶｐとＶｎとの間に可変抵抗回路Ｒ２と可変抵抗回路Ｒ１と抵抗素子Ｒ０とが直列接続され、可変抵抗回路Ｒ２と可変抵抗回路Ｒ１との接続点から分圧電圧Ｖｘが出力される。
【0028】
図３（Ａ）において、抵抗アレイ部１７から出力される分圧電圧Ｖｘは、（１）式で表される（スイッチング素子ＮＭＯＳ・ＱＳのオン抵抗値は無視できるものとする。また、抵抗とその抵抗値に同じ符号を付した）。
【0029】
【数1】
【0030】
【数2】
【0031】
図３（Ｂ）に、抵抗アレイ部１７の詳細な回路構成例を示す。図３（Ｂ）に示す抵抗アレイ部１７は、接続端子ＶｐとＶｎとの間に可変抵抗回路Ｒ２と可変抵抗回路Ｒ１と抵抗素子Ｒ０とが直列接続されて構成される。抵抗素子Ｒ０の抵抗値をｒとすると、可変抵抗回路Ｒ２および可変抵抗回路Ｒ１は、それぞれ抵抗値ｒが２の累乗で重み付けされた抵抗値ｒ，２ｒ〜２ｍｒを有する複数の抵抗素子ｒ，２ｒ〜２ｍｒが直列接続され、その各々にスイッチ回路、例えば、ＰＭＯＳのような半導体スイッチング素子が並列に接続されて構成される。
【0032】
可変抵抗回路Ｒ２のスイッチ回路ｓ２０〜ｓ２ｍのオン・オフは、入力電圧制御回路１３から出力される２進の入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞で制御される。一方、可変抵抗回路Ｒ１の各スイッチ回路ｓ１０〜ｓ１ｍのオン・オフは、入力電圧制御回路１３から出力される２進の入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞をインバータＩＮＶ０〜ＩＮＶｍでそれぞれ反転した信号で制御される。すなわち、可変抵抗回路Ｒ２においてある抵抗値に重み付けされた抵抗素子に並列に接続されたスイッチ回路のオン・オフと、可変抵抗回路Ｒ１において同じ抵抗値に重み付けされた抵抗素子に並列に接続されたスイッチ回路のオン・オフとは、相補的に制御される（一方がオンの場合は、他方はオフとなる）。スイッチ回路がオンすると抵抗素子は短絡状態となり（半導体スイッチング素子のオン抵抗値は無視できるものとする。）、スイッチ回路がオフすると重み付けされた抵抗値となる。
【0033】
すなわち、可変抵抗回路Ｒ２および可変抵抗回路Ｒ１の各スイッチ回路のオン状態とオフ状態とを組み合わせることにより、抵抗アレイ部１７の抵抗値を変化させることを制御することが可能となる。
【0034】
次に、図４を用いて抵抗アレイ部１７の動作原理を説明する。図４は、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞が４ｂｉｔの入力電圧デジタル信号Ｖｉｎ＜３：０＞（ｍ＝３）であって、４本のデジタル信号線で与えられる場合の抵抗アレイ部１７の構成例を示す回路図である。入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞が４ｂｉｔの信号である場合、可変抵抗回路Ｒ２を構成する重み付けされた抵抗素子の各抵抗値はそれぞれ８ｒ（＝２3ｒ），４ｒ（＝２2ｒ），２ｒ（＝２1ｒ），ｒ（＝２0ｒ）である。可変抵抗回路Ｒ１を構成する重み付けされた抵抗素子の各抵抗値も可変抵抗回路Ｒ２のものと同様に８ｒ（＝２3ｒ），４ｒ（＝２2ｒ），２ｒ（＝２1ｒ），ｒ（＝２0ｒ）となる。４ｂｉｔの入力電圧デジタル信号Ｖｉｎ＜３：０＞の４本のデジタル信号線は、可変抵抗回路Ｒ２の各スイッチ回路ｓ２３〜ｓ２０に接続され、またインバータＩＮＶ３〜ＩＮＶ０を介して可変抵抗回路Ｒ１の各スイッチ回路ｓ１３〜ｓ１０に接続される。すなわち、可変抵抗回路Ｒ２の各スイッチ回路ｓ２３,ｓ２２,ｓ２１,ｓ２０は、入力電圧デジタル信号Ｖｉｎ＜３＞，Ｖｉｎ＜２＞，Ｖｉｎ＜１＞，Ｖｉｎ＜０＞で制御され、可変抵抗回路Ｒ１の各スイッチ回路ｓ１３,ｓ１２,ｓ１１,ｓ１０は、入力電圧デジタル信号Ｖｉｎ＜３＞，Ｖｉｎ＜２＞，Ｖｉｎ＜１＞，Ｖｉｎ＜０＞をインバータＩＮＶ３，ＩＮＶ２，ＩＮＶ１，ＩＮＶ０で反転された信号により制御される。
【0035】
ここで、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞がＶｉｎ＜ｍ：０＞＝０（Ｌｏレベル）の状態でスイッチ回路はオン状態、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞がＶｉｎ＜ｍ：０＞＝１（Ｈｉレベル）状態でスイッチ回路はオフ状態とする。
【0036】
例えば、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞がＶｉｎ＜３：０＞＝１０００の場合、可変抵抗回路Ｒ２の重み付けされた抵抗素子８ｒ，４ｒ，２ｒ，ｒの各スイッチ回路の状態は、ｓ２３：オフ、ｓ２２：オン、ｓ２１：オン、ｓ２０：オンとなり、可変抵抗回路Ｒ２の抵抗値は８ｒとなる。一方、可変抵抗回路Ｒ１の重み付けされた抵抗素子８ｒ，４ｒ，２ｒ，ｒの各スイッチ回路の状態は、ｓ１３：オン、ｓ１２：オフ、ｓ１１：オフ、ｓ１０：オフとなり、可変抵抗回路Ｒ１の抵抗値は７ｒとなる。従って、分圧電圧Ｖｘおよび入力電圧Ｖｉｎは、（３）式および（４）式のようになる。
【0037】
【数3】
【0038】
【数4】
【0039】
【数5】
【0040】
【数6】
【0041】
次に、図５に、本発明に係る入力電圧検出部１０における入力電圧制御回路１３の動作を説明する状態遷移図を示す。まず、外部制御信号ＥｎａｂｌｅのレベルがＬｏレベルの場合は、入力電圧制御回路１３の状態はＳｔａｎｄｂｙ状態となり、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞の値は初期値０に、ゲート信号ＮｇのレベルはＬｏレベルに設定される。
【0042】
入力電圧制御回路１３がＳｔａｎｄｂｙの状態において、外部制御信号ＥｎａｂｌｅのレベルがＨｉレベルになると、入力電圧制御回路１３の状態はＳｔａｔｅ１の状態に移行し、ゲート信号ＮｇのレベルはＨｉレベルとなり、入力電圧Ｖｉｎの検出動作が開始され、分圧電圧Ｖｘは（１）式で決まる電圧で出力される。
【0043】
入力電圧制御回路１３がＳｔａｔｅ１の状態の時、入力電圧制御回路１３は比較信号ａのレベルおよび比較信号ｂのレベルを検出し、検出したレベルに応じてＤｅｃｒｅｍｅｎｔまたはＨｏｌｄまたはＩｎｃｒｅｍｅｎｔのいずれかの状態に移行する。
【0044】
なお、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞の初期値は０に設定されているため、初めてＳｔａｔｅ１に移行した場合は、比較信号ａのレベルおよび比較信号ｂのレベルは共にＨｉレベルになっており（分圧電圧Ｖｘ＞基準電圧Ｖｒｅｆ１、分圧電圧Ｖｘ＞基準電圧Ｖｒｅｆ２）、Ｉｎｃｒｅｍｅｎｔ状態に移行する。
【0045】
次に、例としてＳｔａｔｅ１の状態において、比較信号ａのレベルでＬｏレベル、比較信号ｂのレベルでＬｏレベルの場合（分圧電圧Ｖｘ＜基準電圧Ｖｒｅｆ１、分圧電圧Ｖｘ＜基準電圧Ｖｒｅｆ２）、入力電圧制御回路１３の状態はＤｅｃｒｅｍｅｎｔ状態に移行し、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞をデクリメント（Ｖｉｎ＜ｍ：０＞−１）する動作を繰り返す。そして、比較信号ａのレベルがＬｏレベル、比較信号ｂのレベルがＨｉレベル（基準電圧Ｖｒｅｆ２＜分圧電圧Ｖｘ＜基準電圧Ｖｒｅｆ１）となった時点で状態はＨｏｌｄ状態に移行し、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞を保持する。
【0046】
Ｈｏｌｄ状態では、ゲート信号ＮｇのレベルはＬｏレベルとなり、入力電圧Ｖｉｎの検出動作は停止し、入力電源端子ＶｉｎとＧＮＤ端子間に流れる電流は遮断され低電力消費状態となる。
【0047】
また、Ｓｔａｔｅ１の状態において、比較信号ａのレベルがＨｉレベル、比較信号ｂのレベルがＨｉレベルの場合（基準電圧Ｖｒｅｆ１＜分圧電圧Ｖｘ、基準電圧Ｖｒｅｆ２＜分圧電圧Ｖｘ）、入力電圧制御回路１３の状態はＩｎｃｒｅｍｅｎｔ状態に移行し、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞をインクリメント（Ｖｉｎ＜ｍ：０＞＋１）する動作を繰り返す。そして、Ｄｅｃｒｅｍｅｎｔ状態と同様に、比較信号ａのレベルがＬｏレベル、比較信号ｂのレベルがＨｉレベル（基準電圧Ｖｒｅｆ２＜分圧電圧Ｖｘ＜基準電圧Ｖｒｅｆ１）となった時点で状態はＨｏｌｄ状態に移行し、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞が保持される。
【0048】
また、Ｓｔａｔｅ１の状態において、比較信号ａのレベルがＬｏレベル、比較信号ｂのレベルがＨｉレベルの場合（基準電圧Ｖｒｅｆ２＜分圧電圧Ｖｘ＜基準電圧Ｖｒｅｆ１）、入力電圧制御回路１３の状態は直接Ｈｏｌｄ状態に移行し、その時の入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞を保持する。
【0049】
タイマー回路１４からの周期信号ＴｉｍｅｕｐのレベルがＨｉレベルとなると、入力電圧制御回路１３の状態はＨｏｌｄ状態から再度Ｓｔａｔｅ１の状態に強制的に移行され、入力電圧Ｖｉｎの検出動作が再開される。これにより、スイッチング電源装置が動作している間、入力電圧Ｖｉｎを周期的に検出することが可能となる。たとえば、周期信号Ｔｉｍｅｕｐの周期をスイッチング周期Ｔと一致させる場合は、パルス・バイ・パルス方式で入力電圧Ｖｉｎを検出することが可能となる。
【0050】
また、外部制御信号Ｅｎａｂｌｅをスイッチング電源装置のイネーブル信号もしくはリセット信号と共通の信号として用い、スイッチング電源装置の起動時に最初の入力電圧Ｖｉｎの検出動作を行い、定常動作中は周期信号Ｔｉｍｅｕｐで決まる周期毎に検出動作を行うことが可能となる。
【0051】
次に、入力電圧検出部１０の動作を具体例で説明する。例えば、入力電圧Ｖｉｎ＝６Ｖ、基準電圧Ｖｒｅｆ１＝１．０１Ｖ、基準電圧Ｖｒｅｆ２＝０．９９Ｖ、抵抗アレイ部１７の抵抗素子Ｒ０の抵抗ｒ（Ω）とし、スイッチング電源の外部制御信号（Ｌｏレベルがアクティブ）と入力電圧検出部１０の外部制御信号Ｅｎａｂｌｅを共通にした場合、外部制御信号ＥｎａｂｌｅのレベルがＬｏレベルの間、入力電圧制御回路１３はＳｔａｎｄｂｙ状態となり、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞は初期値０にセットされる。可変抵抗回路Ｒ２の各スイッチ回路は、デジタル信号が０（Ｌｏレベル）でオン、デジタル信号が１（Ｈｉレベル）でオフになるとすると、０にセットされた入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞によりすべてのスイッチ回路がオンとなるため、可変抵抗回路Ｒ２の抵抗は０（Ω）となる。
【0052】
次に、外部制御信号ＥｎａｂｌｅのレベルがＨｉレベルになると、入力電圧制御回路１３の状態はＳｔａｔｅ１の状態に移行する。この時、可変抵抗回路Ｒ２の抵抗は０（Ω）なので、分圧電圧ＶｘはＶｘ＝入力電圧Ｖｉｎ＝６Ｖとなる。すなわち、分圧電圧Ｖｘと基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２との関係は、基準電圧Ｖｒｅｆ１＜分圧電圧Ｖｘ、基準電圧Ｖｒｅｆ２＜分圧電圧Ｖｘであるため、比較信号ａ，ｂのレベルは共にＨｉレベルとなり、入力電圧制御回路１３の状態はＩｎｃｒｅｍｅｎｔ状態へ移行し、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞をインクリメントする。
【0053】
入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞がインクリメントされると、可変抵抗回路Ｒ２の抵抗値は増加し可変抵抗回路Ｒ１の抵抗値は低下するため、分圧電圧Ｖｘは低下する。入力電圧制御回路１３は、インクリメント動作を繰り返し、分圧電圧Ｖｘと基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２との関係が、基準電圧Ｖｒｅｆ２＝０．９９Ｖ＜分圧電圧Ｖｘ＜基準電圧Ｖｒｅｆ１＝１．０１Ｖとなった時点でＨｏｌｄ状態へ移行する。
【0054】
この時の可変抵抗回路Ｒ２の各スイッチ回路をオン・オフ制御するデジタル信号が、入力電圧Ｖｉｎに対応する入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞となる。なお、入力電圧検出部１０の状態は、周期的に変化する周期信号ＴｉｍｅｕｐのレベルがＨｉレベルとなると、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞を保持した状態で、入力電圧制御回路１３の状態はＳｔａｔｅ１に移行し、上述と同じ動作を行い入力電圧Ｖｉｎの検出動作を繰り返す。
【0055】
ここで、本発明に係る入力電圧検出部１０の分解能Ｖｒｓは、入力電圧Ｖｉｎの最大値および入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞のｂｉｔ数で決まる。例えば、入力電圧Ｖｉｎの最大値Ｖｉｎ（ｍａｘ）を１２Ｖ、ビット数を８ｂｉｔとすると、分解能Ｖｒｓは（７）式のようになる。
【0056】
【数7】
【0057】
また、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２は、次の（８）式を満足するように設定しなければならない。
【0058】
【数8】
【0059】
次に、図２に示した本発明に係るＵＶＬＯ回路１の電圧レベル比較部２０の回路構成例のブロック図を図７に示す。図７に示す電圧レベル比較部２０は、入力電圧Ｖｉｎの上昇時の電圧検出レベルを設定するための２進のＨｉレジスタデータＵＶＬＯ＿Ｈｉ＜ｍ：０＞を格納するＨｉレジスタ２１と、入力電圧Ｖｉｎの下降時の電圧検出レベルを設定するための２進のＬｏレジスタデータＵＶＬＯ＿Ｌｏ＜ｍ：０＞を格納するＬｏレジスタ２２と、デジタル比較回路２３と、を備えている。
【0060】
デジタル比較回路２３は、入力電圧検出部１０の出力信号となる入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞とＨｉレジスタデータＵＶＬＯ＿Ｈｉ＜ｍ：０＞とをデジタル比較して比較結果を出力信号Ｃｏｍｐ１＿ｏｕｔとして出力する比較回路２４と、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞とＬｏレジスタデータＵＶＬＯ＿Ｌｏ＜ｍ：０＞とをデジタル比較し比較結果を出力信号Ｃｏｍｐ２＿ｏｕｔとして出力する比較回路２５と、比較結果である出力信号Ｃｏｍｐ１＿ｏｕｔおよびＣｏｍｐ２＿ｏｕｔに基づき入力電圧Ｖｉｎの電圧レベルを判定し、判定結果を出力信号ＵＶＬＯｏｕｔとして出力する判定回路２６を備える。
【0061】
ここで、比較回路２４は、ＵＶＬＯ＿Ｈｉ＜ｍ：０＞ ≦ Ｖｉｎ＜ｍ：０＞の状態にある場合は出力信号Ｃｏｍｐ１＿ｏｕｔとしてＨｉレベル信号を出力し（以降Ｃｏｍｐ１＿ｏｕｔ＝Ｈｉと表す）、ＵＶＬＯ＿Ｈｉ＜ｍ：０＞ ＞ Ｖｉｎ＜ｍ：０＞の状態にある場合は出力信号Ｃｏｍｐ１＿ｏｕｔとしてＬｏレベル信号を出力する（以降Ｃｏｍｐ１＿ｏｕｔ＝Ｌｏと表す）。同様に、比較回路２５は、ＵＶＬＯ＿Ｌｏ＜ｍ：０＞ ≦ Ｖｉｎ＜ｍ：０＞の状態にある場合は出力信号Ｃｏｍｐ２＿ｏｕｔとしてＨｉレベル信号を出力し（以降、Ｃｏｍｐ２＿ｏｕｔ＝Ｈｉと表す）、ＵＶＬＯ＿Ｌｏ＜ｍ：０＞ ＞ Ｖｉｎ＜ｍ：０＞の状態にある場合は出力信号Ｃｏｍｐ２＿ｏｕｔとしてＬｏレベル信号を出力する（以降、Ｃｏｍｐ２＿ｏｕｔ＝Ｌｏと表す）。また、判定回路２６は、Ｃｏｍｐ１＿ｏｕｔ＝Ｃｏｍｐ２＿ｏｕｔ＝Ｈｉの状態にある場合はＨｉレベルの出力信号ＵＶＬＯｏｕｔを出力し（以降、ＵＶＬＯｏｕｔ＝Ｈｉと表す）、Ｃｏｍｐ１＿ｏｕｔ＝Ｃｏｍｐ２＿ｏｕｔ＝Ｌｏの状態にある場合はＬｏレベルの出力信号ＵＶＬＯｏｕｔを出力する（以降、ＵＶＬＯｏｕｔ＝Ｌｏと表す）。
【0062】
図８に、図７に示した本発明に係る電圧レベル比較部２０の動作を説明するためのタイミングチャートを示す。なお、電圧レベル比較部２０は、実際には２進のデジタルデータであるＶｉｎ＜ｍ：０＞，ＵＶＬＯ＿Ｈｉ＜ｍ：０＞，ＵＶＬＯ＿Ｌｏ＜ｍ：０＞を用いてデジタル比較動作を行うが、図８についておよび以下においては、上記のデジタルデータＶｉｎ＜ｍ；０＞，ＵＶＬＯ＿Ｈｉ，ｍ；０＞，ＵＶＬＯ＿Ｌｏ＜ｍ；０＞をそれぞれ換算した電圧値Ｖｉｎ，ＵＶＬＯ＿Ｈｉ，ＵＶＬＯ＿Ｌｏの表記を用いて説明する。
【0063】
入力電圧ＶｉｎがＨｉレジスタ２１の出力電圧ＵＶＬＯ＿Ｈｉ以上である領域（領域１）では、比較回路２４，２５それぞれの出力信号Ｃｏｍｐ１＿ｏｕｔとＣｏｍｐ２＿ｏｕｔは、Ｃｏｍｐ１＿ｏｕｔ＝Ｃｏｍｐ２＿ｏｕｔ＝Ｈｉとなるため判定回路２６の出力信号ＵＶＬＯｏｕｔはＵＶＬＯｏｕｔ＝Ｈｉとなる。入力電圧Ｖｉｎが低下し、入力電圧ＶｉｎとＨｉレジスタ２１の出力電圧ＵＶＬＯ＿ＨｉとＬｏレジスタ２２の出力電圧ＵＶＬＯ＿Ｌｏとの関係がＵＶＬＯ＿Ｌｏ≦Ｖｉｎ＜ＵＶＬＯ＿Ｈｉとなる領域２では、出力信号Ｃｏｍｐ１＿ｏｕｔとＣｏｍｐ２＿ｏｕｔは、それぞれＣｏｍｐ１＿ｏｕｔ＝Ｌｏ，Ｃｏｍｐ２＿ｏｕｔ＝Ｈｉとなる。このため判定回路２６は前の出力を維持し、出力信号ＵＶＬＯｏｕｔはＵＶＬＯｏｕｔ＝Ｈｉとなる。さらに入力電圧Ｖｉｎが低下し、Ｌｏレジスタ２２の出力電圧ＵＶＬＯ＿Ｌｏ未満となり、出力信号Ｃｏｍｐ１＿ｏｕｔとＣｏｍｐ２＿ｏｕｔがＣｏｍｐ１＿ｏｕｔ＝Ｃｏｍｐ２＿ｏｕｔ＝Ｌｏとなる領域３では、出力信号ＵＶＬＯｏｕｔはＵＶＬＯｏｕｔ＝Ｌｏになる。ここで入力電圧Ｖｉｎが上昇し、出力電圧ＵＶＬＯ＿ＨｉとＵＶＬＯ＿Ｌｏとの関係がＵＶＬＯ＿Ｌｏ≦Ｖｉｎ＜ＵＶＬＯ＿Ｈｉとなる領域４では、出力信号Ｃｏｍｐ１＿ｏｕｔとＣｏｍｐ２＿ｏｕｔは、それぞれＣｏｍｐ１＿ｏｕｔ＝Ｌｏ，Ｃｏｍｐ２＿ｏｕｔ＝Ｈｉとなる。このため判定回路２６は前の出力を維持しＵＶＬＯｏｕｔ＝Ｌｏとなる。さらに入力電圧Ｖｉｎが上昇し、Ｈｉレジスタ２１の出力電圧ＵＶＬＯ＿Ｈｉ以上となり、出力信号Ｃｏｍｐ１＿ｏｕｔとＣｏｍｐ２＿ｏｕｔがＣｏｍｐ１＿ｏｕｔ＝Ｃｏｍｐ２＿ｏｕｔ＝Ｈｉとなる領域５では、出力信号ＵＶＬＯｏｕｔはＵＶＬＯｏｕｔ＝Ｈｉとなる。
【0064】
なお、出力電圧ＵＶＬＯ＿Ｈｉと出力電圧ＵＶＬＯ＿Ｌｏとの電圧差がデジタル比較回路２３のヒステリシス幅となる。すなわち、Ｈｉレジスタ２１とＬｏレジスタ２２に格納するｍｂｉｔのデータを任意に設定することにより、所望するヒステリシス特性を実現することが出来る。
【0065】
以上説明したように、図２に示すＵＶＬＯ回路１の電圧レベル比較部２０は、入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞をＨｉレジスタ２１に格納されたＨｉレジスタデータＵＶＬＯ＿Ｈｉ＜ｍ；０＞とＬｏレジスタ２２に格納されたＬｏレジスタデータＵＶＬＯ＿Ｌｏ＜ｍ；０＞で比較することにより、入力電圧Ｖｉｎの電圧レベルを判定して出力信号ＵＶＬＯｏｕｔを生成し出力する。
【0066】
次に、図９は、図１に示した本発明に係るＵＶＬＯ回路１を備えたスイッチング電源装置のタイミングチャートである。なお、図８と同様に、デジタルデータを電圧値に換算した表記で説明する。
【0067】
先ず、入力電圧Ｖｉｎが上昇し始めた後、外部制御信号ＥｎａｂｌｅのレベルをＬｏレベルからＨｉレベルに変化させるが（Ｔ１）。しかし、入力電圧ＶｉｎはＶｉｎ＜ＵＶＬＯ＿Ｈｉの状態であるため、ＵＶＬＯ回路１の出力信号ＵＶＬＯｏｕｔのレベルはまだＬｏレベルとなっている。したがって、ＡＮＤ回路２の出力レベルもＬｏレベルとなり制御回路３は動作禁止状態でスイッチング動作を停止している。入力電圧Ｖｉｎが上昇しＶｉｎ＞ＵＶＬＯ＿Ｈｉの状態となると（Ｔ２）、出力信号ＵＶＬＯｏｕｔはＵＶＬＯｏｕｔ＝ＨｉレベルとなりＡＮＤ回路２の出力もＨｉレベルとなる。このため、制御回路３は動作許可状態でスイッチング動作を開始する。次に、入力電圧Ｖｉｎが低下しはじめＶｉｎ＜ＵＶＬＯ＿ＬＯの状態となると（Ｔ３）、出力信号ＵＶＬＯｏｕｔはＵＶＬＯｏｕｔ＝ＬｏレベルとなりＡＮＤ回路２の出力もＬｏレベルとなる。このため、制御回路３は動作禁止状態でスイッチング動作を停止する。再び入力電圧Ｖｉｎが上昇しＶｉｎ＞ＵＶＬＯ＿Ｈｉの状態になると（Ｔ４）、出力信号ＵＶＬＯｏｕｔはＵＶＬＯｏｕｔ＝Ｈｉの状態となりＡＮＤ回路２の出力もＨｉレベルとなる。このため、制御回路３は再び動作許可状態でスイッチング動作を開始する。タイミングＴ５で外部制御信号ＥｎａｂｌｅのレベルがＬｏレベルに変化するとＡＮＤ回路２の出力のレベルはＬｏレベルとなる。このため、制御回路３は動作禁止状態でスイッチング動作も停止する。タイミングＴ６で外部信号Ｅｎａｂｌｅのレベルが再びＨｉレベルに変化するとＡＮＤ回路２の出力はＨｉレベルとなるため、制御回路３は再び動作許可状態でスイッチング動作を開始する。
【0068】
以上説明したように、本発明に係るＵＶＬＯ回路を備えたスイッチング電源装置においては、入力電圧検出部１０により入力電圧Ｖｉｎを入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞に変換し、変換した入力電圧デジタル信号Ｖｉｎ＜ｍ：０＞を電圧レベル比較部２０によりＨｉレジスタ２１のＨｉレジスタデータとＬｏレジスタ２２のＬｏレジスタデータとでデジタル比較し、比較結果に基づいて入力電圧Ｖｉｎの電圧レベルを判定し、判定結果をＵＶＬＯｏｕｔ信号として出力するＵＶＬＯ回路を実現する。これにより、ＵＶＬＯ回路のしきい値電圧やヒステリシス特性を所望するデータに精度良く容易に設定可能で、低電圧動作時の誤動作を防止するスイッチング電源装置を実現できる。また、入力電圧Ｖｉｎの検出動作時以外は、抵抗アレイ部１７の電流経路を遮断する構成にすることにより、低消費電力化も実現できる。
【0069】
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。
【符号の説明】
【0070】
１，３１ 低電圧誤動作防止回路（ＵＶＬＯ回路）２ ＡＮＤ回路
３ 制御回路
４ 出力回路
５ 平滑回路
６ 負荷回路
１０ 入力電圧検出部
１１，１２，３３ 比較器
１３ 入力電圧制御回路
１４ タイマー回路
１７ 抵抗アレイ部
２０ 電圧レベル比較部
２１ Ｈｉレジスタ
２２ Ｌｏレジスタ
２３ デジタル比較回路
２４，２５ 比較回路
２６ 判定回路
３２ ＯＲ回路
ａ，ｂ 比較信号
Ｃ コンデンサ
Ｃｏｍｐ１＿ｏｕｔ 比較回路１出力信号
Ｃｏｍｐ２＿ｏｕｔ 比較回路２出力信号
ＥＮＢ，Ｅｎａｂｌｅ 外部制御信号
ＧＮＤ 接地電源端子および接地電圧
ＩＮＶ０〜ＩＮＶｍ インバータ
Ｌ インダクタ
Ｎｇ ゲート信号
ＱＰ スイッチング素子ＰＭＯＳ
ＱＮ，ＱＳ スイッチング素子ＮＭＯＳ
Ｒ０，Ｒ１１，Ｒ１２、Ｒ１３ 抵抗素子および抵抗値
Ｒ１，Ｒ２ 可変抵抗回路および抵抗値
ｒ，２ｒ〜２mｒ 抵抗素子および抵抗値
ｓ１０〜ｓ１ｍ，ｓ２０〜ｓ２ｍ スイッチ回路
Ｔｉｍｅｕｐ 周期信号
ＵＶＬＯｏｕｔ ＵＶＬＯ回路の出力信号
ＵＶＬＯ＿Ｈｉ＜ｍ：０＞ Ｈｉレジスタデータ
ＵＶＬＯ＿Ｌｏ＜ｍ：０＞ Ｌｏレジスタデータ
Ｖｉｎ 入力電源端子および入力電圧
Ｖｉｎ＜ｍ：０＞ 入力電圧デジタル信号
Ｖｎ，Ｖｐ 抵抗アレイ部接続端子
Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２ 基準電圧端子および基準電圧
Ｖｏｕｔ 出力電源端子および出力電圧
Ｖｆｂ，Ｖｘ 分圧電圧