特許 5788292 デルタシグマ変調器および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5788292

(24)【登録日】2015年8月7日

(45)【発行日】2015年9月30日

(54)【発明の名称】デルタシグマ変調器および半導体装置

(51)【国際特許分類】

   H03M 3/02 20060101AFI20150910BHJP

【ＦＩ】

   H03M3/02

【請求項の数】5

【全頁数】31

(21)【出願番号】特願2011-237381(P2011-237381)

(22)【出願日】2011年10月28日

(65)【公開番号】特開2013-98630(P2013-98630A)

(43)【公開日】2013年5月20日

【審査請求日】2014年8月29日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100102864

【弁理士】

【氏名又は名称】工藤 実

(72)【発明者】

【氏名】田島 英幸

【審査官】 北村 智彦

(56)【参考文献】

【文献】 特開平０４−３４６５２１（ＪＰ，Ａ）

【文献】 特開２００９−２９０４５５（ＪＰ，Ａ）

【文献】 特表２００６−５２１７６６（ＪＰ，Ａ）

【文献】 特表２０１０−５３６２３７（ＪＰ，Ａ）

【文献】 特開平０４−１６７８１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ ３／００−１１／００

(57)【特許請求の範囲】

【請求項1】

第１アナログ信号と第２アナログ信号とを入力し、前記第１アナログ信号から前記第２アナログ信号を減算する減算器と、
前記減算器の減算結果を積分する積分器と、
前記積分器の出力を量子化する１個の量子化器と、
それぞれが前記１個の量子化器の出力を共通に受けるように並列接続された複数のＤＡ変換器であって、前記積分器の出力を基に前記１個の量子化器によって量子化されたデジタル信号をアナログ信号にそれぞれ変換し、当該それぞれ変換したアナログ信号を前記第２アナログ信号として、前記減算器に異なるタイミングで出力する前記複数のＤＡ変換器と
を備えるデルタシグマ変調器。

【請求項2】

前記１個の量子化器は、前記積分器の出力をｎ（≧２）ビットに量子化し、量子化レベルに対応したｋ（＞ｎ）ビットの温度計コードを出力する量子化器であって、
前記１個の量子化器に加え、
前記デジタル信号としての前記温度計コードに処理を施す処理回路と、
前記複数のＤＡ変換器としてｋ個のＤＡ変換器と
を備え、
前記温度計コードは、
１ビット目からｋビット目までｋ個のビットが配列された前記温度計コードであって、
前記処理回路は、
前記温度計コードを構成する前記ｋ個のビットの配列の順番を入れ替え、
前記ｋ個のＤＡ変換器は、
前記処理回路によって前記配列の順番が入れ替えられた前記温度計コードの前記ｋ個のビットにそれぞれ対応した電流に変換する
請求項１に記載のデルタシグマ変調器。

【請求項3】

前記ｋ個のＤＡ変換器の各々の出力のタイミングを制御する制御部を更に備え、
前記ｋ個のＤＡ変換器は、
第１電流を出力する第１ＤＡ変換器と、
第２電流を出力する第２ＤＡ変換器と
を含み、
前記制御部は、
前記第１ＤＡ変換器に前記第１電流を出力させ、前記第１ＤＡ変換器による前記第１電流の出力開始から一定時間遅延させて、前記第２ＤＡ変換器に前記第２電流を出力させる
請求項２に記載のデルタシグマ変調器。

【請求項4】

前記制御部は、
前記第２ＤＡ変換器による前記第２電流の出力を前記第１ＤＡ変換器による前記第１電流の出力開始から前記一定時間遅延させる遅延回路を備える
請求項３に記載のデルタシグマ変調器。

【請求項5】

請求項１から４のいずれか一に記載のデルタシグマ変調器を備える半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デルタシグマ（ΔΣ）変調器および半導体装置に関する。

【背景技術】

【0002】

ＡＤ（Analog to Digital）変換器の種類の一つに、デルタシグマ変調器がある。デルタシグマ変調器は、ＡＤ変換の精度（Ｓ／Ｎ比）が高い。その上、デルタシグマ変調器は、その大部分をＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で実現できるため、マイクロコンピュータなどの半導体装置に組み込みやすいという利点を持つ。

【0003】

図１は、一般的なデルタシグマ変調器１００の構成例を示すブロック図である。デルタシグマ変調器１００は、マルチビットのデルタシグマ変調器であって、アナログ信号Ａをｎ（≧２）ビットのデジタル信号Ｄに変換する。ここでは、ｎ＝２ビットのデルタシグマ変調器１００を例に挙げる。この場合、デルタシグマ変調器１００は、減算器１１０と、積分器１２０と、ｎ＝２ビットの量子化器１３０と、ｋ＝３個のＤＡ（Digital to Analog）変換器１４０と、デコーダ１５０とを備える。以下、ｋ個目のＤＡ変換器１４０を「第ｋＤＡ変換器１４０_ｋ」と呼ぶ。

【0004】

減算器１１０は、アナログ信号Ａと、後述のトータルＤＡＣ電流Ｉ_ＤＡＣとの差分Ｓを積分器１２に出力する。積分器１２０は、差分Ｓを時間積分する。量子化器１３０は、積分器１２０の出力をｎ＝２ビットに量子化する。その上で、量子化器１３０は、量子化レベル（量子化の値）に対応した３ビットの温度計コードＣを出力する。そのため、ＤＡ変換器１４０の個数は、ｋ＝３個である。デコーダ１５０は、ｋ＝３ビットの温度計コードＣをｎ＝２ビットのバイナリコードに変換する。このバイナリコードが最終的に得られるｎ＝２ビットのデジタル信号Ｄである。

【0005】

ＡＤ変換の精度を高めるためには、積分器１２０のスルーレートをできるだけ上げることが望ましい。スルーレートを上げるためには、積分器１２０のセトリング時間を確保しつつ、積分器１２０にできるだけ大きな定常電流を供給する必要がある。そのため、積分器１２０は、第１から第３ＤＡ変換器１４０_１−１４０_３の各出力の総和のピーク値よりも大きな定常電流が供給されるように設計されている。

【0006】

以下、この点について説明する。先ず、第１から第３ＤＡ変換器１４０_１−１４０_３に着目する。第１から第３ＤＡ変換器１４０_１−１４０_３は、それぞれ１ビットのＤＡ変換器であって、同一の構造を持つ。第１から第３ＤＡ変換器１４０_１−１４０_３は、流入ノードＮＤ_Ｉと合流ノードＮＤ_Ｏとの間で、それぞれ並列接続されている。第１から第３ＤＡ変換器１４０_１−１４０_３は、第１から第３ビットＣ_１−Ｃ_３を入力し、第１から第３ビットＣ_１−Ｃ_３をそれぞれアナログ信号に変換する。ここで、第１から第３ビットＣ_１−Ｃ_３は、例えば、温度計コードＣのＬＳＢ（最下位ビット）からＭＳＢ（最上位ビット）にそれぞれ対応している。例えば、温度計コードＣ＝“１１１”の場合、第１から第３ビットＣ_１−Ｃ_３は、それぞれ“１”である。

【0007】

ＤＡ変換器の種類の一つに、ＳＣＲ（Switched Capacitor Resistor）型と呼ばれるＤＡ変換器がある。ＳＣＲ型の場合、第１から第３ＤＡ変換器１４０_１−１４０_３の各々の出力は、電流である。以下、ＳＣＲ型を例に挙げる。第ｋＤＡ変換器１４０_ｋの出力を「第ｋＤＡＣ電流Ｉ_ＤＡＣｋ」と呼ぶ。

【0008】

図２は、あるサンプリング期間Ｔ_Ｓにおける第ｋＤＡＣ電流Ｉ_ＤＡＣｋの時間変化を例示する図である。ここでは、単純に、温度計コードＣ＝“１１１”の場合を例に挙げる。この場合、第１から第３ＤＡＣ電流Ｉ_ＤＡＣは、それぞれ実質的に同一の波形をとる。

【0009】

ＳＣＲ型の場合、第ｋＤＡＣ電流Ｉ_ＤＡＣｋは、その出力の開始時間である時間Ｔ_１で瞬時にピークに達する。このときの電流Ｉ_Ｐを「ピーク電流」と呼ぶ。その後、第ｋＤＡＣ電流Ｉ_ＤＡＣｋは、非線形に減衰する。ただし、第ｋＤＡＣ電流Ｉ_ＤＡＣｋは、サンプリング時間Ｔ_Ｓよりも早い段階で０となる。これは、第ｋＤＡ変換器１４０_ｋの出力がその段階で停止したためである。

【0010】

図３は、あるサンプリング時間Ｔ_ＳにおけるトータルＤＡＣ電流Ｉ_ＤＡＣの時間変化を例示する図である。「トータルＤＡＣ電流Ｉ_ＤＡＣ」とは、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３の総和である。第１から第３ＤＡ変換器１４０_１−１４０_３は、時間Ｔ_１で、それぞれ同時に第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３を出力する。そのため、トータルピーク電流Ｉ_ＴＰは、第ｋＤＡＣ電流Ｉ_ＤＡＣｋがとるピーク電流Ｉ_Ｐのおよそ３倍に達する。なお、「トータルピーク電流Ｉ_ＴＰ」とは、トータルＤＡＣ電流Ｉ_ＤＡＣがピークに達するときの電流を指す。

【0011】

図４は、他の型のＤＡ変換器による第ｋＤＡＣ電流Ｉ_ＤＡＣｋの時間変化を例示する図である。ＤＡ変換器の種類には、ＳＣＲ型の他、一定電流帰還型と呼ばれる型がある。一定電流帰還型の場合、ＤＡ変換器は、複数の電流源と、複数のスイッチとで構成される。このＤＡ変換器は、図４に示すように、一定の電流を出力する。一定電流帰還型の場合であっても、ＳＣＲ型の場合と同様のことが言える。

【0012】

次に、積分器１２０に着目する。積分器１２０は、演算増幅器と、帰還キャパシタとを備える。基本的に、演算増幅器は、差動対などで構成された差動段と、差動段の出力を増幅して出力する出力段とで構成されている。出力段は、複数のトランジスタで構成されている。帰還キャパシタの一端は、演算増幅器の反転入力端子に接続されている。帰還キャパシタの他端は、演算増幅器の出力端子に接続されている。

【0013】

演算増幅器の動作の高速化を図るためには、トータルピーク電流Ｉ_ＴＰと同程度の電流が演算増幅器の出力段のトランジスタに定常的に流れる必要がある。そのため、通常、積分器１２０は、トータルピーク電流Ｉ_ＴＰよりも大きな定常電流が供給されるように、設計されている。なお、この電流は、第１から第３ＤＡ変換器１４０_１−１４０_３の出力側から帰還キャパシタを介して演算増幅器の出力段へと流れる。

【0014】

したがって、トータルピーク電流Ｉ_ＴＰが高いほど、積分器１２０の消費電力も高い。取り分け、ＳＣＲ型の場合、トータルピーク電流Ｉ_ＴＰが存在する時間は、電流帰還型の場合と比べて遙かに短い。一時的とは言え、トータルピーク電流Ｉ_ＴＰよりも高い電流が積分器１２０の演算増幅器に流れる。このことは、無駄な電力の消費につながる。この課題を解決するための方法が特許文献および非特許文献にそれぞれ開示されている。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】米国特許出願第７７６８４３３Ｂ２

【非特許文献】

【0016】

【非特許文献1】Aldo Pena Perez, Edoardo Bonizzoni, and FrancoMaloberti, “A 84dB SNDR 100kHz Bandwidth Low-PowerSingle Op-Amp Third-Order ΔΣ Modulator Consuming 140uW”, ISSCC, 2011

【発明の概要】

【発明が解決しようとする課題】

【0017】

特許文献および非特許文献の技術は、基本的には、トータルピーク電流Ｉ_ＴＰよりも大きな電流を必要なときに一時的に積分器１２０に供給することにある。そのためには、積分器１２０のスルーレートを制御するためのアナログ制御回路や、可変電流源を制御するアナログ制御回路が別途必要となる。したがって、デルタシグマ変調器１００のレイアウト面積がＣＭＯＳ回路で構成できるデジタル回路と比べて増加する。このことは、デルタシグマ変調器の小型化を妨げる。

【0018】

そこで、デルタシグマ変調器の低消費電力化および小型化が望まれている。

【課題を解決するための手段】

【0019】

以下、［発明を実施するための形態］で使用される符号を括弧内に付記し、［課題を解決するための手段］を説明する。この符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものである。この符号は、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に使用してはならない。

【0020】

本発明のデルタシグマ変調器（１）は、第１アナログ信号（Ａ）と第２アナログ信号（Ｉ_ＤＡＣ）とを入力し、前記第１アナログ信号から前記第２アナログ信号を減算する減算器（１１）と、前記減算器の減算結果（Ｓ）を積分する積分器（１２）と、それぞれが並列接続された複数のＤＡ変換器（１４_１−１４_ｋ）であって、前記積分器の出力を基に量子化されたデジタル信号（Ｃ）をアナログ信号（Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋ）にそれぞれ変換し、当該それぞれ変換したアナログ信号を前記第２アナログ信号（Ｉ_ＤＡＣ＝Ｉ_ＤＡＣ１＋Ｉ_ＤＡＣ２＋・・・＋Ｉ_ＤＡＣｋ）として、前記減算器に異なるタイミングで出力する前記複数のＤＡ変換器とを備える。

【0021】

望ましくは、本発明のデルタシグマ変調器（１）は、前記積分器の出力をｎ（≧２）ビットに量子化し、量子化レベルに対応したｋ（＞ｎ）ビットの温度計コード（Ｃ）を出力する量子化器（１３）と、前記デジタル信号としての前記温度計コードに処理を施す処理回路（１７）と、前記複数のＤＡ変換器としてｋ個のＤＡ変換器とを備える。前記温度計コードは、１ビット目からｋビット目までｋ個のビットが配列された前記温度計コードである。前記処理回路は、前記温度計コードを構成する前記ｋ個のビットの配列の順番を入れ替える。前記ｋ個のＤＡ変換器は、前記処理回路によって前記配列の順番が入れ替えられた前記温度計コードの前記ｋ個のビットにそれぞれ対応した電流に変換する。

【0022】

望ましくは、本発明のデルタシグマ変調器（１）は、前記ｋ個のＤＡ変換器の各々の出力のタイミングを制御する制御部（１５）を更に備える。前記ｋ個のＤＡ変換器は、第１電流（例えば、Ｉ_ＤＡＣ１）を出力する第１ＤＡ変換器（例えば、１４_１）と、第２電流（例えば、Ｉ_ＤＡＣ２）を出力する第２ＤＡ変換器（例えば、１４_２）とを含む。前記制御部は、前記第１ＤＡ変換器に前記第１電流を出力させ、前記第１ＤＡ変換器による前記第１電流の出力開始から一定時間遅延（例えば、Ｔｄ１）させて、前記第２ＤＡ変換器に前記第２電流を出力させる。

【0023】

望ましくは、前記制御部は、前記第２ＤＡ変換器による前記第２電流の出力を前記第１ＤＡ変換器による前記第１電流の出力開始から前記一定時間遅延させる遅延回路（例えば、１５２_１−１５２_３）を備える。

【発明の効果】

【0024】

デルタシグマ変調器の低消費電力化および小型化を図ることができる。

【図面の簡単な説明】

【0025】

【図1】図１は、一般的なデルタシグマ変調器１００の構成例を示すブロック図である。

【図2】図２は、あるサンプリング期間Ｔ_Ｓにおける第ｋＤＡＣ電流Ｉ_ＤＡＣｋの時間変化を例示する図である。

【図3】図３は、あるサンプリング時間Ｔ_ＳにおけるトータルＤＡＣ電流Ｉ_ＤＡＣの時間変化を例示する図である。

【図4】図４は、他の型のＤＡ変換器による第ｋＤＡＣ電流Ｉ_ＤＡＣｋの時間変化を例示する図である。

【図5】図５は、第１の実施の形態に係るデルタシグマ変調器１の概要を示すブロック図である。

【図6】図６は、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３をそれぞれ例示する図である。

【図7】図７は、トータルＤＡＣ電流Ｉ_ＤＡＣを例示する図である。

【図8】図８は、第１の実施の形態に係るデルタシグマ変調器１の詳細な構成例を示す回路図である。

【図9】図９は、第１ＤＡ変換器１４_１の部分拡大図である。

【図10】図１０は、デルタシグマ変調器１の動作例を示すタイミングチャートである。

【図11】図１１は、デルタシグマ変調器１の配置レイアウトの一例を示す図である。

【図12】図１２は、デルタシグマ変調器１を備えたマイクロコンピュータ２の構成例を示すブロック図である。

【図13】図１３は、第２の実施の形態に係るデルタシグマ変調器１Ａの構成例を示す回路図である。

【図14】図１４は、第３の実施の形態に係るデルタシグマ変調器１Ｂの構成例を示す回路図である。

【図15】図１５は、第４の実施の形態に係るデルタシグマ変調器１Ｃの構成例を示す回路図である。

【発明を実施するための形態】

【0026】

以下、本発明の実施の形態を図面に関連づけて説明する。全ての実施の形態において、同一の構成要素には原則として同一の符号が付されている。

【0027】

［第１の実施の形態］
１．デルタシグマ変調器の概要
図５は、第１の実施の形態に係るデルタシグマ変調器１の概要を示すブロック図である。デルタシグマ変調器１は、減算器１１と、積分器１２と、ｎビットの量子化器１３と、ｋ（≧１）個のＤＡ変換器１４と、制御部１５と、デコーダ１６とを備える。ｋ個目のＤＡ変換器１４を「第ｋＤＡ変換器１４_ｋ」と呼ぶ。

【0028】

デルタシグマ変調器１は、量子化器１３の出力が第１から第ｋＤＡ変換器１４_１−１４_ｋをそれぞれ経由して減算器１１に帰還する（負）帰還ループを持つ。デルタシグマ変調器１は、この帰還ループを用いて、アナログ信号Ａをｎビットのデジタル信号Ｄに変換する。

【0029】

ここで、デルタシグマ変調器１の仕様について述べる。
１）第１から第ｋＤＡ変換器１４_１−１４_ｋは、それぞれＳＣＲ型である。これは、ＤＡ変換器１４の一例である。ｋ個のＤＡ変換器１４は、一定電流帰還型であっても、この他の型であっても差し支えない。以下、第ｋＤＡ変換器１４_ｋの出力電流を「第ｋＤＡＣ電流Ｉ_ＤＡＣｋ」と呼ぶ。

【0030】

２）ＤＡ変換器１４の個数は、量子化器１３の分解能、つまり、ビット数ｎで決まる。量子化器１３は、その分解能がｎビットである場合、２^ｎ−１ビットの温度計コードＣを出力する。そのため、ＤＡ変換器１４の個数は、ｋ＝２^ｎ−１（＞ｎ）個である。

【0031】

以下、デルタシグマ変調器１の各々の構成要素について説明する。

【0032】

減算器１１は、第１入力端子（＋）と、第２入力端子（−）とを備えている。減算器１１は、第１入力端子にアナログ信号Ａを入力する。これと共に、減算器１１は、第２入力端子にトータルＤＡＣ電流Ｉ_ＤＡＣを入力する。「トータルＤＡＣ電流Ｉ_ＤＡＣ」は、第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋの総和であって、アナログ信号である。減算器１１は、アナログ信号ＡからトータルＤＡＣ電流Ｉ_ＤＡＣを減算し、その減算結果である差分Ｓ（＝Ａ−Ｉ_ＤＡＣ）を積分器１２に出力する。

【0033】

積分器１２は、減算器１１から入力した差分Ｓをサンプリング時間Ｔ_Ｓ単位で積分し、その積分値を量子化器１３に出力する。積分器１２は、差分Ｓを積分することから、量子化器１３での量子化ノイズを高周波数帯域に追いやるというノイズシェーピングの作用を持つ。なお、２個以上の積分器１２を設けることができる。積分の次数を増やすことにより、より高いノイズシェーピングの特性を得ることができる。

【0034】

量子化器１３は、積分器１２から入力した積分値をｎビットに量子化する。その上で、量子化器１３は、量子化レベルに対応した２^ｎ−１ビットの温度計コードＣを作成する。その作成後、量子化器１３は、温度計コードＣをデコーダ１６に出力する。これと共に、量子化器１３は、温度計コードＣの第１から第ｋビットＣ_１−Ｃ_ｋを第１から第ｋＤＡ変換器１４_１−１４_ｋにそれぞれ出力する。

【0035】

ここで、第１ビットＣ_１とは、温度計コードＣの１ビット目であるＬＳＢを指す。第２ビットＣ_２とは、温度計コードＣの２ビット目を指す。以後順に、第ｋビットＣ_ｋとは、温度計コードＣのｋビット目であるＭＳＢを指す。言うまでもなく、第１から第ｋビットＣ_１−Ｃ_ｋは、それぞれデジタル信号であって、“０”または“１”をとる。なお、第１から第ｋビットＣ_１−Ｃ_ｋは、それぞれ順に、ＭＳＢからＬＳＢに対応していても差し支えない。

【0036】

第１から第ｋＤＡ変換器１４_１−１４_ｋは、流入ノードＮＤ_Ｉと合流ノードＮＤ_Ｏとの間で並列接続されている。第１から第ｋＤＡ変換器１４_１−１４_ｋは、それぞれ１ビットのＤＡ変換器である。第１から第ｋＤＡ変換器１４_１−１４_ｋは、第１から第ｋビット温度計コードＣ_１−Ｃ_ｋに対応した第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋにそれぞれ変換する。ＤＡ変換後、第１から第ｋＤＡ変換器１４_１−１４_ｋは、第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋを合流ノードＮＤ_Ｏを経由して減算器１１の第２入力端子に出力する。第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋは、合流ノードＮＤ_Ｏにて合流し、温度計コードＣに対応したトータルＤＡＣ電流Ｉ_ＤＡＣとなる。

【0037】

従来は、複数個のＤＡ変換器がＤＡＣ電流をそれぞれ同時に出力していた（図１参照）。ここで言う「同時」とは、実質的な同時である。これに対し、本実施の形態では、第１から第ｋＤＡ変換器１４_１−１４_ｋが、第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋをそれぞれ異なるタイミングで出力する。

【0038】

制御部１５は、第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋが異なるタイミングで出力されるように、第１から第ｋＤＡ変換器１４_１−１４_ｋをそれぞれ制御する。

【0039】

デコーダ１６は、２^ｎ−１ビットの温度計コードＣをｎビットのバイナリコードに変換する。

【0040】

上述したように、第１から第ｋＤＡ変換器１４_１−１４_ｋが、それぞれ第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋを異なるタイミングで出力する。以下、この点について説明する。ここでは、説明を簡単にするため、量子化器１３の分解能がｎ＝２ビットであり、ＤＡ変換器１４の個数がｋ＝３個の場合を例に挙げる。

【0041】

図６は、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３をそれぞれ例示する図である。図６では、温度計コードＣ＝“１１１”の場合が例示されている。第１から第３ＤＡ変換器１４_１−１４_３は、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３をそれぞれ遅延時間Ｔｄずつずらしながら順番に出力する。遅延時間Ｔｄは、設計段階で予め決められている。

【0042】

具体的には、時間Ｔ_１にて、制御部１５が、第１ＤＡ変換器１４_１に第１ＤＡＣ電流Ｉ_ＤＡＣ１の出力を開始させる。時間Ｔ_１から遅延時間Ｔｄが経過した時間Ｔ_２にて、制御部１５が、第２ＤＡ変換器１４_２に第２ＤＡＣ電流Ｉ_ＤＡＣ２の出力を開始させる。最後に、時間Ｔ_２から遅延時間Ｔｄが経過した時間Ｔ_３にて、制御部１５が、第３ＤＡ変換器１４_３に第３ＤＡＣ電流Ｉ_ＤＡＣ３の出力を開始させる。したがって、第３ＤＡＣ電流Ｉ_ＤＡＣ３の出力は、第１ＤＡＣ電流Ｉ_ＤＡＣ１の出力からＴｄ×２だけ遅延している。なお、遅延時間Ｔｄは、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３の出力ごとに異なっていてもよい。

【0043】

温度計コードＣ＝“１１１”の場合、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３の各々のピーク電流Ｉ_Ｐは、実質的に同一である。なお、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３は、Ｉ_ＤＡＣ∝ｅｘｐ（−Ｔ／τ）で表される。「Ｔ」は、時間を表す変数である。「τ（タウ）」は、時定数であって、τ＝Ｒ×Ｃで表される。「Ｒ」は、第ｋＤＡ変換器１４_ｋを構成する抵抗の抵抗値（例えば、第１抵抗Ｒａの抵抗値、図９参照）を表す。「Ｃ」は、第ｋＤＡ変換器１４_ｋを構成するキャパシタの静電容量（例えば、第１キャパシタＣａの静電容量、図９参照）を表す。ピーク電流Ｉ_Ｐをとる時間は、時定数τで決まる。

【0044】

図７は、トータルＤＡＣ電流Ｉ_ＤＡＣを例示する図である。時間Ｔ_１からＴ_２の期間では、第１ＤＡ変換器１４_１のみがＤＡＣ電流を出力している。そのため、トータルＤＡＣ電流Ｉ_ＤＡＣは、Ｉ_ＤＡＣ＝Ｉ_ＤＡＣ１である。トータルＤＡＣ電流Ｉ_ＤＡＣも、時間Ｔ_１で瞬時にピークに達する。このときのトータルピーク電流Ｉ_ＴＰは、Ｉ_ＴＰ＝Ｉ_ＴＰ１である。

【0045】

次いで、時間Ｔ_２からＴ_３の期間では、第１および第２ＤＡ変換器１４_１、１４_２がＤＡＣ電流をそれぞれ出力している。そのため、トータルＤＡＣ電流Ｉ_ＤＡＣは、Ｉ_ＤＡＣ＝Ｉ_ＤＡＣ１＋Ｉ_ＤＡＣ２である。トータルＤＡＣ電流Ｉ_ＤＡＣは、時間Ｔ_２で瞬時にピークに達する。このときのトータルピーク電流Ｉ_ＴＰ＝Ｉ_ＴＰ２は、Ｉ_ＴＰ１より大きい。ただし、トータルピーク電流Ｉ_ＴＰ２は、Ｉ_ＴＰ１＋Ｉ_ＴＰ２より小さい。

【0046】

次いで、時間Ｔ_３からＴ_Ｓの期間では、第１から第３ＤＡ変換器１４_１−１４_３がＤＡＣ電流をそれぞれ出力している。トータルＤＡＣ電流Ｉ_ＤＡＣは、時間Ｔ_３で瞬時にピークに達する。このときのトータルピーク電流Ｉ_ＴＰ＝Ｉ_ＴＰ３は、Ｉ_ＴＰ２より大きい。ただし、トータルピーク電流Ｉ_ＴＰ３は、Ｉ_ＴＰ１＋Ｉ_ＴＰ２＋Ｉ_ＴＰ３より小さい。

【0047】

以上述べたように、第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋが出力されるタイミングがそれぞれ異なる。そのため、図７に示すように、それぞれのトータルピーク電流Ｉ_ＴＰが発生するタイミングが分散される。図６に示すように、第１から第ｋＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣｋの各ピーク電流が同じ値をとっていても、トータルピーク電流Ｉ_ＴＰ自体は、従来のものより下がる。したがって、積分器１２に供給される電流を削減することができる。このことは、低消費電力化につながる。

【0048】

２．デルタシグマ変調器の詳細な構成例
図８は、第１の実施の形態に係るデルタシグマ変調器１の詳細な構成例を示す回路図である。デルタシグマ変調器１は、ＤＥＭ（Dynamic Element Matching）回路１７を更に備える。ＤＥＭ回路１７は、温度計コードＣに所定の処理を施す処理回路の一例である。制御部１５は、信号発生回路１５１と、複数個の遅延回路１５２とを備える。

【0049】

この他、デルタシグマ変調器１は、ノイズの低減を図るため、差動インタフェースを持つ。そのため、図８に示すように、１種類の信号の伝送に２本の信号線が使用される。２本の信号線のうち、正側の信号線を「第１信号線Ｌ_Ｐ」と呼ぶ。負側の信号線を「第２信号線Ｌ_Ｎ」と呼ぶ。例えば、デルタシグマ変調器１に入力されるアナログ信号Ａの電圧は、第１信号線Ｌ_Ｐに供給されるアナログ信号Ａ_Ｐと、第２信号線Ｌ_Ｎに供給されるアナログ信号Ａ_Ｐとの電位差で決まる。

【0050】

以下、説明を簡単にするため、ｎ＝２ビットのデルタシグマ変調器１を例に挙げる。この場合、以下のことが前提となる。
１）量子化器１３は、ｎ＝２ビットの分解能を持つ。そのため、温度計コードＣは、３ビットである。
２）ＤＡ変換器１４の個数は、ｋ＝２^２−１＝３である。したがって、トータルＤＡＣ電流Ｉ_ＤＡＣは、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３の総和となる。
３）制御部１５は、ｍ＝６個の遅延回路１５２を備える。

【0051】

２．１．減算器１１
減算器１１について説明する。減算器１１は、第１減算器ノード１１１Ｐと、第２減算器ノード１１１Ｎとを有する。第１減算器ノード１１１Ｐは、第１信号線Ｌ_Ｐ上にあって、第１入力抵抗１２１Ｐと演算増幅器１２３の非反転入力端子（＋）との間にある。一方、第２減算器ノード１１１Ｎは、第２信号線Ｌ_Ｎ上にあって、第２入力抵抗１２１Ｎと演算増幅器１２３の反転入力端子（−）との間にある。

【0052】

２．２．積分器１２
積分器１２について説明する。積分器１２は、第１入力抵抗１２１Ｐと、第２入力抵抗１２１Ｎと、第１帰還キャパシタ１２２Ｐと、第２帰還キャパシタ１２２Ｎと、演算増幅器１２３とを有する。

【0053】

第１入力抵抗１２１Ｐは、第１信号線Ｌ_Ｐに供給されたアナログ信号Ａ_Ｐを、その電圧に対応した電流に変換する。この電流は、第１減算器ノード１１１Ｐにて、トータルＤＡＣ電流Ｉ_ＤＡＣと合流する。その合流した電流を「差分電流Ｓ_Ｐ」と呼ぶ。差分電流Ｓ_Ｐは、第１帰還キャパシタ１２２Ｐに供給される。

【0054】

第２入力抵抗１２１Ｎは、第１入力抵抗１２１Ｐと同様に、第２信号線Ｌ_Ｎに供給されたアナログ信号Ａ_Ｎを、その電圧に対応した電流に変換する。この電流は、第２減算器ノード１１１Ｎにて、トータルＤＡＣ電流Ｉ_ＤＡＣと合流する。その合流した電流を「差分電流Ｓ_Ｎ」と呼ぶ。差分電流Ｓ_Ｎは、第２帰還キャパシタ１２２Ｎに供給される。

【0055】

第１帰還キャパシタ１２２Ｐは、２つの電極板を備える。一方の電極板は、演算増幅器１２３の非反転入力端子（＋）に接続されている。他方の電極板は、演算増幅器１２３の反転出力端子（−）に接続されている。第１帰還キャパシタ１２２Ｐは、差分電流Ｓ_Ｐに応じた電荷を蓄積する。

【0056】

第２帰還キャパシタ１２２Ｎも、２つの電極板を備える。一方の電極板は、演算増幅器１２３の反転入力端子（−）に接続されている。他方の電極板は、演算増幅器１２３の非反転出力端子（＋）に接続されている。第２帰還キャパシタ１２２Ｎは、差分電流Ｓ_Ｎに応じた電荷を蓄積する。

【0057】

演算増幅器１２３は、具体的には、差動増幅器である。演算増幅器１２３は、減算器１１による差分Ｓ、即ち、２つの入力電圧の電位差をサンプリング時間Ｔｓ積分する。２つの入力電圧のうちの一つは、非反転入力端子（＋）への入力電圧Ｖ_ＩＮＰである。もう一つは、反転入力端子（−）への入力電圧Ｖ_ＩＮＮである。演算増幅器１２３は、第１帰還キャパシタ１２２Ｐに蓄積された電荷量に応じた電圧Ｖ_ＯＵＴＰを反転出力端子（−）に出力する。これと共に、演算増幅器１２３は、第２帰還キャパシタ１２２Ｎに蓄積された電荷量に応じた電圧Ｖ_ＯＵＴＮを非反転出力端子（＋）に出力する。電圧Ｖ_ＯＵＴＮに対する電圧Ｖ_ＯＵＴＰが積分器１２の積分値である。

【0058】

２．３．量子化器１３
量子化器１３について説明する。量子化器１３は、量子化器制御信号ＣＬＫＣＭＰ＝“Ｈ（ハイレベル）”の期間、以下の処理を行う。先ず、量子化器１３は、電圧比較回路（不図示）を用いて、積分器１２の出力である積分値を２^２（＝４）個の参照電圧と比較する。量子化器１３は、この比較結果に基づいて、積分値を量子化する。積分値は、４通り（４値）ある量子化レベルのうちのいずれかに量子化される。次に、量子化器１３は、４値の量子化レベルに対応した３ビットの温度計コードＣを作成する。４値の量子化レベルは、表１に示すように、４値の温度計コードＣにそれぞれ対応づけられている。量子化器１３は、作成した温度計コードＣをデコーダ１６およびＤＥＭ回路１７に出力する。

【0059】

【表1】

【0060】

２．４．ＤＥＭ回路１７
ＤＥＭ回路１７について説明する。ＤＥＭ回路１７は、サンプリング時間Ｔ_Ｓごとに、量子化器１３から温度計コードＣを入力する。温度計コードＣは、表１に示すように、１ビット目から３ビット目までｋ＝３個の第１から第３ビットＣ_１−Ｃ_３が配列されたものである。ＤＥＭ回路１７は、温度計コードＣを入力する度に、入力した温度計コードＣを構成する第１から第３ビットＣ_１−Ｃ_３の配列の順番を入れ替える。順番の入れ替えは、規則性を持っていても、ランダムであってもよい。また、順番の入れ替えは、第１から第３ビットＣ_１−Ｃ_３の各々が同一の値でない場合に行われれば、十分である。ＤＥＭ回路１７は、その順番の入れ替えを反映させた第１から第３出力ビットＯＵＴ_１−ＯＵＴ_３を第１から第３ＤＡ変換器１４_１−１４_３にそれぞれ出力する。

【0061】

ここで、第１出力ビットＯＵＴ_１とは、出力ＯＵＴの１ビット目であるＬＳＢを指す。第２出力ビットＯＵＴ_２とは、出力ＯＵＴの２ビット目を指す。第３ビットＯＵＴ_３とは、出力ＯＵＴのｋビット目であるＭＳＢを指す。

【0062】

ＤＥＭ回路１７の動作（ＤＥＭ処理）の一例を挙げる。例えば、温度計コードＣ＝“００１”の場合、第１から第３ビットＣ_１−Ｃ_３は、それぞれ、“１”、“０”、“０”である。ＤＥＭ回路１７は、温度計コードＣ＝“００１”を連続して複数回入力した場合、以下のように動作する。

【0063】

１回目の入力：
このときの出力ＯＵＴは、“００１”である。したがって、第１から第３ＤＡ変換器１４_１−１４_３は、“１”、“０”、“０”をそれぞれ入力する。

【0064】

２回目の入力：
この入力で、ＤＥＭ回路１７は、“１”を持つ第１ビットＣ_１の位置を第２ビットＣ_２の位置と入れ替える。したがって、出力ＯＵＴは、“０１０”である。第１から第３ＤＡ変換器１４_１−１４_３は、“０”、“１”、“０”をそれぞれ入力する。

【0065】

３回目の入力：
この入力で、ＤＥＭ回路１７は、“１”を持つ第２ビットＣ_２の位置を第３ビットＣ_３の位置と入れ替える。したがって、出力ＯＵＴは、“１００”である。したがって、第１から第３ＤＡ変換器１４_１−１４_３は、“０”、“０”、“１”をそれぞれ入力する。

【0066】

４回目の入力：
この入力で、ＤＥＭ回路１７は、“１”を持つ第３ビットＣ_３の位置を第１ビットＣ_１の位置と入れ替える。このときの出力ＯＵＴは、”００１”である。ＤＥＭ１７は、１回目の入力時と同様の処理を行う。

【0067】

上述の例のように、同一の値を持つ温度計コードＣが連続した場合、ＤＥＭ回路１７は、”１”が連続して同一のＤＡ変換器１４に入力されることを防止する。そのため、次の２つの顕著な効果を得ることができる。

【0068】

１つ目は、高調波ノイズが低減することにある。トータルＤＡＣ電流Ｉ_ＤＡＣには、３つのピーク電流Ｉ_ＴＰ１−Ｉ_ＴＰ３が存在する（図７参照）。そのトータルＤＡＣ電流Ｉ_ＤＡＣが減算器１１を経て積分器１２に入力される。そのため、積分器１２では、３つのピーク電流Ｉ_ＴＰ１−Ｉ_ＴＰ３が高調波ノイズとして捉えられやすい。ＤＥＭ回路１７は、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３がそれぞれ異なるタイミングで出力されるために発生する高調波ノイズを低減させる。

【0069】

２つ目は、第１から第３ＤＡ変換器１４_１−１４_３の各々の個体差に起因するノイズが低減することにある。この個体差は、デルタシグマ変調器１の製造過程で起こる。以上２つの効果は、量子化器１３の分解能が上がるにつれて顕著となる。

【0070】

２．５．第１ＤＡ変換器１４_１
第１ＤＡ変換器１４_１について説明する。第１ＤＡ変換器１４_１の要点は、以下の通りである。

【0071】

１）第１出力ビットＯＵＴ_１＝“１”の場合：
この場合、第１ＤＡ変換器１４_１は、正の符号を持つ第１ＤＡＣ電流Ｉ_ＤＡＣ１を第１合流ノードＮＤ_ＯＰに出力する。第１合流ノードＮＤ_ＯＰは、減算器１１の第２減算器ノード１１１Ｎに接続されている。

【0072】

２）第１出力ビットＯＵＴ_１＝“０”の場合：
この場合、第１ＤＡ変換器１４_１は、符号を反転させた第１ＤＡＣ電流Ｉ_ＤＡＣ１、つまり、負の符号を持つ第１ＤＡＣ電流Ｉ_ＤＡＣ１を第２合流ノードＮＤ_ＯＮに出力する。第２合流ノードＮＤ_ＯＮは、減算器１１の第１減算器ノード１１１Ｐに接続されている。

【0073】

図８に示す減算器１１は、アナログ信号ＡからトータルＤＡＣ電流Ｉ_ＤＡＣを減算する代りに、符号が反転されたトータルＤＡＣ電流Ｉ_ＤＡＣをアナログ信号Ａに加算する構成をとっている。そのため、第１ＤＡＣ電流Ｉ_ＤＡＣ１の出力先が、第１出力ビットＯＵＴ_１の値に応じて異なる。

【0074】

以下、第１ＤＡ変換器１４_１について詳細に説明する。図９は、第１ＤＡ変換器１４_１の部分拡大図である。第１ＤＡ変換器１４_１は、差動型ＤＡ変換器である。第１ＤＡ変換器１４_１は、６個のスイッチと、２個のキャパシタと、２個の抵抗を備える。

【0075】

６個のスイッチとは、第１スイッチＳＷ１ａと、第２スイッチＳＷ１ｂと、第３スイッチＳＷ１ｃと、第４スイッチＳＷ１ｄと、第５スイッチＳＷ１ｅと、第６スイッチＳＷ１ｆとを指す。６個のスイッチの各々は、例えば、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）トランジスタである。

【0076】

２個のキャパシタとは、第１キャパシタＣａと、第２キャパシタＣｂとを指す。２個のキャパシタは、互いに実質的に同じ静電容量を持つ。２個の抵抗とは、第１抵抗Ｒａと、第２抵抗Ｒｂとを指す。２個の抵抗は、互いに実質的に同じ抵抗値を持つ。

【0077】

第１ＤＡ変換器１４_１の接続関係について説明する。第１流入ノードＮＤ_ＩＰおよび第１合流ノードＮＤ_ＯＰ間には、第１スイッチＳＷ１ａと、第３スイッチＳＷ１ｃと、第１抵抗Ｒａとがそれぞれ直列に接続されている。第２流入ノードＮＤ_ＩＮおよび第２合流ノードＮＤ_ＯＮ間には、第２スイッチＳＷ１ｂと、第４スイッチＳＷ１ｄと、第２抵抗Ｒｂとがそれぞれ直列に接続されている。

【0078】

これに加え、第５スイッチＳＷ１ｅが、２つの接続ノードＮＤ_ａおよびＮＤ_ｂ間に接続されている。第６スイッチＳＷ１ｆが、２つの接続ノードＮＤ_ｃおよびＮＤ_ｄ間に接続されている。

【0079】

第１および第２キャパシタＣａ、Ｃｂは、第１および第２ノードＮＤ_ｅおよびＮＤ_ｆ間で互いに直列接続されている。第３ノードＮＤ_ｇには、コモン電圧Ｖ_ＣＯＭが供給される。

【0080】

６個のスイッチの各々の動作は、以下の通りである。６個のスイッチの各々は、ハイレベル（“Ｈ”）の制御信号が印加されている期間、オンである。一方、６個のスイッチの各々は、ローレベル（“Ｌ”）の制御信号が印加されている期間、オフである。具体的には、以下の通りである。

【0081】

ＳＷ１ａ、ＳＷ１ｂ：
第１および第２スイッチＳＷ１ａ、ＳＷ１ｂは、第１ＤＡＣ制御信号ＣＬＫＳ１によってオン／オフがそれぞれ制御される。両者のオン／オフは、互いに連動している。両者は、第１および第２キャパシタＣａ、Ｃｂをそれぞれ充電するときに、オンである。

【0082】

ＳＷ１ｃ、ＳＷ１ｄ：
第３および第４スイッチＳＷ１ｃ、ＳＷ１ｄは、第１ＤＡＣ制御信号ＣＬＫＨＰ１によってオン／オフがそれぞれ制御される。両者のオン／オフは、互いに連動している。出力ＯＵＴ_１＝“１”の場合、両者はオンである。一方、出力ＯＵＴ_１＝“０”の場合、両者はオフである。

【0083】

ＳＷ１ｅ、ＳＷ１ｆ：
第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆは、第１ＤＡＣ制御信号ＣＬＫＨＭ１によってオン／オフがそれぞれ制御される。両者のオン／オフは、互いに連動している。出力ＯＵＴ_１＝“１”の場合、両者はオフである。一方、出力ＯＵＴ_１＝“０”の場合、両者はオンである。

【0084】

次に、図８および図９を参照しながら、サンプリング時間Ｔｓにおける第１ＤＡ変換器１４_１の動作を説明する。その動作は、２つのステップに大別される。

【0085】

１）出力ＯＵＴ_１＝“１”の場合
ステップ１：充電状態
量子化器１３の動作が開始したとき、第１および第２スイッチＳＷ１ａ、ＳＷ１ｂは、第１ＤＡＣ制御信号ＣＬＫＳ１＝“Ｈ”をそれぞれ受けて、オンに保持されている。これに対し、第３および第４スイッチＳＷ１ｃ、ＳＷ１ｄは、第１ＤＡＣ制御信号ＣＬＫＨＰ１＝“Ｌ”をそれぞれ受けて、オフに保持されている。第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆも同様に、第１ＤＡＣ制御信号ＣＬＫＨＭ１＝“Ｌ”をそれぞれ受けて、オフに保持されている。このときの第１ＤＡ変換器１４_１（他のＤＡ変換器についても同様）の状態を「充電状態」と呼ぶ。

【0086】

やがて、量子化器１３の動作が停止する。そして、ＤＥＭ回路１７が第１出力ビットＯＵＴ_１＝“１”を出力する。このとき、２個のキャパシタは、それぞれ充電を行っている。そのため、第１ノードＮＤ_ｅの電圧Ｖ_ＤＡＣＰは、次第に上昇する。出力ＯＵＴ_１＝“１”の場合、電圧Ｖ_ＤＡＣＰは、コモン電圧Ｖ_ＣＯＭよりも大きい。一方、第２ノードＮＤ_ｆの電圧Ｖ_ＤＡＣＮは、次第に低下する。ここでは、電圧Ｖ_ＤＡＣＮは、電圧Ｖ_ＤＡＣＰの符号を反転させたものに等しい。

【0087】

ステップ２：出力状態
２個のキャパシタの充電が完了した後、第１および第２スイッチＳＷ１ａ、ＳＷ１ｂは、第１ＤＡＣ制御信号ＣＬＫＳ１＝“Ｌ”を受けて、オンからオフに切り替わる。一方、第３および第４スイッチＳＷ１ｃ、ＳＷ１ｄは、第１ＤＡＣ制御信号ＣＬＫＨＰ１＝“Ｈ”を受けて、オフからオンに切り替わる。ただし、第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆは、オフに保持されている。このときの第１ＤＡ変換器１４_１（他のＤＡ変換器についても同様）の状態を「出力状態」と呼ぶ。

【0088】

第１キャパシタＣａは、コモン電圧Ｖ_ＣＯＭと電圧Ｖ_ＤＡＣＰとの差に応じた電荷を蓄積している。第３スイッチＳＷ１ｃがオンであるため、第１キャパシタＣａは、第１抵抗Ｒａによって放電する。この放電により、第１抵抗Ｒａには、第１キャパシタＣａの電荷量に応じた電流が流れる。この電流が第１ＤＡＣ電流Ｉ_ＤＡＣ１である。そして、第１ＤＡＣ電流Ｉ_ＤＡＣ１は、第１合流ノードＮＤ_ＯＰへと流れる。

【0089】

一方、第２キャパシタＣｂは、コモン電圧Ｖ_ＣＯＭと電圧Ｖ_ＤＡＣＮとの差に応じた電荷を蓄積している。第４スイッチＳＷ１ｄがオンであるため、第２キャパシタＣｂは、第２抵抗Ｒｂによって放電する。この放電により、第２抵抗Ｒｂには、第２キャパシタＣｂの電荷量に応じた電流が流れる。この電流は、第１ＤＡＣ電流Ｉ_ＤＡＣ１の符号を反転させたものに等しい。そして、この電流は、第２合流ノードＮＤ_ＯＮへと流れる。

【0090】

２）第１出力ビットＯＵＴ_１＝“０”の場合
ステップ１：充電状態
ステップ１は、第１出力ビットＯＵＴ_１＝“１”の場合と同様である。ただし、電圧Ｖ_ＤＡＣＰの符号が第１出力ビットＯＵＴ_１＝“１”の場合と逆である。電圧Ｖ_ＤＡＣＮの符号についても、これと同様である。

【0091】

ステップ２：出力状態
第１出力ビットＯＵＴ_１＝“０”の場合と同様に、第１および第２スイッチＳＷ１ａ、ＳＷ１ｂは、第１ＤＡＣ制御信号ＣＬＫＳ１＝“Ｌ”を受けて、オンからオフに切り替わる。ただし、第３および第４スイッチＳＷ１ｃ、ＳＷ１ｄは、オフに保持されている。一方、第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆは、第１ＤＡＣ制御信号ＣＬＫＨＭ１＝“Ｈ”を受けて、オフからオンに切り替わる。

【0092】

第５スイッチＳＷ１ｅがオンであるため、第１キャパシタＣａは、第２抵抗Ｒｂによって放電する。この放電により、第２抵抗Ｒｂには、第１キャパシタＣａの電荷量に応じた電流が流れる。第１出力ビットＯＵＴ_１＝“０”の場合、この電流が第１ＤＡＣ電流Ｉ_ＤＡＣ１である。ただし、第１ＤＡＣ電流Ｉ_ＤＡＣ１の符号は、第１出力ビットＯＵＴ_１＝“０”の場合と逆である。そして、第１ＤＡＣ電流Ｉ_ＤＡＣ１は、第２合流ノードＮＤ_ＯＮへと流れる。

【0093】

また、第６スイッチＳＷ１ｆがオンであるため、第２キャパシタＣｂは、第１抵抗Ｒａによって放電する。この放電により、第１抵抗Ｒａには、第２キャパシタＣｂの電荷量に応じた電流が流れる。この電流は、第１ＤＡＣ電流Ｉ_ＤＡＣ１の符号を反転させたものに等しい。そして、この電流は、第１合流ノードＮＤ_ＯＰへと流れる。

【0094】

２．６．第２ＤＡ変換器１４_２
第２ＤＡ変換器１４_２は、受ける制御信号が第１ＤＡ変換器１４_１と異なる。以下にその相違点を列挙する。

【0095】

ＳＷ２ａ、ＳＷ２ｂ：
第１および第２スイッチＳＷ２ａ、ＳＷ２ｂは、第２ＤＡＣ制御信号ＣＬＫＳ２によってオン／オフがそれぞれ制御される。
ＳＷ２ｃ、ＳＷ２ｄ：
第３および第４スイッチＳＷ２ｃ、ＳＷ２ｄは、第２ＤＡＣ制御信号ＣＬＫＨＰ２によってオン／オフがそれぞれ制御される。
ＳＷ２ｅ、ＳＷ２ｆ：
第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆは、第２ＤＡＣ制御信号ＣＬＫＨＭ２によってオン／オフがそれぞれ制御される。

【0096】

２．７．第３ＤＡ変換器１４_３
第３ＤＡ変換器１４_３も、受ける制御信号が第１および第２ＤＡ変換器１４_１、１４_２と異なる。以下にその相違点を列挙する。

【0097】

ＳＷ３ａ、ＳＷ３ｂ：
第１および第２スイッチＳＷ３ａ、ＳＷ３ｂは、第３ＤＡＣ制御信号ＣＬＫＳ３によってオン／オフがそれぞれ制御される。
ＳＷ３ｃ、ＳＷ３ｄ：
第３および第４スイッチＳＷ３ｃ、ＳＷ３ｄは、第３ＤＡＣ制御信号ＣＬＫＨＰ３によってオン／オフがそれぞれ制御される。
ＳＷ３ｅ、ＳＷ３ｆ：
第５および第６スイッチＳＷ３ｅ、ＳＷ３ｆは、第３ＤＡＣ制御信号ＣＬＫＨＭ３によってオン／オフがそれぞれ制御される。

【0098】

２．８．制御部１５
制御部１５について説明する。制御部１５は、信号発生回路１５１と、ｍ＝６個の遅延回路１５２とを備える。ｍ個目の遅延回路１５２を「第ｍ遅延回路１５２」と呼ぶ。制御部１５は、大別して２種類の制御信号を発生させる。一つは、量子化器１３を制御するための量子化器制御信号ＣＬＫＣＭＰである。制御部１５は、不図示の回路を用いて量子化器制御信号ＣＬＫＣＭＰを発生させ、これを量子化器１３に出力する。もう一つは、第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１である。

【0099】

２．８．１．信号発生回路１５１
信号発生回路１５１は、クロック発振器、種々の論理回路などで構成されている。信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１を発生させ、発生させた各々を第１ＤＡ変換器１４_１に出力する。これと共に、信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１を、６個の遅延回路１５２_１−１５２_６のうちの対応する遅延回路１５２にそれぞれ出力する。詳細は、以下の通りである。

【0100】

第１ＤＡＣ制御信号ＣＬＫＳ１：
信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＳ１を第１および第２スイッチＳＷ１ａ、ＳＷ１ｂにそれぞれ出力する。更に、信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＳ１を第１遅延回路１５２_１に出力する。

【0101】

第１ＤＡＣ制御信号ＣＬＫＨＰ１：
信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＨＰ１を第３および第４スイッチＳＷ１ｃ、ＳＷ１ｄにそれぞれ出力する。更に、信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＨＰ１を第２および第５遅延回路１５２_２、１５２_５にそれぞれ出力する。

【0102】

第１ＤＡＣ制御信号ＣＬＫＨＭ１：
信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＨＭ１を第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆにそれぞれ出力する。更に、信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＨＭ１を第３および第６遅延回路１５２_３、１５２_６にそれぞれ出力する。

【0103】

２．８．２．第１から第６遅延回路１５２_１−１５２_６
第１から第６遅延回路１５２_１−１５２_６は、例えば、それぞれＲＣローパスフィルタと同様の構成をとっている。ＲＣローパスフィルタは、１個の抵抗（Ｒ）と１個のキャパシタ（Ｃ）で構成され、入力信号を時定数ＲＣに対応した時間だけ遅延させて出力する。なお、６個の遅延回路１５２の各々は、シフトレジスタなどで構成されていてもよい。いずれにせよ、６個の遅延回路１５２の各々は、デジタル回路である。

【0104】

遅延回路１５２_１−１５２_３：
第１から第３遅延回路１５２_１−１５２_３は、第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１をそれぞれ遅延時間Ｔｄ１遅延させる。第１から第３遅延回路１５２_１−１５２_３は、遅延した第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１をそれぞれ第２ＤＡＣ制御信号ＣＬＫＳ２、ＣＬＫＨＰ２、ＣＬＫＨＭ２として第２ＤＡ変換器１４_２に出力する。

【0105】

詳細には、第１遅延回路１５２_１は、第２ＤＡＣ制御信号ＣＬＫＳ２を第１および第２スイッチＳＷ２ａ、ＳＷ２ｂにそれぞれ出力する。第２遅延回路１５２_２は、第２ＤＡＣ制御信号ＣＬＫＨＰ２を第３および第４スイッチＳＷ２ｃ、ＳＷ２ｄにそれぞれ出力する。第３遅延回路１５２_３は、第２ＤＡＣ制御信号ＣＬＫＨＭ２を第５および第６スイッチＳＷ２ｅ、ＳＷ２ｆにそれぞれ出力する。

【0106】

遅延回路１５２_４−１５２_６：
第４から第６遅延回路１５２_４−１５２_６は、第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１をそれぞれ遅延時間Ｔｄ２遅延させる。遅延時間Ｔｄ２は、遅延時間Ｔｄ１よりも大きい（Ｔｄ２＞Ｔｄ１）。第４から第６遅延回路１５２_４−１５２_６は、遅延した第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１をそれぞれ第３ＤＡＣ制御信号ＣＬＫＳ３、ＣＬＫＨＰ３、ＣＬＫＨＭ３として第３ＤＡ変換器１４_３に出力する。

【0107】

詳細には、第４遅延回路１５２_４は、第３ＤＡＣ制御信号ＣＬＫＳ３を第１および第２スイッチＳＷ３ａ、ＳＷ３ｂにそれぞれ出力する。第５遅延回路１５２_５は、第３ＤＡＣ制御信号ＣＬＫＨＰ３を第３および第４スイッチＳＷ３ｃ、ＳＷ３ｄにそれぞれ出力する。第６遅延回路１５２_６は、第３ＤＡＣ制御信号ＣＬＫＨＭ３を第５および第６スイッチＳＷ３ｅ、ＳＷ３ｆにそれぞれ出力する。

【0108】

２．９．デコーダ１６
デコーダ１６について説明する。４値の温度計コードＣは、表２に示すように、４値のバイナリコードにそれぞれ対応づけられている。デコーダ１６は、量子化器１３の３ビット出力の温度計コードＣをｎ＝２ビットのバイナリコードに変換する。

【0109】

【表2】

【0110】

３．デルタシグマ変調器の動作例
図１０は、デルタシグマ変調器１の動作例を示すタイミングチャートである。

【0111】

３．１．タイミングチャート全体の説明
先ず、図１０に例示するタイミングチャート全体を説明する。デルタシグマ変調器１は、アナログ信号Ａをサンプリング期間Ｔ_Ｓごとにデジタル信号Ｄに変換する。サンプリング時間Ｔｓは、図１（Ａ）に示すように、あるクロックＣＬＫの立ち上がりから次のクロックＣＬＫの立ち上がりまでの時間である。クロックＣＬＫは、デルタシグマ変調器１の外部から供給される。ここでは、多数あるサンプリング時間Ｔｓのうち、第１から第３のサンプリング時間Ｔ_Ｓ１−Ｔ_Ｓ３を例に挙げる。

【0112】

量子化器１３は、図１０（Ｂ）に示すように、量子化器制御信号ＣＬＫＣＭＰの立ち上がりに同期してアナログ信号Ａの量子化を開始する。その開始前には、減算器１１が、アナログ信号ＡとトータルＤＡＣ電流Ｉ_ＤＡＣとの差分Ｓを積分器１２にすでに出力している。そして、積分器１２が、差分Ｓをサンプリング時間Ｔ_Ｓ単位で積分している。なお、量子化は、量子化器制御信号ＣＬＫＣＭＰ＝“Ｈ”の期間に終了している必要がある。

【0113】

図１０（Ｃ）に示すように、第１から第３のサンプリング時間Ｔ_Ｓ１−Ｔ_Ｓ３の全てにおいて、量子化器１３の出力である温度計コードＣがＣ＝“００１”であったと仮定する。図１０（Ｄ）に示すように、ＤＥＭ回路１７は、量子化器１３から温度計コードＣを入力する度に、入力した温度計コードＣに対して、第１から第３ビットＣ_１−Ｃ_３の配列の順番を入れ替える。その結果は、以下の通りである。

【0114】

第１のサンプリング時間Ｔ_Ｓ１：出力ＯＵＴ＝“００１”
第２のサンプリング時間Ｔ_Ｓ２：出力ＯＵＴ＝“０１０”
第３のサンプリング時間Ｔ_Ｓ３：出力ＯＵＴ＝“１００”

【0115】

第１から第３ＤＡ変換器１４_１−１４_３は、サンプリング期間Ｔ_Ｓごとに、出力ＯＵＴを構成する第１から第３出力ビットＯＵＴ_１−ＯＵＴ_３を第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３にそれぞれ変換する。その際に、第１から第３ＤＡ変換器１４_１−１４_３は、それぞれ以下のように動作する。

【0116】

第１のサンプリング時間Ｔ_Ｓ１：
時間Ｔ_１１にて、第１ＤＡ変換器１４_１は、第１ＤＡＣ電流Ｉ_ＤＡＣ１の出力を開始する。第１出力ビットＯＵＴ_１＝“１”であるので、第１ＤＡ変換器１４_１は、図１０（Ｎ）に示す第１ＤＡＣ電流Ｉ_ＤＡＣ１を第１合流ノードＮＤ_ＯＰに出力する。

【0117】

時間Ｔ_１１から遅延時間Ｔｄ１経過した時間Ｔ_１２にて、第２ＤＡ変換器１４_２は、第２ＤＡＣ電流Ｉ_ＤＡＣ２の出力を開始する。第２出力ビットＯＵＴ_２＝“０”であるので、第２ＤＡ変換器１４_２は、図１０（Ｏ）に示す第２ＤＡＣ電流Ｉ_ＤＡＣ２を第２合流ノードＮＤ_ＯＮに出力する。

【0118】

時間Ｔ_１１から遅延時間Ｔｄ２経過した時間Ｔ_１３にて、第３ＤＡ変換器１４_３は、第３ＤＡＣ電流Ｉ_ＤＡＣ３の出力を開始する。第３出力ビットＯＵＴ_３＝“０”であるので、第３ＤＡ変換器１４_３は、図１０（Ｐ）に示す第３ＤＡＣ電流Ｉ_ＤＡＣ３を第２合流ノードＮＤ_ＯＮに出力する。

【0119】

第２のサンプリング時間Ｔ_Ｓ２：
第１から第３ＤＡ変換器１４_１−１４_３は、第１のサンプリング時間Ｔ_Ｓ１の場合と同様に動作する。ただし、以下の点が第１のサンプリング時間Ｔ_Ｓ１の場合と異なる。

【0120】

第１に、第１ＤＡ変換器１４_１は、時間Ｔ_２１にて、図１０（Ｎ）に示す第１ＤＡＣ電流Ｉ_ＤＡＣ１を第２合流ノードＮＤ_ＯＮに出力する。それは、第１出力ビットＯＵＴ_１が“０”のためである。第２に、第２ＤＡ変換器１４_２は、時間Ｔ_２２にて、図１０（Ｏ）に示す第２ＤＡＣ電流Ｉ_ＤＡＣ２を第１合流ノードＮＤ_ＯＰに出力する。それは、第２出力ビットＯＵＴ_２が“１”のためである。

【0121】

第３のサンプリング時間Ｔ_Ｓ３：
第１から第３ＤＡ変換器１４_１−１４_３は、第１のサンプリング時間Ｔ_Ｓ１の場合と同様に動作する。ただし、以下の点が第１のサンプリング時間Ｔ_Ｓ１の場合と異なる。

【0122】

第１に、第１ＤＡ変換器１４_１は、時間Ｔ_３１にて、図１０（Ｎ）に示す第１ＤＡＣ電流Ｉ_ＤＡＣ１を第２合流ノードＮＤ_ＯＮに出力する。これは、第２のサンプリング時間Ｔ_Ｓ２の場合と同様の理由による。第２に、第３ＤＡ変換器１４_３は、時間Ｔ_３３にて、図１０（Ｐ）に示す第３ＤＡＣ電流Ｉ_ＤＡＣ３を第１合流ノードＮＤ_ＯＰに出力する。それは、第３出力ビットＯＵＴ_３が“１”のためである。

【0123】

３．２．第１から第３ＤＡ変換器１４_１−１４_３の動作例
次に、第１から第３ＤＡ変換器１４_１−１４_３の動作例を制御部１５に関連づけて説明する。

【0124】

３．２．１．第１のサンプリング時間Ｔ_Ｓ１
量子化器制御信号ＣＬＫＣＭＰの立ち上がり時：
このとき、第１から第３ＤＡ変換器１４_１−１４_３は、それぞれ充電状態である。このときの制御部１５は、以下のように動作する。

【0125】

制御部１５は、図１０（Ｅ）、（Ｈ）、（Ｋ）にそれぞれ示す第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１を第１ＤＡ変換器１４_１にそれぞれ出力している。第１ＤＡＣ制御信号のレベルを以下に示す。

【0126】

第１ＤＡＣ制御信号ＣＬＫＳ１＝“Ｈ”
第１ＤＡＣ制御信号ＣＬＫＨＰ１＝“Ｌ”
第１ＤＡＣ制御信号ＣＬＫＨＭ１＝“Ｌ”

【0127】

同様に、制御部１５は、図１０（Ｆ）、（Ｉ）、（Ｌ）にそれぞれ示す第２ＤＡＣ制御信号ＣＬＫＳ２、ＣＬＫＨＰ２、ＣＬＫＨＭ２を第２ＤＡ変換器１４_２にそれぞれ出力している。第２ＤＡＣ制御信号の各々のレベルを以下に示す。

【0128】

第２ＤＡＣ制御信号ＣＬＫＳ２＝“Ｈ”
第２ＤＡＣ制御信号ＣＬＫＨＰ２＝“Ｌ”
第２ＤＡＣ制御信号ＣＬＫＨＭ２＝“Ｌ”

【0129】

同様に、制御部１５は、図１０（Ｇ）、（Ｊ）、（Ｍ）にそれぞれ示す第３ＤＡＣ制御信号ＣＬＫＳ３、ＣＬＫＨＰ３、ＣＬＫＨＭ３を第３ＤＡ変換器１４_３にそれぞれ出力している。第３ＤＡＣ制御信号のレベルを以下に示す。

【0130】

第３ＤＡＣ制御信号ＣＬＫＳ３＝“Ｈ”
第３ＤＡＣ制御信号ＣＬＫＨＰ３＝“Ｌ”
第３ＤＡＣ制御信号ＣＬＫＨＭ３＝“Ｌ”

【0131】

したがって、第１ＤＡ変換器１４_１の６個のスイッチは、以下の状態をとる。
第１および第２スイッチＳＷ１ａ、ＳＷ１ｂ＝“オン”
第３および第４スイッチＳＷ１ｃ、ＳＷ１ｄ＝“オフ”
第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆ＝“オフ”

【0132】

第２ＤＡ変換器１４_２の６個のスイッチは、以下の状態をとる。
第１および第２スイッチＳＷ２ａ、ＳＷ２ｂ＝“オン”
第３および第４スイッチＳＷ２ｃ、ＳＷ２ｄ＝“オフ”
第５および第６スイッチＳＷ２ｅ、ＳＷ２ｆ＝“オフ”

【0133】

第３ＤＡ変換器１４_３の６個のスイッチは、以下の状態をとる。
第１および第２スイッチＳＷ３ａ、ＳＷ３ｂ＝“オン”
第３および第４スイッチＳＷ３ｃ、ＳＷ３ｄ＝“オフ”
第５および第６スイッチＳＷ３ｅ、ＳＷ３ｆ＝“オフ”

【0134】

量子化器制御信号ＣＬＫＣＭＰの立ち上がり時、第１から第３ＤＡ変換器１４_１−１４_３は、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３の出力を停止している。

【0135】

時間Ｔ_１１：
時間Ｔ_１１にて、第１ＤＡ変換器１４_１は、充電状態から出力状態に切り替わる。これに対し、第２および第３ＤＡ変換器１４_２、１４_３は、それぞれ充電状態に保持されている。

【0136】

このとき、制御部１５は、以下のように動作する。なお、第１ＤＡＣ制御信号の各々のレベルは、時間Ｔ_１１から時間ΔＴの間、保持される。

【0137】

制御部１５は、第１ＤＡＣ制御信号ＣＬＫＳ１を“Ｈ”から“Ｌ”に切り替える。
制御部１５は、第１ＤＡＣ制御信号ＣＬＫＨＰ１を“Ｌ”から“Ｈ”に切り替える。
制御部１５は、第１ＤＡＣ制御信号ＣＬＫＨＭ１を“Ｌ”に保持する。

【0138】

したがって、第１ＤＡ変換器１４_１の６個のスイッチは、時間Ｔ_１１から時間ΔＴの間、それぞれ以下の状態をとる。

【0139】

第１および第２スイッチＳＷ１ａ、ＳＷ１ｂ＝“オフ”
第３および第４スイッチＳＷ１ｃ、ＳＷ１ｄ＝“オン”
第５および第６スイッチＳＷ１ｅ、ＳＷ１ｆ＝“オフ”

【0140】

その結果、図１０（Ｎ）に示すように、時間Ｔ_１１にて、第１ＤＡ変換器１４_１が第１ＤＡＣ電流ＩＤＡＣ_１の出力を開始する。

【0141】

時間Ｔ_１２：
時間Ｔ_１２にて、第２ＤＡ変換器１４_２は、充電状態から出力状態に切り替わる。第３ＤＡ変換器１４_３は、充電状態である。

【0142】

このとき、制御部１５は、以下のように動作する。なお、第２ＤＡＣ制御信号の各々のレベルは、時間Ｔ_１２から時間ΔＴの間、保持される。第２ＤＡＣ制御信号の各々は、第１から第３遅延回路１５２_１−１５２_２によって、第１ＤＡＣ制御信号の各々に対して遅延時間Ｔｄ１だけ遅延している。

【0143】

制御部１５は、第２ＤＡＣ制御信号ＣＬＫＳ２を“Ｈ”から“Ｌ”に切り替える。
制御部１５は、第２ＤＡＣ制御信号ＣＬＫＨＰ２を“Ｌ”に保持する。
制御部１５は、第２ＤＡＣ制御信号ＣＬＫＨＭ２を“Ｌ”から“Ｈ”に切り替える。

【0144】

したがって、第２ＤＡ変換器１４_２の６個のスイッチは、時間Ｔ_１２から時間ΔＴの間、それぞれ以下の状態をとる。

【0145】

第１および第２スイッチＳＷ２ａ、ＳＷ２ｂ＝“オフ”
第３および第４スイッチＳＷ２ｃ、ＳＷ２ｄ＝“オフ”
第５および第６スイッチＳＷ２ｅ、ＳＷ２ｆ＝“オン”

【0146】

その結果、図１０（Ｏ）に示すように、時間Ｔ_１２にて、第２ＤＡ変換器１４_２が、第２ＤＡＣ電流ＩＤＡＣ_２の出力を開始する。

【0147】

時間Ｔ_１３：
時間Ｔ_１３にて、第３ＤＡ変換器１４_３は、充電状態から出力状態に切り替わる。

【0148】

このとき、制御部１５は、以下のように動作する。なお、第３ＤＡＣ制御信号の各々のレベルは、時間Ｔ_１３から時間ΔＴの間、保持される。第３ＤＡＣ制御信号の各々は、第４から第６遅延回路１５２_４−１５２_６によって、第１ＤＡＣ制御信号の各々に対して遅延時間Ｔｄ２だけ遅延している。

【0149】

制御部１５は、第３ＤＡＣ制御信号ＣＬＫＳ３を“Ｈ”から“Ｌ”に切り替える。
制御部１５は、第３ＤＡＣ制御信号ＣＬＫＨＰ３を“Ｌ”に保持する。
制御部１５は、第３ＤＡＣ制御信号ＣＬＫＨＭ３を“Ｌ”から“Ｈ”に切り替える。

【0150】

したがって、第３ＤＡ変換器１４_３の６個のスイッチは、時間Ｔ_１３から時間ΔＴの間、それぞれ以下の状態をとる。

【0151】

第１および第２スイッチＳＷ３ａ、ＳＷ３ｂ＝“オフ”
第３および第４スイッチＳＷ３ｃ、ＳＷ３ｄ＝“オフ”
第５および第６スイッチＳＷ３ｅ、ＳＷ３ｆ＝“オン”

【0152】

その結果、図１０（Ｐ）に示すように、時間Ｔ_１３にて、第３ＤＡ変換器１４_３が第３ＤＡＣ電流ＩＤＡＣ_３の出力を開始する。

【0153】

時間Ｔ_１４：
時間Ｔ_１１から時間ΔＴ経過した時間Ｔ_１４にて、第１ＤＡ変換器１４_１は、出力状態から充電状態に切り替わる。これに対し、第２および第３ＤＡ変換器１４_２、１４_３は、それぞれ出力状態に保持されている。このとき、制御部１５は、量子化器制御信号ＣＬＫＣＭＰの立ち上がり時と同様の第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１を第１ＤＡ変換器１４_１にそれぞれ出力する。したがって、第１ＤＡ変換器１４_１は、第１ＤＡＣ電流Ｉ_ＤＡＣ１の出力を停止する。

【0154】

時間Ｔ_１５：
時間Ｔ_１２から時間ΔＴ経過した時間Ｔ_１５にて、第２ＤＡ変換器１４_２は、出力状態から充電状態に切り替わる。第３ＤＡ変換器１４_３は、出力状態に保持されている。このとき、制御部１５は、時量子化器制御信号ＣＬＫＣＭＰの立ち上がり時と同様の第２ＤＡＣ制御信号ＣＬＫＳ２、ＣＬＫＨＰ２、ＣＬＫＨＭ２を第２ＤＡ変換器１４_２にそれぞれ出力する。したがって、第２ＤＡ変換器１４_２は、第２ＤＡＣ電流Ｉ_ＤＡＣ２の出力を停止する。

【0155】

時間Ｔ_１６：
時間Ｔ_１３から時間ΔＴ経過した時間Ｔ_１６にて、第３ＤＡ変換器１４_３は、出力状態から充電状態に切り替わる。このとき、制御部１５は、量子化器制御信号ＣＬＫＣＭＰの立ち上がり時と同様の第３ＤＡＣ制御信号ＣＬＫＳ３、ＣＬＫＨＰ３、ＣＬＫＨＭ３を第３ＤＡ変換器１４_３にそれぞれ出力する。したがって、第３ＤＡ変換器１４_３は、第３ＤＡＣ電流Ｉ_ＤＡＣ３の出力を停止する。

【0156】

３．２．３．第２のサンプリング時間Ｔ_Ｓ２
このときの第１から第３ＤＡ変換器１４_１−１４_３および制御部１５の動作は、第１のサンプリング時間Ｔ_Ｓ１の場合と同様である。ただし、これらの各動作を第１のサンプリング時間Ｔ_Ｓ１の場合と対比すると、２つの点で差異がある。１つ目は、時間Ｔ_２１における第１ＤＡＣ制御信号ＣＬＫＨＰ１、ＣＬＫＨＭ１のレベルである。２つ目は、時間Ｔ_２２における第２ＤＡＣ制御信号ＣＬＫＨＰ２、ＣＬＫＨＭ２のレベルである。具体的には以下の通りである。

【0157】

第１ＤＡＣ制御信号ＣＬＫＨＰ１＝“Ｌ”（時間Ｔ_２１）
第１ＤＡＣ制御信号ＣＬＫＨＭ１＝“Ｌ”から“Ｈ”（時間Ｔ_２１）
第２ＤＡＣ制御信号ＣＬＫＨＰ２＝“Ｌ”から“Ｈ”（時間Ｔ_２２）
第２ＤＡＣ制御信号ＣＬＫＨＭ２＝“Ｌ”（時間Ｔ_２２）

【0158】

３．２．４．第３のサンプリング時間Ｔ_Ｓ３
このときの第１から第３ＤＡ変換器１４_１−１４_３および制御部１５の動作も、第１のサンプリング時間Ｔ_Ｓ１の場合と同様である。ただし、これらの各動作を第１のサンプリング時間Ｔ_Ｓ１における各動作と対比すると、２つの点で差異がある。１つ目は、時間Ｔ_３１における第１ＤＡＣ制御信号ＣＬＫＨＰ１、ＣＬＫＨＭ１のレベルである。２つ目は、時間Ｔ_３３における第３ＤＡＣ制御信号ＣＬＫＨＰ３、ＣＬＫＨＭ３のレベルである。具体的には以下の通りである。

【0159】

第１ＤＡＣ制御信号ＣＬＫＨＰ１＝“Ｌ”（時間Ｔ_３１）
第１ＤＡＣ制御信号ＣＬＫＨＭ１＝“Ｌ”から“Ｈ”（時間Ｔ_３１）
第３ＤＡＣ制御信号ＣＬＫＨＰ３＝“Ｌ”から“Ｈ”（時間Ｔ_３２）
第３ＤＡＣ制御信号ＣＬＫＨＭ３＝“Ｌ”（時間Ｔ_３２）

【0160】

以上述べたように、第１から第３ＤＡ変換器１４_１−１４_３の各々の出力のタイミングが異なる。そのため、第１から第３ＤＡＣ電流Ｉ_ＤＡＣ１−Ｉ_ＤＡＣ３の各々のピーク電流Ｉ_Ｐが分散される。この分散の度合いは、２つの遅延時間Ｔｄ１およびＴｄ２に依存する。２つの遅延時間Ｔｄ１およびＴｄ２がそれぞれ大きいほど、ピーク電流Ｉ_Ｐが大きく分散される。ＳＣＲ型のＤＡ変換器が用いられる場合、２つの遅延時間Ｔｄ１およびＴｄ２の大きさは、量子化器制御信号ＣＬＫＣＭＰの立ち上がりから第３ＤＡＣ制御信号ＣＬＫＨＭ３の立ち下がりまでの時間間隔がゼロ以上となる範囲内にあることが望ましい。

【0161】

３つのピーク電流Ｉ_Ｐの分散により、トータルピーク電流が従来よりも下がるので、積分器１２に供給される電流を削減することができる。このことは、低消費電力化につながる。

【0162】

４．デルタシグマ変調器の配置レイアウト
図１１は、デルタシグマ変調器１の配置レイアウトの一例を示す図である。制御部１５およびデコーダ１６の図示は省略されている。第１から第６遅延回路１５２_１−１５２_６は、それぞれ対応する第２および第３ＤＡ変換器１４_２、１４_３に隣接して配置されている。これは、第２および第３ＤＡＣ制御信号の各々の伝搬遅延などを最小限に留めるためである。

【0163】

図１１に示すように、第１から第６遅延回路１５２_１−１５２_６に加え、第７から第９遅延回路１５２_７−１５２_９が、第１ＤＡ変換器１４_１に隣接して配置されている。これは、以下の場合を想定したものである。

【0164】

本実施の形態では、第１ＤＡ変換器１４_１の出力開始を基準として、第２ＤＡ変換器１４_２の出力開始が遅延している。そして、第２ＤＡ変換器１４_２の出力開始に対して第３ＤＡ変換器１４_３の出力開始が遅延している。そのため、第１ＤＡ変換器１４_１に対応する遅延回路は設けられていない。

【0165】

それぞれのピーク電流Ｉ_Ｐの分散を図るためには、第１から第３ＤＡ変換器１４_１−１４_３の各々の出力のタイミングが異なればよい。例えば、第２ＤＡ変換器１４_２が第２ＤＡＣ電流Ｉ_ＤＡＣ３の出力を開始した後、第３ＤＡ変換器１４_３が第３ＤＡＣ電流Ｉ_ＤＡＣ２の出力を開始し、その後、第１ＤＡ変換器１４_１が第１ＤＡＣ電流Ｉ_ＤＡＣ１の出力を開始してもよい。その場合には、第７から第９遅延回路１５２_７−１５２_９を用いて、第１ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＨＰ１、ＣＬＫＨＭ１の遅延が図られる。

【0166】

第１から第９遅延回路１５２_１の各々は、アナログ回路よりもレイアウト面積を要しないデジタル回路で構成される。そのため、デルタシグマ変調器１の低消費電力化に加え、小型化も図ることができる。

【0167】

５．デルタシグマ変調器を備えたマイクロコンピュータ
図１２は、デルタシグマ変調器１を備えたマイクロコンピュータ２の構成例を示すブロック図である。上述の特徴を持つデルタシグマ変調器１は、半導体装置に好適である。本実施の形態では、マイクロコンピュータ２を半導体装置の一例に挙げる。

【0168】

マイクロコンピュータ２は、以下のように構成されている。マイクロコンピュータ２は、デルタシグマ変調器１に加え、ＣＰＵ（中央演算処理装置）２１と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓs Ｍｅｍｏｒｙ）２２と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２３と、逓倍器２４と、ＤＡ変換器２５とを備える。

【0169】

ＣＰＵ２１は、プログラムに従って、種々の演算を実行する。ＲＡＭ２２は、ＣＰＵ２１の処理に必要なデータを一時的に格納する。ＲＯＭ２３は、例えば、マイクロコンピュータ２のハードウェアを制御するファームウェアを格納している。逓倍器２４は、マイクロコンピュータ２の内部で用いられるクロックなどを発生させる。ＤＡ変換器２５は、ＣＰＵ２４で処理されたデジタルデータをアナログデータに変換する。

【0170】

［第２の実施の形態］
第２の実施の形態について説明する。図８に示すデルタシグマ変調器１には、６個の遅延回路１５２が用いられている。６個の遅延回路１５２には、製造上のバラツキにより個体差がある。そのため、６個の遅延回路１５２の各々の出力タイミングにバラツキが発生する場合がある。その場合、第１から第３ＤＡ変換器１４_１−１４_３の各々が、サンプリング時間Ｔｓの間に充電状態から出力状態へと遷移できない場合がある。この事態を回避すべく、本実施の形態では、６個の遅延回路１５２の時定数の補正がそれぞれ個別に行われる。

【0171】

図１３は、第２の実施の形態に係るデルタシグマ変調器１Ａの構成例を示す回路図である。図１３には、信号発生回路１５１の図示が省略されている。

【0172】

本実施の形態と第１の実施の形態との主な相違点は、２つある。１つ目は、デルタシグマ変調器１Ａが時定数補正回路１７を更に備えることである。２つ目は、時定数補正回路１７を用いて、６個の遅延回路１５２の時定数をそれぞれ個別に補正することである。

【0173】

第１から第６遅延回路１５２_１−１５２_６は、ＲＣローパスフィルタと同様の接続構成をとっている。第１から第３遅延回路１５２_１−１５２_３の各々の時定数は、同じである。第４から第６遅延回路１５２_４−１５２_６の各々の時定数も、同じである。ただし、前者の時定数は、後者の時定数と異なる。その詳細は、以下の通りである。

【0174】

第１から第３遅延回路１５２_１−１５２_３の各々は、抵抗値｜Ｒ１｜を持つ抵抗Ｒ１と、静電容量｜Ｃ１｜を持つキャパシタＣ１とを備える。これらの時定数τ_１は、τ_１＝Ｒ１×Ｃ１である。一方、第４から第６遅延回路１５２_４−１５２_６の各々は、抵抗値｜Ｒ２｜を持つ抵抗Ｒ２と、静電容量｜Ｃ２｜を持つキャパシタＣ２とを備える。この時定数τ_２は、τ_２＝Ｒ２×Ｃ２である。本実施の形態では、３個のキャパシタＣ１の静電容量｜Ｃ１｜と、３個のキャパシタＣ２の静電容量｜Ｃ２｜とを独立して可変することができる。電子制御でこれら静電容量の可変を可能にするため、各々のキャパシタには、例えば、バリキャップダイオードが用いられる。

【0175】

第１から第３遅延回路１５２_１−１５２_３が制御信号ＣＮＴ１−ＣＮＴ３をそれぞれ受けると、それぞれのキャパシタＣ１の静電容量｜Ｃ１｜は、理想的な値に可変される。同様に、第４から第６遅延回路１５２_４−１５２_６が制御信号ＣＮＴ４−ＣＮＴ６を受けると、それぞれのキャパシタＣ２の静電容量｜Ｃ２｜が理想的な値に可変される。ここで言う「理想的」とは、本来とるべき理論上の値である。

【0176】

時定数補正回路１７は、第１参照時定数τ_１と、第２参照時定数τ_２とを記憶している。第１参照時定数τ_１は、遅延時間Ｔｄ１を満たす理論上の値である。第２参照時定数τ_２は、遅延時間Ｔｄ２を満たす理論上の値である。時定数補正回路１７は、第１から第３遅延回路１５２_１−１５２_３の各々についての実際の時定数τ_１を計測する。これに加え、時定数補正回路１７は、第４から第６遅延回路１５２_４−１５２_６の各々についての実際の時定数τ_２を計測する。計測後、時定数補正回路１７は、以下の処理を行う。

【0177】

第１に、時定数補正回路１７は、第１から第３遅延回路１５２_１−１５２_３の各々の実際の時定数τ_１を第１参照時定数τ_１と比較する。この比較を「第１の比較」と呼ぶ。第１の比較により、時定数補正回路１７は、両者の差Δτ_１をそれぞれ得る。これは、第１参照時定数τ_１からのずれを表す。そして、時定数補正回路１７は、制御信号ＣＮＴ１−ＣＮＴ３を第１から第３遅延回路１５２_１−１５２_３にそれぞれ出力する。制御信号ＣＮＴ１−ＣＮＴ３は、差Δτ_１をゼロにするように、即ち、実際の時定数τ_１が第１参照時定数τ_１に一致するように、静電容量｜Ｃ１｜を可変するための信号である。制御信号ＣＮＴ１−ＣＮＴ３の各々は、差Δτ_１の度合いに応じて複数段階の値を持つ。

【0178】

第２に、時定数補正回路１７は、第４から第６遅延回路１５２_４−１５２_６の各々について、実際の時定数τ_２を第２参照時定数τ_２と比較する。この比較を「第２の比較」と呼ぶ。以後の動作は、第１の比較の場合と同様である。時定数補正回路１７は、両者の差Δτ_２をそれぞれ得る。そして、時定数補正回路１７は、制御信号ＣＮＴ４−ＣＮＴ６を第４から第６遅延回路１５２_４−１５２_６にそれぞれ出力する。制御信号ＣＮＴ４−ＣＮＴ６は、差Δτ_２をゼロにするように、即ち、実際の時定数τ_２が第１参照時定数τ_２に一致するように、静電容量｜Ｃ２｜を可変するための信号である。制御信号ＣＮＴ４−ＣＮＴ６の各々も、差Δτ_２の度合いに応じて複数段階の値を持つ。

【0179】

時定数補正回路１７を備えるデルタシグマ変調器１Ａの動作について説明する。時定数補正回路１７は、例えば、サンプリング時間Ｔｓごとに、第１および第２の比較を行う。サンプリング時間Ｔｓではなく、一定時間（例えば、分単位）ごとに第１および第２の比較を行うこともできる。そして、時定数補正回路１７は、制御信号ＣＮＴ１−ＣＮＴ３を第１から第３遅延回路１５２_１−１５２_３にそれぞれ出力する。これに加え、時定数補正回路１７は、制御信号ＣＮＴ４−ＣＮＴ６を第４から第６遅延回路１５２_４−１５２_６にそれぞれ出力する。

【0180】

第１から第３遅延回路１５２_１−１５２_３が制御信号ＣＮＴ１−ＣＮＴ３をそれぞれ受けると、各々のキャパシタＣ１の静電容量｜Ｃ１｜が理想的な値に補正される。同様に、第４から第６遅延回路１５２_４−１５２_６が制御信号ＣＮＴ４−ＣＮＴ６をそれぞれ受けると、各々のキャパシタＣ２の静電容量｜Ｃ２｜も理想的な値に補正される。

【0181】

本実施の形態では、６個の遅延回路１５２の時定数がそれぞれ補正される。このことにより、６個の遅延回路１５２の各々の出力タイミングのバラツキが抑制される。そのため、第１から第３ＤＡ変換器１４_１−１４_３の各々が、サンプリング時間Ｔｓの間に充電状態から出力状態へと遷移できないという事態を回避することができる。これに加え、第１の実施の効果を得ることができる。

【0182】

本実施の形態は、好適に変形可能である。例えば、静電容量の代りに、抵抗値を可変することで、時定数を補正することができる。この場合、時定数補正回路１７は、抵抗値を計測する。静電容量と抵抗値の両方を可変することで、時定数を補正することもできる。

【0183】

図１３に示す積分器１２の場合、２つの時定数を時定数補正回路１７を用いて補正することができる。ここで言う、２つの時定数とは、以下の２つを指す。１つは、第１入力抵抗１２１Ｐの抵抗値と第１帰還キャパシタ１２２Ｐの静電容量との積である。もう１つは、第２入力抵抗１２１Ｎの抵抗値と第２帰還キャパシタ１２２Ｎの静電容量との積である。

【0184】

［第３の実施の形態］
第３の実施の形態について説明する。図１２に示すように、デルタシグマ変調器１をマイクロコンピュータ２に搭載することができる。マイクロコンピュータ２は、通常、逓倍器２４を備えている。本実施の形態は、逓倍器２４を用いることにより、６個の遅延回路１５２が不要なデルタシグマ変調器を開示する。

【0185】

図１４は、第３の実施の形態に係るデルタシグマ変調器１Ｂの構成例を示す回路図である。図１４には、デルタシグマ変調器１Ｂに加え、逓倍器２４も示されている。

【0186】

本実施の形態と第１および第２の実施の形態との主な相違点は、２つある。１つ目は、逓倍器２４が用いられることである。逓倍器２４は、制御部１５の一部として機能し、信号発生回路１５１の役割を果たす。本実施の形態では、マイクロコンピュータ２が備える逓倍器２４が用いられるため、新たに逓倍器を設ける必要がない。しかしながら、デルタシグマ変調器１Ｂ自体が逓倍器２４を備えていても、差し支えはない。２つ目は、制御部１５が出力回路１５３を備えることである。

【0187】

逓倍器２４について説明する。逓倍器２４は、例えば、ＰＬＬ（Phase Locked Loop）である。逓倍器２４は、クロック信号ＣＬＫの位相に同期した新たな信号を発生させる。逓倍器２４の構成は、以下の通りである。

【0188】

逓倍器２４は、位相比較器２４１と、ローパスフィルタ２４２と、ＶＣＯ（Voltage Controlled Oscillator）２４３と、分周期２４４とを備える。位相比較器２４１は、クロック信号ＣＬＫと分周期２４４の出力との位相差を検出し、これをローパスフィルタ２４２に出力する。ローパスフィルタ２４２は、位相比較器２４１の出力である直流信号を平滑化する。ＶＣＯ２４３は、リングオシレータを備える。リングオシレータは、ｐ個のインバータで構成されている。ここで、「ｐ」は、３より大きい奇数である（本実施の形態では、ｐは７以上の奇数）。ｐ個のインバータの各々は、出力が次段のインバータに入力されるように、リング状に多段接続されている。ＶＣＯ２４３は、ローパスフィルタ２４２から入力した直流信号の電圧に応じて発振する。分周期２４４は、ＶＣＯ２４３の発振周波数を分周する。

【0189】

本実施の形態では、奇数個のインバータのうち、以下に述べる３つのインバータの各々の出力が用いられる。

【0190】

１つ目のインバータは、例えば、初段のインバータ２４３１である。制御部１５は、その出力を第１ＤＡＣ制御信号ＣＬＫＳ１として用いる。

【0191】

２つ目は、インバータ２４３１から複数個のインバータを隔てた後段のインバータ２４３２である。制御部１５は、その出力を第２ＤＡＣ制御信号ＣＬＫＳ２として用いる。第２ＤＡＣ制御信号ＣＬＫＳ２は、インバータ２４３１からインバータ２４３２の間にある複数個のインバータにより、遅延時間Ｔｄ１だけ遅延している。

【0192】

３つ目は、インバータ２４３２から複数個のインバータを隔てた後段のインバータ２４３３である。制御部１５は、その出力を第３ＤＡＣ制御信号ＣＬＫＳ３として用いる。第３ＤＡＣ制御信号ＣＬＫＳ３は、インバータ２４３１からインバータ２４３３の間にある複数個のインバータにより、遅延時間Ｔｄ２だけ遅延している。

【0193】

出力回路１５３について説明する。出力回路１５３は、第１から第６ＡＮＤゲート１５３１−１５３６を備える。第１から第６ＡＮＤゲート１５３１−１５３６の各々は、第１入力端子と、第２入力端子とを備える。以下、第１から第６ＡＮＤゲート１５３１−１５３６について説明する。

【0194】

第１ＡＮＤゲート１５３１：
第１ＡＮＤゲート１５３１は、第１ＤＡＣ制御信号ＣＬＫＨＰ１を発生させる。詳細には、第１ＡＮＤゲート１５３１は、第１入力端子に第１ＤＡＣ制御信号／ＣＬＫＳ１を入力し、第２入力端子に第１出力ビットＯＵＴ_１を入力する。第１ＤＡＣ制御信号／ＣＬＫＳ１は、レベルが反転された第１ＤＡＣ制御信号ＣＬＫＳ１である。このレベルの反転には、例えば、インバータ（不図示）が用いられる。このことは、第２ＤＡＣ制御信号／ＣＬＫＳ２および第３ＤＡＣ制御信号／ＣＬＫＳ３と同様である。

【0195】

第１ＤＡＣ制御信号／ＣＬＫＳ１＝“Ｈ”（即ちＣＬＫＳ１＝“Ｌ”）かつ第１出力ビットＯＵＴ_１＝“１”の場合、第１ＡＮＤゲート１５３１は、第１ＤＡＣ制御信号ＣＬＫＨＰ１＝“Ｈ”を出力する。これ以外の場合、第１ＡＮＤゲート１５３１は、第１ＤＡＣ制御信号ＣＬＫＨＰ１＝“Ｌ”を出力する。

【0196】

第２ＡＮＤゲート１５３２：
第２ＡＮＤゲート１５３２は、第１ＤＡＣ制御信号ＣＬＫＨＭ１を発生させる。詳細には、第２ＡＮＤゲート１５３２は、第１入力端子に第１ＤＡＣ制御信号／ＣＬＫＳ１を入力し、第２入力端子に第１出力ビットＯＵＴＢ_１を入力する。第１出力ビットＯＵＴＢ_１は、負側の第２信号線Ｌ_Ｎに出力されたＤＥＭ回路１７の出力であって、第１出力ビットＯＵＴ_１と相補の関係にある。例えば、第１出力ビットＯＵＴ_１＝“１”の場合、第１出力ビットＯＵＴＢ_１は、“０”である。

【0197】

第１ＤＡＣ制御信号／ＣＬＫＳ１＝“Ｈ”かつ第１出力ビットＯＵＴＢ_１＝“１”の場合、第２ＡＮＤゲート１５３２は、第１ＤＡＣ制御信号ＣＬＫＨＭ１＝“Ｈ”を出力する。これ以外の場合、第２ＡＮＤゲート１５３２は、第１ＤＡＣ制御信号ＣＬＫＨＭ１＝“Ｌ”を出力する。

【0198】

第３ＡＮＤゲート１５３３：
第３ＡＮＤゲート１５３３は、第２ＤＡＣ制御信号ＣＬＫＨＰ２を発生させる。詳細には、第３ＡＮＤゲート１５３３は、第１入力端子に第２ＤＡＣ制御信号／ＣＬＫＳ２を入力し、第２入力端子に第２出力ビットＯＵＴ_２を入力する。

【0199】

第２ＤＡＣ制御信号／ＣＬＫＳ２＝“Ｈ”（即ちＣＬＫＳ２＝“Ｌ”）かつ第２出力ビットＯＵＴ_２＝“１”の場合、第３ＡＮＤゲート１５３３は、第２ＤＡＣ制御信号ＣＬＫＨＰ２＝“Ｈ”を出力する。これ以外の場合、第３ＡＮＤゲート１５３３は、第２ＤＡＣ制御信号ＣＬＫＨＰ２＝“Ｌ”を出力する。

【0200】

第４ＡＮＤゲート１５３４：
第４ＡＮＤゲート１５３４は、第２ＤＡＣ制御信号ＣＬＫＨＭ２を発生させる。詳細には、第４ＡＮＤゲート１５３４は、第１入力端子に第２ＤＡＣ制御信号／ＣＬＫＳ２を入力し、第２入力端子に第２出力ビットＯＵＴＢ_２を入力する。

【0201】

第２ＤＡＣ制御信号／ＣＬＫＳ２＝“Ｈ”かつ第２出力ビットＯＵＴＢ_２＝“１”の場合、第４ＡＮＤゲート１５３４は、第２ＤＡＣ制御信号ＣＬＫＨＭ２＝“Ｈ”を出力する。これ以外の場合、第４ＡＮＤゲート１５３４は、第２ＤＡＣ制御信号ＣＬＫＨＭ２＝“Ｌ”を出力する。

【0202】

第５ＡＮＤゲート１５３５：
第５ＡＮＤゲート１５３５は、第３ＤＡＣ制御信号ＣＬＫＨＰ３を発生させる。詳細には、第５ＡＮＤゲート１５３５は、第１入力端子に第３ＤＡＣ制御信号／ＣＬＫＳ３を入力し、第２入力端子に第３出力ビットＯＵＴ_３を入力する。

【0203】

第３ＤＡＣ制御信号／ＣＬＫＳ３＝“Ｈ”（即ちＣＬＫＳ３＝“Ｌ”）かつ第３出力ビットＯＵＴ_３＝“１”の場合、第５ＡＮＤゲート１５３５は、第３ＤＡＣ制御信号ＣＬＫＨＰ３＝“Ｈ”を出力する。これ以外の場合、第５ＡＮＤゲート１５３５は、第３ＤＡＣ制御信号ＣＬＫＨＰ３＝“Ｌ”を出力する。

【0204】

第６ＡＮＤゲート１５３６：
第６ＡＮＤゲート１５３６は、第３ＤＡＣ制御信号ＣＬＫＨＭ３を発生させる。詳細には、第６ＡＮＤゲート１５３６は、第１入力端子に第３ＤＡＣ制御信号／ＣＬＫＳ３を入力し、第２入力端子に第２出力ビットＯＵＴＢ_３を入力する。

【0205】

第３ＤＡＣ制御信号／ＣＬＫＳ３＝“Ｈ”かつ第３出力ビットＯＵＴＢ_３＝“１”の場合、第６ＡＮＤゲート１５３６は、第３ＤＡＣ制御信号ＣＬＫＨＭ３＝“Ｈ”を出力する。これ以外の場合、第６ＡＮＤゲート１５３６は、第３ＤＡＣ制御信号ＣＬＫＨＭ３＝“Ｌ”を出力する。

【0206】

第１および第２の実施の形態では、信号発生回路１５１は、第１ＤＡＣ制御信号ＣＬＫＳ１を発生させるのみであった。そのため、遅延時間Ｔｄ１遅延させた第２ＤＡＣ制御信号ＣＬＫＳ２などを発生させるために、遅延回路が必要であった。これに対し、本実施の形態では、精度が高いリングオシレータと、複数の論理回路で構成された出力回路１５３が用いられる。そのため、遅延回路が不要である上、精度の高い第１から第３ＤＡＣ制御信号の各々を生成することができる。

【0207】

［第４の実施の形態］
第４の実施の形態について説明する。本実施の形態は、逓倍器２４として、ＤＬＬ（Delay
Locked Loop）が用いられている。

【0208】

図１５は、第４の実施の形態に係るデルタシグマ変調器１Ｃの構成例を示す回路図である。逓倍器２４は、エッジ合成器２４５を更に備える。逓倍器２４は、クロック信号ＣＬＫの位相を遅延させることにより、第１から第３ＤＡＣ制御信号ＣＬＫＳ１、ＣＬＫＳ２、ＣＬＫＳ３を発生させる。具体的には、位相比較器２４１は、クロック信号ＣＬＫとＶＣＯ２４３の出力との位相差を検出し、これをローパスフィルタ２４２に出力する。ローパスフィルタ２４２は、位相比較器２４１の出力である直流信号を平滑化する。ＶＣＯ２４３は、クロック信号ＣＬＫを入力として発振している。ローパスフィルタ２４２の直流信号に基づいて、ＶＣＯ２４３のインバータの段数が増減される。

【0209】

本実施の形態においても、第３の実施の形態と同様の効果を得ることができる。

【符号の説明】

【0210】

１：デルタシグマ変調器
１１：減算器
１２：積分器
１３：量子化器
１４：ＤＡ変換器
１５：制御部
１５１：信号発生器
１５２：遅延回路
１６：デコーダ
１７：ＤＥＭ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】