特許 5788350 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5788350

(24)【登録日】2015年8月7日

(45)【発行日】2015年9月30日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/316 20060101AFI20150910BHJP

   H01L 21/3205 20060101ALI20150910BHJP

   H01L 21/768 20060101ALI20150910BHJP

   H01L 23/522 20060101ALI20150910BHJP

   H01L 21/60 20060101ALI20150910BHJP

【ＦＩ】

   H01L21/316 X

   H01L21/88 T

   H01L21/90 J

   H01L21/92 602K

【請求項の数】8

【全頁数】18

(21)【出願番号】特願2012-66739(P2012-66739)

(22)【出願日】2012年3月23日

(65)【公開番号】特開2013-197575(P2013-197575A)

(43)【公開日】2013年9月30日

【審査請求日】2014年8月12日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100110928

【弁理士】

【氏名又は名称】速水 進治

(74)【代理人】

【識別番号】100127236

【弁理士】

【氏名又は名称】天城 聡

(72)【発明者】

【氏名】宇佐美 達矢

(72)【発明者】

【氏名】中村 朝至

(72)【発明者】

【氏名】藤本 直樹

【審査官】 境 周一

(56)【参考文献】

【文献】 特開２００４−２５３７９１（ＪＰ，Ａ）

【文献】 特開２００６−１３５２１３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０２００６７５（ＵＳ，Ａ１）

【文献】 特開２０１１−００３５８６（ＪＰ，Ａ）

【文献】 特開２００８−０７８６２１（ＪＰ，Ａ）

【文献】 特開２００９−１７７０２３（ＪＰ，Ａ）

【文献】 国際公開第２００５／１０８４６９（ＷＯ，Ａ１）

【文献】 国際公開第２０１１／１０３２８２（ＷＯ，Ａ１）

【文献】 特表２０１３−５２００３０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／００３２３１１（ＵＳ，Ａ１）

【文献】 特開２００６−２１６５４１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０１９４６１９（ＵＳ，Ａ１）

【文献】 国際公開第２０１０／０９００３８（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２００５／０００６６６５（ＵＳ，Ａ１）

【文献】 特開２００５−１７５０８５（ＪＰ，Ａ）

【文献】 特開２００４−０３１９１８（ＪＰ，Ａ）

【文献】 特開２００９−３０２３４０（ＪＰ，Ａ）

【文献】 特開２００５−０４４９７６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／００−２１／９８

(57)【特許請求の範囲】

【請求項1】

Ｓｉ、Ｏ、ＣおよびＨを含む層間絶縁膜と、
前記層間絶縁膜上に設けられ、Ｎｉを含むアンダーバンプメタル膜と、
前記アンダーバンプメタル膜上に設けられたバンプ電極と、
を備え、
前記層間絶縁膜のうち、ＦＴＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率は０．１５以上０．２７以下であり、
波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３１以上である半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記Ｓｉ−Ｏのピーク高さに対する前記Ｓｉ−ＣＨ_３のピーク高さの比率は０．１６以上０．２４以下であり、
前記Ｓｉ−ＣＨ_３のピーク高さに対する前記Ｓｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３３以上である半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記アンダーバンプメタル膜の厚さは、１．５μｍ以上３．０μｍ以下である半導体装置。

【請求項4】

請求項１に記載の半導体装置において、
前記バンプ電極は、ＳｎおよびＡｇを含む半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記バンプ電極の高さは、５０μｍ以上１００μｍ以下である半導体装置。

【請求項6】

請求項１に記載の半導体装置において、
前記層間絶縁膜の比誘電率は、２．５以上３．２以下である半導体装置。

【請求項7】

Ｓｉ、Ｏ、ＣおよびＨを含む層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜上に、Ｎｉを含むアンダーバンプメタル膜を形成する工程と、
前記アンダーバンプメタル膜上にバンプ電極を形成する工程と、
を備え、
前記層間絶縁膜形成工程において、
ＦＴＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率は０．１５以上０．２７以下であり、
波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３１以上である前記層間絶縁膜を形成する半導体装置の製造方法。

【請求項8】

請求項７に記載の半導体装置の製造方法において、
前記アンダーバンプメタル膜を形成する工程において、前記アンダーバンプメタル膜の厚さを１．５μｍ以上３．０μｍ以下にする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、半導体装置の信頼性を向上させるために、様々な半導体装置の構造が提案されている。

【0003】

特許文献１（特表２００８−５３０８２１号公報）には、半導体装置の層間絶縁膜として、以下のような誘電体材料が記載されている。誘電体材料は、Ｓｉ、Ｃ、ＯおよびＨの原子を含み、三次元ネットワーク構造を有している。ＦＴＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって求められる、ＣＨ_２またはＣＨ_３伸縮、ＳｉＨ伸縮およびＳｉＣＨ_３結合についてのピーク面積は、誘電体膜の厚さで規格化された所定の範囲内である。また、誘電体材料の多孔度は、２０％より大きい。これにより、良好な電子特性および機械特性を示す低誘電率の誘電体膜を提供することができるとされている。

【0004】

特許文献２（特開２００６−２３７２７８号公報）には、以下のようなバンプ電極を有する半導体装置が記載されている。半導体装置は、パッド電極と、アンダーバンプメタル膜と、Ａｕバンプ電極とを備えている。アンダーバンプメタル膜は、ＴｉＷ膜とＡｕ膜とを備えている。アンダーバンプメタル膜のＴｉＷ膜およびＡｕ膜の厚さは、所定の関係式を満たす。これにより、フリップチップボンディング工程において、アンダーバンプメタル膜にクラックが発生することを抑制することができるとされている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特表２００８−５３０８２１号公報

【特許文献2】特開２００６−２３７２７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

電極に印加される応力によって、電極の下方に位置する層間絶縁膜においてクラック等の不良が発生する可能性がある。これに対応するためには、電極に印加される応力に対して耐性を有する、膜強度の高い層間絶縁膜が必要とされる。その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、この半導体装置は、Ｓｉ、Ｏ、ＣおよびＨを含む層間絶縁膜と、層間絶縁膜上に設けられ、Ｎｉを含むアンダーバンプメタル膜と、アンダーバンプメタル膜上に設けられたバンプ電極と、を備えている。層間絶縁膜のうち、ＦＴＩＲ法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率は０．１５以上０．２７以下である。また、波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３１以上である。

【0008】

一実施の形態によれば、この半導体装置の製造方法は、以下の工程を備えている。Ｓｉ、Ｏ、ＣおよびＨを含む層間絶縁膜を形成する（層間絶縁膜形成工程）。層間絶縁膜上に、Ｎｉを含むアンダーバンプメタル膜を形成する。アンダーバンプメタル膜上にバンプ電極を形成する。層間絶縁膜形成工程において、ＦＴＩＲ法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率は０．１５以上０．２７以下であり、波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３１以上である層間絶縁膜を形成する。

【発明の効果】

【0009】

前記一実施の形態によれば、膜強度の高い層間絶縁膜を有する半導体装置を提供することができる。

【図面の簡単な説明】

【0010】

【図1】第１の実施形態に係る半導体装置の構成を示す断面図である。

【図2】図１のＡ部を拡大した断面図である。

【図3】第１の実施形態に係る半導体装置の構成を示す断面図である。

【図4】アンダーバンプメタル膜の厚さと、エレクトロマイグレーション寿命との関係を示した図である。

【図5】波数２７００ｃｍ^−１以上３１００ｃｍ^−１以下におけるＳｉＣＯＨ膜のＦＴＩＲスペクトルを示した図である。

【図6】波数１２４０ｃｍ^−１以上１３００ｃｍ^−１以下におけるＳｉＣＯＨ膜のＦＴＩＲスペクトルを示した図である。

【図7】波数１３４５ｃｍ^−１以上１３８０ｃｍ^−１以下におけるＳｉＣＯＨ膜のＦＴＩＲスペクトルを示した図である。

【図8】Ｓｉ−ＣＨ_３のＳｉ−Ｏの比率が０．１５以上０．２７以下であるときのＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率と、ＳｉＣＯＨ膜の破壊耐圧との関係を示した図である。

【図9】ＳｉＣＯＨ膜中の結合について説明するための模式図である。

【図10】Ｓｉ−ＣＨ_３のＳｉ−Ｏの比率が０．１６以上０．２４以下であるときのＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率と、破壊耐圧との関係を示した図である。

【図11】アンダーバンプメタル膜の厚さと、層間絶縁膜中に発生した不良率との関係を示した図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

【0012】

（第１の実施形態）
図１から図３を用い、第１の実施形態に係る半導体装置ＳＤの構成について説明する。この半導体装置ＳＤは、Ｓｉ、Ｏ、ＣおよびＨを含む層間絶縁膜ＩＬ１と、層間絶縁膜ＩＬ１上に設けられ、Ｎｉを含むアンダーバンプメタル膜ＵＢＭと、アンダーバンプメタル膜ＵＢＭ上に設けられたバンプ電極ＢＥと、を備えている。層間絶縁膜ＩＬ１のうち、ＦＴＩＲ法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率は０．１５以上０．２７以下である。また、波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３１以上である。以下、詳細を説明する。

【0013】

図１および図３は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。図１は、ダイシングされた半導体チップＳＣの一部を示している。図２は、図１のＡ部を拡大した断面図である。図３は、パッケージ後の半導体装置ＳＤを示している。

【0014】

図２のように、半導体基板ＳＵＢには、開口部（符号不図示）を有する素子分離領域ＤＩＲが設けられている。当該開口部には、後述するように、たとえばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成されている。

【0015】

半導体基板ＳＵＢは、たとえばシリコン基板である。素子分離領域ＤＩＲは、たとえば、ＳｉＯ_２である。素子分離領域ＤＩＲは、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されている。または素子分離領域ＤＩＲは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成されていてもよい。

【0016】

半導体基板ＳＵＢのうち、平面視で互いに離間した位置に、ソース領域ＳＲおよびドレイン領域ＤＲが設けられている。ソース領域ＳＲに接してソース側のエクステンション領域ＥＲが設けられ、ドレイン領域ＤＲに接してドレイン側のエクステンション領域ＥＲが設けられている。

【0017】

エクステンション領域ＥＲに挟まれた領域の上には、ゲート絶縁層ＧＩが設けられている。ゲート絶縁層ＧＩは、たとえば、ＳｉＯ_２、ＳｉＯＮである。または、ゲート絶縁層ＧＩは、たとえば、Ｈｆを含む高誘電率膜であってもよい。

【0018】

ゲート絶縁層ＧＩ上には、ゲート電極ＧＥが設けられている。ゲート電極ＧＥは、たとえば、ポリシリコンである。または、ゲート電極ＧＥは、たとえば、Ｔｉ、Ｔａ、Ｍｏ、これらの合金、これらの金属の窒化物、またはこれらの金属とシリコンとの窒化物であってもよい。

【0019】

ゲート絶縁層ＧＩおよびゲート電極ＧＥの側壁には、側壁絶縁膜ＳＷＩが設けられている。その他、半導体基板ＳＵＢ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷＩ上にライナー絶縁膜（不図示）が設けられていても良い。

【0020】

図２のように、半導体基板ＳＵＢ、素子分離領域ＤＩＲ、ゲート電極ＧＥ上には、下部絶縁膜ＩＬＵが設けられている。下部絶縁膜ＩＬＵは、後述する層間絶縁膜ＩＬ１と異なる材料により形成されていてもよい。

【0021】

下部絶縁膜ＩＬＵには、たとえばソース領域ＳＲまたはドレイン領域ＤＲに接してコンタクトプラグＶＡＵが設けられている。また、図示されていない領域において、下部絶縁膜ＩＬＵには、ゲート電極ＧＥに接してコンタクトプラグＶＡＵが設けられている。コンタクトプラグＶＡＵは、たとえば、Ｗ（タングステン）を含んでいる。コンタクトプラグＶＡＵの側面および底面には、バリアメタル層（不図示）が設けられていても良い。

【0022】

下部絶縁膜ＩＬＵ上には、層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１は、たとえば、後述するＳｉＣＯＨ膜である。層間絶縁膜ＩＬ１には、たとえばシングルダマシン法により、配線ＩＣＵが設けられている。配線ＩＣＵは、コンタクトプラグＶＡＵを介して、ソース領域ＳＲ、ドレイン領域ＤＲまたはゲート電極ＧＥに接続されている。配線ＩＣＵは、Ｃｕ（銅）を含んでいる。

【0023】

層間絶縁膜ＩＬ１上には、さらに複数の層間絶縁膜ＩＬ１が設けられている。上層の層間絶縁膜ＩＬ１には、たとえばデュアルダマシン法により、配線ＩＣ１およびビアＶＡが設けられている。配線ＩＣ１およびビアＶＡは、Ｃｕを含んでいる。配線ＩＣ１およびビアＶＡの側面および底面には、バリアメタル層（不図示）が設けられていても良い。

【0024】

図１のように、半導体基板ＳＵＢ上には、多層配線層が形成されている。多層配線層は、ローカル配線層ＬＬおよびグローバル配線層ＧＬを備えている。ローカル配線層ＬＬは、回路を形成するための配線層であり、グローバル配線層ＧＬは、電源配線および接地配線を引き回すための配線層である。

【0025】

上述のように、ローカル配線層ＬＬには、層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１については、詳細を後述する。ローカル配線層ＬＬの層間絶縁膜ＩＬ１には、配線ＩＣ１またはビア（不図示）が設けられている。

【0026】

ローカル配線層ＬＬの各配線層の間には、拡散防止層ＢＬ１が設けられていても良い。拡散防止層ＢＬ１は、たとえば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＣＯ、ＳｉＣＯＮまたはＳｉＮである。

【0027】

ローカル配線層ＬＬの上方には、グローバル配線層ＧＬが設けられている。グローバル配線層ＧＬには、層間絶縁膜ＩＬ２が設けられている。層間絶縁膜ＩＬ２は、たとえば層間絶縁膜ＩＬ１よりも高密度の材料により形成されている。層間絶縁膜ＩＬ２は、たとえば、ＳｉＯ_２、ＳｉＯＦである。

【0028】

グローバル配線層ＧＬの層間絶縁膜ＩＬ２には、配線ＩＣ２またはビア（不図示）が設けられている。配線ＩＣ２は、たとえばビアを介してローカル配線層ＬＬの配線ＩＣ１に接続されている。グローバル配線層ＧＬの各配線層の間には、拡散防止層ＢＬ２が設けられていても良い。

【0029】

グローバル配線層ＧＬのうち、少なくとも最上層よりも下層に位置する配線ＩＣ２またはビアは、ダマシン法により形成されている。配線ＩＣ２およびビアは、Ｃｕを含んでいる。

【0030】

グローバル配線層ＧＬの最上層には、電極（ＢＥ等）に接して金属膜ＣＭＬが設けられている。金属膜ＣＭＬは、バンプ電極ＢＥの台座としての機能を有している。金属膜ＣＭＬは、たとえば、Ａｌを含んでいる。金属膜ＣＭＬは、ビアを介して下層に位置する配線ＩＣ２に接続している。

【0031】

グローバル配線層ＧＬ上には、保護層ＣＰＬが設けられている。保護層ＣＰＬは、たとえば、ポリイミドである。保護層ＣＰＬのうち平面視で金属膜ＣＭＬと重なる位置には、開口部（符号不図示）が設けられている。

【0032】

開口部には、アンダーバンプメタル膜ＵＢＭが設けられている。アンダーバンプメタル膜ＵＢＭは、バンプ電極ＢＥを構成する材料のマイグレーションを抑制する材料により形成されている。具体的には、アンダーバンプメタル膜ＵＢＭは、たとえば、Ｎｉである。

【0033】

アンダーバンプメタル膜ＵＢＭ上には、バンプ電極ＢＥが設けられている。バンプ電極ＢＥは、Ｐｂフリーはんだ材料により形成されている。ここでは、バンプ電極ＢＥは、たとえば、ＳｎおよびＡｇを含んでいる。また、バンプ電極ＢＥの高さは、５０μｍ以上１００μｍ以下である。バンプ電極ＢＥが上記のような構成であることにより、安定的に半導体チップＳＣを回路基板ＩＰにフリップチップ実装することができる。また、後述する、バンプ電極ＢＥの下方に位置する層間絶縁膜ＩＬ１に加わる応力は、バンプ電極ＢＥの材料、またはバンプ電極ＢＥの高さ（または体積）に依存する。発明者らは、少なくともバンプ電極ＢＥが上記のような構成である場合において、層間絶縁膜ＩＬ１が後述する組成を有していることにより、層間絶縁膜ＩＬ１の不良を抑制できることを確認している。なお、バンプ電極ＢＥの構成は上記に限られるものではなく、上記以外の構成であっても第１の実施形態と同様の効果を得ることができる。

【0034】

図３のように、半導体装置ＳＤは、たとえば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージである。半導体チップＳＣは、たとえばフリップチップ実装により、回路基板ＩＰ上に搭載されている。半導体チップＳＣおよび回路基板ＩＰとの間には、アンダーフィル樹脂ＵＤＦが注入されている。

【0035】

回路基板ＩＰおよび半導体チップＳＣ上には、凹部を有するリッドＬＩＤが設けられている。リッドＬＩＤの外周部は、回路基板ＩＰに接している。また、リッドＬＩＤの凹部の内面は、半導体チップＳＣの上面に接している。リッドＬＩＤと、回路基板ＩＰおよび半導体チップＳＣとは、接着剤（不図示）を介して、固定されている。また、回路基板ＩＰの下面側には、はんだボールＳＬＢが設けられている。

【0036】

なお、半導体装置ＳＤのパッケージは、ＢＧＡ型に限られたものではなく、その他のパッケージ形態であってよい。

【0037】

次に、図４を用い、アンダーバンプメタル膜ＵＢＭの膜厚について説明する。図４は、アンダーバンプメタル膜ＵＢＭの厚さと、エレクトロマイグレーション寿命との関係を示した図である。図４は、アンダーバンプメタル膜ＵＢＭの膜厚が異なる複数の半導体装置ＳＤに対して、所定の条件で、エレクトロマイグレーション試験を行った結果を示している。

【0038】

図４の横軸は、Ｎｉを含むアンダーバンプメタル膜ＵＢＭの膜厚を示している。図４の縦軸は、それぞれの半導体装置ＳＤにおいて、エレクトロマイグレーションによる不良が発生したサンプル数が、試験に投入した総サンプル数の５０％となったときの時間（Ｔ５０）を任意単位（ａ．ｕ．）で示している。図中の太点線は、所定の製品における信頼性基準を示している。

【0039】

図４のように、アンダーバンプメタル膜ＵＢＭの膜厚が厚くなるにしたがって、エレクトロマイグレーション寿命（Ｔ５０）は長くなる傾向にある。アンダーバンプメタル膜ＵＢＭの膜厚が薄い場合、試験中にアンダーバンプメタル膜ＵＢＭの材料が移動しやすい。その結果、アンダーバンプメタル膜ＵＢＭにボイドが発生してしまう。このため、アンダーバンプメタル膜ＵＢＭの膜厚が薄い場合、エレクトロマイグレーション寿命は短い。これに対して、アンダーバンプメタル膜ＵＢＭの膜厚が厚い場合、膜厚が薄い場合に比べて体積が大きいため、ボイドの発生に伴う抵抗変化が小さい。したがって、アンダーバンプメタル膜ＵＢＭの膜厚が厚いほど、エレクトロマイグレーション寿命は長い。

【0040】

ここで、第１の実施形態において、アンダーバンプメタル膜ＵＢＭの膜厚は、たとえば１．５μｍ以上３．０μｍ以下である。アンダーバンプメタル膜ＵＢＭの膜厚が１．５μｍ以上であることにより、エレクトロマイグレーション寿命を所定の製品における信頼性基準以上とすることができる。アンダーバンプメタル膜ＵＢＭの膜厚が３．０μｍ以下であることにより、バンプ電極ＢＥと、下方に位置する金属膜ＣＭＬとの接触抵抗を低くすることができる。

【0041】

一方で、発明者らは、アンダーバンプメタル膜ＵＢＭの膜厚が厚い場合、バンプ電極ＢＥに印加される応力によって、バンプ電極ＢＥの下方に位置する層間絶縁膜ＩＬ１に以下のような不良が発生することを見出した。アンダーバンプメタル膜ＵＢＭは、バンプ電極ＢＥよりも硬い材料により形成されている。たとえば実装工程または実装工程後において、バンプ電極ＢＥに応力が印加されたとき、アンダーバンプメタル膜ＵＢＭによって、応力が緩和されない。このため、層間絶縁膜ＩＬ１にも応力が加わってしまう。このとき、バンプ電極ＢＥの下方に位置する層間絶縁膜ＩＬ１において、クラック等の不良が発生する可能性がある。

【0042】

たとえば層間絶縁膜ＩＬ１の膜強度が低い場合では、アンダーバンプメタル膜ＵＢＭの膜厚が１．５μｍ以上であってもクラックが発生する場合がある。また、アンダーバンプメタル膜ＵＢＭの膜厚が厚くなるにつれて、層間絶縁膜ＩＬ１の不良発生率が上昇する傾向にある。

【0043】

このように、バンプ電極ＢＥを構成する材料のマイグレーションを抑制することと、層間絶縁膜ＩＬ１の不良を抑制することとを両立することは困難であるという課題があった。

【0044】

そこで、第１の実施形態では、層間絶縁膜ＩＬ１は、後述するようにＦＴＩＲ法で求められるＳｉ−ＣＨ_３／Ｓｉ−Ｏの比率とＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率とが所定の範囲内である。これにより、膜強度の高い層間絶縁膜を得ることができる。さらに、アンダーバンプメタル膜ＵＢＭの膜厚が１．５μｍ以上３．０μｍ以下であっても、バンプ電極ＢＥに印加される応力によってバンプ電極ＢＥの下方に位置する層間絶縁膜において発生するクラック等の不良発生率を減少させることができる。

【0045】

次に、第１の実施形態に係る層間絶縁膜ＩＬ１の特性について、詳細を説明する。層間絶縁膜ＩＬ１は、Ｓｉ（シリコン）、Ｏ（酸素）、Ｃ（炭素）およびＨ（水素）を含んでいる。なお、層間絶縁膜ＩＬ１は、多孔質膜ではない。以下では、層間絶縁膜ＩＬ１として用いられる膜を「ＳｉＣＯＨ膜」と表記する。

【0046】

第１の実施形態では、層間絶縁膜ＩＬ１として用いられるＳｉＣＯＨ膜の比誘電率は、２．５以上３．２以下である。これにより、配線間容量を低減することが出来る。

【0047】

上記のような比誘電率を有するＳｉＣＯＨ膜を得るためには、Ｃ（炭素）原子が層間絶縁膜ＩＬ１中に所定の含有量以上に取り込まれている必要がある。発明者らは、上記比誘電率を満たすＳｉＣＯＨ膜は、ＦＴＩＲスペクトルにおいて、以下のような特性を有することを見出した。具体的には、ＦＴＩＲ法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率（Ｓｉ−ＣＨ_３／Ｓｉ−Ｏの比率）は０．１５以上０．２７以下である。これにより、比誘電率が２．５以上３．２以下である層間絶縁膜ＩＬ１を得ることができる。

【0048】

さらに、発明者らは、ＦＴＩＲスペクトルにおいて、以下のような範囲において、膜強度（後述する破壊耐圧）が高いＳｉＣＯＨ膜を得ることが出来ることを見出した。具体的には、ＦＴＩＲ法によって求められる、波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率（Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率）は０．０３１以上である。以下、詳細を説明する。

【0049】

ここで、比誘電率が２．５以上３．２以下であるＳｉＣＯＨ膜のうち、膜強度が相対的に低かったものを「比較例」とし、また膜強度が相対的に高かったものを「第１の実施形態」として、説明する。

【0050】

図５から図７は、単層のＳｉＣＯＨ膜に対して、ＦＴＩＲ測定を行った結果である。図５は、波数２７００ｃｍ^−１以上３１００ｃｍ^−１以下におけるＳｉＣＯＨ膜のＦＴＩＲスペクトルを示した図である。図５のように、波数２９５０ｃｍ^−１近傍にＣＨ_２またはＣＨ_３に起因するピークが検出された。この例では、第１の実施形態におけるＣＨ_２またはＣＨ_３のピーク形状は、比較例とほぼ同一であった。

【0051】

図６は、波数１２４０ｃｍ^−１以上１３００ｃｍ^−１以下におけるＳｉＣＯＨ膜のＦＴＩＲスペクトルを示した図である。図６のように、波数１２７０ｃｍ^−１近傍にＳｉ−ＣＨ_３に起因するピークが検出された。この例では、第１の実施形態におけるＳｉ−ＣＨ_３のピーク形状は、比較例とほぼ同一であった。

【0052】

図７は、波数１３４５ｃｍ^−１以上１３８０ｃｍ^−１以下におけるＳｉＣＯＨ膜のＦＴＩＲスペクトルを示した図である。図７のように、波数１３６０ｃｍ^−１近傍にＳｉ−ＣＨ_２−Ｓｉに起因するピークが検出された。

【0053】

波数１３６０ｃｍ^−１近傍におけるＳｉ−ＣＨ_２−Ｓｉに起因するピークは、上述した特許文献１（特表２００８−５３０８２１号公報）に記載の誘電体膜では検出されていない（特許文献１のたとえば図７を参照）。

【0054】

特にこのＳｉ−ＣＨ_２−Ｓｉのピークに関して、比較例の膜と第１の実施形態との間で明確な差が生じていた。第１の実施形態のＳｉ−ＣＨ_２−Ｓｉのピーク高さは、比較例よりも高い。このＳｉ−ＣＨ_２−Ｓｉのピーク高さがＳｉＣＯＨ膜の膜強度に相関があることが分かった。

【0055】

図８は、Ｓｉ−ＣＨ_３／Ｓｉ−Ｏの比率が０．１５以上０．２７以下であるときのＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率と、ＳｉＣＯＨ膜の破壊耐圧との関係を示した図である。

【0056】

図８の横軸は、ＦＴＩＲ法によって求められる、波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率（Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率）を示している。なお、ＦＴＩＲで検出されたスペクトルのうちバックグラウンドを除去した後のスペクトルにおいて、ピーク高さの比率を求めている。ピーク面積比率ではないことに注意が必要である。また、プロットした点に付記している数値は、その点におけるＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の数値を示している。

【0057】

図８の縦軸は、ナノインデーション法により測定したＳｉＣＯＨ膜の破壊耐圧Ｋ_ｃ（単位ＭＰａ・ｍ^１／２）を示している。なお、破壊耐圧Ｋ_ｃの測定には、ナノインデンターを用いた。また、単層のＳｉＣＯＨ膜に対して測定を行った。

【0058】

ここで、破壊耐圧Ｋ_ｃ（単位ＭＰａ・ｍ^１／２）は、以下の式（１）により求めることができる。

【0059】

【数1】

【0060】

αは、ナノインデンターの圧子の定数、バーコビッチ圧子の場合０．０１６である。ＥはＳｉＣＯＨ膜のヤング率、ＨはＳｉＣＯＨ膜の硬度、Ｐは、ナノインデンターの最大荷重、ｃは、ナノインデンター圧子で押し込んだ後にＳｉＣＯＨ膜に生じたクラック長である。

【0061】

上述の図５から図７において比較例として示したＳｉＣＯＨ膜は、図８においてＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３１未満であった膜の一つである。これに対して、第１の実施形態として示したＳｉＣＯＨ膜は、Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３１以上であった膜の一つである。

【0062】

図８のように、Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が増加するにつれて、ＳｉＣＯＨ膜の破壊耐圧も高くなる。Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３１である位置を境にして、破壊耐圧が急激に上昇する。Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３１以上である場合、当該比率が０．０３１未満である場合よりも破壊耐圧が高い。

【0063】

次に、図９を用い、Ｓｉ−ＣＨ_２−Ｓｉが多いことによって、破壊耐圧が上昇するメカニズムを説明する。図９は、ＳｉＣＯＨ膜中の結合について説明するための模式図である。図９（ａ）は、Ｓｉ−ＣＨ_３結合モデルを示している。図９（ｂ）は、Ｓｉ−ＣＨ_２−Ｓｉ結合モデルを示している。

【0064】

図９（ａ）のように、Ｓｉ−ＣＨ_３結合が支配的なＳｉＣＯＨ膜では、たとえばＳｉの原料に起因したメチル基がＳｉに配位して終端している。したがって、Ｓｉ−ＣＨ_３結合が支配的なＳｉＣＯＨ膜では、Ｓｉ同士の結合は弱い。

【0065】

一方、図９（ｂ）のように、Ｓｉ−ＣＨ_２−Ｓｉ結合が含まれているＳｉＣＯＨ膜では、隣接するＳｉ原子がＣＨ_２を介して架橋している。これにより、強固で安定なＳｉＣＯＨ膜を得ることができる。したがって、Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３１以上である場合、破壊耐圧が高かったと考えられる。

【0066】

以上のように第１の実施形態によれば、層間絶縁膜ＩＬ１として用いられるＳｉＣＯＨ膜に関して、ＦＴＩＲ法によって求められるＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率は０．０３１以上である。これにより、高い膜強度を有する層間絶縁膜ＩＬ１を得ることができる。したがって、バンプ電極ＢＥの下方に位置する層間絶縁膜ＩＬ１において発生するクラック等の不良発生率を減少させることができる。

【0067】

なお、半導体装置ＳＤにおいて、少なくともローカル配線層ＬＬの層間絶縁膜ＩＬ１が上記したＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率を有していることが好ましい。なお、グローバル配線層ＧＬの層間絶縁膜ＩＬ２も上記したＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率を有していてもよい。

【0068】

次に、再度、図１から図３を用い、第１の実施形態に係る半導体装置ＳＤの製造方法について説明する。第１の実施形態に係る半導体装置ＳＤの製造方法は、以下の工程を備えている。Ｓｉ、Ｏ、ＣおよびＨを含む層間絶縁膜ＩＬ１を形成する（層間絶縁膜形成工程）。層間絶縁膜ＩＬ１上に、Ｎｉを含むアンダーバンプメタル膜ＵＢＭを形成する。アンダーバンプメタル膜ＵＢＭ上にバンプ電極ＢＥを形成する。層間絶縁膜形成工程において、ＦＴＩＲ法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率は０．１５以上０．２７以下であり、波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３１以上である層間絶縁膜ＩＬ１を形成する。以下、詳細を説明する。

【0069】

まず、図２のように、半導体基板ＳＵＢに開口部を有する素子分離領域ＤＩＲを形成する。次いで、半導体基板ＳＵＢ上に、ゲート絶縁層ＧＩおよびゲート電極ＧＥを形成する。次いで、ゲート絶縁層ＧＩおよびゲート電極ＧＥをマスクとして、イオン注入により、エクステンション領域ＥＲを形成する。次いで、ゲート絶縁層ＧＩおよびゲート電極ＧＥの側壁に側壁絶縁膜ＳＷＩを形成する。次いで、側壁絶縁膜ＳＷＩ、ゲート絶縁層ＧＩおよびゲート電極ＧＥをマスクとして、イオン注入により、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。

【0070】

次いで、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板ＳＵＢ、素子分離領域ＤＩＲ、側壁絶縁膜ＳＷＩおよびゲート電極ＧＥ上に、下部絶縁膜ＩＬＵを形成する。次いで、下部絶縁膜ＩＬＵにコンタクトホール（符号不図示）を形成する。次いで、たとえばＣＶＤにより、コンタクトホール内および下部絶縁膜ＩＬＵ上にＷを含む金属膜を形成する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、下部絶縁膜ＩＬＵの上部を平坦化する。これにより、下部絶縁膜ＩＬＵにコンタクトプラグＶＡＵを形成する。

【0071】

次いで、図１のように、配線ＩＣ１およびビアを有するローカル配線層ＬＬを形成していく。このとき、以下のようにして、Ｓｉ、Ｏ、ＣおよびＨを含む層間絶縁膜ＩＬ１を形成する（層間絶縁膜形成工程）。

【0072】

層間絶縁膜形成工程では、たとえば平行平板型のプラズマＣＶＤにより層間絶縁膜ＩＬ１としてＳｉＣＯＨ膜を形成する。Ｓｉ原料として、たとえばトリメチルシランを用いる。なお、Ｓｉ原料はこれに限られるものではなく、テトラメチルシラン、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）等であってもよい。

【0073】

層間絶縁膜形成工程における成膜条件は、低圧力または高パワーであることが好ましい。これにより、Ｓｉ原料に対するパワー効率が向上する。このとき、Ｓｉ原料の炭化水素基が分解され、Ｓｉ−ＣＨ_２−Ｓｉ結合が形成される。したがって、低圧力または高パワーで層間絶縁膜ＩＬ１を形成することにより、容易にＳｉ−ＣＨ_２−Ｓｉ結合を形成することができる。

【0074】

また、トータルガス流量に対するＳｉ原料の流量比が高いことが好ましい。これにより、Ｃ（炭素）原子が取り込まれる確率を上昇させることができる。その他、成膜時に半導体基板ＳＵＢを加熱しても良い。

【0075】

層間絶縁膜形成工程における条件を調整することにより、Ｓｉ−ＣＨ_３／Ｓｉ−Ｏの比率は０．１５以上０．２７以下であり、Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率は０．０３１以上である層間絶縁膜ＩＬ１を形成する。

【0076】

次いで、図１のように、層間絶縁膜ＩＬ１にビアホール（不図示）または配線溝（不図示）を形成する。次いで、ビアホールまたは配線溝の側面並びに底面、および層間絶縁膜ＩＬ１上に、バリアメタル層（不図示）を形成する。次いで、バリアメタル層上に、たとえばめっき法により、ビア（不図示）または配線ＩＣ１を形成する。このようにダマシン法により、配線層を形成する。

【0077】

これらと同様の方法を繰り返すことにより、ローカル配線層ＬＬを形成する。ローカル配線層ＬＬの各配線層の間に、拡散防止層ＢＬ１を形成してもよい。

【0078】

次いで、ローカル配線層ＬＬの層間絶縁膜ＩＬ１上に、たとえばＣＶＤにより、層間絶縁膜ＩＬ２を形成する。ダマシン法により、ビアまたは配線ＩＣ２を形成する。これにより、ローカル配線層ＬＬの上方に、グローバル配線層ＧＬを形成する。グローバル配線層ＧＬの各配線層の間に、拡散防止層ＢＬ２を形成してもよい。

【0079】

次いで、グローバル配線層ＧＬの最上層に、Ａｌを含む金属膜ＣＭＬを形成する。次いで、グローバル配線層ＧＬ上に、保護層ＣＰＬを形成する。次いで、保護層ＣＰＬのうち平面視で金属膜ＣＭＬと重なる位置に、開口部（符号不図示）を形成する。

【0080】

次いで、たとえばスパッタにより、開口部に、アンダーバンプメタル膜ＵＢＭを形成する。このとき、アンダーバンプメタル膜ＵＢＭの膜厚を、たとえば１．５μｍ以上３．０μｍ以下で形成する。

【0081】

次いで、たとえばめっき法により、アンダーバンプメタル膜ＵＢＭ上に、ＳｎおよびＡｇを含むバンプ電極ＢＥを形成する。なお、印刷法によりバンプ電極ＢＥを形成してもよい。次いで、リフローを行う。これにより、球状のバンプ電極ＢＥを形成する。次いで、半導体基板ＳＵＢをダイシングして、分割された半導体チップＳＣを形成する。

【0082】

次いで、図３のように、半導体チップＳＣを回路基板ＩＰ上に搭載する（実装工程）。実装工程において、半導体チップＳＣを回路基板ＩＰに対して加熱圧着する。これにより、半導体チップＳＣのバンプ電極ＢＥと、回路基板ＩＰの端子（不図示）とを接続する。

【0083】

次いで、半導体チップＳＣおよび回路基板ＩＰとの間に、アンダーフィル樹脂ＵＤＦを注入する。次いで、回路基板ＩＰおよび半導体チップＳＣ上に、凹部を有するリッドＬＩＤを接着させる。次いで、回路基板ＩＰの下面側に、はんだボールＳＬＢを形成する。

【0084】

以上により、第１の実施形態に係る半導体装置ＳＤを得ることができる。

【0085】

次に、比較例と対比しながら、第１の実施形態の効果について説明する。

【0086】

ここで、比較例として、層間絶縁膜ＩＬ１の比誘電率は第１の実施形態と等しいが、層間絶縁膜ＩＬ１におけるＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３１未満である場合を考える。比較例の場合では、上述のように、破壊耐圧が低い。このため、比較例では、たとえば実装工程において、バンプ電極ＢＥを加熱圧着する際などの荷重によって、バンプ電極ＢＥの下方に位置する層間絶縁膜ＩＬ１にクラックが生じる可能性がある。また、実装後において半導体基板ＳＵＢと回路基板ＩＰとの熱膨張差を原因として、バンプ電極に熱応力が印加されることによっても、当該クラックは発生する可能性がある。

【0087】

これに対して、第１の実施形態によれば、層間絶縁膜ＩＬ１のうち、ＦＴＩＲ法によって求められる、Ｓｉ−ＣＨ_３／Ｓｉ−Ｏの比率は０．１５以上０．２７以下である。また、Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率は０．０３１以上である。

【0088】

これにより、上述の図８のように、層間絶縁膜ＩＬ１におけるＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３１以上であることにより、破壊耐圧を向上させることができる。したがって、アンダーバンプメタル膜ＵＢＭの膜厚によらず、バンプ電極ＢＥに印加される応力を起因とする層間絶縁膜ＩＬ１のクラック等の不良発生率を減少させることができる。

【0089】

以上、第１の実施形態によれば、膜強度の高い層間絶縁膜ＩＬ１を有する半導体装置ＳＤを提供することができる。

【0090】

（第２の実施形態）
第２の実施形態は、層間絶縁膜ＩＬ１のＳｉ−ＣＨ_３／Ｓｉ−Ｏの比率とＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率とがさらに限定された範囲内である点を除いて、第１の実施形態と同様である。以下、詳細を説明する。

【0091】

発明者らは、Ｓｉ−ＣＨ_３／Ｓｉ−Ｏの比率とＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率とがさらに限定された範囲内であることにより、顕著に膜強度が高い層間絶縁膜ＩＬ１を得ることができることを見出した。具体的には、層間絶縁膜ＩＬ１のうち、ＦＴＩＲ法によって求められる、波数１０３０ｃｍ^−１近傍のＳｉ−Ｏのピーク高さに対する波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さの比率は０．１６以上０．２４以下である。また、波数１２７０ｃｍ^−１近傍のＳｉ−ＣＨ_３のピーク高さに対する波数１３６０ｃｍ^−１近傍のＳｉ−ＣＨ_２−Ｓｉのピーク高さの比率は０．０３３以上である。以下、詳細を説明する。

【0092】

なお、第２の実施形態では、層間絶縁膜ＩＬ１として用いられるＳｉＣＯＨ膜の比誘電率は、２．９以上３．１５以下である。

【0093】

図１０は、Ｓｉ−ＣＨ_３のＳｉ−Ｏの比率が０．１６以上０．２４以下であるときのＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率と、破壊耐圧との関係を示した図である。図１０のように、Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３３以上である場合、当該比率が０．０２９以下である場合よりも、顕著に破壊耐圧が高い。具体的には、Ｓｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３３以上である場合の破壊耐圧は、当該比率が０．０２９以下である場合のおよそ二倍以上である。

【0094】

図１１は、アンダーバンプメタル膜ＵＢＭの厚さと、層間絶縁膜ＩＬ１中に発生した不良発生率との関係を示した図である。図１１の横軸は、半導体装置ＳＤのアンダーバンプメタル膜ＵＢＭの膜厚（μｍ）である。図１１の縦軸は、所定の熱サイクル試験を行った後の層間絶縁膜ＩＬ１に生じた不良発生率を示している。当該「不良」とは、上述のように、バンプ電極に熱応力が印加されることによって、バンプ電極ＢＥの下方に位置する層間絶縁膜ＩＬ１に生じたクラックのことである。

【0095】

図１１において、黒ダイヤ印は、層間絶縁膜ＩＬ１のＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０２９以下である比較例の半導体装置ＳＤの結果を示している。白抜き四角印は、層間絶縁膜ＩＬ１のＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３３以上である第２の実施形態の半導体装置ＳＤの結果を示している。なお、アンダーバンプメタル膜ＵＢＭは、Ｎｉを含んでいる。

【0096】

図１１のように、層間絶縁膜ＩＬ１のＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０２９以下である比較例の半導体装置ＳＤでは、アンダーバンプメタル膜ＵＢＭの膜厚が上昇するにつれて、不良発生率が上昇する傾向にある。

【0097】

図４で示したように、エレクトロマイグレーション寿命が所定の製品における信頼性基準を満たすためには、アンダーバンプメタル膜ＵＢＭの膜厚が１．５μｍ以上である必要がある。しかし、図１１のように、比較例では、アンダーバンプメタル膜ＵＢＭの膜厚が１．５μｍ以上であるとき、層間絶縁膜ＩＬ１にクラックが生じてしまう可能性がある。

【0098】

これに対して、層間絶縁膜ＩＬ１のＳｉ−ＣＨ_２−Ｓｉ／Ｓｉ−ＣＨ_３の比率が０．０３３以上である第２の実施形態の半導体装置ＳＤでは、アンダーバンプメタル膜ＵＢＭの膜厚によらず、不良発生率は０である。すなわち、エレクトロマイグレーション寿命が所定の製品における信頼性基準を満たすアンダーバンプメタル膜ＵＢＭの膜厚において、バンプ電極ＢＥの下方に位置する層間絶縁膜において、クラック等の不良が発生することがない。したがって、第２の実施形態では、バンプ電極ＢＥを構成する材料のマイグレーションを抑制するとともに、層間絶縁膜ＩＬ１の不良を顕著に抑制することができる。

【0099】

第２の実施形態に係る半導体装置ＳＤの製造方法は、層間絶縁膜形成工程における成膜条件がさらに限定された範囲内である点を除いて、第１の実施形態と同様である。

【0100】

第２の実施形態の層間絶縁膜形成工程では、たとえば以下の条件で層間絶縁膜ＩＬ１を形成する。具体的には、たとえば、圧力は、２Ｔｏｒｒ以上４Ｔｏｒｒ以下である。ＲＦパワーは、５００Ｗ以上１５００Ｗ以下である。なお、パワーは装置に依存するため、上記範囲に限られたものではない。トータルガス流量に対するＳｉ原料の流量比は、０．５以上０．７である。また、基板温度は、３３０℃以上４００℃以下である。

【0101】

第２の実施形態によれば、第１の実施形態と同様の効果を得ることが出来る。さらに、第２の実施形態によれば、アンダーバンプメタル膜ＵＢＭの膜厚によらず、バンプ電極ＢＥの下方に位置する層間絶縁膜において、クラック等の不良が発生することを顕著に抑制することができる。

【0102】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0103】

ＳＤ 半導体装置
ＳＣ 半導体チップ
ＳＵＢ 半導体基板
ＬＬ ローカル配線層
ＧＬ グローバル配線層
ＩＬ１ 層間絶縁膜
ＩＣ１ 配線
ＢＬ１ 拡散防止層
ＩＬ２ 層間絶縁膜
ＩＣ２ 配線
ＢＬ２ 拡散防止層
ＣＰＬ 保護層
ＣＭＬ 金属膜
ＵＢＭ アンダーバンプメタル膜
ＢＥ バンプ電極
ＤＩＲ 素子分離領域
ＳＲ ソース領域
ＤＲ ドレイン領域
ＥＲ エクステンション領域
ＧＩ ゲート絶縁層
ＧＥ ゲート電極
ＳＷＩ 側壁絶縁膜
ＩＬＵ 下部絶縁膜
ＶＡＵ コンタクトプラグ
ＩＣＵ 配線
ＶＡ ビア
ＩＰ 回路基板
ＵＤＦ アンダーフィル樹脂
ＬＩＤ リッド
ＳＬＢ はんだボール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】