特許 5793246 高Ｋ誘電体と金属ゲートとを有する不揮発性メモリセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5793246

(24)【登録日】2015年8月14日

(45)【発行日】2015年10月14日

(54)【発明の名称】高Ｋ誘電体と金属ゲートとを有する不揮発性メモリセル

(51)【国際特許分類】

   H01L 21/336 20060101AFI20150928BHJP

   H01L 29/788 20060101ALI20150928BHJP

   H01L 29/792 20060101ALI20150928BHJP

   H01L 21/8247 20060101ALI20150928BHJP

   H01L 27/115 20060101ALI20150928BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/10 434

【請求項の数】18

【全頁数】13

(21)【出願番号】特願2014-523991(P2014-523991)

(86)(22)【出願日】2012年7月27日

(65)【公表番号】特表2014-522122(P2014-522122A)

(43)【公表日】2014年8月28日

(86)【国際出願番号】US2012048603

(87)【国際公開番号】WO2013022618

(87)【国際公開日】20130214

【審査請求日】2014年4月4日

(31)【優先権主張番号】61/515,589

(32)【優先日】2011年8月5日

(33)【優先権主張国】US

(31)【優先権主張番号】13/559,329

(32)【優先日】2012年7月26日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】100092093

【弁理士】

【氏名又は名称】辻居 幸一

(74)【代理人】

【識別番号】100082005

【弁理士】

【氏名又は名称】熊倉 禎男

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(72)【発明者】

【氏名】コトフ アレクサンダー

(72)【発明者】

【氏名】スー チェン−シェン

【審査官】 鈴木 和樹

(56)【参考文献】

【文献】 米国特許出願公開第２００４／００６５９１７（ＵＳ，Ａ１）

【文献】 特開２０１１−０９６９０４（ＪＰ，Ａ）

【文献】 特開２００１−１６８２１３（ＪＰ，Ａ）

【文献】 特開２０１１−００９３２１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０２０７６６２（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０１０８３２８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１１／００７０７２５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１の導電型の実質的に単結晶の半導体基板と、
前記基板の表面に沿った第２の導電型の第１の領域と、
前記基板の前記表面に沿って前記第１の領域から離間した前記第２の導電型の第２の領域と、
前記基板のその前記表面に沿った前記第１の領域と前記第２の領域の間にあり、第１の部分及び第２部分を有して該第１の部分が該第１の領域に隣接するチャネル領域と、
底部と側部を有し、該底部が前記チャネル領域の前記第１の部分から離間したワード線であって、該ワード線が、ポリシリコン部分と金属部分を含み、該ワード線の該底部に沿った該金属部分が、該チャネル領域の該第１の部分に最も近い前記ワード線と、
前記ワード線の前記底部と前記チャネル領域の前記第１の部分との間の高Ｋ誘電絶縁体と、
前記チャネル領域の前記第２部分から離間し、かつ前記ワード線から離間してそこに隣接する浮遊ゲートと、
前記浮遊ゲートから離間し、かつ前記ワード線から離間してそこに隣接する結合ゲートと、
前記第２の領域から離間し、前記結合ゲート及び前記浮遊ゲートに隣接してそれらから離間した消去ゲートと、
を含み、
前記ワード線の前記金属部分は、該ワード線の前記側部に沿って延び、かつ前記ポリシリコン部分と前記浮遊ゲート及び前記結合ゲートとの間にあり、
前記高Ｋ誘電絶縁体は、前記ワード線の側部に沿って延び、かつ前記金属部分と前記浮遊ゲート及び前記結合ゲートとの間にあることを特徴とする不揮発性メモリセル。

【請求項2】

前記高Ｋ誘電絶縁体は、二酸化ハフニウム、ケイ酸ハフニウム、二酸化ジルコニウム、及びケイ酸ジルコニウムから選択された材料を含むことを特徴とする請求項１に記載のメモリセル。

【請求項3】

前記金属部分は、窒化チタンを含むことを特徴とする請求項２に記載のメモリセル。

【請求項4】

前記金属部分は、キャッピング層を更に含むことを特徴とする請求項３に記載のメモリセル。

【請求項5】

前記キャッピング層は、酸化ランタンを含むことを特徴とする請求項４に記載のメモリセル。

【請求項6】

前記消去ゲートは、
底部及び側部を有し、かつ
ポリシリコン部分と、前記消去ゲートの前記側部に沿って該消去ゲートと前記浮遊ゲート及び前記結合ゲートとの間にあり、かつ前記第２の領域に最も近い該消去ゲートの前記底部に沿った金属部分と、
前記消去ゲートのその側部に沿った前記金属部分と前記浮遊ゲート及び前記結合ゲートとの間にあり、かつ該消去ゲートの前記底部に沿った該金属部分と前記第２の領域との間にある高Ｋ誘電絶縁体と、
を含む、
ことを特徴とする請求項１に記載のメモリセル。

【請求項7】

前記高Ｋ誘電絶縁体は、二酸化ハフニウム、ケイ酸ハフニウム、二酸化ジルコニウム、及びケイ酸ジルコニウムから選択された材料を含むことを特徴とする請求項６に記載のメモリセル。

【請求項8】

前記金属部分は、窒化チタンを含むことを特徴とする請求項７に記載のメモリセル。

【請求項9】

前記金属部分は、キャッピング層を更に含むことを特徴とする請求項８に記載のメモリセル。

【請求項10】

前記キャッピング層は、酸化ランタンを含むことを特徴とする請求項９に記載のメモリセル。

【請求項11】

第１の導電型の実質的に単結晶の半導体基板上に該基板の表面に沿って第２の導電型の第１の領域を有する不揮発性メモリセルを形成する方法であって、
第１の側壁及び第２の側壁である２つの側壁を有し、前記基板の前記表面から絶縁された浮遊ゲートと該浮遊ゲート上にあってそこから絶縁された結合ゲートとを含むスタックゲート構造を前記第１の領域に隣接して該基板の該表面上に形成する段階と、
前記第１の側壁と前記第２の側壁とに沿って形成されてそれに隣接し、かつ前記スタックゲート構造に隣接して前記基板の前記表面上にある高Ｋ誘電体材料の層を該スタックゲート構造の上にかつ該基板の上に堆積させる段階と、
前記第１の側壁と前記第２の側壁とに沿って前記高Ｋ誘電体層と直接に隣接し、かつ前記スタックゲート構造に隣接して前記基板の前記表面にわたって該高Ｋ誘電体層上に形成された金属層を該高Ｋ誘電体層と直接に隣接して堆積させる段階と、
前記スタックゲート構造の一方の側で前記基板の上にそこから絶縁させて前記金属層に直接に隣接して第１のポリシリコンゲートを形成する段階と、
前記スタックゲート構造の別の側で前記第１の領域の上にそこから絶縁させて前記金属層に直接に隣接して第２のポリシリコンゲートを形成する段階と、
前記第１のポリシリコンゲートと直接に隣接して前記基板に第２の領域を形成する段階と、
を含むことを特徴とする方法。

【請求項12】

前記第１のポリシリコンゲート及び前記第２のポリシリコンゲートは、同じ段階で形成されることを特徴とする請求項１１に記載の方法。

【請求項13】

前記高Ｋ誘電体材料は、二酸化ハフニウム、ケイ酸ハフニウム、二酸化ジルコニウム、及びケイ酸ジルコニウムから選択された材料を含むことを特徴とする請求項１２に記載の方法。

【請求項14】

前記金属層は、窒化チタンを含むことを特徴とする請求項１３に記載の方法。

【請求項15】

前記金属層は、キャッピング層を更に含むことを特徴とする請求項１４に記載の方法。

【請求項16】

前記キャッピング層は、酸化ランタンを含むことを特徴とする請求項１５に記載の方法。

【請求項17】

前記スタックゲート構造は、前記第１の側壁と前記第２の側壁の間に上部表面を更に有し、前記高Ｋ誘電体材料は、該上部表面上に堆積され、前記金属層は、該上部表面上の該高Ｋ誘電体材料上に堆積され、
前記第１のポリシリコンゲート及び第２のポリシリコンゲートは、前記スタックゲート構造の前記第１及び第２の側壁に隣接して該スタックゲート構造の前記上部表面の上にかつ前記基板上にポリシリコンの層を堆積させることにより、同じ段階で形成される、
ことを特徴とする請求項１２に記載の方法。

【請求項18】

前記スタックゲート構造の前記上部表面上の前記ポリシリコン、前記高Ｋ誘電体材料、及び前記金属層を除去して前記第１のポリシリコンゲート及び前記第２のポリシリコンゲートを形成するための除去段階を更に含むことを特徴とする請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ワード線の一部としての金属ゲートとワード線及びチャネル領域間の高Ｋ誘電体とを有する不揮発性メモリセルに関する。

【背景技術】

【0002】

電荷を蓄えるために浮遊ゲートを使用する不揮発性メモリは、当業技術で公知である。図１を参照して、従来技術の不揮発性メモリセル１０の断面図を示している。メモリセル１０は、Ｐ型のような第１の導電型の単結晶基板１２を含む。基板１２の表面又はその近くには、Ｎ型のような第２の導電型の第１の領域１４がある。第１の領域１４から離間して、同じく第２の導電型の第２の領域１６がある。第１の領域１４と第２の領域１６の間には、チャネル領域１８がある。ポリシリコンで作られたワード線２０が、チャネル領域１８の第１の部分の上に位置決めされる。ワード線２０は、（二）酸化シリコンの層２２によりチャネル領域１８から離間される。ワード線２０と直接に隣接し、かつそこから離間して、同じくポリシリコンで作られ、かつチャネル領域１８の別の部分の上に位置決めされた浮遊ゲート２４がある。浮遊ゲート２４は、典型的には同じく（二）酸化シリコンの別の絶縁層３０によりチャネル領域から分離される。同じくポリシリコンで作られた結合ゲート２６が、浮遊ゲート２４の上に位置決めされ、かつ別の複合絶縁層３２によりそこから絶縁される。複合絶縁層３２に関する典型的な材料は、シリコン−二酸化物−シリコン窒化物−二酸化シリコン、又はＯＮＯである。浮遊ゲート２４の別の側にかつそこから離間して、同じくポリシリコンで作られた消去ゲート２８がある。消去ゲート２８は、第２の領域１６の上に位置決めされ、かつそこから絶縁される。消去ゲート２８は、同じく結合ゲート２６から離間しているがそこと直接に隣接し、かつ結合ゲート２６の別の側と直接に隣接している。

【0003】

メモリセル１０は以下のように作動する。プログラミング作動中、電荷を浮遊ゲート２４に蓄える時に、第１の正電圧をワード線２０に印加し、ワード線２０下のチャネル領域１８の部分を導電性にする。第２の正電圧を結合ゲート２６に印加する。第３の正電圧を第２の領域１６に印加する。電流を第１の領域１４に加える。電子は、領域１６の正電圧に引きつけられる。電子は、浮遊ゲート２４に近づく時に、結合ゲート２６に印加した電圧に起因する電界の急激な増大を受け、浮遊ゲート２４の上へ電荷を注入させる。すなわち、ホットエレクトロン注入機構を通してプログラミングが行われる。消去作動中に電荷を浮遊ゲート２４から除去する時に、高い正電圧を消去ゲート２８に印加する。負電圧又は接地電圧を結合ゲート２６及び／又はワード線２０に印加することができる。浮遊ゲート２４上の電荷は、浮遊ゲート２４と消去ゲート２８の間にある絶縁層を通してトンネリングすることによって消去ゲート２８に引きつけられる。特に、浮遊ゲート２４は、消去ゲート２８に面する尖った先端を有するように形成することができ、それによって先端を通して浮遊ゲート２４と消去ゲート２８の間にある絶縁層を通した浮遊ゲート２４から消去ゲート２８の上への電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを促進する。読み取り作動中、第１の正電圧をワード線２０に印加し、ワード線２０下のチャネル領域１８の部分をオンにする。第２の正電圧を結合ゲート２６に印加する。第１の領域及び第２の領域に電位差が印加される。浮遊ゲート２４がプログラムされていた、すなわち、浮遊ゲート２４が電子を蓄えている場合には、結合ゲート２６に印加された第２の正電圧は、浮遊ゲート２４に蓄えられた負電子に打ち勝てず、浮遊ゲート２４下のチャネル領域１８の部分は非導電性のままである。従って、領域１４と領域１６の間には、全く電流が流れないか又は最小量の電流が流れることになる。しかし、浮遊ゲート２４がプログラムされておらず、すなわち、浮遊ゲート２４が中性のままであるか又は恐らくは正電荷を蓄えている場合でさえも（電子の欠乏）、結合ゲート２６に印加された第２の正電圧は、浮遊ゲート２４下のチャネル領域１８の部分を導電性にすることができる。すなわち、領域１４と領域１６の間には電流が流れると考えられる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

メモリセル１０は、現在までのところ９０ｎｍ程度の処理ノードに対して実行可能であると証明されている。しかし、スケーリングが増大し、すなわち、処理幾何学形状が縮小する時に、スケーリング不能であるワード線酸化物層２２の厚みのためにスケーリングが難題となってくる。これが酸化物層２２を通した漏れを引き起こし、これは、プログラミング障害条件をトリガする可能性がある。更に、酸化物層２２がスケーリング不能である場合には、１．２Ｖ及びそれ未満のＶｃｃで読み取りを行うことは、チャージポンプの使用を必要として難題となる可能性があり、これは、より遅い読み取り、読み取りの待ち時間、並びにチャージポンプのための価値ある面積の占有を引き起こす可能性がある。更に、これは、非選択のメモリセル１０の消去状態においてワード線下のチャネル領域１８を通過する高サブスレッショルドセル電流を引き起こす可能性があり、プログラム、読み取り、及びプログラム障害に関して高温作動が難題となってくる。すなわち、メモリセル１０の設計から極端に外れることなく、メモリセル１０をより小さい幾何学形状にスケーリングすることができるように、処理スケーリングの問題に対する解決法を見つけることが望ましい。

【課題を解決するための手段】

【0005】

従って、本発明の第１の実施形態において、不揮発性フラッシュメモリセルは、Ｐ型のような第１の導電型の単結晶基板を有する。基板の表面又はその近くには、Ｎ型のような第２の導電型の第１の領域がある。第１の領域から離間して、同じく第２の導電型の第２の領域がある。第１の領域と第２の領域の間には、チャネル領域がある。ポリシリコン及び金属ゲートで作られたワード線が、チャネル領域の第１の部分の上に位置決めされる。ワード線は、高Ｋ誘電体層によりチャネル領域１８から離間される。ワード線の金属部分は、高Ｋ誘電体層と直接に隣接している。ワード線と直接に隣接し、かつそこから離間して、同じくポリシリコンで作られてチャネル領域の別の部分の上に位置決めされた浮遊ゲートがある。浮遊ゲートは、典型的に同じく（二）酸化シリコンで作られた別の絶縁層によりチャネル領域から分離される。同じくポリシリコンで作られた結合ゲートが、浮遊ゲートの上に位置決めされ、かつそこから別の絶縁層により絶縁される。浮遊ゲートの別の側にかつそこから離間して、同じくポリシリコンで作られた消去ゲートがある。消去ゲートは、第２の領域の上に位置決めされ、かつそこから絶縁される。消去ゲートはまた、結合ゲートから離間しているがそこと直接に隣接し、かつ結合ゲートの別の側と直接に隣接している。

【0006】

本発明の第２の実施形態において、メモリセルは、第２の実施形態のメモリセルが、ワード線と隣接浮遊ゲート及び結合ゲートとの間でワード線の側壁に沿って高Ｋ誘電体材料を更に有し、ワード線の金属部分が、更にワード線の側壁に沿って高Ｋ誘電体に隣接していること以外は第１の実施形態に類似である。

【0007】

本発明の第３の実施形態において、メモリセルは、第３の実施形態のメモリセルが、消去ゲートと隣接浮遊ゲート及び結合ゲートとの間で消去ゲートの側壁に沿って高Ｋ誘電体材料を更に有し、消去ゲートの金属部分が、消去ゲートの側壁に沿って高Ｋ誘電体材料に隣接していること以外は第２の実施形態に類似である。消去ゲートは、消去ゲートと第２の領域の間に高Ｋ誘電体層を更に有し、消去ゲートの金属部分は、消去ゲートと第２の領域の間の高Ｋ誘電体層に隣接している。

【図面の簡単な説明】

【0008】

【図1】従来技術のフラッシュメモリセルの断面図である。

【図2】本発明のフラッシュメモリセルの第１の実施形態の断面図である。

【図3】本発明のフラッシュメモリセルの第２の実施形態の断面図である。

【図4】本発明のフラッシュメモリセルの第３の実施形態の断面図である。

【図5a】本発明のフラッシュメモリセルの第３の実施形態を作るために本発明の処理フローで使用される段階の断面図である。

【図5b】本発明のフラッシュメモリセルの第３の実施形態を作るために本発明の処理フローで使用される段階の断面図である。

【図5c】本発明のフラッシュメモリセルの第３の実施形態を作るために本発明の処理フローで使用される段階の断面図である。

【図5d】本発明のフラッシュメモリセルの第３の実施形態を作るために本発明の処理フローで使用される段階の断面図である。

【図5e】本発明のフラッシュメモリセルの第３の実施形態を作るために本発明の処理フローで使用される段階の断面図である。

【図5f】本発明のフラッシュメモリセルの第３の実施形態を作るために本発明の処理フローで使用される段階の断面図である。

【図5g】本発明のフラッシュメモリセルの第３の実施形態を作るために本発明の処理フローで使用される段階の断面図である。

【図6】本発明の処理フローで使用される段階のうちの１つの上面図である。

【発明を実施するための形態】

【0009】

図２を参照して、本発明のメモリセルの第１の実施形態５０を示している。メモリセル５０は、図１に示すメモリセル１０と類似している。従って、類似した部分を同じ数字で以下に示す。メモリセル５０は、Ｐ型のような第１の導電型の単結晶基板１２を含む。基板１２の表面又はその近くには、Ｎ型のような第２の導電型の第１の領域１４がある。第１の領域１４から離間して、同じく第２の導電型の第２の領域１６がある。第１の領域１４と第２の領域１６の間には、チャネル領域１８がある。ワード線２０が、チャネル領域の第１の部分の上に位置決めされる。ワード線は、高Ｋ誘電体層５２によりチャネル領域から離間される。高Ｋ誘電体層５２のための典型的な材料は、二酸化ハフニウムである。酸化ランタン（Ｌａ₂Ｏ₃）のようなキャッピング層５３を原子層堆積法（ＡＬＤ）によって高Ｋ誘電体層５２上に堆積させることができる。ワード線２０は、２つの部分を含み、すなわち、高Ｋ誘電体層５２と直接に隣接（又はキャッピング層５３に隣接）する窒化チタンのような金属材料で作られた第１の部分５４、及びポリシリコンで作られた第２の部分５６である。第１の部分５４及び第２の部分は、併せてワード線２０を形成する。キャッピング層５３の目的は、ワード線２０のＮＭＯＳターゲット仕事関数に近い平坦バンド電圧シフトを達成することにある。ワード線２０と直接に隣接し、かつそこから離間して、同じくポリシリコンで作られ、かつチャネル領域１８の別の部分の上に位置決めされた浮遊ゲート２４がある。浮遊ゲート２４は、典型的に同じく（二）酸化シリコンで作られた別の絶縁層３０によりチャネル領域１８から分離される。同じくポリシリコンで作られた結合ゲート２６が、浮遊ゲート２４の上に位置決めされ、かつ別の絶縁層３２によって浮遊ゲート２４から絶縁される。浮遊ゲート２４の別の側に、かつそこから離間して、同じくポリシリコンで作られた消去ゲート２８がある。消去ゲート２８は、第２の領域１６の上にあり、かつそこから絶縁されている。消去ゲート２８はまた、結合ゲート２６から離間しているがそこと直接に隣接し、かつ結合ゲート２６の別の側と直接に隣接している。

【0010】

図３を参照して、本発明のメモリセルの第２の実施形態１５０を示している。メモリセル１５０は、図２に示すメモリセル５０と類似している。従って、類似した部分は同じ数字で以下に示す。メモリセル１５０は、Ｐ型のような第１の導電型の単結晶基板１２を含む。基板１２の表面又はその近くには、Ｎ型のような第２の導電型の第１の領域１４がある。第１の領域１４から離間して、同じく第２の導電型の第２の領域１６がある。第１の領域１４と第２の領域１６の間には、チャネル領域１８がある。ワード線２０が、チャネル領域１８の第１の部分の上に位置決めされる。ワード線２０は、高Ｋ誘電体層５２によりチャネル領域から離間される。高Ｋ誘電体層５２のための典型的な材料は、二酸化ハフニウムである。酸化ランタン（Ｌａ₂Ｏ₃）のようなキャッピング層５３を原子層堆積法（ＡＬＤ）によって高Ｋ誘電体層５２上に堆積させることができる。ワード線２０は、２つの部分を含み、すなわち、高Ｋ誘電体層５２と直接に隣接（又はキャッピング層５３に隣接）する窒化チタンのような金属材料で作られた第１の部分５４、及びポリシリコンで作られた第２の部分５６である。第１の部分５４及び第２の部分５６は、併せてワード線２０を形成する。キャッピング層５３の目的は、ワード線２０のＮＭＯＳターゲット仕事関数に近い平坦バンド電圧シフトを達成することにある。ワード線２０と直接に隣接し、かつそこから離間して、同じくポリシリコンで作られ、かつチャネル領域１８の別の部分の上に位置決めされ浮遊ゲート２４がある。浮遊ゲート２４は、典型的に同じく（二）酸化シリコンで作られた別の絶縁層３０によりチャネル領域１８から分離される。同じくポリシリコンで作られた結合ゲート２６が、浮遊ゲート２４の上に位置決めされ、かつ別の絶縁層３２によって浮遊ゲート２４から絶縁される。ワード線２０も、高Ｋ誘電体材料の層５２（及び別のキャッピング層５３）により、浮遊ゲート２４及び結合ゲート２６から離間している。更に、金属層５４もワード線２０の側壁に沿って延び、ワード線２０の側部に沿って高Ｋ誘電体層５２と直接に隣接（又はキャッピング層５３に隣接）している。従って、高Ｋ誘電体層は、ワード線２０の底部に沿い、かつワード線２０に隣接している。キャッピング層５３も、高Ｋ誘電体層５２とワード線２０の間に存在する場合がある。最後に、金属ゲートは、ワード線２０の底部及び側壁に沿っている。浮遊ゲート２４の別の側に、かつそこから離間して、同じくポリシリコンで作られた消去ゲート２８がある。消去ゲート２８は、第２の領域１６の上に存在し、かつそこから絶縁されている。消去ゲート２８はまた、結合ゲート２６から離間しているがそこと直接に隣接し、かつ結合ゲート２６の別の側と直接に隣接している。

【0011】

図４を参照して、本発明のメモリセルの第３の実施形態２５０を示している。メモリセル２５０は、図３に示すメモリセル１５０と類似している。従って、類似した部分は同じ数字で以下に示す。メモリセル２５０は、Ｐ型のような第１の導電型の単結晶基板１２を含む。基板１２の表面又はその近くには、Ｎ型のような第２の導電型の第１の領域１４がある。第１の領域１４から離間して、同じく第２の導電型の第２の領域１６がある。第１の領域１４と第２の領域１６の間には、チャネル領域１８がある。ワード線２０が、チャネル領域１８の第１の部分の上に位置決めされる。ワード線２０は、高Ｋ誘電体層５２によりチャネル領域１８から離間される。高Ｋ誘電体層５２のための典型的な材料は、二酸化ハフニウムである。キャッピング層５３が、高Ｋ誘電体層５２上に存在する場合がある。ワード線２０は、２つの部分を含み、すなわち、高Ｋ誘電体層５２と直接に隣接（又はキャッピング層５３に隣接）する窒化チタンのような金属材料で作られた第１の部分５４、及びポリシリコンで作られた第２の部分５６である。第１の部分５４と第２の部分５６は、併せてワード線２０を形成する。ワード線２０と直接に隣接し、かつそこから離間して、同じくポリシリコンで作られ、かつチャネル領域１８の別の部分の上に位置決めされた浮遊ゲート２４がある。浮遊ゲート２４は、典型的に同じく（二）酸化シリコンで作られた別の絶縁層３０によりチャネル領域１８から分離される。同じくポリシリコンで作られた結合ゲート２６が、浮遊ゲート２４の上に位置決めされ、かつ別の絶縁層３２によって浮遊ゲート２４から絶縁される。ワード線２０も、高Ｋ誘電体材料の層５２（及び別のキャッピング層５３）により、浮遊ゲート２４及び結合ゲート２６から離間している。更に、キャッピング層５３も、ワード線２０と隣接高Ｋ層５２の間に存在する場合がある。金属層５４も、ワード線２０の側壁に沿って延び、かつワード線２０の側部に沿って高Ｋ誘電体層５２と直接に隣接（又はキャッピング層５３に隣接）している。従って、金属ゲート５４は、ワード線２０の底部と側壁に沿っている。浮遊ゲート２４の別の側に、かつそこから離間して、消去ゲート２８がある。消去ゲート２８は、第２の領域１６の上に位置決めされ、かつ同じ高Ｋ誘電体材料５２とすることができる高Ｋ誘電体材料の層６０によってそこから絶縁される。キャッピング層５３も、消去ゲート２８と高Ｋ材料の層６０の間に存在する場合がある。消去ゲート２８はまた、結合ゲート２６から離間しているがそこと直接に隣接し、かつ結合ゲート２６の別の側と直接に隣接している。消去ゲート２８と浮遊ゲート２４及び結合ゲート２６との間には、同じく高Ｋ誘電体材料５２と同じ材料のものとすることができる高Ｋ誘電体材料の別の層６０がある。別のキャッピング層５３も、消去ゲート２８と、隣接高Ｋ誘電体層６０の間に存在する場合があり、それは、浮遊ゲート２４及び結合ゲート２６に隣接している。消去ゲート２８は、２つの部分を含み、すなわち、消去ゲート２８の底部に沿って高Ｋ誘電体層６０と直接に隣接（又はキャッピング層５３に隣接）する金属ゲート６２と、消去ゲート６２と浮遊ゲート２４及び結合ゲート２６との間で高Ｋ誘電体層６０と直接に隣接（又はキャッピング層５３に隣接）して消去ゲート２８の側壁に沿ったものとである。

【0012】

本発明のメモリセル２５０を製造する方法をここで以下に説明する。処理は、図１に示すメモリセル１０を作るのに使用されるものと同じ処理段階である以下の段階で始まる。
１．ＤＩＦＦマスキング及びエッチング−これは、浅いトレンチ隔離形成及びパッド窒化物除去を含む。
２．浮遊ゲート酸化物、ポリシリコン堆積、及びポリシリコンインプラント
３．浮遊ゲートポリシリコン平坦化
４．ＭＣＥＬマスキング及びポリシリコンエッチバック
５．ＯＮＯ及び制御ゲートスタック形成
６．制御ゲートマスキング及びエッチング
７．制御ゲートＳ／Ｗスペーサ形成
８．浮遊ゲートのポリシリコンエッチング
９．ＭＣＥＬ−２マスキング及びワード線Ｖｔインプラント
１０．浮遊ゲート高温酸化物スペーサ形成
１１．高電圧酸化物堆積
１２．ＨＶＩＩマスキング、ＨＶＩＩインプラント、及び酸化物エッチ
１３．トンネル酸化物形成
１４．ＬＶＯＸマスキング及び酸化物エッチング

【0013】

得られる構造を図５Ａに示している。フォトレジスト８０が除去される。その後に、任意の酸化物層をこの構造に付加することができる。その後に、高Ｋ誘電体材料の層２２を次に付加する。処理は、以下に限定されるものではないが、二酸化ハフニウム、ケイ酸ハフニウム、二酸化ジルコニウム、及びケイ酸ジルコニウムを含む高Ｋ誘電体材料の「原子層堆積（ＡＬＤ）」により行うことができる。ランタン酸化物（Ｌａ₂Ｏ₃）のようなキャッピング層５３は、「原子層堆積（ＡＬＤ）」により高Ｋ誘電体層５２上に堆積させることができる。その後、金属層５４を堆積させる。この堆積は、金属ゲート材料の「物理気相堆積（ＰＶＤ）」により行うことができ、その後に「急速熱処理（ＲＴＰ）」による高温アニールが続く。得られる構造を図５Ｂに示している。

【0014】

その後に、図５Ｂの構造の上にポリシリコン層８２を堆積させる。次に、ポリシリコン層８２の上へリン又はヒ素のインプラントを行う。これは、ポリシリコン層の中へリン又はヒ素のようなＮ＋ドーパントを注入し、その後にＲＴＰによる高温アニールが続くことにより行うことができる。得られる構造を図５Ｃに示している。

【0015】

その後に、図５Ｃに示す構造は、ＣＭＰ（化学機械研磨）エッチ処理を受ける。得られる構造を図５Ｄに示している。

【0016】

図５Ｄに示す構造は、ポリシリコン層８２をエッチングすることができるように、フォトレジスト８４を有するマスクを適用することによりマスキング段階を受ける。得られる構造を図５Ｅに示している。

【0017】

フォトレジスト８４が除去される。二酸化珪素スペーサ８６が、二酸化珪素の層を付加し、その後にその異方性エッチを行うことによって形成される。得られる構造を図５Ｆに示している。

【0018】

ＮＮＩＩ（Ｎ＋）マスキング及びＮＮＩＩ（Ｎ＋）インプラントが行われる。結果として第１の領域１４が形成される。得られる構造を図５Ｇに示している。

【0019】

キャッピング層５３上及び高Ｋ誘電体層５２上（キャッピング層５３がない場合）に堆積した金属層５４は、図５Ｂに示すように浮遊ゲート２４の側壁及び結合ゲート２６に沿っても堆積される。ワード線２０が消去ゲート２８とも他のワード線とも短絡しないように、結合ゲートの端部を開口させて金属ゲート５４を削り取るためにトリムマスクが使用される。これは、金属層５４のトリミングが行われる位置を示すこの構造の上面図である図６に示している。

【0020】

図５Ｇに示す構造を形成した後、以下の処理段階が行われる。これらの処理段階は、図１に示すメモリセル１０の形成に使用するのと同じ処理段階である。
１．ＰＰＩＩ（Ｐ＋）マスキング及びＰＰＩＩ（Ｐ＋）インプラント
２．ＣＧＣＴのマスキング及びエッチング
３．サリサイド形成−ワード線ポリシリコン５６、消去ゲートポリシリコン２８、ビット線シリコン（図示せず）、高電圧／論理ゲートのポリシリコン（図示せず）、及び高電圧／論理拡散区域（図示せず）上に行われる。
４．ＩＬＤ堆積及びＣＭＰ
５．ＣＯＮＴマスキング
６．ＭＴＬ１マスキング
７．ＶＩＡ１マスキング
８．ＭＴＬ２マスキング
９．ＢＰＡＤマスキング
１０．ＡＰＡＤマスキング
１１．ＢＰＡＤマスキング

【符号の説明】

【0021】

１２ 基板
２０ ワード線
２８ 消去ゲート
５０ メモリセル
５２ 高Ｋ誘電体層

【図1】

【図5a】

【図5b】

【図5c】

【図5e】

【図5f】

【図5g】

【図2】

【図3】

【図4】

【図5d】

【図6】