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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5793775
(24)【登録日】2015年8月21日
(45)【発行日】2015年10月14日
(54)【発明の名称】半導体構造
(51)【国際特許分類】
H01L 29/786 20060101AFI20150928BHJP
H01L 21/336 20060101ALI20150928BHJP
H01L 21/762 20060101ALI20150928BHJP
H01L 21/76 20060101ALI20150928BHJP
H01L 21/8238 20060101ALI20150928BHJP
H01L 27/092 20060101ALI20150928BHJP
H01L 27/08 20060101ALI20150928BHJP
H01L 21/02 20060101ALI20150928BHJP
H01L 27/12 20060101ALI20150928BHJP
【ＦＩ】
H01L29/78 613A
H01L29/78 618A
H01L29/78 620
H01L29/78 621
H01L29/78 626C
H01L29/78 627D
H01L21/76 D
H01L21/76 E
H01L21/76 L
H01L27/08 321B
H01L27/08 331E
H01L27/12 B
H01L27/12 E
H01L27/12 F
【請求項の数】5
【全頁数】22
(21)【出願番号】特願2010-503466(P2010-503466)
(86)(22)【出願日】2008年4月9日
(65)【公表番号】特表2010-525562(P2010-525562A)
(43)【公表日】2010年7月22日
(86)【国際出願番号】EP2008054306
(87)【国際公開番号】WO2008128897
(87)【国際公開日】20081030
【審査請求日】2010年12月24日
【審判番号】不服2014-14357(P2014-14357/J1)
【審判請求日】2014年7月23日
(31)【優先権主張番号】11/737,989
(32)【優先日】2007年4月20日
(33)【優先権主張国】US
(31)【優先権主張番号】11/877,871
(32)【優先日】2007年10月24日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
(74)【代理人】
【識別番号】100108501
【弁理士】
【氏名又は名称】上野 剛史
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】キャノン、イーサン、ハリソン
(72)【発明者】
【氏名】古川 俊治
(72)【発明者】
【氏名】ガウディエロ、ジョン、ジェラルド
(72)【発明者】
【氏名】ハキー、マーク、チャールズ
(72)【発明者】
【氏名】ホルメス、スティーヴン、ジョン
(72)【発明者】
【氏名】ホラク、デヴィッド、ヴァツラフ
(72)【発明者】
【氏名】コブルガーサード、チャールズ、ウィリアム
(72)【発明者】
【氏名】マンデルマン、ジャック、アラン
(72)【発明者】
【氏名】トンティ、ウィリアム、ロバート
【合議体】
【審判長】
鈴木 匡明
【審判官】
小野田 誠
【審判官】
河口 雅英
(56)【参考文献】
【文献】
国際公開第２００５／１２４８７１（ＷＯ，Ａ２）
【文献】
特開２００３−１８８３８３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
H01L21/02
H01L21/336
H01L27/12
H01L29/786
(57)【特許請求の範囲】
【請求項1】
基板（１０、３０ａ）上に形成された半導体構造であって、
前記基板上に配置された半導体層であって、第１の結晶方位を有する複数の第１のデバイス領域（８２）と、前記第１の結晶方位とは異なる第２の結晶方位を有する複数の第２のデバイス領域（８６）と、を含む前記半導体層と、
前記半導体層と前記基板との間にある第１の絶縁層（７６）と、
少なくとも部分的に前記第１の絶縁層と前記基板との間にある第２の絶縁層（１４、２０）と、
前記第１および第２の絶縁層の間にある半導体材料の複数の第１の本体領域（８４）と、
前記半導体層を通って前記第１の絶縁層まで延在する複数の誘電体領域（６８、１０８）であって、各々が、前記第１のデバイス領域の１つと前記第２のデバイス領域の１つとの間に配置された、前記誘電体領域と、を含み、
前記誘電体領域の各々が、前記第１の絶縁層から前記第２の絶縁層まで更に延在し、前記誘電体領域の隣接する対が、前記第１の本体領域の１つを画定して、前記第１の本体領域の各々が前記第１のデバイス領域の各１つと位置合わせされ、
前記第１および第２のデバイス領域が、実質的に同一平面上にあり、実質的に等しい厚さであり、
前記半導体層が上面を含み、
前記半導体層における複数の分離領域（９０）であって、各々が前記上面から少なくとも前記第１の絶縁層（７６）まで延在する、前記分離領域と、
複数の第１のコンタクト（９４）であって、各々が前記分離領域の１つ及び前記第１の絶縁層（７６）を通って前記第１の本体領域の１つまで延在する、前記第１のコンタクトと、を含む前記半導体構造。
前記基板上に配置された半導体層であって、第１の結晶方位を有する複数の第１のデバイス領域（８２）と、前記第１の結晶方位とは異なる第２の結晶方位を有する複数の第２のデバイス領域（８６）と、を含む前記半導体層と、
前記半導体層と前記基板との間にある第１の絶縁層（７６）と、
少なくとも部分的に前記第１の絶縁層と前記基板との間にある第２の絶縁層（１４、２０）と、
前記第１および第２の絶縁層の間にある半導体材料の複数の第１の本体領域（８４）と、
前記半導体層を通って前記第１の絶縁層まで延在する複数の誘電体領域（６８、１０８）であって、各々が、前記第１のデバイス領域の１つと前記第２のデバイス領域の１つとの間に配置された、前記誘電体領域と、を含み、
前記誘電体領域の各々が、前記第１の絶縁層から前記第２の絶縁層まで更に延在し、前記誘電体領域の隣接する対が、前記第１の本体領域の１つを画定して、前記第１の本体領域の各々が前記第１のデバイス領域の各１つと位置合わせされ、
前記第１および第２のデバイス領域が、実質的に同一平面上にあり、実質的に等しい厚さであり、
前記半導体層が上面を含み、
前記半導体層における複数の分離領域（９０）であって、各々が前記上面から少なくとも前記第１の絶縁層（７６）まで延在する、前記分離領域と、
複数の第１のコンタクト（９４）であって、各々が前記分離領域の１つ及び前記第１の絶縁層（７６）を通って前記第１の本体領域の１つまで延在する、前記第１のコンタクトと、を含む前記半導体構造。
【請求項2】
前記第１のデバイス領域の前記第１の結晶方位が（１００）結晶方位であり、前記第２のデバイス領域の前記第２の結晶方位が（１１０）結晶方位であり、
前記第１および第２のデバイス領域に異なる伝導型のドーパントがドーピングされている、請求項１に記載の半導体構造。
前記第１および第２のデバイス領域に異なる伝導型のドーパントがドーピングされている、請求項１に記載の半導体構造。
【請求項3】
前記第１のデバイス領域にｐ−型ドーパントがドーピングされ、前記第２のデバイス領域にｎ−型ドーパントがドーピングされ、
前記第１のデバイス領域にソース領域（１００）およびドレイン領域（１０２）を有する少なくとも１つのｎ−チャネルＦＥＴ（９８）と、前記第２のデバイス領域にソース領域（１０８）およびドレイン領域（１１０）を有する少なくとも１つのｐ−チャネルＦＥＴ（９６）と、を更に含む、請求項２に記載の半導体構造。
前記第１のデバイス領域にソース領域（１００）およびドレイン領域（１０２）を有する少なくとも１つのｎ−チャネルＦＥＴ（９８）と、前記第２のデバイス領域にソース領域（１０８）およびドレイン領域（１１０）を有する少なくとも１つのｐ−チャネルＦＥＴ（９６）と、を更に含む、請求項２に記載の半導体構造。
【請求項4】
前記第２の絶縁層（１２８）が、前記第１の絶縁層と前記基板との間で連続し、
前記第１および第２の絶縁層の間にある半導体材料の複数の第２の本体領域（１４０）であって、前記第２の本体領域の各々が、前記誘電体領域によって隣接する第１の本体領域から分離され、前記誘電体領域の隣接する対が、前記第２の本体領域の１つを画定して、前記第２の本体領域の各々が前記第２のデバイス領域の各１つと位置合わせされる前記第２の本体領域を更に含む、請求項１に記載の半導体構造。
前記第１および第２の絶縁層の間にある半導体材料の複数の第２の本体領域（１４０）であって、前記第２の本体領域の各々が、前記誘電体領域によって隣接する第１の本体領域から分離され、前記誘電体領域の隣接する対が、前記第２の本体領域の１つを画定して、前記第２の本体領域の各々が前記第２のデバイス領域の各１つと位置合わせされる前記第２の本体領域を更に含む、請求項１に記載の半導体構造。
【請求項5】
複数の第２のコンタクト（１４４）であって、各々が前記分離領域の１つを通って前記第２の本体領域の１つまで延在する、前記第２のコンタクト、を更に含む、請求項４に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体基板および製造方法に関し、更に具体的には、異なる結晶方位のデバイス領域を有するハイブリッド基板および半導体構造ならびにかかるハイブリッド基板および半導体構造を形成するための方法に関する。
【背景技術】
【0002】
シリコン・オン・インシュレータ（ＳＯＩ）基板を用いて製造されたデバイスでは、バルク・シリコン基板に直接構築された同等のデバイスに比べて、寄生接合容量の低減等のいくつかの性能向上が得られる。一般に、ＳＯＩ基板は、デバイス用の電気的に絶縁された個別のデバイス領域に分割された薄いシリコン活性層を含み、更に、この活性層を基板の残り部分から電気的に絶縁する二酸化シリコン（ＳｉＯ2）等の薄い埋め込み絶縁体層を含む。従来の電界効果トランジスタ（ＦＥＴ：field effect transistor）の特徴は、ソースおよびドレイン領域がＳＯＩ基板の活性層内に形成され、チャネル領域が活性層内のソース領域とドレイン領域との間に配置され、ゲートがチャネル領域の上にあることである。ゲートに印加される電圧によって、ソース領域からチャネル領域を通ってドレイン領域へと流れる電流を調節する。
【0003】
相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal-oxide-semiconductor）回路には、電子キャリアがチャネル領域における伝導を担うｎ−チャネル電界効果トランジスタ（ｎＦＥＴ）と、ホール・キャリアがチャネル領域における伝導を担うｐ−チャネル電界効果トランジスタ（ｐＦＥＴ）と、が含まれる。ＣＭＯＳ回路は典型的に、通例は（１００）結晶方位である単一の結晶方位を有するシリコン・ウェハ上に製造される。（１１０）結晶方位に比べ、（１００）結晶方位によって特徴付けられるシリコンの方が、電子の移動度が高い。これに対して、（１００）結晶方位に比べ、（１１０）結晶方位によって特徴付けられるシリコンの方が、ホールの移動度が高い。
【0004】
この機能を認識してデバイスの性能を最適化するために、ハイブリッド配向技術（ＨＯＴ：hybrid orientation technology）が発展して、異なる結晶方位のデバイス領域によって特徴付けられるハイブリッドＳＯＩ基板が形成されるようになっている。かかるハイブリッドＣＭＯＳ基板を用いて、（１００）結晶方位のシリコン・デバイス領域にｎＦＥＴを形成し、（１１０）結晶方位のシリコン・デバイス領域にｐＦＥＴを形成することで、ＣＭＯＳ回路を製造することができる。この結果、ＣＭＯＳ回路における各デバイス・タイプのデバイス性能を個々に最適化することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第５，３７４，５６４号
【特許文献2】米国特許第５，８８２，９８７号
【発明の概要】
【発明が解決しようとする課題】
【0006】
かかるハイブリッドＳＯＩ基板が開発されているにもかかわらず、ハイブリッドＳＯＩ基板に配置されるｎＦＥＴおよびｐＦＥＴを含むＣＭＯＳ回路の性能を更に最適化するための改良が求められている。
【課題を解決するための手段】
【0007】
本発明の一実施形態は、基板上に形成された半導体層と、半導体層と基板との間の第１の絶縁層と、少なくとも部分的に第１の絶縁層と基板との間にある第２の絶縁層と、を含む半導体構造を対象とする。半導体層は、第１の結晶方位を有する複数の第１のデバイス領域と、第１の結晶方位とは異なる第２の結晶方位を有する複数の第２のデバイス領域と、を含む。半導体構造は、更に、第１および第２の絶縁層の間にある半導体材料の複数の第１の本体領域と、半導体層を通って第１の絶縁層まで延在する複数の誘電体領域と、を含む。誘電体領域の各々は、第１のデバイス領域の１つと第２のデバイス領域の１つとの間に配置されている。誘電体領域の各々は、第１の絶縁層から第２の絶縁層まで更に延在する。誘電体領域の隣接する対は、第１の本体領域の１つを画定して、第１の本体領域の各々が第１のデバイス領域の各１つと位置合わせされる。
【0008】
本発明の別の実施形態においては、半導体構造を形成する方法は、第１の結晶方位の第１の半導体層を、第１の結晶方位とは異なる第２の結晶方位の第２の半導体層に接合して、界面を画定するステップを含む。第１の半導体層の上面から第２の半導体層まで延在する側壁を有する複数の開口を画定する。開口の各々の側壁に誘電体領域を設ける。この方法は、更に、第２の半導体層の第２の結晶方位を有する半導体材料のアイランドをエピタキシャル成長させて、開口の各々を充填するステップを含む。接合した第１および第２の半導体層内に酸素含有イオンを注入して、界面と重複するか、または界面と第１の半導体層の上面との間にある酸素濃度プロファイルを形成する。この方法は、更に、酸素含有プロファイル、第１の半導体層、およびエピタキシャル成長させたアイランドを高温で加熱して、酸素濃度プロファイルからの酸素と第１の半導体層およびエピタキシャル成長させたアイランドの少なくとも１つからの材料とを含む第１の絶縁層を形成するステップを含む。
【0009】
本発明の別の実施形態においては、半導体構造を形成する方法は、第１の結晶方位の第１の半導体層上に配置された第１の誘電体層を、第１の結晶方位とは異なる第２の結晶方位の第２の半導体層上に配置された第２の誘電体層に接合するステップを含む。第１の半導体層の上面から第１および第２の誘電体層を通って第２の半導体層まで延在する側壁を有する複数の開口を画定する。開口の各々の側壁に誘電体領域を設ける。この方法は、更に、第２の半導体層の第２の結晶方位を有する半導体材料のアイランドをエピタキシャル成長させて、開口の各々を充填するステップを含む。ある深さに絶縁層を形成し、この絶縁層と上面との間で第１の半導体層を複数のデバイス領域に分割する。絶縁層と第１および第２の誘電体層との間に複数の本体領域を形成して、誘電体領域の隣接する対の間で本体領域の各々がデバイス領域の１つと位置合わせされるようにする。
【0010】
本発明の別の実施形態において、少なくとも２つの異なる結晶方位の並置させた複数のアイランドを含む半導体層を用いて半導体構造を形成する方法を提供する。アイランドは、実質的に同一平面上にあって実質的に等しい厚さである。隣接するアイランドは、複数の誘電体領域の１つによって分離されている。この方法は、半導体層上に支持された第１の誘電体層を、ハンドル基板上に支持された第２の誘電体層に接合するステップを含む。半導体層をハンドル基板に転写する。この方法は、更に、絶縁層を形成するステップを含み、この絶縁層と転写した半導体層の上面との間でアイランドの各々をデバイス領域に分割し、更に、絶縁層と第１および第２の誘電体層との間に本体領域を形成するステップを含み、誘電体領域の隣接する対の間で本体領域の各々がデバイス領域の１つと位置合わせされる。
【0011】
本発明の更に別の実施形態によれば、設計、製造、または試験のための機械読み取り可能媒体に具現化された設計構造が提供される。この設計構造は、基板上に支持された半導体層と、半導体層と基板との間にある第１の絶縁層と、少なくとも部分的に第１の絶縁層と基板との間にある第２の絶縁層と、第１および第２の絶縁層の間にある半導体材料の複数の第１の本体領域と、半導体層を通って第１の絶縁層まで延在する複数の誘電体領域と、を含む。半導体層は、第１の結晶方位を有する複数の第１のデバイス領域と、第１の結晶方位とは異なる第２の結晶方位を有する複数の第２のデバイス領域と、を含む。誘電体領域の各々は、第１のデバイス領域の１つと第２のデバイス領域の１つとの間に配置されている。誘電体領域の各々は、第１の絶縁層から第２の絶縁層まで更に延在する。誘電体領域の隣接する対が、第１の本体領域の１つを画定して、第１の本体領域の各々が第１のデバイス領域の各１つと位置合わせされるようになっている。
【0012】
この設計構造は、設計を記述するネットリストを含むことができる。設計構造は、集積回路のレイアウト・データを交換するために用いられるデータ・フォーマットとして記憶媒体上に存在することができる。設計構造は、試験データ・ファイル、構造体データ、検証データ、または設計仕様の少なくとも１つを含むことができる。
【0013】
これより、本発明の実施形態について、添付図面を参照して、一例としてのみ説明する。
【図面の簡単な説明】
【0014】
【図1】本発明の一実施形態に従った処理方法の連続的な製造段階における基板の一部の断面図である。
【図2】本発明の一実施形態に従った処理方法の連続的な製造段階における基板の一部の断面図である。
【図3】本発明の一実施形態に従った処理方法の連続的な製造段階における基板の一部の断面図である。
【図4】本発明の一実施形態に従った処理方法の連続的な製造段階における基板の一部の断面図である。
【図5】本発明の一実施形態に従った処理方法の連続的な製造段階における基板の一部の断面図である。
【図6】本発明の一実施形態に従った処理方法の連続的な製造段階における基板の一部の断面図である。
【図7】本発明の一実施形態に従った処理方法の連続的な製造段階における基板の一部の断面図である。
【図25】半導体設計、製造、または試験、あるいはそれら全てにおいて用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【0015】
図１を参照すると、第１の基板１０は、比較的薄い誘電体層１４に覆われた上面１２を含む。第２の基板１６は、比較的薄い誘電体層２０に覆われた上面１８を含む。誘電体層１４、２０が接触関係を有する場合に、良好な表面対表面の接触を促進するように、上面１２、１８は機械的に滑らかであることが好ましい。第１の基板１０および第２の基板１６は各々、単結晶シリコン等、単結晶（single crystal）または単結晶（monocrystalline）半導体材料から形成される。
【0016】
第１の基板１０および第２の基板１６の結晶方位は異なっており、第１の基板１０は第１の結晶方位を有し、その結晶面はミラー指数（ｊ、ｋ、ｌ）によって識別され、第２の基板１６は第２の結晶方位を有し、その結晶面は第１の結晶方位（ｊ、ｋ、ｌ）とは異なるミラー指数（ｊ’、ｋ’、ｌ’）によって識別される。単結晶シリコンでは、第１の基板１０および第２の基板１６の各結晶方位（ｊ、ｋ、ｌ）および（ｊ’、ｋ’、ｌ’）は、（１００）、（１１０）、および（１１１）から選択することができる。例えば、第１の結晶方位（ｊ、ｋ、ｌ）は（１００）結晶方位とすることができ、第２の結晶方位（ｊ’、ｋ’、ｌ’）は（１１０）結晶方位とすることができる。第１の結晶方位（ｊ、ｋ、ｌ）は、上面１２から第１の基板１０内へ所与の深さまで延在することは、当業者には理解されよう。また、第２の結晶方位（ｊ’、ｋ’、ｌ’）は、上面１８から第２の基板１６内へ所与の深さまで延在することも、当業者には理解されよう。この結果、第１の基板１０および第２の基板１６は、モノリシックの結晶半導体材料全体を通して広範囲で、原子の周期的な空間的配置を示す。
【0017】
誘電体層１４、２０を構成する誘電体材料は、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸窒化シリコン（ＳｉＯxＮy）、またはこれらの材料の複合物等、誘電率が約４から約９の間であることによって特徴付けることができる。誘電体層１４、２０は、各基板１０、１６に対して熱によるウェット酸化またはドライ酸化を行うことで形成されたＳｉＯ2を含むことができる。あるいは、誘電体層１４、２０を形成するために、化学気相堆積（ＣＶＤ：chemical vapor deposition）または水性化学酸化（aqueous chemical oxidation）等の他のいずれかの適切な技法を用いても良い。誘電体層１４、２０は各々、物理厚さが約０．５ｎｍから約２ｎｍであり、平坦で滑らかな表面仕上げを有することができる。任意に、誘電体層１４、２０は、例えば従来の化学機械研磨（ＣＭＰ）プロセスによって、ほぼ平らで滑らかになるように平坦化することができる。
【0018】
従来のイオン注入プロセスを用いて、第２の基板１６に、比較的低いエネルギの水素イオンまたは他の希ガス・イオンをイオン注入して、浅く狭い損傷領域またはバンド２２を生成する。適切な熱処理の後、損傷バンド２２は、概ね損傷バンド２２と誘電体層２０との間の半導体層２４のこの後の分離を促進するへき開面（cleaving plane）を画定する。注入する水素または希ガス・イオンの運動エネルギの選択は、損傷バンド２２におけるイオン投影飛程（projected range）によって、へき開された半導体層２４が上面１８に対して約５ｎｍから約２００ｎｍの範囲の厚さを有するように行う。停止した水素または他の希ガスは、大部分は損傷バンド２２全体に存在することになり、そのプロファイルは、濃度が上面１８からの深さの関数として変動し、最高濃度は上面１８の真下で、イオンの平均貫通深さにほぼ集中する。損傷バンド２２の形成およびこの後の損傷バンド２２に沿ったへき開の例示的なプロセスは、接合ＳＯＩ基板を製造するために用いられる従来の技法として当業者によって認められＳｍａｒｔ Ｃｕｔ（Ｒ）プロセス、ならびに、米国特許第５，３７４，５６４号および５，８８２，９８７号に記載されたプロセスを含む。
【0019】
図２において、同様の参照番号は、図１およびその後の製造段階における同様の構造体を示す。図２を参照すると、単一方向の矢印２６（図１）によって図に示すように、基板１０、１６を移動させて、第１の基板１０の上面１２上に配置された誘電体層１４が、第２の基板１６の上面１８上に支持された誘電体層２０に接触し、図２に示す接触関係となっている。次いで、従来の接合プロセスによって、相互接合エネルギを高めることができる条件のもとに誘電体層１４、２０を置くことで、基板１０、１６を接合する。
【0020】
典型的な従来の接合プロセスでは、充分な温度において充分な時間期間だけ低温熱処理またはアニーリングを行って、誘電体層１４、２０間の接合を生じさせる。例えば、接合プロセスは、約５００℃から約８００℃までの範囲の温度において、接触している誘電体層１４、２０をアニーリングすることによって実行することができる。任意に、熱アニーリングの間、第１の基板１０および第２の基板１６を外力によってクランプして、典型的には約２ｋｇ／ｃｍ2から約２．５ｋｇ／ｃｍ2の間の機械的圧力を加えても良い。また、熱アニーリングは、外力が存在するかまたは存在しない状況において実行可能であるが、典型的に、窒素（Ｎ2）等の非反応性ガスまたは不活性ガスから成る制御された雰囲気において行われる。
【0021】
図３において、同様の参照番号は、図２およびその後の製造段階における同様の構造体を示す。図３を参照すると、接合された基板１０、１６を、先行する熱処理（図２）の温度よりも高い温度で熱処理する。この熱処理またはアニーリングは、約７００℃から約１１００℃の範囲内の温度で、損傷バンド２２内の水素または他の希ガスを合体させて損傷バンド２２内に局所化されたマイクロボイド（microvoid）とするのに適切な時間期間だけ、不活性雰囲気において行えば良い。アニーリング温度から冷却する際、損傷バンド２２内に形成されたマイクロボイドに伴う応力によって、自然発生的に、概ね損傷バンド２２が画定するへき開面に沿った分離を生じさせることができる。損傷バンド２２に沿ったへき開は、例えば水噴射の使用によって機械的に補助して、損傷バンド２２全体に伝搬する亀裂を発生させることができる。
【0022】
分離が生じた後、ハンドル・ウェハ（handle wafer）として機能する第１の結晶方位（ｊ、ｋ、ｌ）の基板１０の上に、第２の結晶方位（ｊ’、ｋ’、ｌ’）の半導体層２４が配置される。半導体層２４は、へき開面に沿った分離の後、上面２８を有する。上面２８は、例えば従来のＣＭＰプロセスによって、ほぼ平らで滑らかになるように平坦化および研磨して、ハイブリッド基板３０が提供される。
【0023】
不活性雰囲気において、先行する熱処理の温度よりも高い温度でハイブリッド基板３０をアニーリングして、接触している誘電体１４、２０を溶解させる。例えば、ハイブリッド基板３０は、約１３００℃から約１３５０℃の範囲内の温度でアニーリングすれば良い。誘電体層１４、２０の構成材料は、拡散機構によって、ハイブリッド基板３０のバルク内に原子的に分散させる。接触している誘電体層１４、２０のかつての位置、従って上面１２、１８のかつての位置の近傍に画定された界面３５に沿って、半導体層２４は、基板１０の半導体材料と同一範囲に延在する。
【0024】
半導体層２４の上面２８の上に第１のパッド層３２を形成する。第１のパッド層３２の上に第２のパッド層３４を形成する。薄い方の第１のパッド層３２は、基板層２４から第２のパッド層３４を分離する。パッド層３２、３４の構成材料（複数の構成材料）は、半導体層２４を構成する半導体材料に対して選択的にエッチングが行われるように、かつ、製造プロセスの以降の段階において容易に除去されるように、選択される。第１のパッド層３２はＳｉＯ2とすることができ、これは、加熱環境において乾燥酸素雰囲気または蒸気のいずれかに基板３０をさらすことによって成長させるか、または熱ＣＶＤプロセスによって堆積すれば良い。第２のパッド層３４は、低圧化学気相堆積（ＬＰＣＶＤ）またはプラズマＣＶＤ（plasma-assisted CVD）プロセスのような熱ＣＶＤプロセスによって形成したＳｉ3Ｎ4の共形（コンフォーマル）層とすることができる。第１のパッド層３２は、バッファ層として機能して、第２のパッド層３４を構成する材料におけるいずれかの応力が、半導体層２４の半導体材料に転位（dislocation）を起こすのを防ぐことができる。
【0025】
図４において、同様の参照番号は、図３およびその後の製造段階における同様の構造体を示す。図４を参照すると、従来のリソグラフィおよびサブトラクティブ・エッチング（subtractive etching）・プロセスによって、パッド層３２、３４に設けたパターンを用いることで、半導体層２４の厚みを貫通するウィンドウとして、開口３６が画定されている。開口３６は、浅いトレンチの形状を有することができる。パッド層３２、３４にパターンを生成するためには、パッド層３４上にレジスト（図示せず）を塗布し、このレジストを照射パターンに露光させてレジストに潜像を生成し、露光したレジストの潜像パターンを現像すれば良い。次いで、反応性イオン・エッチング（ＲＩＥ：reactive-ion etching）またはプラズマ・エッチング等の異方性ドライ・エッチング・プロセスを用いて、パターニングしたレジストからパッド層３２、３４にパターンを転写することができる。エッチング・プロセスは、単一のエッチング・ステップまたは異なるエッチング化学作用を用いる多数のエッチング・ステップにおいて実行することができ、パターニングしたレジスト内のパターンを通して目に見えるパッド層３２、３４の部分を除去し、半導体層２４の上面２８上で垂直方向に停止する。エッチングを行った後、例えばプラズマ・アッシングまたは化学的剥離剤によって、パッド層３２、３４から残りのレジストを剥離する。
【0026】
次いで、異方性ドライ・エッチング・プロセスを用いて、パターニングしたパッド層３２、３４からその下の半導体層２４にパターンを転写する。異方性ドライ・エッチング・プロセスは、例えば、ＲＩＥ、イオン・ビーム・エッチング、またはプラズマ・エッチングによって行い、エッチング化学作用を用いて（例えば標準的なシリコンＲＩＥプロセス）、パッド層３２、３４を構成する材料に対して選択的に（すなわちこれよりも著しく高いエッチング・レートで）、半導体層２４の構成半導体材料を除去することができる。
【0027】
半導体層２４の半導体材料内に画定された開口３６の各々は、対向する側壁３８、４０を含む。これらの側壁は、層２４内で、半導体層２４と第１の基板１０との間の界面３５にあるかまたは界面３５の下にある底面または底部４２まで延在する。側壁３８、４０は、実質的に相互に平行であり、半導体層２４の上面２８および界面３５に対して実質的に垂直に配向されている。従来のリソグラフィおよびサブトラクティブ・エッチング・プロセスの終了時に、半導体層２４は、へき開された基板１６（図１、図２）の半導体材料の結晶方位を有する半導体材料の複数のアイランド４５を含む。隣接するアイランド４５は、開口３６の１つによって分離されている。
【0028】
図５において、同様の参照番号は、図４およびその後の製造段階における同様の構造体を示す。図５を参照すると、各開口３６の側壁３８、４０上に、誘電体スペーサ４４、４６が形成されている。誘電体スペーサ４４、４６は、ＣＶＤによって堆積したＳｉ3Ｎ4の約５ｎｍから約５０ｎｍの共形層等、誘電体材料の共形層（図示せず）から形成される。これは、共形層を水平表面から優先的に除去する方向性異方性エッチング・プロセスによって成形される。
【0029】
図６において、同様の参照番号は、図５およびその後の製造段階における同様の構造体を示す。図６を参照すると、開口３６に、半導体材料のエピタキシャル・アイランド４８を充填して、ほぼ半導体層２４の上面２８と同じ高さの上面５０が確立されている。基板１０の単結晶半導体材料は、単結晶材料の種結晶（seed crystal）として機能し、これが開口３６内の成長シリコンのための結晶パターンを設定し、開口３６内でこの結晶パターンが再生される。換言すると、アイランド４８の単結晶半導体材料は、基板１０の単結晶半導体材料の結晶方位（ｊ、ｋ、ｌ）と同じ結晶方位を有することになる。パッド層３２、３４および各開口３６の側壁３８、４０上の誘電体スペーサ４４、４６が、エピタキシャル・アイランド４８を分離して、得られるアイランド４８の結晶方位が堆積中に半導体層２４の結晶方位によって影響されないようにする。
【0030】
エピタキシャル・アイランド４８は、選択的エピタキシャル成長（ＳＥＧ：selective epitaxial growth）プロセスによって形成されたシリコンから成るものとすることができ、このプロセスは、大気圧未満のプロセス圧において、約５００℃から約１０５０℃の間の基板温度を用いて行われる。ＳＥＧプロセスのためのシリコン・ソースは、限定ではないが、シリコンテトラクロライド（ＳｉＣｌ4）、トリクロロシラン（ＳｉＨＣｌ3）、およびジクロロシラン（ＳｉＨ2Ｃｌ2）を含むことができる。典型的なＳＥＧプロセス条件は、約４０トールの大気圧未満のソース圧および約９００℃の基板温度を含む。エピタキシャル・アイランド４８は、エピタキシャル半導体材料の堆積中にシリコン・ソースにドーパントを追加することによってインシチュー（in situ）でドーピングすることができ、または、ゲルマニウム（Ｇｅ）等の別の元素をある量だけ含むことができる。
【0031】
図７において、同様の参照番号は、図６およびその後の製造段階における同様の構造体を示す。図７を参照すると、ＣＭＰプロセス等の従来の平坦化プロセスによって、エピタキシャル・アイランド４８の上面５０およびアイランド４５の上面２８が平坦化されて、実質的に同一平面上にある。誘電体スペーサの各組４４、４６は、半導体層２４に関連する半導体材料の隣接するアイランド４５からエピタキシャル・アイランド４８の１つを横方向に分離するように機能する。また、平坦化プロセスによってアイランド４５の上面２８からパッド層３２、３４を除去するが、別個のウェット化学エッチング・プロセスを用いて、アイランド４５、４８を構成する半導体材料に対して選択的にパッド層３２、３４の材料を除去することも可能である。例えば、ウェット化学エッチング・プロセスは、パッド層３２、３４を、窒素を除去するためのリン酸の加熱エッチング液および酸素を除去するためのフッ化水素酸のエッチング液に順次さらすことを伴う場合がある。
【0032】
アイランド４５は、第２の基板１６の結晶方位（ｊ’、ｋ’、ｌ’）によって決定する結晶方位を有する。エピタキシャル・アイランド４８は、第１の基板１０の結晶方位（ｊ、ｋ、ｌ）によって決定する結晶方位を有する。アイランド４５の各々は、単結晶シリコンに共通する（１００）、（１１０）、および（１１１）結晶方位から選択された結晶方位を有することができる。エピタキシャル・アイランド４８の各々は、アイランド４５の結晶方位とは異なり、単結晶シリコンに共通する（１００）、（１１０）、および（１１１）結晶方位から選択された結晶方位を有することができる。
【0033】
界面３５の深さと重複する所与の厚さｔを有する埋め込み絶縁層５２を形成して、半導体層２４に関連した半導体材料のエピタキシャル・アイランド４８およびアイランド４５が基板１０から電気的に絶縁されるようにする。この時点で、基板１０は、ハイブリッド基板３０のためのハンドル・ウェハとして機能する。埋め込み絶縁層５２は、単一方向の矢印５６によって図に示すように、ハイブリッド基板３０内に酸素または酸素含有イオンを注入する酸素注入による分離（ＳＩＭＯＸ：separation by implanted oxygen）と称される技法によって形成することができる。次いで、埋め込み絶縁層５２を形成することができる条件のもとで、ハイブリッド基板３０をアニーリングする。注入イオン５６の運動エネルギは、深さまたは濃度プロファイルにおける投影飛程が界面３５の近傍となるように選択される。ハイブリッド基板３０は、注入の間、周囲温度または高温に保持することができる。注入イオン５６のドーズ量は、埋め込み絶縁層５２が化学量論的（stoichiometric）ＳｉＯ2を含むように選択すれば良い。従来の高ドーズ量ＳＩＭＯＸプロセスにおいては、従来のイオン注入機を用いて、約５０ＫｅＶから約２５０ＫｅＶの運動エネルギで、約４ｘ１０17ｃｍ-2から約２ｘ１０18ｃｍ-2のドーズ量で酸素イオン（Ｏ+）を注入して、注入直後の（as-implanted）化学量論的層が形成される。この後、高温のアニーリングによって、アイランド４５、４８の構成半導体材料における注入損傷を修復し、注入した酸素を、埋め込み絶縁層５２を画定する埋め込み酸素層に変換する。高温アニーリングは、約１１００℃から約１３５０℃の範囲内の温度で、少なくとも１つの酸素含有種を含み任意に１つ以上の不活性ガスによって希釈した酸化雰囲気において、実行することができる。
【0034】
従って、結果として得られるハイブリッド基板３０は、ＳＯＩ（semiconductor-on-insulator）基板の構成を有する。半導体材料のアイランド４８および半導体層２４に関連した半導体材料のアイランド４５は、実質的に同じ厚さであるが異なる結晶方位を有し、埋め込み絶縁層５２によって基板１０から分離されたデバイス領域または活性領域を画定する。誘電体スペーサの各組４４、４６は、上面２８から埋め込み絶縁層５２まで延在し、隣接するアイランド４５、４８を横方向に分離する。
【0035】
特定の実施形態においては、ハイブリッド基板３０は、エピタキシャル・アイランド４８の半導体材料を用いたｎ−チャネル・トランジスタまたはｎＦＥＴ９６（図１５）および半導体層２４に関連した半導体材料のアイランド４５の半導体材料を用いたｐ−チャネル・トランジスタまたはｐＦＥＴ９８（図１５）の形成を伴うＣＭＯＳデバイス製造に適合する。この結果、ｎ−チャネル・トランジスタ９６およびｐ−チャネル・トランジスタ９８は双方とも同じ基板３０上に配置され、キャリア移動度は、アイランド４５、４８における構成半導体材料の異なる結晶方位によってそれぞれ最適化されている。トランジスタ９６、９８は、ソース／ドレイン領域、ハロー注入（halo implant）、ゲート、ゲート上スペーサ、ゲート・コンタクト、ソース／ドレイン・コンタクト等のような、当業者に理解される標準的なＣＭＯＳプロセス・ステップによって形成された様々な従来の構造体を含む。また、本発明においては、ｎ−チャネル・トランジスタ９６およびｐ−チャネル・トランジスタ９８の双方が異なるアイランド４５、４８の各々に形成され、適切な伝導型を有するウェルを導入する場合があることも想定されている。
【0036】
本発明の代替的な実施形態においては、ハイブリッド基板を製造する際に、異なる結晶方位の１つの半導体材料のデバイス領域またはアイランドの各々の下に、半導体材料のフローティング・ボディ（floating body）が存在するようにすることができる。フローティング・ボディを用いて、これらの半導体材料アイランドを用いて製造した電界効果トランジスタの閾値電圧を別個に変更することができる。また、フローティング・ボディを用いて、製造した電界効果トランジスタにキャパシタンスを付加して、これらのデバイスを、アルファ放射粒子エラーおよび他の放射により誘発される作用に対して本質的に低感度とすることができる。放射抵抗は、放射によってあるタイプのシステムが動作不能となる場合がある宇宙船、衛星、および軍用電子機器において、利用することができる。
【0037】
図８において、同様の参照番号は、図２および本発明の代替的な実施形態に従ったその後の製造段階における同様の構造体を示す。図８を参照すると、基板１０、２０は、接合され、へき開されて、第１の結晶方位（ｊ、ｋ、ｌ）の基板１０上に配置された第２の結晶方位（ｊ’、ｋ’、ｌ’）の半導体２４を含むハイブリッド基板３０ａが提供される。しかしながら、ハイブリッド基板３０の構成とは異なり、接触している誘電体層１４、２０は、ハイブリッド基板３０ａの埋め込み絶縁層として、ハイブリッド基板３０ａの構成内に保持される。
【0038】
図９において、同様の参照番号は、図８およびその後の製造段階における同様の構造体を示す。図９を参照すると、先に開口３６（図４）に関して述べたように、従来のリソグラフィおよびサブトラクティブ・エッチング・プロセスによって、半導体層２４の半導体材料に開口６０が画定されている。半導体層２４の半導体材料に画定された開口６０の各々は、対向する側壁６２、６４を含む。これらの側壁は、層２４内で、半導体層２４と第１の基板１０との間の界面３５にあるかまたは界面３５の下にある底面または底部６６まで延在する。側壁６２、６４は、実質的に相互に平行であり、半導体層２４の上面２８および界面３５に対して実質的に垂直に配向されている。従来のリソグラフィおよびサブトラクティブ・エッチング・プロセスの終了時に、半導体層２４は、基板１６（図１、図２）の半導体材料の結晶方位を有する半導体材料の複数のアイランド６５を含む。各開口６０の底面６６は、接触している誘電体層１４、２０よりも深い位置にある。
【0039】
図１０において、同様の参照番号は、図９およびその後の製造段階における同様の構造体を示す。図１０を参照すると、先に誘電体スペーサ４４、４６（図５）に関して述べたように、各開口６０の側壁６２、６４上に、誘電体スペーサ６８、７０が形成されている。
【0040】
図１１において、同様の参照番号は、図１０およびその後の製造段階における同様の構造体を示す。図１１を参照すると、開口６０に、エピタキシャル・アイランド４８（図６）と同様の半導体材料のエピタキシャル・アイランド７２を充填して、ほぼ半導体層２４の上面２８と同じ高さの上面７４が確立されている。基板１０の単結晶半導体材料は、単結晶材料の種結晶として機能し、これがエピタキシャル・アイランド７２の堆積シリコンのための結晶パターンを設定する。パッド層３２、３４および各開口６０の側壁６２、６４上の誘電体スペーサ６８、７０が、エピタキシャル・アイランド７２を分離して、得られるアイランド７２の結晶方位が堆積および成長の間に半導体層２４の結晶方位によって影響されないようにする。先に図６に関して述べたように、エピタキシャル・アイランド７２はＳＥＧプロセスによって堆積することができる。
【0041】
図１２において、同様の参照番号は、図１１およびその後の製造段階における同様の構造体を示す。図１２を参照すると、先に図７に関して述べたように、ＣＭＰプロセス等の従来の平坦化プロセスによって、エピタキシャル・アイランド７２の各々の上面７４および半導体層２４に関連した半導体材料のアイランド６５の上面２８が平坦化されて、実質的に同一平面上にある。誘電体スペーサの各組６８、７０は、半導体層２４に関連する半導体材料の隣接するアイランド６５から、エピタキシャル・アイランド７２の１つを横方向に分離するように機能する。また、平坦化および任意のエッチング・プロセスによって、アイランド６５の上面２８からパッド層３２、３４を除去する。
【0042】
アイランド６５は、第２の基板１６の結晶方位（ｊ’、ｋ’、ｌ’）によって決定する結晶方位を有する。アイランド６５の各々は、単結晶シリコンに共通する（１００）、（１１０）、および（１１１）結晶方位から選択された結晶方位（ｊ’、ｋ’、ｌ’）を有することができる。エピタキシャル・アイランド７２は、第１の基板１０の結晶方位（ｊ、ｋ、ｌ）によって決定する結晶方位を有する。エピタキシャル・アイランド７２の各々は、アイランド６５の結晶方位（ｊ’、ｋ’、ｌ’）とは異なり、単結晶シリコンに共通する（１００）、（１１０）、および（１１１）結晶方位から選択された結晶方位（ｊ、ｋ、ｌ）を有することができる。
【0043】
例えば図７に関して記載したＳＩＭＯＸプロセスによって、実質的に同一平面上の上面２８、７４と界面３５との間のある深さに、構造的に埋め込み絶縁層５２（図７）と同様の、所与の厚さｔ1の埋め込み絶縁層７６を形成する。ＳＩＭＯＸプロセスによって形成する場合、ハイブリッド基板３０ａに注入される酸素または酸素含有イオンの運動エネルギの選択は、単一方向の矢印７８によって図に示すように、埋め込み絶縁層７６を形成するために用いられる注入酸素の濃度プロファイルを、界面３５よりも浅い深さ（すなわち界面３５と上面２８との間のある深さ）に位置付けるように行う。注入される酸素または酸素含有イオンのドーズ量は、高温アニーリングの後の埋め込み絶縁層７６が化学量論的ＳｉＯ2を含むように選択することができる。
【0044】
埋め込み絶縁層７６は、アイランド６５の各々を、デバイス領域または活性領域８２と、層７６によって活性領域８２から電気的に絶縁された本体（ボディ）領域８４と、に分割する。活性領域８２は、埋め込み絶縁層７６と上面２８との間に垂直に延在する。本体領域８４は、埋め込み絶縁層７６の誘電体材料、接触している誘電体層１４、２０、および誘電体スペーサ６８、７０によって画定される。また、埋め込み絶縁層７６は、エピタキシャル・アイランド７２の各々を、デバイス領域または活性領域８６と、基板１０の半導体材料によって電気的に結合された本体領域８８と、に分割する。この時点で、基板１０は、バルクまたはハンドル・ウェハとして機能する。各活性領域８６は、層７６の一部によって、対応する本体領域８８から電気的に絶縁されている。活性領域８６は、埋め込み絶縁層７６と上面７４との間に垂直方向に配置されている。
【0045】
誘電体スペーサ６８、７０は、上面２８から埋め込み絶縁体層７６まで、更に、埋め込み絶縁体層７６から誘電体層１４、２０によって画定される埋め込み絶縁層まで延在する。誘電体スペーサ６８、７０は、埋め込み絶縁体層７６および誘電体層１４、２０によって画定される埋め込み絶縁層と協働して、本体領域８８、活性領域８２、８６、および基板１０から、本体領域８４の各々を電気的に絶縁する。この結果、本体領域８４は電気的に浮遊（フローティング）状態である。本体領域８８は、基板１０の電位にある。また、隣接するスペーサ対６８、７０は、本体領域８４の各々を活性領域８２の１つと垂直方向に自己整合させるように機能するので、各活性領域８２は本体領域８４の１つに位置合わせされる。
【0046】
図１３において、同様の参照番号は、図１２およびその後の製造段階における同様の構造体を示す。図１３を参照すると、埋め込み絶縁層７６の深さまで延在する浅いトレンチ分離領域９０が形成されている。浅いトレンチ分離領域９０を形成するには、従来のフォトリソグラフィおよびエッチング・プロセスによってアイランド６５、７２にトレンチを画定し、短時間の熱酸化を実行し、次いでトレンチを埋めるために適切な厚さまで誘電体層を堆積すれば良い。浅いトレンチ分離領域９０を構成する誘電体は、ＬＰＣＶＤプロセスによって堆積し、熱アニーリングによって高密度化し、ＣＭＰプロセス等によって平坦化したテトラエチルオルソシリケート（ＴＥＯＳ）等の二酸化シリコンを含むことができる。浅いトレンチ分離領域９０は、アイランド６５、７２の上面２８、７４とほぼ同一平面上にある。
【0047】
図１４において、同様の参照番号は、図１３およびその後の製造段階における同様の構造体を示す。図１４を参照すると、浅いトレンチ分離領域９０の各々に、埋め込み絶縁層７６を貫通する本体コンタクト９２、９４が形成されている。本体コンタクト９２、９４を形成するには、当業者に理解されるように、従来のフォトリソグラフィおよびエッチング・プロセスを用いて各浅いトレンチ分離領域９０内の適切な位置にバイアを画定し、次いでこれらのバイアに適切な導体を充填すれば良い。各本体コンタクト９２は、エピタキシャル・アイランド７２の１つの本体領域８８およびハンドル・ウェハ８０と電気的に結合される。各本体コンタクト９４は、アイランド６５の１つの本体領域８８と電気的に結合される。
【0048】
本体コンタクト９２、９４は、導体から成る。本体コンタクト９２、９４に適切な導体は、限定ではないが、ドーピングした多結晶シリコン（ポリシリコン）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、銀（Ａｇ）、これらの金属の合金、および他の同様の金属を含む。本体コンタクト９２、９４を構成する導体は、ＣＶＤ、プラズマ増強ＣＶＤ、電気めっきまたは無電解めっき等の電気化学プロセス、物理気相付着（ＰＶＤ）、直流（ＤＶ）または無線周波数（ＲＦ）スパッタリング等の従来の堆積プロセスによって堆積することができる。本体コンタクト９２、９４の前にトランジスタ９６、９８が形成されるように、プロセス方法において本体コンタクト９２、９４の形成を調整することも可能である。
【0049】
本体コンタクト９２、９４を含むバイアの側壁に、任意のライナ（図示せず）を設けて、浅いトレンチ分離領域９０および埋め込み絶縁体層５２の誘電体材料から導体を分離させることができる。このライナは、タンタル（Ｔａ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、またはこれらの金属の窒化物の１つ以上の層を含むことができ、ＣＶＤ、プラズマ増強ＣＶＤ、またはＰＶＤ等の従来の堆積プロセスによって形成すれば良い。
【0050】
図１５において、同様の参照番号は、図１４およびその後の製造段階における同様の構造体を示す。図１５を参照すると、アイランド６５の１つの活性領域８２を用いてｎ−チャネル・トランジスタ９８を構築し、エピタキシャル・アイランド７２の１つの活性領域８６を用いてｐ−チャネル・トランジスタ９６を構築して、ＣＭＯＳデバイスが画定されている。トランジスタ９６、９８は、当業者に既知の標準的なＣＭＯＳ処理ステップを用いて製造する。
【0051】
ｎ−チャネル・トランジスタ９８は、アイランド６５の活性領域８２にｎ−型拡散を含み、これは、活性領域８２内のチャネル領域の対向側に位置するソース領域１００およびドレイン領域１０２と、チャネル領域の上にあるゲート電極１０４と、アイランド６５の半導体材料からゲート電極１０４を電気的に絶縁するゲート誘電体１０６と、を表す。ｐ−チャネル・トランジスタ９６は、エピタキシャル・アイランド７２の活性領域８６にｐ−型拡散を含み、これは、活性領域８６内のチャネル領域の対向側に位置するソース領域１０８およびドレイン領域１１０と、チャネル領域の上にあるゲート電極１１２と、エピタキシャル・アイランド７２の半導体材料からゲート電極１１２を電気的に絶縁するゲート誘電体１１４と、を表す。ｎ−チャネル・トランジスタ９８およびｐ−チャネル・トランジスタ９６の構成に、スペーサおよびハロー領域等の他の構造（図示せず）を含ませることも可能である。
【0052】
ゲート電極１０４、１１２を形成するために用いる導体は、例えば、ドーピングしたポリシリコン、シリサイド、金属、またはＣＶＤプロセス等によって堆積した他のいずれかの適切な材料とすることができる。ソース領域１００およびドレイン領域１０２ならびにソース領域１０８およびドレイン領域１１０は、適切な伝導型を有する適切なドーパント種のイオン注入によって、各活性領域８２、８６に形成することができる。ゲート誘電体１０６、１１４は、二酸化シリコン、酸窒化シリコン、高ｋ誘電体、またはこれらの材料の組み合わせのようないずれかの適切な誘電体または絶縁体材料を含むことができる。誘電体１０６、１１４を構成する誘電体材料は、約１ｎｍから約１０ｎｍの間の厚さを有することができ、反応物質、ＣＶＤプロセス、ＰＶＤ技法、またはこれらの組み合わせを用いて、各活性領域８２、８６の半導体材料の熱反応によって形成することができる。
【0053】
各ｎ−チャネル・トランジスタ９８は、特性閾値電圧よりも高い充分な電圧がゲート電極１０４に印加された場合に動作する。閾値電圧を超える印加電圧は、ゲート電極１０４の下の活性領域８２内のチャネル領域を通して充分な電界を発生させて、ソース領域１００とドレイン領域１０２との間の構成半導体材料に伝導経路を形成し、それらの間に電流が流れることが可能となる。同様に、各ｐ−チャネル・トランジスタ９６は、特性閾値電圧よりも高い充分な電圧がゲート電極１１２に印加された場合に動作する。閾値電圧を超える印加電圧は、ゲート電極１１２の下の活性領域８６内のチャネル領域を通して充分な電界を発生させて、ソース領域１０８とドレイン領域１１０との間の構成半導体材料に伝導経路を形成し、それらの間に電流が流れることが可能となる。
【0054】
各本体コンタクト９２は、エピタキシャル・アイランド７２の１つの本体領域８８およびハンドル・ウェハ８０と、そのエピタキシャル・アイランド７２を介して電気的に結合される。各エピタキシャル・アイランド７２の本体領域８８は、ｐ−チャネル・トランジスタ９６の１つのソース領域１０８、ドレイン領域１１０、およびチャネル領域が形成されている各活性領域８６の直下にある。電源１１６から本体コンタクト９２を介してハンドル・ウェハ１０の半導体材料まで適切なバイアス電圧を印加することによって、トランジスタ９６の閾値電圧を変更することができる。
【0055】
各本体コンタクト９４は、周囲の構造から電気的に絶縁された半導体材料のフローティング・ボディを規定するアイランド６５の１つの本体領域８４と、電気的に結合される。各アイランド６５の本体領域８４は、ｎ−チャネル・トランジスタ９８の１つのソース領域１００、ドレイン領域１０２、およびチャネル領域が形成されている各活性領域８２の直下にある。電源１１８から本体コンタクト９４を介して本体領域８４の半導体材料まで適切なバイアス電圧を印加することによって、トランジスタ９８の閾値電圧を変更することができる。
【0056】
本体コンタクト９２、９４は別個にバイアスをかけることができるので、ｎ−チャネル・トランジスタ９８の閾値電圧は、ｐ−チャネル・トランジスタ９６の閾値電圧とは独立して変更することができ、その逆も同様である。あるいは、バイアス電圧を印加することによって、トランジスタ９６、９８の一方のタイプのみの閾値電圧を調節することができる。接触している誘電体層１４、２０が充分に薄い場合、各アイランド６５の本体領域８４を、本体コンタクト９４を介して接触するキャパシタ構造として用いることも可能である。
【0057】
本発明の代替的な実施形態においては、異なる結晶方位の各々の半導体材料の活性領域の下に半導体材料のフローティング・ボディが存在するように、ハイブリッド基板を製造することができる。フローティング・ボディを用いて、これらの異なる活性領域を用いて製造される電界効果トランジスタの閾値電圧を個別に変更することができ、更に、製造される電界効果トランジスタに個別にキャパシタンスを追加することができる。
【0058】
図１６において、同様の参照番号は、図６およびその後の製造段階における同様の構造体を示す。図１６を参照すると、先に図７に関して述べたように、アイランド４５の上面２８から基板３０のパッド層３２、３４が除去され、上面２８が平坦化されている。アイランド４５の結晶方位は、第２の基板１６の結晶方位（ｊ’、ｋ’、ｌ’）によって決定する。エピタキシャル・アイランド４８の結晶方位は、第１の基板１０の結晶方位（ｊ、ｋ、ｌ）によって決定する。
【0059】
図１７において、同様の参照番号は、図１６およびその後の製造段階における同様の構造体を示す。図１７を参照すると、比較的低いエネルギの水素イオンまたは他の希ガス・イオンにより、従来のイオン注入プロセスを用いて、基板３０にイオン注入を行って、損傷バンド２２（図１）と同様の浅く狭い損傷領域またはバンド１２０が生成されている。先に図３に関連して述べたように、適切な熱処理の後、損傷バンド１２０は、へき開面を画定する。各エピタキシャル・アイランド４８の上面５０および半導体層２４から作成された各アイランド４５の上面２８は、絶縁層１２、２０（図１）と同様の誘電体材料の比較的薄い誘電体層１２２によって覆われる。
【0060】
図１８において、同様の参照番号は、図１７およびその後の製造段階における同様の構造体を示す。図１８を参照すると、基板１０、１６（図１）と同様のハンドル基板１２４は、高ｋ誘電体材料の比較的薄い誘電体層１２８と、絶縁層１２、２０（図１）と同様の誘電体材料の比較的薄い誘電体層１３０と、に覆われた上面１２６を含む。高ｋ誘電体材料の誘電体層１２８は、誘電体層１３０とハンドル基板１２４との間に配置されている。
【0061】
誘電体層１２８は、熱二酸化シリコンの誘電率に比べて高い誘電率（高ｋ）を有する（例えば約３．９よりも高い）材料から形成される。層１２８を構成する高ｋ材料は、窒化シリコン酸化物、窒化シリコン、様々な金属酸化物（例えば酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等）、何らかの絶縁体金属窒化物（例えば窒化アルミニウム）、またはこれらの候補の材料の組み合わせ（例えば積層物および複合物）とすることができる。かかる高ｋ誘電体は、ＣＶＤプロセス、ＰＶＤプロセス、原子層堆積（ＡＬＤ：atomic layer deposition）、分子ビーム・エピタキシ（ＭＢＥ：molecular beam epitaxy）、または他の堆積プロセスを用いて、半導体基板上に堆積することができる。
【0062】
図１９において、同様の参照番号は、図１８およびその後の製造段階における同様の構造体を示す。図１９を参照すると、基板３０、１２４が操作されて、誘電体層１２２、１３０が接触関係に配置されている。次いで、先に図２に関して述べたように、接触している誘電体層１２２、１３０間の相互接合エネルギを増大させて、基板３０、１２４を接合する。
【0063】
図２０において、同様の参照番号は、図１９およびその後の製造段階における同様の構造体を示す。図２０を参照すると、先に損傷バンド２２（図３）に関して述べたように、接合した基板３０ａ、１２４を熱的に処理して、概ね損傷バンド１２０が画定するへき開面に沿った分離が行われている。へき開の後、図２０において、図１９に対して反転して示すハイブリッド基板３０ｂは、この時点で、へき開面に沿って、各エピタキシャル・アイランド４８の新たに露出した上面５０ａと、半導体層２４から作成された各アイランド４５の新たに露出した上面２８ａと、を含む。新たに露出した上面５０ａ、２８ａは、例えばＣＭＰプロセスによって平坦化および研磨して、ほぼ平坦で円滑の同一平面とする。
【0064】
図２１において、同様の参照番号は、図２０およびその後の製造段階における同様の構造体を示す。図２１を参照すると、先に図７に関して述べたＳＩＭＯＸプロセスによって、埋め込み絶縁層５２（図７）および７６（図１２）と構造的に同様の、所与の厚さｔ2を有する埋め込み絶縁層１３２が形成されている。ハイブリッド基板３０ｂに注入される酸素または酸素含有イオンの運動エネルギの選択は、埋め込み絶縁層７６を形成するために用いられる酸素の濃度プロファイルを、接触している誘電体層１２２、１３０よりも浅い深さ（すなわち接触している誘電体層１２２、１３０と上面２８ａとの間）に位置付けるように行う。注入される酸素または酸素含有イオンのドーズ用量は、高温アニーリングの後の埋め込み絶縁層１３２が化学量論的ＳｉＯ2を含むように選択することができる。
【0065】
埋め込み絶縁層１３２は、アイランド４５の各々を、デバイス領域または活性領域１３４と、絶縁層１３２によって活性領域１３４から電気的に絶縁された本体領域１３６と、に分割する。活性領域１３４は、埋め込み絶縁層１３２と上面２８ａとの間に垂直に延在する。また、埋め込み絶縁層１３２は、エピタキシャル・アイランド４８の各々を、デバイス領域または活性領域１３８と本体領域１４０とに分割する。活性領域１３８は、層１３２によって本体領域１４０から電気的に絶縁されている。活性領域１３８は、埋め込み絶縁層１３２と上面５０ａとの間に垂直方向に延在する。本体領域１３６、１４０の各々は、埋め込み絶縁層１３２の誘電体材料、接触している誘電体層１２２、１３０、および隣接する誘電体スペーサ対４４、４６によって画定される。
【0066】
誘電体スペーサ４４、４６は、上面２８ａから埋め込み絶縁体層１３２まで、更に、埋め込み絶縁体層１３２から誘電体層１２２、１２８、１３０によって画定される埋め込み絶縁層まで延在する。この結果、誘電体スペーサ４４、４６は、埋め込み絶縁体層１３２および誘電体層１２２、１２８、１３０によって画定される埋め込み絶縁層と協働して、本体領域１４０、活性領域１３４、１３８、およびハンドル基板１２４から、本体領域１３６の各々を電気的に絶縁させる。また、隣接するスペーサ対４４、４６は、本体領域１３６の各々を活性領域１３４の１つと垂直方向に自己整合させるように機能するので、各活性領域１３４は本体領域１３６の１つに位置合わせされる。同様に、隣接するスペーサ対４４、４６は、埋め込み絶縁体層１３２および誘電体層１２２、１２８、１３０によって画定される埋め込み絶縁層と協働して、本体領域１３６、活性領域１３４、１３８、およびハンドル基板１２４から、本体領域１４０の各々を電気的に絶縁させる。また、誘電体スペーサ４４、４６は、本体領域１４０の各々を活性領域１３８の１つと垂直方向に自己整合させるように機能するので、各活性領域１３８は本体領域１４０の１つに位置合わせされる。本体領域１３６、１４０の各々は、電気的に浮遊状態である。
【0067】
図２２において、同様の参照番号は、図２１およびその後の製造段階における同様の構造体を示す。図２２を参照すると、先に図１３に関して述べたように、浅いトレンチ分離領域９０（図１３）と構造的に同様の浅いトレンチ分離領域１４２が、埋め込み絶縁層１３２の深さまで延出するように形成されている。
【0068】
図２３において、同様の参照番号は、図２２およびその後の製造段階における同様の構造体を示す。図２３を参照すると、浅いトレンチ分離領域１４２の各々に、本体コンタクト９２、９４（図１４）と構造的に同様の本体コンタクト１４４、１４６が形成されている。本体コンタクト１４４、１４６は、先に図１９に関して述べたように、埋め込み絶縁層１３２を貫通する。各本体コンタクト１４４は、エピタキシャル・アイランド４８の１つの本体領域１４０と電気的に結合される。各本体コンタクト１４６は、アイランド４５の１つの本体領域１３６と電気的に結合される。
【0069】
図２４において、同様の参照番号は、図２３およびその後の製造段階における同様の構造体を示す。図２４を参照すると、先に図１５に関して述べたように、アイランド４５の１つの活性領域１３４を用いてｎ−チャネル・トランジスタ９６を構築し、エピタキシャル・アイランド４８の１つの活性領域１３８を用いてｐ−チャネル・トランジスタ９８を構築して、ＣＭＯＳデバイスが画定されている。
【0070】
各本体コンタクト１４４は、エピタキシャル・アイランド４８の１つの本体領域１４０と電気的に結合されている。各エピタキシャル・アイランド４８の本体領域１４０は、ｐ−チャネル・トランジスタ９８の１つのソース領域１０８、ドレイン領域１１０、およびチャネル領域が形成されている各活性領域１３８の直下にある。ソース領域１００（またはドレイン領域１０２）から本体コンタクト１４４を介して本体領域１４０の半導体材料まで適切なバイアス電圧を印加することによって、トランジスタ９８の閾値電圧を変更することができる。
【0071】
各本体コンタクト１４６は、周囲の構造から電気的に絶縁された半導体材料のフローティング・ボディを規定するアイランド４５の１つの本体領域１３６と電気的に結合されている。各アイランド４５の本体領域１３６は、ｎ−チャネル・トランジスタ９６の１つのソース領域１０２、ドレイン領域１０４、およびチャネル領域が形成されている各活性領域１３４の直下にある。ドレイン領域１１０（またはソース領域１０８）から本体コンタクト１４６を介して本体領域１３６の半導体材料まで適切なバイアス電圧を印加することによって、トランジスタ９６の閾値電圧を変更することができる。
【0072】
本体コンタクト９２、９４は別個にバイアスをかけることができるので、ｎ−チャネル・トランジスタ９６の閾値電圧は、ｐ−チャネル・トランジスタ９８の閾値電圧とは独立して変更することができ、その逆も同様である。あるいは、バイアス電圧を印加することによって、トランジスタ９６、９８の一方のタイプのみの閾値電圧を調節することができる。接触している誘電体層１２２、１３０が充分に薄い場合、各アイランド４５の本体領域１３６を、本体コンタクト１４６を介して接触するキャパシタ構造として用いることができ、または、各エピタキシャル・アイランド４８の本体領域１４０を、本体コンタクト１４４を介して接触するキャパシタ構造として用いることができる。
【0073】
本発明の代替的な実施形態においては、ハイブリッド基板３０ｂの構成から、高ｋ誘電体材料の誘電体層１２８を省略することも可能である。本発明の別の代替的な実施形態においては、ハイブリッド基板３０ａ（図８から図１５）を変更して、誘電体層１４、２０に隣接する高ｋ誘電体材料の（層１２８と同様の）絶縁層を含ませることも可能である。
【0074】
図２５は、例示的な設計フロー１５０のブロック図を示す。設計フロー１５０は、設計対象の集積回路（ＩＣ）の種類に応じて変動する場合がある。例えば、特定用途向けＩＣ（ＡＳＩＣ：application specific IC）を構築するための設計フロー１５０は、標準的な構成要素を設計するための設計フロー１５０とは異なる場合がある。設計構造１５２は、好ましくは設計プロセス１５４に対する入力であり、ＩＰプロバイダ、コア開発業者、もしくは他の設計会社から入手することができ、または設計フローのオペレータによって生成させることができ、または他のソースからのものとすることができる。設計構造１５２は、図面またはＨＤＬすなわちハードウェア記述言語（例えばＶｅｒｉｌｏｇ、ＶＨＤＬ、Ｃ等）の形態の、トランジスタ９６、９８を組み込んだ回路を含む。設計構造１５２は、１つ以上の機械読み取り可能媒体上に含ませることができる。例えば、設計構造１５２は、回路のテキスト・ファイルまたはグラフ表現とすることができる。好ましくは、設計プロセス１５４は、回路をネットリスト１５６に合成（または翻訳）し、この場合、ネットリスト１５６は、例えば、配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、集積回路設計における他の要素および回路に対する接続を記述し、機械読み取り可能媒体の少なくとも１つに記録されている。これは、回路のための設計仕様およびパラメータに応じてネットリスト１５６を１度以上再合成する繰り返しプロセスとすることも可能である。
【0075】
設計プロセス１５４は、様々な入力の使用を含むことができる。これは、例えば、１組の一般的に用いられる要素、回路、およびデバイスを収容することができるライブラリ要素１５８からの入力であり、所与の製造技術のためのモデル、レイアウト、および記号表現を含み（例えば異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）、更に、設計仕様１６０、構造体データ１６２、検証データ１６４、設計ルール１６６、および試験データ・ファイル１６８（これは試験パターンおよび他の試験情報を含む場合がある）である。設計プロセス１５４は、更に、例えば、タイミング分析、検証、設計ルールのチェック、配置およびルーティング動作等、標準的な回路設計プロセスを含むことができる。本発明の範囲および精神から逸脱することなく設計プロセス１５４において用いることができる電子設計自動ツールおよびアプリケーションの範囲は、集積回路設計の当業者によって認められよう。本発明の設計構造は、いずれかの特定の設計フローには限定されない。
【0076】
好ましくは、設計プロセス１５４は、いずれかの追加の集積回路設計またはデータ（適用可能な場合）と共に、図７、図１５、および図２４に示したように、本発明の少なくとも１つの実施形態を、第２の設計構造１７０に翻訳する。設計構造１７０は、集積回路のレイアウト・データを交換するために用いられるデータ・フォーマットで記憶媒体上に存在する（例えばＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、またはかかる設計構造のための他のいずれかの適切なフォーマットに記憶された情報）。設計構造１７０は、例えば、試験データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、配線、金属レベル、バイア、形状、製造ラインを通したルーティングのためのデータ、および、図７、図１５、および図２４に示したような本発明の少なくとも１つの実施形態を生成するために半導体製造業者によって必要とされる他のいずれかのデータ等の情報を含むことができる。次いで、設計構造１７０は段階１７２に進むことができる。ここで、設計構造１７０は、例えばテープ出力が行われたり、製造のため放出されたり、マスク会社に放出されたり、別の設計会社に送信されたり、カスタマに返信されたりする等となる。
【0077】
本発明において、「垂直方向」、「水平方向」等の言葉の使用は、限定としてではなく一例としてのみ行われて、視座を確立する。本発明において用いる場合、「水平方向」という言葉は、実際の三次元空間配置には無関係に、半導体ウェハまたは基板の従来の面に対して平行な面として規定する。「垂直方向」という言葉は、規定した水平方向に対して垂直な方向を指す。「上に」、「上部に」、「下部に」、「側方に」（「側壁」において等）、「より高い」、「より低い」、「上方に」、「直下に」、「下方に」等の言葉は、水平面に対して規定される。本発明の実施形態を記述するために、様々な他の視座を使用可能であることは、理解されよう。２つの層の状況において用いられる「上に」という言葉は、層間に少なくとも何らかの接触があることを意味する。「上方に」という言葉は、２つの層が近接しているが、１つ以上の追加の層が介在する可能性があり、接触は可能であるが必須ではないということを意味する。本発明において用いる場合、「上に」も「上方に」も、いずれかの方向性は何ら示さない。
【0078】
本発明における半導体構造の製造について、特定の順序の製造段階およびステップによって説明した。しかしながら、順序は記載したものと異なる場合があることは理解されよう。例えば、２つ以上の製造ステップの順序を、図示した順序に対して交換することができる。更に、２つ以上の製造ステップを、同時にまたは部分的に同時に実行することも可能である。更に、様々な製造ステップを省略し、他の製造ステップを追加することができる。かかる全ての変形が本発明の範囲内であることは理解されよう。また、図面において、本発明の構造体は、必ずしも一定の縮尺に従って図示したわけではないことは、理解されよう。
【0079】
本発明について、様々な実施形態の記述によって例示し、これらの実施形態をかなり詳細に説明したが、特許請求の範囲の範囲をかかる詳細に制限することまたはいかなる意味でも限定することは、本出願人の意図ではない。当業者には、追加の利点および変更が容易に想起されよう。従って、本発明は、より広い態様において、図示し記載した特定の詳細事項、代表的な装置および方法、ならびに説明のための例に限定されない。従って、出願人の一般的な発明の概念の精神または範囲から逸脱することなく、かかる詳細事項から逸脱することも可能である。