特許 5795513 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5795513

(24)【登録日】2015年8月21日

(45)【発行日】2015年10月14日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G11C 11/4076 20060101AFI20150928BHJP

   G11C 11/407 20060101ALI20150928BHJP

   G11C 11/4093 20060101ALI20150928BHJP

【ＦＩ】

   G11C11/34 354C

   G11C11/34 362T

   G11C11/34 354P

【請求項の数】13

【全頁数】19

(21)【出願番号】特願2011-212142(P2011-212142)

(22)【出願日】2011年9月28日

(65)【公開番号】特開2013-73652(P2013-73652A)

(43)【公開日】2013年4月22日

【審査請求日】2014年9月25日

(73)【特許権者】

【識別番号】513192281

【氏名又は名称】ピーエスフォー ルクスコ エスエイアールエル

【氏名又は名称原語表記】ＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ．

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(74)【代理人】

【識別番号】100130982

【弁理士】

【氏名又は名称】黒瀬 泰之

(74)【代理人】

【識別番号】100127199

【弁理士】

【氏名又は名称】三谷 拓也

(72)【発明者】

【氏名】近藤 力

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 特開２００１−６７８７７（ＪＰ，Ａ）

【文献】 特開２００９−２０９５３（ＪＰ，Ａ）

【文献】 特開２０００−２８５６７４（ＪＰ，Ａ）

【文献】 特開２００７−１２１２８（ＪＰ，Ａ）

【文献】 特開平７−２３０６８８（ＪＰ，Ａ）

【文献】 特開２０００−１５６０８２（ＪＰ，Ａ）

【文献】 特開２０００−１６３９６７（ＪＰ，Ａ）

【文献】 特開２０１１−１４６１２３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４０７６

Ｇ１１Ｃ １１／４０７

Ｇ１１Ｃ １１／４０９３

(57)【特許請求の範囲】

【請求項1】

所定の周期を有する同期信号が外部から供給されるクロック端子と、
該半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、
前記チップ選択端子に接続され、前記チップ選択信号に基づいて第１の内部チップ選択信号を生成するチップ選択レシーバと、
コマンド信号が外部から供給されるコマンド端子と、
前記コマンド端子に接続され、第１の制御信号によって活性及び非活性が制御され、前記コマンド信号に基づいて第１の内部コマンド信号を生成するコマンドレシーバと、
前記第１の内部チップ選択信号に前記同期信号に同期した第１のレイテンシを加えて第２の内部チップ選択信号を生成するとともに、前記第１のレイテンシよりも大きな第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に第２の制御信号を生成するレイテンシ制御回路と、
前記第１の内部チップ選択信号に応答して前記第１の制御信号を活性化させ、前記第２の制御信号に応答して前記第１の制御信号を非活性化させるレシーバコントロール回路と、を備える半導体装置。

【請求項2】

前記レイテンシ制御回路は、前記第１の内部チップ選択信号の活性化に応答して前記同期信号をカウントすることにより前記第２の制御信号を生成するビットカウンタを含む、請求項１に記載の半導体装置。

【請求項3】

前記レイテンシ制御回路は、更に、前記ビットカウンタのカウント値が前記第２のレイテンシを示したことに応答して検知信号を出力する検知回路を含み、
前記第２の制御信号は、前記検知信号に基づいて生成される、請求項２に記載の半導体装置。

【請求項4】

前記レイテンシ制御回路は、前記第２の内部チップ選択信号を生成するシフトレジスタ及び前記第２の制御信号を生成するビットカウンタを含む、請求項１に記載の半導体装置。

【請求項5】

前記ビットカウンタの入力ノードは、前記シフトレジスタを構成する複数のフリップフロップ回路のいずれかの出力ノードに接続されている、請求項４に記載の半導体装置。

【請求項6】

更に、前記第１及び第２の内部チップ選択信号のいずれか一方を選択し、第３の内部チップ選択信号として出力するセレクタを備える、請求項１乃至５のいずれか一項に記載の半導体装置。

【請求項7】

更に、前記第３の内部チップ選択信号に基づいて活性化され、前記第１の内部コマンド信号が示すコマンドの種類を判定するコマンドデコーダを備える、請求項６に記載の半導体装置。

【請求項8】

更に、
アドレス信号が外部から供給されるアドレス端子と、
前記アドレス端子に接続され、前記第１の制御信号によって活性及び非活性が制御され、前記アドレス信号に基づいて第１の内部アドレス信号を生成するアドレスレシーバと、
前記第３の内部チップ選択信号に基づいて活性化され、前記第１の内部アドレス信号をラッチするアドレスラッチ回路と、を備える請求項６又は７に記載の半導体装置。

【請求項9】

前記半導体装置は、第１及び第２のモードを備え、
前記セレクタは、前記第１のモードが選択されている場合には前記第１の内部チップ選択信号を選択し、前記第２のモードが選択されている場合には前記第２の内部チップ選択信号を選択する、請求項６乃至８のいずれか一項に記載の半導体装置。

【請求項10】

更に、前記第１及び第２の内部チップ選択信号のいずれか一方を選択し、第３の内部チップ選択信号として出力するセレクタと、
前記第３の内部チップ選択信号に基づいて活性化され、前記第１の内部コマンド信号が示すコマンドの種類を判定することによって第２の内部コマンド信号を出力するコマンドデコーダと、
前記第２の内部コマンド信号の出力を基準として、前記同期信号に同期した第３のレイテンシが経過した後に第３の内部コマンド信号を生成するレイテンシシフタと、を備える請求項１乃至５のいずれか一項に記載の半導体装置。

【請求項11】

更に、前記第１の制御信号及び前記同期信号が供給され、前記第１の制御信号が活性している期間、前記同期信号を内部同期信号として出力する同期制御回路を備え、
前記レイテンシシフタは、前記内部同期信号に同期して前記第３の内部コマンド信号を生成する、請求項１０に記載の半導体装置。

【請求項12】

前記第３のレイテンシは、
前記コマンド端子にリードコマンドが供給された後、前記半導体装置が備えるデータ端子からデータが出力されるまでの期間を示すリードレイテンシ、及び
前記コマンド端子にライトコマンドが供給された後、前記データ端子にデータが供給されるまでの期間を示すライトレイテンシの少なくともいずれか一方を示す、請求項１０又は１１に記載の半導体装置。

【請求項13】

前記リードレイテンシ及び前記ライトレイテンシの少なくともいずれか一方は、対応する前記リードコマンド及びライトコマンドが前記半導体装置へ先行して供給される付加的なレイテンシを示すアディティブレイテンシを含む、請求項１２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置及びこれを備える情報処理システムに関し、特に、コマンド信号などをチップ選択信号と異なるタイミングで発行することが可能な半導体装置及びこれを備える情報処理システムに関する。

【背景技術】

【0002】

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、コントローラから供給されるアドレス信号及びコマンド信号を受け、これら信号に基づいてメモリセルアレイへのアクセスを実行する。これらアドレス信号及びコマンド信号は、コントローラから供給されるチップ選択信号が活性化している場合に有効となるため、原則として、コントローラは、チップ選択信号を活性化させた状態でアドレス信号及びコマンド信号を発行する必要がある。

【0003】

近年、ＤＤＲ３（Double Data Rate 3）仕様のＤＲＡＭよりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）仕様のＤＲＡＭが提案されている。ＤＤＲ４仕様のＤＲＡＭでは「ＣＡＬレイテンシ（CS_to Command Address Latency）」と呼ばれる新機能がサポートされている。ＣＡＬレイテンシとは、コントローラがチップ選択信号を半導体装置へ供給した所定時間（所定のレイテンシ）後に、コントローラがアドレス信号及びコマンド信号を半導体装置へ供給する。半導体装置は、チップ選択信号を受信した所定時間（所定のレイテンシ）後にアドレス信号及びコマンド信号を受信する。つまり、半導体装置を基準として、チップ選択信号の受信から所定のレイテンシが経過してからアドレス信号及びコマンド信号を入力することができる機能である。この機能を用いれば、アドレス信号及びコマンド信号が入力されるタイミングを半導体装置（半導体メモリデバイス）側において把握することができることから、アドレス信号及びコマンド信号が入力されない期間においてアドレスレシーバ及びコマンドレシーバを非活性化させることができる。これにより、消費電力を削減することが可能となる。

【0004】

コマンド信号などをチップ選択信号と異なるタイミングで発行することが可能な半導体装置は、特許文献１にも記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０００−２８５６７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ＣＡＬレイテンシと消費電力に関連して、チップ選択信号が活性化した後、ＣＡＬレイテンシが経過した時点においてアドレスレシーバ及びコマンドレシーバをどのタイミングで非活性状態から活性状態に遷移させ、或いは、どのタイミングで活性状態から非活性状態に遷移させるかについては、レシーバの消費電力、レシーバの活性／非活性を制御する制御信号の消費電力、並びに、ＣＡＬレイテンシの値との３者の関連が重要である。

【0007】

例えば、特許文献１においては、チップ選択信号が活性化してから１／２クロックサイクルが経過したタイミングでイネーブル信号を活性化させ、その後１クロックサイクルが経過したタイミングでイネーブル信号を非活性化させている。しかしながら、特許文献１に記載の半導体装置では、イネーブル信号がチップ選択信号と連動した波形となることから、チップ選択信号が短期間で何度も変化するとイネーブル信号も短期間で何度も変化することになり、イネーブル信号の充放電電流を含めた消費電力の低減効果が十分に得られない。イネーブル信号は、多くの数のアドレスレシーバ及びコマンドレシーバに供給される負荷が大きな半導体装置内の内部信号であるからである。

【課題を解決するための手段】

【0008】

本発明の一側面による半導体装置は、所定の周期を有する同期信号が外部から供給されるクロック端子と、該半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、前記チップ選択端子に接続され、前記チップ選択信号に基づいて第１の内部チップ選択信号を生成するチップ選択レシーバと、コマンド信号が外部から供給されるコマンド端子と、前記コマンド端子に接続され、第１の制御信号によって活性及び非活性が制御され、前記コマンド信号に基づいて第１の内部コマンド信号を生成するコマンドレシーバと、前記第１の内部チップ選択信号に前記同期信号に同期した第１のレイテンシを加えて第２の内部チップ選択信号を生成するとともに、前記第１のレイテンシよりも大きな第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に第２の制御信号を生成するレイテンシ制御回路と、前記第１の内部チップ選択信号に応答して前記第１の制御信号を活性化させ、前記第２の制御信号に応答して前記第１の制御信号を非活性化させるレシーバコントロール回路と、を備える。

【0009】

本発明の他の側面による半導体装置は、外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、外部からチップ選択端子に供給されるチップ選択信号に第１のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第１のレイテンシよりも長い第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える。

【0010】

本発明による情報処理システムは、チップ選択信号及びコマンド信号を出力するコントローラと、前記チップ選択信号及び前記コマンド信号を受ける前記半導体装置と、を備え、前記半導体装置は、外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、外部からチップ選択端子に供給されるチップ選択信号に第１のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第１のレイテンシよりも長い第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える。

【発明の効果】

【0011】

本発明によれば、チップ選択信号が短期間で何度も変化する場合であっても、コマンドレシーバの活性状態が維持される。これにより、コマンドレシーバの活性化と非活性化を頻繁に繰り返すことによる充放電電流が削減されることから、半導体装置の消費電力を低減することが可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明の原理を説明するためのブロック図である。

【図2】本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図である。

【図3】レイテンシ制御回路１００の回路図である。

【図4】レシーバコントロール回路２００の回路図である。

【図5】コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。

【図6】半導体装置１０ａの動作を説明するためのタイミング図である。

【図7】本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図である。

【図8】半導体装置１０ｂの動作を説明するためのタイミング図である。

【発明を実施するための形態】

【0013】

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、チップ選択信号の活性化に応答してコマンドレシーバを非活性状態から活性状態に遷移させるとともに、ＣＡＬレイテンシ（第１のレイテンシ）よりも長い時間（第２のレイテンシ）に亘ってチップ選択信号が非活性状態を維持したことを条件として、コマンドレシーバを活性状態から非活性状態に遷移させる。言い換えれば、半導体装置へ供給された一回目のチップ選択信号に対応する第２のレイテンシ期間に、２回目のチップ選択信号が供給されなかった（つまり、チップ選択信号が非活性状態を維持した）ことを条件として、一回目のチップ選択信号に対応するコマンドレシーバの活性状態を非活性状態に遷移させる。これにより、チップ選択信号が短期間で何度も変化する場合であっても、コマンドレシーバの活性状態が維持されることから、コマンドレシーバの制御に伴う充放電電流が削減される。

【0014】

図１は、本発明の原理を説明するためのブロック図である。

【0015】

図１には、１個のコントローラ５０と１個の半導体装置１０からなる情報処理システムが示されている。図１に示す半導体装置１０は、クロック同期型のＤＲＡＭなどの半導体メモリデバイスであり、メモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。

【0016】

ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及びクロック信号ＣＫなどが供給される。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。

【0017】

具体的には、コマンド信号ＣＭＤがアクティブコマンドである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。

【0018】

一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

【0019】

図１に示すように、アクセス制御回路２０には、アドレスレシーバ９０ａ、コマンドレシーバ９０ｂ、レイテンシ制御回路１００、レシーバコントロール回路２００が含まれている。

【0020】

アドレスレシーバ９０ａは、アドレス端子２１を介してコントローラ５０から供給されるアドレス信号ＡＤＤを受け付ける回路である。アドレス信号ＡＤＤは複数のビットで構成され、アドレス端子２１及びアドレスレシーバ９０ａのそれぞれは、複数のビットに対応して複数備えられる。コマンドレシーバ９０ｂは、コマンド端子２２を介してコントローラ５０から供給されるコマンド信号ＣＭＤを受け付ける回路である。コマンド信号ＣＭＤは複数のビットで構成され、コマンド端子２２及びコマンドレシーバ９０ｂのそれぞれは、複数のビットに対応して複数備えられる。アドレスレシーバ９０ａ及びコマンドレシーバ９０ｂは、イネーブル信号ＲＥＮに基づいて活性化される。したがって、イネーブル信号ＲＥＮが非活性状態である場合にはアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂも非活性化され、これにより消費電力が削減される。本発明においては、イネーブル信号ＲＥＮを「第１の制御信号」と呼ぶことがある。

【0021】

レイテンシ制御回路１００は、チップ選択端子２３を介してコントローラ５０から供給されるチップ選択信号ＣＳを受け、これを予め定められたレイテンシだけ遅延させる回路である。レイテンシ制御回路１００による遅延動作は、クロック信号ＣＫに同期して行われる。クロック信号ＣＫは、所定の周期を有する同期信号であり、クロック端子２４を介してコントローラ５０から供給される。レイテンシ制御回路１００は２種類の遅延動作を実行する。１つ目の動作は、チップ選択信号ＣＳが活性化した後、第１のレイテンシが経過したことに応答してアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂから出力される内部アドレス信号や内部コマンド信号を有効化する動作である。２つ目の動作は、チップ選択信号ＣＳが活性化した後、第１のレイテンシよりも長い第２のレイテンシに亘ってチップ選択信号ＣＳが非活性状態を維持したことに応答して、レシーバコントロール回路２００をリセットする動作である。本発明においては、第１のレイテンシを「第１の時間」と呼ぶことがある。

【0022】

レシーバコントロール回路２００は、チップ選択信号ＣＳの活性化に応答してセットされ、セット状態である場合にはイネーブル信号ＲＥＮを活性化させる。そして、チップ選択信号ＣＳが活性化した後、上記の第２のレイテンシが経過したことに応答してレシーバコントロール回路２００がリセットされ、これによりイネーブル信号ＲＥＮが非活性化される。

【0023】

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。

【0024】

内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。

【0025】

一方、コントローラ５０は、出力回路６０及びデータ処理回路７０を備えている。出力回路６０は、端子６１〜６４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及びクロック信号ＣＫを半導体装置１０に供給するための回路である。また、データ処理回路７０は、データ端子７１を介して入出力されるリードデータＤＱ及びライトデータＤＱを処理する回路である。コントローラ５０は、半導体装置１０にアクセスする際、チップ選択信号ＣＳを活性化させてから第１のレイテンシが経過した後に、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを供給する。

【0026】

以上により、コントローラ５０からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給されない期間においては、半導体装置１０に設けられたアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂが非活性化されることから、これらレシーバ９０ａ，９０ｂによる消費電力が削減される。しかも、チップ選択信号ＣＳが活性化してから第１のレイテンシが経過した後、直ちにアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂが非活性化されるのではなく、第１のレイテンシよりも長い第２のレイテンシが経過してからアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂが非活性化されることから、チップ選択信号ＣＳの活性化及び非活性化が短期間で何度も繰り返される場合であっても、これらレシーバ９０ａ，９０ｂの活性状態が維持される。これにより、チップ選択信号ＣＳの活性化及び非活性化が短期間で何度も繰り返される場合であっても、レシーバ９０ａ，９０ｂの制御に伴う大きな負荷を有するイネーブル信号ＲＥＮの充放電電流を削減することが可能となる。

【0027】

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

【0028】

図２は、本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。

【0029】

図２に示すように、アクセス制御回路２０にはアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂの他に、チップ選択レシーバ９１及びクロックレシーバ９２を備える。チップ選択レシーバ９１は、コントローラ５０から供給されるチップ選択信号ＣＳを受けて、内部チップ選択信号ＩＣＳ１を生成する。また、クロックレシーバ９２は、コントローラ５０から供給されるクロック信号ＣＫを受けて、内部クロック信号ＩＣＬＫを生成する。内部チップ選択信号ＩＣＳ１及び内部クロック信号ＩＣＬＫは、レイテンシ制御回路１００に供給される。

【0030】

図３は、レイテンシ制御回路１００の回路図である。

【0031】

図３に示すように、レイテンシ制御回路１００は、縦続接続された３段のフリップフロップ回路ＦＦ１〜ＦＦ３からなるシフトレジスタ１１０を有している。初段のフリップフロップ回路ＦＦ１には内部チップ選択信号ＩＣＳ１が供給され、最終段のフリップフロップ回路ＦＦ３からは内部チップ選択信号ＩＣＳ２が出力される。これらフリップフロップ回路ＦＦ１〜ＦＦ３の動作は内部クロック信号ＩＣＬＫに同期するため、シフトレジスタ１１０は内部チップ選択信号ＩＣＳ１が活性化した後、３クロックサイクル後に内部チップ選択信号ＩＣＳ２を出力することになる。シフトレジスタ１１０の段数は上述した第１のレイテンシに相当する。内部チップ選択信号ＩＣＳ２は、セレクタ１４１の一方の入力ノードに供給される。

【0032】

尚、図３においては、第１のレイテンシが３クロックサイクルである場合を示しているが、第１のレイテンシが固定的である必要はなく、第１のレイテンシの数はモード設定によって可変とすることが好ましい。モード設定は、図２に示すモードレジスタ２５に所定のモード信号を設定することにより行う。モードレジスタ２５の設定値には、ＣＡＬレイテンシ動作を有効とするか無効とするかの設定値も含まれる。ＣＡＬレイテンシ動作を有効とする動作モード（ＣＡＬＯＮモード）が設定されている場合にはモード信号ＣＡＬＥＮが例えばハイレベルに活性化し、ＣＡＬレイテンシ動作を無効とする動作モード（ＣＡＬＯＦＦモード）が設定されている場合にはモード信号ＣＡＬＥＮが例えばローレベルに非活性化する。

【0033】

レイテンシ制御回路１００は、さらにビットカウンタ１２０を備えている。ビットカウンタ１２０は、内部クロック信号ＩＣＬＫに同期してカウントダウン動作を行う回路であり、そのカウント値ＣＯＵＮＴはＯＲゲート回路からなる検知回路Ｇ０に供給される。ビットカウンタ１２０にはカウント値ＣＯＵＮＴを初期値にセットするセットノードｓｅｔが設けられており、セットノードｓｅｔがハイレベルに活性化されるとカウント値ＣＯＵＮＴは最大値にプリセットされる。図３に示すように、ビットカウンタ１２０のセットノードｓｅｔには、フリップフロップ回路ＦＦ１の出力信号ＣＡＬｍ２が供給されている。このことは、内部チップ選択信号ＩＣＳ１が活性化すると、１クロックサイクル後にビットカウンタ１２０が最大値にプリセットされることを意味する。

【0034】

検知回路Ｇ０は、ビットカウンタ１２０のカウント値ＣＯＵＮＴが最小値に達したことを検出する回路である。本例ではカウント値ＣＯＵＮＴが３ビットのバイナリ信号であり、したがって、最大値「１１１（＝７）」から７回カウントダウンされると、最小値である「０００（＝０）」に到達する。つまり、内部チップ選択信号ＩＣＳ１が活性化してから合計で８クロックサイクルが経過すると、検知回路Ｇ０の出力信号ＲＳＴａがハイレベルに活性化する。但し、内部チップ選択信号ＩＣＳ１が活性化してから８クロックサイクル以内に再び内部チップ選択信号ＩＣＳ１が活性化された場合には、カウント値ＣＯＵＮＴが最大値に戻るため、最後に内部チップ選択信号ＩＣＳ１が活性化した後、８クロックサイクル連続で内部チップ選択信号ＩＣＳ１が活性化しなかったことを条件として出力信号ＲＳＴａがローレベルに活性化することになる。当該クロック数は、上述した第２のレイテンシに相当する。本発明においては、第２のレイテンシ（チップ選択信号ＣＳが非活性化してからイネーブル信号ＲＥＮがローレベルに非活性化するまでの時間）を「第２の時間」と呼ぶことがある。

【0035】

図３においては、第２のレイテンシが８クロックサイクルである場合を示しているが、本発明がこれに限定されるものではない。しかしながら、第２のレイテンシの長さは、少なくとも第１のレイテンシよりも長い必要がある。これは、第２のレイテンシが第１のレイテンシよりも短いと、アドレス信号ＡＤＤやコマンド信号ＣＭＤが入力されるタイミングでレシーバ９０ａ，９０ｂが非活性化されてしまうからである。

【0036】

検知回路Ｇ０の出力信号ＲＳＴａは、パルス生成回路１３０に供給される。パルス生成回路１３０は、検知回路Ｇ０の出力信号ＲＳＴａがハイレベルからローレベルに変化したことに応答してワンショットパルスであるリセット信号ＲＳＴを活性化させる回路である。本発明においては、リセット信号ＲＳＴを「第２の制御信号」と呼ぶことがある。第２の制御信号は、レシーバコントロール回路２００に供給される。

【0037】

図４は、レシーバコントロール回路２００の回路図である。

【0038】

図４に示すように、レシーバコントロール回路２００はＳＲラッチ回路Ｌを備えている。ＳＲラッチ回路ＬのセットノードＳには、モード信号ＣＡＬＥＮの反転信号と内部チップ選択信号ＩＣＳ１を受けるＮＯＲゲート回路Ｇ１の出力が供給される。また、ＳＲラッチ回路ＬのリセットノードＲにはリセット信号ＲＳＴの反転信号が供給される。かかる構成により、モード信号ＣＡＬＥＮがハイレベルに活性化している状態、つまり、ＣＡＬＯＮモードに設定されている場合において、内部チップ選択信号ＩＣＳ１が活性化すると、イネーブル信号ＲＥＮは直ちにハイレベルに活性化する。本発明においては、チップ選択信号ＣＳが活性化してからイネーブル信号ＲＥＮがハイレベルに活性化するまでの時間を「第３の時間」と呼ぶことがある。その後、リセット信号ＲＳＴが活性化すると、イネーブル信号ＲＥＮはローレベルに非活性化する。リセット信号ＲＳＴが活性化するタイミングについては、図３を用いて説明したとおりである。一方、モード信号ＣＡＬＥＮがローレベルに非活性化している場合、つまり、ＣＡＬＯＦＦモードに設定されている場合には、イネーブル信号ＲＥＮは常にハイレベルに活性化される。

【0039】

イネーブル信号ＲＥＮは、図２に示すレシーバ９０に供給される。レシーバ９０は、アドレスレシーバ９０ａ及びコマンドレシーバ９０ｂを含む回路ブロックである。レシーバ９０は、イネーブル信号ＲＥＮがハイレベルである期間に活性化され、イネーブル信号ＲＥＮがローレベルになると非活性化される。これに対し、チップ選択信号ＣＳを受けるチップ選択レシーバ９１については常時活性化される。

【0040】

図２に示すように、内部チップ選択信号ＩＣＳ１と、レイテンシ制御回路１００を通過した内部チップ選択信号ＩＣＳ２は、セレクタ１４１に供給される。セレクタ１４１は、内部チップ選択信号ＩＣＳ１及びＩＣＳ２のいずれかをモード信号ＣＡＬＥＮに基づいて選択し、これを内部チップ選択信号ＩＣＳ３として回路ブロック８０に供給する。具体的には、モード信号ＣＡＬＥＮがローレベルに非活性化している場合、つまり、ＣＡＬＯＦＦモードに設定されている場合には内部チップ選択信号ＩＣＳ１が選択され、モード信号ＣＡＬＥＮがハイレベルに活性化している場合、つまり、ＣＡＬＯＮモードに設定されている場合には内部チップ選択信号ＩＣＳ２が選択される。

【0041】

回路ブロック８０は、アドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂを含み、内部チップ選択信号ＩＣＳ３が活性化している場合に内部アドレス信号ＩＡＤＤ１及び内部コマンド信号ＩＣＭＤ１を有効化する。内部アドレス信号ＩＡＤＤ１とは、アドレスレシーバ９０ａの出力信号である。また、内部コマンド信号ＩＣＭＤ１とは、コマンドレシーバ９０ｂの出力信号である。

【0042】

アドレスラッチ回路８０ａは、内部チップ選択信号ＩＣＳ３が活性化している場合、アドレスレシーバ９０ａから出力される内部アドレス信号ＩＡＤＤ１をラッチし、内部アドレス信号ＩＡＤＤ２として出力する。また、コマンドデコーダ路８０ｂは、内部チップ選択信号ＩＣＳ３が活性化している場合、コマンドレシーバ９０ｂから出力される内部コマンド信号ＩＣＭＤ１をデコードし、内部コマンド信号ＩＣＭＤ２として出力する。アドレスラッチ回路８０ａにラッチされた内部アドレス信号ＩＡＤＤ２は、内部コマンド信号ＩＣＭＤ２の内容に応じて、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ２５などに供給される。

【0043】

図５は、コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。図５に示す例では、チップ選択信号ＣＳ及びコマンド信号ＣＭＤの組み合わせによって生成される内部コマンドには、ＤＥＳＥＬコマンド、ＮＯＰコマンド、アクティブコマンドＩＡＣＴ、プリチャージコマンドＩＰＲＥ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１、モードレジスタセットコマンドＭＲＳが含まれる。

【0044】

ＤＥＳＥＬコマンドは、チップ選択信号ＣＳが非活性状態である場合に生成されるコマンドである。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はコマンド信号ＣＭＤの組み合わせによって生成されるＤＥＳＥＬコマンド以外の内部コマンドを認識しない。言い換えれば、ＤＥＳＥＬコマンド以外の内部コマンドの新たな生成をプリベントする。よって、アクセス制御回路２０は、後段の回路（ロウデコーダ１２等）に新たなコマンド（新たな制御）を発行しない。故に、後段の回路は、直前のコマンドに対応する状態を維持する。ＮＯＰコマンドは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤを構成する各ビット（ＡＣＴ，ＲＡＳ，ＣＡＳ，ＷＥ）が全てローレベルである場合に生成されるコマンドである。ＮＯＰコマンドが発行された場合も、アクセス制御回路２０は、後段の回路（ロウデコーダ１２等）に新たなコマンド（新たな制御）を発行しない。故に、後段の回路は、直前のコマンドに対応する状態を維持する。図５から理解できるように、ＤＥＳＥＬコマンドは、ＮＯＰコマンドの上位のコマンドである。

【0045】

アクティブコマンドＩＡＣＴ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドＩＰＲＥは、アクティブコマンドＩＡＣＴによって活性化されたメモリセルアレイ１１を非活性化させるためのコマンドである。また、モードレジスタセットコマンドＭＲＳは、モードレジスタ２５の設定値を書き換えるための内部コマンドである。

【0046】

以上が第１の実施形態による半導体装置１０ａの構成である。次に、本実施形態による半導体装置１０ａの動作について説明する。

【0047】

図６は、本実施形態による半導体装置１０ａの動作を説明するためのタイミング図であり、ＣＡＬＯＮモードにおける動作が示されている。

【0048】

図６に示すように、ＣＡＬＯＮモードに設定されている場合は、コントローラ５０からチップ選択信号ＣＳが発行されるタイミングと、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるタイミングは同時ではなく、チップ選択信号ＣＳが発行されてから第１のレイテンシが経過した後にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行される。図６には、第１のレイテンシが３クロックサイクルに設定されている場合を例示している。

【0049】

図６に示すように、時刻ｔ１１にてチップ選択信号ＣＳが発行されると、内部チップ選択信号ＩＣＳ１がハイレベルに変化するため、イネーブル信号ＲＥＮがハイレベルに活性化する。これにより、非活性化されていたアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂが活性化され、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤの受信が可能となる。但し、これらレシーバ９０ａ，９０ｂの入力初段を非活性状態から活性状態に変化させるためにはある程度の時間が必要である。図６においてイネーブル信号ＲＥＮの変化を緩やかとしているのは、これを意味している。レシーバ９０ａ，９０ｂに含まれる入力初段の数は、アドレス端子２１及びコマンド端子２２の数に等しく約２０個程度存在するため、オフ状態であるこれら入力初段をオン状態に切り替えるためには、当該回路を構成するゲート電極を全て充電する必要があり、比較的大きな充放電電流が発生するからである。このことは、レシーバ９０ａ，９０ｂを非活性状態から活性状態に切り替える際、或いは、活性状態から非活性状態に切り替える際には、ある程度大きな電力が消費されることを意味する。

【0050】

内部チップ選択信号ＩＣＳ１は、レイテンシ制御回路１００に含まれるフリップフロップ回路ＦＦ１〜ＦＦ３を経由し、３クロックサイクル後に内部チップ選択信号ＩＣＳ２として出力される。内部チップ選択信号ＩＣＳ２が活性化するタイミングは、コントローラ５０からコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるタイミングと同期しており、これにより、当該コマンド信号ＣＭＤ及びアドレス信号ＡＤＤがアドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂによって処理される。図６においては、時刻ｔ１１に対応するコマンドやアドレスをＡと表記している。

【0051】

一方、フリップフロップ回路ＦＦ１の出力信号ＣＡＬ２ｍが活性化すると、ビットカウンタ１２０のカウント値ＣＯＵＮＴが最大値＝７にプリセットされる。ビットカウンタ１２０のカウント値ＣＯＵＮＴは、内部クロック信号ＩＣＬＫに同期してカウントダウンされる。しかしながら、図６に示す例では、ビットカウンタ１２０のカウント値ＣＯＵＮＴが０に到達する前の時刻ｔ１２において再びチップ選択信号ＣＳが活性化している。時刻ｔ１２は、時刻ｔ１１から７クロックサイクルが経過したタイミングである。このため、ビットカウンタ１２０のカウント値ＣＯＵＮＴは０に到達する前に、最大値＝７に戻されるため、この時点ではリセット信号ＲＳＴは活性化しない。

【0052】

図６に示す例では、時刻ｔ１２から２クロックサイクル後の時刻ｔ１３においてもチップ選択信号ＣＳが活性化している。時刻ｔ１２及び時刻ｔ１３にて入力されたチップ選択信号ＣＳに基づく動作は、時刻ｔ１１にて入力されたチップ選択信号ＣＳに基づく動作と同じである。したがって、この間イネーブル信号ＲＥＮはハイレベルを保持し続け、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤの受信が可能となる。図６においては、時刻ｔ１２、ｔ１３に対応するコマンドやアドレスをそれぞれＢ，Ｃと表記している。

【0053】

そして、時刻ｔ１３から８クロックサイクルが経過すると、ビットカウンタ１２０のカウント値ＣＯＵＮＴが０に到達し、これによりリセット信号ＲＳＴが活性化する。これに応答してレシーバコントロール回路２００に含まれるＳＲラッチ回路Ｌがリセットされるため、イネーブル信号ＲＥＮはローレベルに非活性化する。この時点においては、少なくとも８クロックサイクルに亘ってチップ選択信号ＣＳが活性化してないことが保証されるため、コントローラ５０からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給されることはない。

【0054】

このように、本実施形態による半導体装置１０ａは、チップ選択信号ＣＳが活性化してから第１のレイテンシが経過した後、すぐにアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂを非活性化させるのではなく、第１のレイテンシよりも長い第２のレイテンシの経過を待ってアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂを非活性化させていることから、チップ選択信号ＣＳの活性化及び非活性化が短期間で何度も繰り返される場合であっても、レシーバ９０ａ，９０ｂが活性状態に維持される。これにより、レシーバ９０ａ，９０ｂの制御に伴う充放電電流を削減することが可能となる。しかも、チップ選択信号ＣＳが活性化した後、第１のレイテンシの経過を待つことなく直ちにアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂを活性化させていることから、レシーバ９０ａ，９０ｂの活性化に時間がかかる場合であっても、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを正しく受信することが可能となる。

【0055】

次に、本発明の第２の実施形態について説明する。

【0056】

図７は、本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。

【0057】

図７に示すように、本実施形態においては、レイテンシシフタ３１０と、ＮＤゲート回路からなる同期制御回路３２０とが追加されている点において、図２に示した半導体装置１０ａと相違している。その他の点については図２に示した半導体装置１０ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

【0058】

レイテンシシフタ３１０は、コマンドデコーダ８０ｂによって生成される内部コマンド信号ＩＣＭＤ２のうち、カラム系のコマンド（ライトコマンドやリードコマンド）のレイテンシをカウントするカウンタである。レイテンシシフタ３１０は、カラム系の内部コマンド信号ＩＣＭＤ２を所定のレイテンシだけカウントした後、内部コマンド信号ＩＣＭＤ３として出力する。レイテンシシフタ３１０がカウントするレイテンシとしては、ライトコマンドに対するレイテンシであるライトレイテンシＷＬや、リードコマンドに対するレイテンシであるリードレイテンシＲＬが挙げられる。

【0059】

ライトレイテンシＷＬとは、コントローラ５０からライトコマンドが発行された後、最初のライトデータＤＱが入力されるまでのレイテンシを指す。ライトコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシ（ＡＬ）分だけ先行して発行されることがある。したがって、ライトコマンドの本来の発行タイミングから最初のライトデータＤＱが入力されるまでのレイテンシをＣＡＳライトレイテンシ（ＣＷＬ）とした場合、ライトレイテンシＷＬ＝ＡＬ＋ＣＷＬで定義される。

【0060】

また、リードレイテンシＲＬとは、コントローラ５０からリードコマンドが発行された後、最初のリードデータＤＱが出力されるまでのレイテンシを指す。リードコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシ（ＡＬ）分だけ先行して発行されることがある。したがって、リードコマンドの本来の発行タイミングから最初のリードデータＤＱが出力されるまでのレイテンシをＣＡＳレイテンシ（ＣＬ）とした場合、リードレイテンシＲＬ＝ＡＬ＋ＣＬで定義される。ライトレイテンシＷＬ、リードレイテンシＲＬ及びアディティブレイテンシＡＬは、コントローラ５０が半導体装置１０に予め発行し、半導体装置１０は、図２に示すモードレジスタ２５にライトレイテンシＷＬ、リードレイテンシＲＬ及びアディティブレイテンシＡＬのそれぞれの値をストアする。

【0061】

レイテンシシフタ３１０の動作は、同期制御回路３２０から出力される内部クロック信号ＩＣＬＫ２に同期して行われる。同期制御回路３２０は、内部クロック信号ＩＣＬＫとイネーブル信号ＲＥＮを受ける２入力のＡＮＤゲート回路であり、したがってイネーブル信号ＲＥＮがハイレベルに活性化している期間だけクロッキングされる。本実施形態においては、第２のレイテンシがライトレイテンシＷＬ及びリードレイテンシＲＬ以上に設定される。

【0062】

図８は、本実施形態による半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＮモードにおける動作が示されている。本例においては、ビットカウンタ１２０のカウント値ＣＯＵＮＴが最大値＝１１にプリセットされる。

【0063】

図８に示すように、時刻ｔ２１にてチップ選択信号ＣＳが発行されると、内部チップ選択信号ＩＣＳ１がハイレベルに変化し、イネーブル信号ＲＥＮがハイレベルに活性化する。これにより、非活性化されていたアドレスレシーバ９０ａ及びコマンドレシーバ９０ｂが活性化され、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤの受信が可能となる。この点は、第１の実施形態と同様である。

【0064】

イネーブル信号ＲＥＮがハイレベルに活性化すると、内部クロック信号ＩＣＬＫ２のクロッキングが開始される。内部クロック信号ＩＣＬＫ２がクロッキングされると、レイテンシシフタ３１０が動作可能な状態となる。そして、チップ選択信号ＣＳが活性化してから３クロックサイクルが経過すると、コントローラ５０からコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行される。本例では、コントローラ５０から発行されたコマンド信号ＣＭＤがライトコマンドである場合を示している。かかるコマンド信号ＣＭＤはコマンドレシーバ９０ｂによって受け付けられ、且つ、コマンドデコーダ８０ｂによってデコードされて内部コマンド信号ＩＣＭＤ２となる。内部コマンド信号ＩＣＭＤ２は、レイテンシシフタ３１０に入力される。

【0065】

この時点においては、レイテンシシフタ３１０が動作可能な状態となっている。このため、レイテンシシフタ３１０に入力された内部コマンド信号ＩＣＭＤ２は、レイテンシシフタ３１０によってライトレイテンシＷＬ分の遅延が与えられた後、内部コマンド信号ＩＣＭＤ３として出力される。本発明においては、レイテンシシフタ３１０によって与えられるライトレイテンシＷＬやリードレイテンシＲＬを示すレイテンシを「第３のレイテンシ」と呼ぶことがある。

【0066】

そして、時刻ｔ２１から１２クロックサイクルが経過すると、ビットカウンタ１２０のカウント値ＣＯＵＮＴが０に到達し、イネーブル信号ＲＥＮがローレベルに非活性化する（時刻ｔ２２）。これに応答して内部クロック信号ＩＣＬＫ２のクロッキングも停止する。この時点においては、少なくとも１２クロックサイクルに亘ってチップ選択信号ＣＳが活性化してないため、レイテンシシフタ３１０にコマンドが貯留されていないことが保証される。これは、第２のレイテンシがライトレイテンシＷＬ及びリードレイテンシＲＬ以上に設定されているからである。

【0067】

尚、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。

【0068】

このように、本実施形態による半導体装置１０ｂでは、イネーブル信号ＲＥＮが非活性状態である期間において内部クロック信号ＩＣＬＫ２のクロッキングを停止していることから、コマンドがレイテンシシフタ３１０に貯留されていない期間において無駄なクロッキングが行われない。これにより、上述した第１の実施形態による効果に加え、消費電力をより低減することが可能となる。

【0069】

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

【0070】

例えば、本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。

【0071】

また、本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。

【0072】

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

【0073】

また、論理ゲート等を構成するトランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

【0074】

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

【0075】

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

【0076】

さらに、本発明による情報処理システムは、以下の特徴を有している。

【0077】

［付記１］
外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、
外部からチップ選択端子に供給されるチップ選択信号に第１のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第１のレイテンシよりも長い第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える半導体装置。
［付記２］
前記制御回路は、前記チップ選択信号が供給された回数をカウントし、前記第２のレイテンシに関連するカウンタの値が所定の値に到達することに対応して前記コマンドレシーバを非活性させるビットカウンタを含む、付記１に記載の半導体装置。
［付記３］
更に、前記内部コマンド信号をデコードし、第１の内部コマンド信号を生成するコマンドデコーダと、
前記チップ選択信号及び前記内部チップ選択信号のいずれか一方を選択し、前記コマンドデコーダに供給するセレクタと、を備える、付記１または２に記載の半導体装置。
［付記４］
更に、外部から供給されるアドレス信号に基づいて内部アドレス信号を生成するアドレスレシーバを備え、
前記制御回路は、前記チップ選択信号の活性化から前記アドレスレシーバを活性化させ、前記第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に前記アドレスレシーバを非活性化させる、付記１乃至３のいずれかに記載の半導体装置。
［付記５］
更に、前記第１の内部コマンド信号を基準として、第３のレイテンシが経過した後に第２の内部コマンド信号を生成するレイテンシシフタ、を備える付記３に記載の半導体装置。
［付記６］
更に、前記コマンドレシーバの活性及び非活性を制御する第１の制御信号及び外部から供給される同期信号が供給され、前記第１の制御信号が活性している期間、前記同期信号を内部同期信号として出力する同期制御回路を備え、
前記レイテンシシフタは、前記内部同期信号に同期して前記第２の内部コマンド信号を生成する、付記５に記載の半導体装置。
［付記７］
前記第３のレイテンシは、
前記コマンド端子にリードコマンドが供給された後、前記半導体装置が備えるデータ端子からデータが出力されるまでの期間を示すリードレイテンシ、及び
前記コマンド端子にライトコマンドが供給された後、前記データ端子にデータが供給されるまでの期間を示すライトレイテンシの少なくともいずれか一方を示す、付記５又は６に記載の半導体装置。
［付記８］
前記リードレイテンシ及び前記ライトレイテンシの少なくともいずれか一方は、対応する前記リードコマンド及びライトコマンドが前記半導体装置へ先行して供給される付加的なレイテンシを示すアディティブレイテンシを含む、付記７に記載の半導体装置。
［付記９］
チップ選択信号及びコマンド信号を出力するコントローラと、
前記チップ選択信号及び前記コマンド信号を受ける前記半導体装置と、を備え、
前記半導体装置は、
外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、
外部からチップ選択端子に供給されるチップ選択信号に第１のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第１のレイテンシよりも長い第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える情報処理システム。
［付記１０］
前記半導体装置は、更に、
前記内部コマンド信号をデコードし、第１の内部コマンド信号を生成するコマンドデコーダと、
前記チップ選択信号及び前記内部チップ選択信号のいずれか一方を選択し、前記コマンドデコーダに供給するセレクタと、を備える付記９に記載の情報処理システム。
［付記１１］
前記半導体装置は、更に、
外部から供給されるアドレス信号に基づいて内部アドレス信号を生成するアドレスレシーバを備え、
前記制御回路は、前記チップ選択信号の活性化から前記アドレスレシーバを活性化させ、前記第２のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第２のレイテンシ後に前記アドレスレシーバを非活性化させる、を備える付記９に記載の情報処理システム。

【符号の説明】

【0078】

１０，１０ａ，１０ｂ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１，６１ アドレス端子
２２，６２ コマンド端子
２３，６３ チップ選択端子
２４，６４ クロック端子
２５ モードレジスタ
３０ データ入出力回路
３１，７１ データ端子
４０ 電源回路
４１，４２ 電源端子
５０ コントローラ
６０ 出力回路
７０ データ処理回路
８０ 回路ブロック
８０ａ アドレスラッチ回路
８０ｂ コマンドデコーダ
９０ レシーバ
９０ａ アドレスレシーバ
９０ｂ コマンドレシーバ
９１ チップ選択レシーバ
９２ クロックレシーバ
１００ レイテンシ制御回路
１１０ シフトレジスタ
１２０ ビットカウンタ
１３０ パルス生成回路
１４１ セレクタ
２００ レシーバコントロール回路
３１０ レイテンシシフタ
３２０ 同期制御回路
ＣＡＬＥＮ モード信号
ＣＳ チップ選択信号
Ｇ０ 検知回路
ＲＥＮ イネーブル信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】