特許 5799508 欠陥検査装置及び欠陥検査方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5799508

(24)【登録日】2015年9月4日

(45)【発行日】2015年10月28日

(54)【発明の名称】欠陥検査装置及び欠陥検査方法

(51)【国際特許分類】

   G01N 21/88 20060101AFI20151008BHJP

   G01N 21/892 20060101ALI20151008BHJP

   H01L 21/66 20060101ALI20151008BHJP

【ＦＩ】

   G01N21/88 Z

   G01N21/892 Z

   H01L21/66 J

【請求項の数】5

【全頁数】15

(21)【出願番号】特願2011-5831(P2011-5831)

(22)【出願日】2011年1月14日

(65)【公開番号】特開2012-145534(P2012-145534A)

(43)【公開日】2012年8月2日

【審査請求日】2013年9月26日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100105360

【弁理士】

【氏名又は名称】川上 光治

(72)【発明者】

【氏名】高橋 直弘

【審査官】 比嘉 翔一

(56)【参考文献】

【文献】 特開２０１０−１３３９２９（ＪＰ，Ａ）

【文献】 特開２０００−０６８３４１（ＪＰ，Ａ）

【文献】 特許第３６７８１３３（ＪＰ，Ｂ２）

【文献】 特許第４１０９７９９（ＪＰ，Ｂ２）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｎ ２１／８４ −２１／９５８

ＪＳＴＰｌｕｓ／ＪＳＴ７５８０（ＪＤｒｅａｍＩＩＩ）

(57)【特許請求の範囲】

【請求項1】

薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する工程と、
前記基板上に形成される半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを選択する工程と、
前記マスクパターンを用いて、前記画像データから前記薄膜のパターニング後に前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する工程と、
前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、半導体装置の予想歩留り率を算出する工程と、
を含む半導体装置の欠陥検査方法。

【請求項2】

記半導体装置が電気的な不良を起こす原因となった欠陥のサイズを特定する欠陥識別データを取得する工程とを含み、
前記欠陥を抽出する工程は、前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズより小さい欠陥を除去し、かつ前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する工程であることを特徴とする請求項１に記載の欠陥検査方法。

【請求項3】

前記予想歩留り率と、前記基板上に形成する半導体装置の品種ごとに予め決定されている規定の歩留り率とを比較し、前記予想歩留り率が前記規定の歩留り率以上であれば、前記基板による前記半導体装置の製造を許可する判定工程を含むことを特徴とする請求項１又は請求項２に記載の欠陥検査方法。

【請求項4】

前記半導体装置の製造を許可した前記基板に対し、前記マスクパターンで特定される前記半導体装置の品種の情報を付与する工程と、
前記半導体装置の製造が許可されなかった前記基板に対し、別の品種の前記マスクパターンを選択して欠陥を抽出する工程と、
を含むことを特徴とする請求項１乃至請求項３のいずれか一項に記載の欠陥検査方法。

【請求項5】

薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する検査制御部と、
前記基板上に形成する半導体装置の品種ごとに形成され、前記薄膜のパターニング後に前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する欠陥抽出部と、
前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、予想される半導体装置の歩留りを予想歩留り率として算出するカウント部と、
を含むことを特徴とする半導体装置の欠陥検査装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、欠陥検査装置及び欠陥検査方法に関する。

【背景技術】

【0002】

半導体装置の製造工程では、１枚の半導体ウェハから製造できる良品の半導体装置の歩留りを計算して、生産状況を把握したり、製造コストを予想したりすることがある。また、良品の半導体装置の歩留りが低くなった場合には、製造装置をメンテナンスしたり、製造条件を見直したりすることがある。

【0003】

ここで、従来の半導体装置の歩留りの計算方法としては、半導体ウェハに形成したエピタキシャル層の表面の原子レベルのスリップラインを検査するものがある。この歩留りの計算方法では、半導体ウェハの表面にレーザ光を照射してスリップラインの座標データを取得する。この座標データとチップ領域の境界を示す格子データを重ねてスリップラインのマップデータを作成し、スリップラインが存在するチップ領域の個数Ｎをカウントする。さらに、半導体ウェハに形成することができる半導体チップの個数Ｎ０を用いて、スリップ率Ｎ／Ｎ０を演算する。そして、品種ごとにスリップ率と良品率の関係を調べたデータに基づいて良品となる半導体装置の歩留りを予想する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平８−２０１３０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来の半導体装置の歩留りの計算方法では、半導体ウェハや薄膜の表面にできた傷が半導体装置の歩留りに与える影響を評価するものであり、薄膜に異物が付着したり、製造工程に不具合があったりした場合に、半導体装置の歩留りに与える影響を判定することはできなかった。
また、従来の半導体装置の歩留りの計算方法では、製造工程中にエピタキシャル層を形成する工程が存在しない場合や、製造工程の初期段階で半導体ウェハをパターニングする前、例えば素子分離領域を形成する前に歩留りを計算することは困難であった。
この発明は、このような事情に鑑みてなされたものであり、パターニングを行う前の半導体装置の歩留りを効率的に、かつ高精度に算出することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の一観点によれば、薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する工程と、前記基板上に形成される半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを選択する工程と、前記マスクパターンを用いて、前記画像データから前記薄膜のパターニング後に前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する工程と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、半導体装置の予想歩留り率を算出する工程と、を含む半導体装置の欠陥検査方法が提供される。

【0007】

また、実施形態の別の観点によれば、薄膜を形成した後で、前記薄膜をパターニングする前の基板の表面の画像データを取得する検査制御部と、前記基板上に形成する半導体装置の品種ごとに形成され、前記薄膜のパターニング後に前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域に発生した欠陥を前記薄膜のパターニング前に抽出する欠陥抽出部と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、予想される半導体装置の歩留りを予想歩留り率として算出するカウント部と、を含むことを特徴とする半導体装置の欠陥検査装置が提供される。

【発明の効果】

【0008】

マスクパターンを用いて基板上の欠陥を抽出して半導体装置の予想歩留り率を算出するので、基板上にパターンを形成する前に基板の良否を判定することが可能になる。基板の良否判定が早期に行われることにより、プロセス異常を早期に発見することが可能になる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の第１の実施の形態に係る欠陥検査装置のブロック図である。

【図2】図２は、本発明の第１の実施の形態に係る欠陥検査方法のフローチャートである。

【図3A】図３Ａは、本発明の第１の実施の形態に係る判定用の欠陥を抽出する工程を説明する図であって、マップデータの画像の一例を示す図である。

【図3B】図３Ｂは、本発明の第１の実施の形態に係る判定用の欠陥を抽出する工程を説明する図であって、中間過程の画像の一例を示す図である。

【図3C】図３Ｃは、本発明の第１の実施の形態に係る判定用の欠陥を抽出する工程を説明する図であって、判定用の欠陥を抽出した画像の一例を示す図である。

【図4】図４は、本発明の第１の実施の形態に係る製品パターンの一例を示す図である。

【図5】図５は、本発明の第１の実施の形態に係る欠陥検査方法の適用例として、半導体ウェハに素子分離領域を形成するまでのプロセスで良否判定を行う場合のフローチャートである。

【図6】図６は、本発明の第２の実施の形態に係る欠陥検査装置のブロック図である。

【図7】図７は、本発明の第２の実施の形態に係る欠陥検査方法のフローチャートである。

【図8】図８は、本発明の第２の実施の形態に係る製品パターンの一例を示す図である。

【発明を実施するための最良の形態】

【0010】

発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。

【0011】

（第１の実施の形態）
図面を参照して第１の実施の形態について詳細に説明する。
半導体装置の欠陥検査装置（以下、欠陥検査装置）１は、半導体ウェハ２（基板）の画像を取得する外観検査部３と、データ処理を行うデータ処理部４とを含んで構成されている。

【0012】

外観検査部３は、半導体ウェハ２を載置するステージ１０を有する。ステージ１０は、直交する２方向に半導体ウェハ２を水平移動可能なＸステージ１１とＹステージ１２とを有し、半導体ウェハ２を保持するホルダ１３には、半導体ウェハ２を位置決めする位置決めピン１４が設けられている。
また、外観検査部３は、半導体ウェハ２上に配置されるＣＣＤ（Charge Coupled Device）センサを有する撮像カメラ１５と、半導体ウェハ２を照らす照明装置１６とが設けられている。撮像カメラ１５の出力は、データ処理部４に接続されている。なお、外観検査部３の構成は、図示した構成に限定されない。例えば、外観検査部３は、半導体ウェハ２の位置を固定し、撮像カメラ１５を移動させる構成でも良い。

【0013】

データ処理部４は、ＣＰＵ（Central Processing Unit）やＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）を含んで構成される制御部２１を有する。さらに、データ処理部４には、データを表示するディスプレイなどの表示部２２と、データの入出力を制御する入出力制御部２３と、データを記憶する記憶部２４とが設けられている。

【0014】

ここで、制御部２１は、記憶部２４に記憶されている欠陥検査用のプログラムを実行することで各種の機能を実現する。この実施の形態の制御部２１は、検査制御部３１と、識別データ作成部３２と、欠陥抽出部３３と、カウント部３４と、判定部３５とに機能分割できる。欠陥抽出部３３は、サイズ抽出部３６Ａと、パターン抽出部３６Ｂとを含んでいる。

【0015】

検査制御部３１は、外観検査部３を制御すると共に、外観検査部３の出力信号を受けて半導体ウェハ２の画像データを作成する。識別データ作成部３２は、欠陥として抽出すべき欠陥を識別するためのデータを作成する。欠陥抽出部３３は、画像データから欠陥を抽出する処理を行う。さらに、サイズ抽出部３６Ａは、検査制御部３１で抽出した欠陥から所定のサイズ以上の欠陥を抽出する処理を行う。欠陥抽出部３３のパターン抽出部３６Ｂは、検査制御部３１で抽出した欠陥から所定の領域にある欠陥を抽出する処理を行う。カウント部３４は、半導体ウェハ２上の欠陥の数を計算したり、１枚の半導体ウェハ２から製造される半導体装置の歩留り率を計算したりする。判定部３５は、歩留り率に基づいて、半導体ウェハ２の良否、つまり半導体ウェハ２から必要な数以上の半導体装置を製造できるか否かを判定する。

【0016】

なお、入出力制御部２３としては、作業者が操作するキーボードや、マウス、サーバとの通信を行う通信制御装置、外部記録装置へのデータの入出力を制御するドライブ装置、プリンタなどがあげられる。
記憶部２４には、欠陥検査装置１を動作させるための様々なデータが保存されている。さらに、この実施の形態では、記憶部２４に、マップデータ３７と、欠陥識別データ３８と、製品パターン３９と、歩留りデータ４０とが記憶されている。なお、欠陥識別データ３８は、欠陥サイズデータ３８Ａと、電気特性データ３８Ｂとか作成されるデータである。また、各データ３７，３８，３８Ａ，３８Ｂ，４０、及び製品パターン３９は、半導体装置の品種ごとに記憶部２４に記憶されている。

【0017】

次に、図２のフローチャートを主に参照して、欠陥検査装置１を用いて半導体ウェハ２に形成した薄膜上の欠陥を検査する欠陥検査方法について説明する。この欠陥検査方法は、半導体装置の製造方法に含まれるのもであって、欠陥の大きさ及び位置と、半導体装置の品種とに基づいて、半導体ウェハ２の良否を判定することを特徴とする。なお、検査対象となるのは、スクライブラインや、配線パターンなどが形成される前で、薄膜を一様に形成した半導体ウェハ２である。

【0018】

まず、ステップＳ１０１で、欠陥検査装置１は、検査対象となる半導体ウェハ２を収容したウェハカセットを受け取り、ウェハカセットに付与されているＩＤ情報を取得し、半導体ウェハ２を用いて製造する半導体装置の品種を特定する。

【0019】

続くステップＳ１０２で、外観検査部３が半導体ウェハ２の表面の画像を取得してマッ
プデータ３７を作成する。具体的には、外観検査部３は、ホルダ１３上に半導体ウェハ２が搬入されたら、データ処理部４の検査制御部３１からの指令に基づいて位置決めピン１４を半導体ウェハ２に押し付け、半導体ウェハ２の位置決めを行う。この後、真空吸着によって半導体ウェハ２をホルダ１３に吸着保持する。さらに、ステージ１０を駆動させて、半導体ウェハ２の検査対象となる領域を撮像カメラ１５の下方に配置する。そして、照明装置１６で半導体ウェハ２を照明しながら、撮像カメラ１５で半導体ウェハ２の表面の画像を取得する。

【0020】

撮像カメラ１５の撮像領域は、半導体ウェハ２の検査対象領域より小さいので、検査制御部３１がステージ１０のＸステージ１１及びＹステージ１２のそれぞれを駆動させて撮像位置を移動させながら、撮像カメラ１５による撮像を行う。撮像カメラ１５で撮像した半導体ウェハ２の画像は、画像信号としてデータ処理部４に出力される。データ処理部４の検査制御部３１は、ステージ１０の駆動量から算出される半導体ウェハ２上の撮像位置の座標データと、その座標の画像信号とを関連付けたマップデータ３７を作成し、記憶部２４に記憶する。

【0021】

図３Ａに一例を示すように、マップデータ３７からは、半導体ウェハ２の表面画像４１が得られる。この表面画像４１には、半導体ウェハ２上に形成した薄膜４２の画像が表示される。そして、薄膜４２の表面の欠陥４３も同時に表示される。欠陥４３のサイズは、様々なものがあり、図３には一例として、サイズの大きい欠陥４３Ａと、サイズが小さい欠陥４３Ｂが発生した場合が示されている。欠陥としては、異物の付着や、薄膜４２に形成されたボイドなどがあげられる。

【0022】

次に、ステップＳ１０３で、欠陥検査装置１が欠陥個数データを作成する。欠陥個数データの作成にあたっては、最初に欠陥抽出部３３がマップデータ３７から薄膜４２上の欠陥を抽出する。欠陥４３の抽出方法としては、例えば、表面画像４１において、輝度が所定の閾値を越えている画素を抽出し、隣接する画素郡を１つの欠陥４３として判定することがあげられる。さらに、カウント部３４が、マップデータ３７から抽出した半導体ウェハ２上の欠陥４３の数をカウントして欠陥個数データを作成する。欠陥個数データは、記憶部２４に記憶される。

【0023】

続くステップＳ１０４では、サイズ抽出部３６Ａが、欠陥のサイズを調べて欠陥サイズデータ３８Ａを作成する。欠陥サイズデータ３８Ａは、欠陥の座標とサイズとが関連付けて作成される。欠陥のサイズは、欠陥として抽出される画素群の画素数から算出される。画素の大きさは、予めわかっているので、画素の大きさに画素数を掛け算すると、欠陥のサイズが得られる。

【0024】

さらに、ステップＳ１０５で、識別データ作成部３２が欠陥識別データ３８を作成する。欠陥識別データ３８は、欠陥のサイズを調べた欠陥サイズデータ３８Ａと、半導体ウェハ２の電気試験の結果である電気特性データ３８Ｂとから作成される。

【0025】

電気特性データ３８Ｂの作成は、半導体ウェハ２上に半導体装置を形成した後に、不図示の電気試験装置を用いて行われる。例えば、半導体ウェハ２上の各半導体装置の半導体回路の電極パッドにプローブを当て、半導体回路の設計時に作成したテストパターンを入力する。そして、このとき得られる出力信号から半導体回路の特性を調べる。半導体回路の動作不良が確認されたときは、その半導体回路の座標データを取得する。そして、半導体ウェハ２の検査対象となる全ての半導体回路について同様の検査を行い、動作不良を起こしている全ての半導体回路の座標データを取得すると、電気特性データ３８Ｂが作成される。

【0026】

そして、電気特性データ３８Ｂと、欠陥サイズデータ３８Ａとを組み合わせると、半導体装置の電気特性を悪化させる結果のサイズについてデータベースとなる欠陥識別データ３８が形成される。ここで、欠陥識別データ３８は、半導体装置の電気特性に影響を与える欠陥、つまり動作不良を起こした半導体回路に形成されている欠陥の位置とサイズの情報から形成されている。このような欠陥識別データ３８からは、半導体装置が動作不良を起こすような欠陥のサイズが、例えば０．５μｍ以上であることがわかる。

【0027】

続く、ステップＳ１０６では、欠陥抽出部３３が、製品パターン３９を選択する。
図４の製品パターン３９Ａに一例を示すように、製品パターン３９Ａは、欠陥を抽出する領域を決定するマスクパターンであり、半導体ウェハ２に製造される半導体装置のチップのレイアウトに基づいて作成されている。すなわち、製品パターン３９Ａは、半導体ウェハ２の外縁に相当するライン５２で区画される領域に、チップパターン５３が格子状に配置されている。各チップパターン５３は、半導体装置の回路パターンの疎密に合わせて密パターン領域５４と疎パターン領域５５に分けられており、疎パターン領域５５がマスクになっている。チップパターン５３においてマスクされている領域は、回路パターンが疎に形成される領域である。疎パターン領域５５がマスクになっているのは、回路パターンが疎になる領域は、歩留りに影響を与え難いため、歩留りの判定対象から除外することが可能だからである。これに対し、密パターン領域５４がチップパターン５３においてマスクされていないのは、この領域に欠陥が生じると半導体装置の電気特性に影響を与え易いので、欠陥の検査を詳細に行う必要があるためである。なお、密パターンとは、ロジック回路やメモリなどが形成される領域で、配線や素子パターンが他の領域に比べて密に形成される領域である。また、疎パターンとは、配線や素子パターンの配置間隔が相対的に広い領域や、ダミーパターンが形成される領域などである。

【0028】

次に、ステップＳ１０７で、欠陥抽出部３３が、半導体ウェハ２の良否判定に用いる欠陥を抽出して判定用欠陥データを作成する。判定用欠陥データは、半導体装置の歩留りに影響を与える欠陥を抽出することで作成される。この実施の形態で、判定用欠陥データは、マップデータ３７と、欠陥識別データ３８と、製品パターン３９とを用いて作成される。

【0029】

まず、サイズ抽出部３６Ａが、マップデータ３７と欠陥識別データ３８とから、半導体ウェハ２上の欠陥のうち、半導体装置の電気特性に影響を与えるサイズ以上の欠陥を抽出する。その結果、図３Ｂの中間過程の画像４４に一例を示すように、大きいサイズの欠陥４３Ａのみが抽出される。なお、ここでは、図３Ａに示すマップデータ３７のサイズの小さい欠陥４３Ｂが、欠陥識別データ３８に定義される半導体装置の電気特性に影響を与えるサイズより小さいものとする。また、サイズの大きい欠陥４３Ａが、欠陥識別データ３８に定義される半導体装置の電気特性に影響を与えるサイズより大きい、つまり半導体装置の電気特性に影響を与える可能性があるサイズであったものとする。

【0030】

さらに、図３Ｂに示す中間結果から、パターン抽出部３６Ｂが、製品パターン３９を用いて密パターン領域５４中に形成された欠陥を抽出する。このときの抽出結果の一例を、図３Ｃに示す。この画像４５において、半導体ウェハ２上に表示されている欠陥４６は、製品パターン３９の密パターン領域５４内の欠陥であって、欠陥識別データ３８で特定されるサイズ以上の欠陥である。つまり、画像４５中に表示されている欠陥４６は、マップデータ３７に含まれる欠陥データを、欠陥識別データ３８と製品パターン３９とでフィルタリングしたときに抽出される欠陥データであり、この欠陥４６が存在する領域に形成される半導体装置は、不良品になると考えられる。そして、このようにして抽出された欠陥の位置データが、判定用欠陥データになる。なお、以上においては、図３Ｂを参照して説明したように、２つのステップに分けて判定用欠陥データを作成していたが、マップデータ３７と欠陥識別データ３８とを用いて１つのステップで判定用欠陥データを作成しても
良い。

【0031】

次に、図２のステップＳ１０８で、欠陥検査装置１のカウント部３４が、予想歩留り率を算出する。ここでは、欠陥判定データで特定される欠陥位置を含むチップ領域の数を欠陥チップ数としてカウントする。１枚の半導体ウェハ２上のチップ領域の総数は、半導体装置の品種ごとに決まっているので、欠陥のないチップ数をチップ領域の総数で割ると、予想歩留り率が算出される。

【0032】

さらに、ステップＳ１０９で、判定部３５が良否判定を行う。良否判定にあたっては、記憶部２４の歩留りデータ４０を半導体ウェハ２のＩＤ情報で検索し、その品種の半導体装置に必要とされる歩留り率（規定の歩留り率）を取得する。さらに、規定の歩留り率と予想歩留り率とを比較し、予想歩留り率が規定の歩留り率以上であれば、その半導体ウェハ２を良品と判定し（ステップＳ１０９でＯＫ）、ステップＳ１１０に進んで、その半導体ウェハ２を使った半導体装置の製造を許可する。これに対して、予想歩留り率が規定の歩留り率未満であれば（ステップＳ１０９でＮＧ）、ステップＳ１１１に進む。この場合は、後の工程を実行しても必要な数又は必要な性能の半導体装置を得られないので、その半導体ウェハ２での半導体装置の製造は不可であると判定する。

【0033】

次に、本実施の形態の欠陥検査方法の適用例として、半導体ウェハ２に素子分離領域を形成するまでのプロセスで良否判定を行う場合について説明する。
最初に、図５のステップＳ２０１で半導体ウェハ２の表面にイニシャル酸化膜を形成する。半導体ウェハ２は、例えばウェハカセットに複数収容された状態で不図示のイニシャル酸化膜の成膜装置に搬入される。イニシャル酸化膜の成膜装置では、ウェハカセットから半導体ウェハ２を１枚ずつ取り出してイニシャル酸化膜を形成する。イニシャル酸化膜を形成した後は、半導体ウェハ２をウェハカセットに戻す。

【0034】

続いて、ステップＳ２０２で半導体ウェハ２のイニシャル酸化膜上の全面に第１の薄膜を一様に形成する。第１の薄膜は、不図示の第１の成膜装置において形成される。この段階で半導体ウェハ２上にパターンは、形成されていない。
次のステップＳ２０３では、欠陥検査装置１が、半導体ウェハ２に形成した第１の薄膜の欠陥を図２のステップＳ１０１からステップＳ１１１に示す処理を行って検査する。欠陥検査の結果、良品判定された場合には、ステップＳ２０４に進む。これに対し、不良判定された場合には、ここでの処理を終了する。

【0035】

次に、ステップＳ２０４で半導体ウェハ２の第１の薄膜上の全面に第２の薄膜を一様に形成する。第２の薄膜は、不図示の第２の成膜装置において形成される。この段階で半導体ウェハ２上にパターンは、形成されていない。
続くステップＳ２０５では、欠陥検査装置１が、半導体ウェハ２に形成した第２の薄膜の欠陥を図２のステップＳ１０１からステップＳ１１１に示す処理を行って検査する。欠陥検査の結果、良品判定された場合には、ステップＳ２０６に進む。これに対し、不良判定された場合には、ここでの処理を終了する。

【0036】

次に、ステップＳ２０６で半導体ウェハ２の第２の薄膜上の全面に第３の薄膜を一様に形成する。第３の薄膜は、不図示の第３の成膜装置において形成される。この段階で半導体ウェハ２上にパターンは、形成されていない。
次のステップＳ２０７では、欠陥検査装置１が、半導体ウェハ２に形成した第３の薄膜の欠陥を図２のステップＳ１０１からステップＳ１１１に示す処理を行って検査する。欠陥検査の結果、良品判定された場合には、ステップＳ２０８に進む。これに対し、不良判定された場合には、ここでの処理を終了する。

【0037】

続いて、ステップＳ２０８において、第３の薄膜の上にレジスト膜を形成し、レジスト膜を露光及び現像して形成したレジストパターンをマスクにして、各膜及び半導体ウェハ２をエッチングして素子分離溝を形成する。この段階で、半導体ウェハ２上にパターンが形成される。
さらに、ステップＳ２０９で、素子分離溝にシリコン酸化膜を、例えば熱酸化により形成する。この後、レジスト膜や各膜をアッシング等により除去すると、素子分離領域が形成される。

【0038】

ここで、ステップＳ２０３，Ｓ２０５，Ｓ２０７において製造不可と判定された場合には、その半導体ウェハ２、又はその半導体ウェハ２を含むロットが廃棄処分される。また、その半導体ウェハ２、又はその半導体ウェハ２を含むロットに形成した薄膜を除去して、その後にステップＳ１０１からの処理を再度実施しても良い。
なお、図５に示すフローチャートにおいて、成膜工程の数は３回に限定されない。成膜工程は、１回でも良いし、４回以上でも良い。

【0039】

以上、説明したように、この実施の形態では、半導体ウェハ２上にパターニングを行う前に、半導体ウェハ２の良否判定を行うので、パターニング後に良否判定を行う場合に比べて、半導体ウェハ２の良否判定を早期に行うことができる。このため、製造工程の無駄が少なくなる。

【0040】

また、この実施の形態では、半導体装置の電気特性に影響を与える欠陥に着目して歩留り率を計算するようにしたので、歩留り率の予測精度が向上する。さらに、半導体装置の回路パターンの粗密に着目して歩留り率を計算するようにしたので、歩留り率の予測精度が向上する。これらのことから、半導体装置の製造工程において、生産状況の把握や製造コストの予想を精度良く行うことが可能になる。また、歩留り率が悪くなったときは、何らかの不具合が生じていることが想定される。このことから、歩留り率を評価することで、工程異常の早期発見や、製造工程の改良、製造装置のメンテナンスのための知見を得ることができる。
さらに、歩留り率を計算する対象とする欠陥のサイズや位置に条件を付けることで、対象となる欠陥を絞り込んだので、検査工程の効率化が図れる。

【0041】

（第２の実施の形態）
図面を参照して第２の実施の形態について詳細に説明する。なお、第１の実施の形態と同一の構成要素には、同じ符号を付してある。また、第１の実施の形態と重複する説明は省略する。

【0042】

この実施の形態は、欠陥の数や位置に応じて、半導体装置の品種を決定することを特徴とする。
図６に示すように、この半導体装置の製造装置１は、データ処理部４の制御部２１が品種設定部６０としても機能する。品種設定部６０は、記憶部２４に予め登録されている複数の品種のＩＤ情報から特定の品種のＩＤ情報を選択する処理や、予想歩留り率に応じて半導体ウェハ２や、その半導体ウェハ２を含むロットに品種を付与する処理を行う。また、品種設定部６０は、予想歩留り率を計算する品種を変更するための処理も行う。

【0043】

次に、この実施の形態の欠陥検査方法について、図７のフローチャートを参照して説明する。なお、この欠陥検査方法は、半導体装置の製造方法に含まれる。

【0044】

まず、ステップＳ１０２で、外観検査部３を用いて半導体ウェハ２の表面の画像を取得し、検査制御部３１が、半導体ウェハ２のマップデータ３７を作成する。ステップＳ１０３で、欠陥検査装置１のカウント部３４は、半導体ウェハ２上の欠陥４３の数をカウント
して欠陥個数データを作成する。続くステップＳ１０５で、サイズ抽出部３６Ａが欠陥サイズデータ３８を作成する。

【0045】

さらに、ステップＳ１０４Ａで、品種設定部６０が１つ目の品種のＩＤ情報を選択する。
続くステップＳ１０５では、選択した品種の電気特性データ３８ＢをＩＤ情報で検索する。さらに、電気特性データ３８Ｂと欠陥サイズデータ３８Ａから、１つ目の品種の欠陥識別データ３８を作成する。この後、ステップＳ１０６で、１つ目の品種の製品パターン３９を、ＩＤ情報を用いて選択する。

【0046】

次に、ステップＳ１０７で、マップデータ３７と、１つ目の品種について計算した欠陥識別データ３８と、選択した製品パターン３９とを用いて、パターン抽出部３６Ｂが判定に用いる欠陥を抽出し、判定用欠陥データを作成する。ここでの欠陥抽出方法は、第１の実施の形態と同様である。

【0047】

さらに、ステップＳ１０８でカウント部３４が、抽出した欠陥を用いて、欠陥のないチップの割合を示す予想歩留り率を算出し、ステップＳ１０９で判定部３５が半導体ウェハ２の良否を判定する。

【0048】

ここで、ステップＳ１０９の良否判定では、ステップＳ１０４Ａで選択した品種の半導体装置の規定の歩留り率を歩留りデータ４０からＩＤ情報を用いて検索し、ステップＳ１０８で算出した予想歩留り率と比較する。予想歩留り率が規定の歩留り率以上であれば、その半導体ウェハ２を良品と判定し（ステップＳ１０９でＹｅｓ）、ステップＳ１２０に進んで、その半導体ウェハ２を使った半導体装置の製造を許可する。さらに、品種設定部６０がその半導体ウェハ２又はその半導体ウェハ２を含むロットに、ステップＳ１０４Ａで選択した品種のＩＤ情報を付与する。そして、この半導体ウェハ２を含むロットは、付与されたＩＤ情報の品種の製造工程に送られ、その品種の半導体装置が製造される。

【0049】

これに対し、予想歩留り率が規定の歩留り率未満であれば（ステップＳ１０９でＮｏ）、ステップＳ１２１に進む。ステップＳ１２１で、品種設定部６０は、記憶部２４に登録されている品種が他にもあるか調べる。記憶部２４に登録され、かつ判定処理を実施していない品種が他にもある場合には（ステップＳ１２１でＹｅｓ）、半導体ウェハ２を他の品種の半導体装置の製造に使用できる可能性があるので、ステップＳ１０４Ａに戻る。これに対して、全ての品種の判定処理が終了していた場合には（ステップＳ１２１でＮｏ）、予定されていた全ての品種において半導体装置の製造が適当でないと判断されたことになるので、ステップＳ１２２に進み、その半導体ウェハ２又はロットでの半導体装置の製造を不可にする。

【0050】

ここで、ステップＳ１２１で、記憶部２４に登録され、かつ判定処理を実施していない品種が他にもあると判定された場合には、ステップＳ１０４ＡからステップＳ１２１を繰り返す。ステップＳ１０４Ａでは、品種設定部６０が２番目の品種を選択し、以降の処理は２番目の品種について欠陥の抽出と良否判定を行う。すなわち、ステップＳ１０７で２番目の品種の判定用欠陥データを作成し、ステップＳ１０８で２番目の品種を製造した場合の予想歩留り率を算出する。さらに、ステップＳ１０９で２番目の品種の規定の歩留り率と予想歩留り率を比較し、２番目の品種の半導体装置を製造可能であるか判定する。これは、品種によって、パターンが密な領域の大きさや、数、配置が異なり、さらに規定の歩留り率も異なるため、１つ目の品種の製造に適しない場合でも、２つ目の品種であれば十分な歩留りが得られる可能性があるからである。

【0051】

そして、２つ目の品種について良品判定された場合（ステップＳ１０９でＹｅｓ）、そ
の半導体ウェハ２又はその半導体ウェハ２を含むロットに、品種設定部６０が２番目の品種のＩＤ情報を付与する。これにより、以降はその半導体ウェハ２又はその半導体ウェハ２を含むロットに２番目の品種の製造工程が実施される。
そして、いずれかの品種に対して良品判定されるか、記憶部２４に登録されている全ての品種についての判定処理が終了するまで、前記の処理が繰り返される。

【0052】

ここで、ステップＳ１０４Ａで品種の選択する順番は、ランダムでも良いし、予め設定しても良い。品種を選択する順番としては、欠陥が発生したときに歩留り率が下がり易い品種を優先的に判定することがあげられる。この場合に優先的に判定対象に選ばれる品種としては、例えば、１枚の半導体ウェハ２に形成するチップ数が少ない品種、又は１つにチップ内の密パターン領域の総面積が大きい品種、あるいはその両方の条件を満たす品種などがある。

【0053】

このことについて、図４に示す製品パターン３９Ａと、図８に示す製品パターン３９Ｂとの比較によって説明する。なお、図６の製品パターン３９Ｂは、チップパターン６３が格子状に配列されており、各チップパターン６３は、密パターン領域６４と疎パターン領域６５とに区分けされ、疎パターン領域５がマスクになっている。

【0054】

製品パターン３９Ｂは、図４の製品パターン３９Ａに比べて、チップパターン６３の数が少なく、かつ１つのチップパターン６３内の密パターン領域６４の総面積が大きい。この製品パターン３９Ｂでは、密パターン領域６４が大きいため、密パターン領域６４に欠陥が発生し易い。さらに、１枚の半導体ウェハ２から製造されるチップ数が少ないので、欠陥が発生した場合には予想歩留り率が下がり易い。このため、この製品パターン３９Ｂの品種に適合する半導体ウェハ２を優先的に調べることで、半導体ウェハ２が廃棄される可能性を低減でき、生産効率を向上できる。

【0055】

ここで、この欠陥検査方法は、図５に示す半導体ウェハ２に素子分離領域を形成するまでのプロセスで良否判定を行う場合に適用することができる。この場合、ステップＳ２０３、ステップＳ２０５、ステップＳ２０７のそれぞれのステップで、この実施の形態の欠陥検査方法を実施する。この場合は、欠陥が発生したときに歩留り率が下がり易い品種を優先的に判定すれば、効率良く半導体ウェハ２の良否判定と品種の決定が行える。
また、ステップＳ２０３及びステップＳ２０５を実施せずに、ステップＳ２０７の最後の判定タイミングのみで、この欠陥検査方法を実施しても良い。

【0056】

以上説明したように、この実施の形態では、半導体装置の品種を決める前に、半導体装置の製造プロセスを開始し、最初に半導体ウェハ２にパターンを形成するまでの間に欠陥の発生状態に応じて、製造する半導体装置の品種を決定するようにした。これにより、欠陥の発生状態に応じて品種を決定することが可能になるので、予め品種を決定した場合に比べて、半導体ウェハ２を廃棄処分にする可能性を低減でき、製造工程の効率化が図れる。その他の効果は、第１の実施の形態と同様である。

【0057】

なお、欠陥検査装置１は、半導体装置の製造装置の一部であっても良い。例えば、複数の製造装置や、検査装置を統括するホストコンピュータに、制御部２１及び各データを記憶させ、前記の各処理を実行させても良い。
また、欠陥サイズデータ３８Ａ，電気特性データ３８Ｂの少なくとも１つは、別のコンピュータ又は製造装置や検査装置で作成したものを取得して使用しても良い。

【0058】

さらに、第１、第２の実施の形態のそれぞれにおいて、欠陥識別データを用いずに、製品パターン３９のみを用いて判定用欠陥データを抽出しても良い。回路パターンが密に形成される領域は、半導体装置の電気特性を悪化させる原因になり易いので、この領域に欠
陥が発生したことのみに着目して予想歩留り率を計算しても半導体ウェハ２の評価の効率化が図れる。

【0059】

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。

【0060】

以下に、前記の実施の形態の特徴を付記する。
（付記１） 薄膜を形成した基板の表面の画像データを取得する工程と、前記基板上に形成される半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを選択する工程と、前記マスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する工程と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、半導体装置の予想歩留り率を算出する工程と、を含む半導体装置の欠陥検査方法。
（付記２） 前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズを特定する欠陥識別データを取得する工程とを含み、前記欠陥を抽出する工程は、前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズより小さい欠陥を除去し、かつ前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する工程であることを特徴とする付記１に記載の欠陥検査方法。
（付記３） 前記予想歩留り率と、前記基板上に形成する半導体装置の品種ごとに予め決定されている規定の歩留り率とを比較し、前記予想歩留り率が前記規定の歩留り率以上であれば、前記基板による前記半導体装置の製造を許可する判定工程を含むことを特徴とする付記１又は付記２に記載の欠陥検査方法。
（付記４） 前記半導体装置の製造を許可した前記基板に対し、前記マスクパターンで特定される記半導体装置の品種の情報を付与する工程と、前記半導体装置の製造が許可されなかった前記基板に対し、別の品種の前記マスクパターンを選択して欠陥を抽出する工程と、を含むことを特徴とする付記１乃至付記３のいずれか一項に記載の欠陥検査方法。
（付記５） 前記マスクパターンは、１枚の基板から形成される前記半導体装置のチップの数が少ない品種と、１つの前記チップ内の回路パターンが密な領域の総面積が大きい品種との少なくとも一方を満たす品種から順番に選択されることを特徴とする付記４に記載の欠陥検査方法。
（付記６） 前記予想歩留り率は、前記基板上にパターンを形成する前に算出することを特徴とする付記１乃至付記５のいずれか一項に記載の欠陥検査方法。
（付記７） 薄膜を形成した基板の表面の画像データを取得する検査制御部と、前記基板上に形成する半導体装置の品種ごとに形成され、前記半導体装置の回路パターンが疎に形成される領域をマスクするマスクパターンを用いて、前記画像データから前記半導体装置の回路パターンが密に形成される領域の欠陥を抽出する欠陥抽出部と、前記基板上に形成される前記半導体装置のチップの総数と、抽出した前記欠陥が含まれる前記半導体装置のチップの数とから、予想される半導体装置の歩留りを予想歩留り率として算出するカウント部と、を含むことを特徴とする半導体装置の欠陥検査装置。
（付記８） 前記欠陥抽出部は、前記半導体装置が電気的な不良を起こす原因となった欠陥のサイズ以下の欠陥を除外するサイズ抽出部を含むことを特徴とする付記７に記載の欠陥検査装置。
（付記９） 前記予想歩留り率と、前記基板上に形成する半導体装置の品種ごとに予め決定されている規定の歩留り率とを比較し、前記予想歩留り率が前記規定の歩留り率以上であれば、前記基板による前記半導体装置の製造を許可する判定部を含むことを特徴とする
付記７又は付記８に記載の欠陥検査装置。
（付記１０） 前記マスクパターンを選択する前記半導体装置の品種を決定すると共に、その品種の情報を前記基板に付与する品種設定部を有する付記７乃至付記９のいずれか一項に記載の欠陥検査装置。

【符号の説明】

【0061】

１ 欠陥検査装置
２ 半導体ウェハ（基板）
４ データ処理部
２１ 制御部
３１ 検査制御部
３２ 識別データ作成部
３３ 欠陥抽出部
３４ カウント部
３５ 判定部
３６Ａ サイズ抽出部
３６Ｂ パターン抽出部
３７ マップデータ
３８ 欠陥識別データ
３９ 製品パターン（マスクパターン）
４０ 歩留りデータ
４３ 欠陥
５４，６４ 密パターン領域
５５，６５ 疎パターン領域
６０ 品種設定部

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4】

【図5】

【図6】

【図7】

【図8】