特許 5802488 受信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5802488

(24)【登録日】2015年9月4日

(45)【発行日】2015年10月28日

(54)【発明の名称】受信装置

(51)【国際特許分類】

   H04L 7/10 20060101AFI20151008BHJP

   H04L 7/04 20060101ALI20151008BHJP

【ＦＩ】

   H04L7/10

   H04L7/04 100

【請求項の数】7

【全頁数】35

(21)【出願番号】特願2011-189453(P2011-189453)

(22)【出願日】2011年8月31日

(65)【公開番号】特開2013-51613(P2013-51613A)

(43)【公開日】2013年3月14日

【審査請求日】2014年7月7日

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】山下 和憲

【審査官】 森谷 哲朗

(56)【参考文献】

【文献】 特開平０６−０３７７４４（ＪＰ，Ａ）

【文献】 特開平０５−２５２１５４（ＪＰ，Ａ）

【文献】 特開平０４−０４２６３０（ＪＰ，Ａ）

【文献】 米国特許第０５０８１６５４（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ７／１０

Ｈ０４Ｌ ７／０４

(57)【特許請求の範囲】

【請求項1】

Ｍビット長の既知のビットパターンを有する検出対象部分を含むシリアルデータを受信する受信装置であって、
受信したシリアルデータを構成する各ビットのデータを、受信した順に並べてＮビット（Ｎ＜Ｍ）幅のパラレルデータを生成するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路が生成したＮビット幅のパラレルデータが格納される第１のレジスタ、および、該第１のレジスタに格納されたパラレルデータが、順次、パラレルクロックに同期してシフトされて格納される１つもしくは複数の第２のレジスタとからなるレジスタ群と、
前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの、前記シリアルデータとして受信した順に連続するＮビットの範囲のそれぞれのビットを先頭とするＬビット（Ｎ≦Ｌ＜Ｍ）の部分と、前記既知のビットパターンの対応する部分とを比較する比較回路と、
前記比較回路が、前記パラレルクロックの第１の周期内において、そのときに前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納されているパラレルデータを構成するビットの前記連続するＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＬビットの部分と、前記既知のビットパターンの先頭からＬビットの部分との一致を検出し、さらに、Ｌ／Ｎの商をｑ、余りをｒとして、Ｋ、Ｎ、ｑ、ｒによって決まる前記パラレルクロックの特定の周期内において、そのときに前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納されているパラレルデータを構成するビットの、前記連続するＮビットの範囲およびＫ、Ｎ、ｒによって決まる特定のビットを先頭とするＪビット（Ｊ≦Ｍ−Ｌ）の部分と、前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との一致を検出したことを条件として、前記シリアルデータの受信を検出する検出回路とを備えることを特徴とする受信装置。

【請求項2】

前記特定の周期が前記パラレルクロックの第１の周期からｑ周期後の周期であり、前記特定のビットが、
（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットであり、
（２Ｂ）Ｎ−ｒ≦Ｋである場合には、前記連続するＮビットの範囲の直後のｒビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットである、
もしくは、
前記特定の周期が前記パラレルクロックの第１の周期からｑ＋１周期後の周期であり、前記特定のビットが、
（１Ｂ）Ｋ＜Ｎ−ｒである場合には、前記連続するＮビットの範囲の直前のＮ−ｒビットの範囲の、先頭からＫビット目のビットであり、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットである、
ことを特徴とする請求項１記載の受信装置。

【請求項3】

前記比較回路が、
前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うＮ個の第１の比較器を備えるとともに、
前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲の直後のｒビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うｒ個の第２の比較器と、前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲の直前のＮ−ｒビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うＮ−ｒ個の第３の比較器と、の少なくとも一方を備え、
前記検出回路が、
前記特定の周期を前記第１の周期からｑ周期後の周期とし、
（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記第１の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
（２Ｂ）Ｎ−ｒ≦Ｋである場合には、前記第２の比較器のうちの、前記連続するＮビットの範囲の直後のｒビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビットからＪビットの部分との、
一致を検出したことを条件として前記シリアルデータの受信を検出するか、
もしくは、
前記特定の周期を前記第１の周期からｑ＋１周期後の周期とし、
（１Ｂ）Ｋ＜Ｎ−ｒである場合には、前記第３の比較器のうちの、前記連続するＮビットの範囲の直前のＮ−ｒビットの範囲の先頭からＫビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記第１の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒ−Ｎビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
一致を検出したことを条件として前記シリアルデータの受信を検出することを特徴とする請求項２記載の受信装置。

【請求項4】

（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記特定の周期が前記パラレルクロックの第１の周期からｑ周期後の周期であり、前記特定のビットが前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットであり、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記特定の周期が前記パラレルクロックの第１の周期からｑ＋１周期後の周期であり、前記特定のビットが前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットである、
ことを特徴とする請求項１記載の受信装置。

【請求項5】

前記比較回路が、前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うＮ個の比較器を備え、
前記検出回路が、
（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記Ｎ個の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記Ｎ個の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒ−Ｎビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
一致を検出したことを条件として、前記シリアルデータの受信を検出することを特徴とする請求項４記載の受信装置。

【請求項6】

Ｍ＝Ｉ・Ｌ（Ｉは２以上の整数）であり、Ｊ＝Ｌであることを特徴とする請求項１ないし５のいずれかに記載の受信装置。

【請求項7】

前記比較回路が、所定のビット数の不一致を許して一致を検出することを特徴とする請求項１ないし６のいずれかに記載の受信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、既知のビットパターン（特定パターン）を含むシリアルデータ（シリアルパターン）を受信し、特定パターンを含むシリアルデータが受信されたことを検出する受信装置に関するものである。

【背景技術】

【0002】

高速シリアル通信技術で採用されている多くの通信プロトコル（規約）が特定パターンの検出処理を前提としている。最も一般的なシリアルパターンの構成は、図２２に示すように、プリアンブル（Preamble）＋スタートデリミタ（StartDelimiter）＋ペイロード（Payload）＋エンドオブバースト（ＥＯＢ）（もしくは、エンドデリミタ（EndDelimiter））となっており、データ格納領域であるペイロード以外はそれぞれの通信プロトコルにおいて特定ビット数の特定パターンとして規定されている。

【0003】

図２３は、従来の受信装置の構成を表す一例の概念図である。同図に示す受信装置８０は、受信したシリアルデータを所定ビット幅のパラレルデータに変換する、シリアルパラレル変換回路８２と、受信パターン格納レジスタ８４とだけを表したものである。

【0004】

受信装置８０では、例えば、受信した１０Ｇｂｐｓの高速シリアルデータが、シリアルパラレル変換回路８２により、受信したシリアルデータから再生したシリアルクロックを分周したパラレルクロックに同期して、３１２．５ＭＨｚ、３２ビットのパラレルデータに変換される。シリアルパラレル変換回路８２からは、変換された３２ビット幅のパラレルデータＤＡＴＡｎと、パラレルクロックが出力される。

【0005】

受信パターン格納レジスタ８４は、３個の、３２ビットのフリップフロップ（ＦＦ）８６を直列に接続して構成されている。受信パターン格納レジスタ８４により、パラレルシリアル変換回路８２から入力された３２ビット幅のパラレルデータＤＡＴＡｎが、パラレルクロックに同期して、順次後段のＦＦ８６にシフトされる。受信パターン格納レジスタ８４からは、常に、最新（最後）の所定周期分のパラレルデータＤＡＴＡ１〜ｎが出力される。

【0006】

ここで、受信装置は、有効なシリアルデータだけではなく、さまざまな雑音も受信する。そこで、有効データを見分けるため、前述のように、シリアルデータの先頭に、プリアンブルと呼ばれる既知のビットパターン（特定パターン）を有する部分が付加されている。プリアンブルを受信装置で検出することにより、有効なシリアルデータを雑音と区別して受信できるようになっている。

【0007】

一般的な特定パターンの検出方法は以下の通りである。すなわち、図２４に示すように、例えば、特定パターンのビット長が６４ビットであり、シリアルパラレル変換回路８２によって変換されるパラレルデータのビット幅が３２ビットである場合、パラレルデータＤＡＴＡ１〜３のうち、特定パターンが現れる可能性のある３２通りの格納パターンのそれぞれと、特定パターンとを比較することにより、特定パターンの検出が行われる。

【0008】

ここで、特定パターンが現れる可能性のある３２通りのパターンとは、受信パターン格納レジスタ８４に格納されたパラレルデータＤＡＴＡ１〜３を構成するビットの、シリアルデータとして受信した順に連続する３２ビットの範囲（図２４の例では、パラレルデータＤＡＴＡ１のビット０〜３１までの３２ビット）のそれぞれのビットを先頭とする６４ビットの部分（３２通りの格納パターン）である。

【0009】

なお、図中のパラレルデータＤＡＴＡ１〜３のビットの並びは、左側が最下位ビット（ビット０）であり、シリアルデータの先頭側のビットである。これ以外の図についても同様である。

【0010】

上記のようにして特定パターンの検出を行う理由は以下の通りである。すなわち、
（１）特定パターンがパラレルデータのビット幅よりも長いため、１周期（サイクル）のデータでは不足する。図２４では、特定パターンが６４ビットであるのに対し、パラレルデータは３２ビットであるため、最低でも２周期分、さらに、次の理由（２）を考慮すると３周期分のデータを保持する必要がある。
（２）連続する３２ビットの範囲のうちのどの先頭位置の格納パターンで特定パターンが検出されるか不明であるため、３２通りの格納パターンの全てについて特定パターンとの一致を検出する必要がある。

【0011】

次に、受信装置の具体例を挙げて説明する。

【0012】

図２５は、従来の受信装置の構成を表す一例の回路図である。同図に示す受信装置９０は、上記のように、特定パターンのビット長が６４ビットであり、シリアルパラレル変換回路によって変換されるパラレルデータのビット幅が３２ビットである場合の構成を表したものであって、シリアルパラレル変換回路８２と、受信パターン格納レジスタ８４Ａと、パターン比較回路８８Ａとを備えている。

【0013】

３周期分のパラレルデータＤＡＴＡ１〜３に含まれる３２通りの格納パターンのそれぞれと、特定パターンとを一度に比較するために、受信パターン格納レジスタ８４Ａとして、直列に接続された２段の３２ビットのＦＦ８６Ａが設けられている。

【0014】

また、両者を比較するための３２個の比較器（比較器０〜３１）９２Ａが設けられている。それぞれの比較器９２Ａには、３２通りの格納パターンのそれぞれと、特定パターンが入力されており、比較器９２Ａからは、両者の比較結果である３２個のパターン一致フラグ［３１：０］が出力される。

【0015】

図２６は、比較器の構成を表す一例の回路図である。同図に示す比較器９２Ａは、６４個のＥＸＯＲ（排他的論理和）回路９４Ａと、１つのＮＯＲ回路９６Ａとによって構成されている。

【0016】

それぞれのＥＸＯＲ回路９４Ａにより、格納パターンと特定パターンの各々対応するビットが比較され、その比較結果として、両者が一致する場合に“０”、不一致の場合に“１”が出力される。その結果、ＮＯＲ回路９６Ａからは、パターン一致フラグとして、両者の全てのビットが一致する場合、つまり、格納パターンと特定パターンとが一致する場合に“１”、１ビットでも不一致が検出された場合には“０”が出力される。

【0017】

なお、高速通信においては、ある程度の通信誤り（格納パターンと特定パターンとの間で一致しないビットの数）を許して特定パターンを検出する必要がある。

【0018】

図２７は、従来の受信装置の構成を表す別の例の回路図である。同図に示す受信装置１００は、所定数の通信誤りを許容する機能を備えるものである。パターン比較回路８８Ｂを構成するそれぞれの比較器９２Ｂには、最大許容不一致ビット数が入力されている。

【0019】

図２８は、比較器の構成を表す一例の回路図である。同図に示す比較器９２Ｂは、６４個のＥＸＯＲ回路９４Ａと、加算器９８Ｂと、大小比較回路１０２Ｂとによって構成されている。

【0020】

この比較器９２Ｂでは、加算器９８Ｂにより、６４個のＥＸＯＲ回路９４Ａからの比較結果が加算される。加算器９８Ｂは、４ビットの加算器であり、加算結果が１５未満であれば加算結果をそのまま出力し、１５以上であれば１５を出力する。つまり、加算器９８Ｂは、通信誤り数が１４までの場合に対応する。そして、加算結果、すなわち、通信誤り数が、最大許容不一致ビット数の１５未満である場合には、大小比較回路１０２Ｂにより、一致が検出されたと見なされ、パターン一致フラグが“１”となる。

【0021】

ここで、本発明に関連性のある先行技術文献には、特許文献１〜３がある。

【0022】

特許文献１には、直列データをｎビットの並列データに変換し、ｎビットの並列データを受け取ってｎ＋ｍ−１ビット（ｍは特定パターンのビット長）の並列データをレジスタに記憶し、Ｎ個のＭビット比較器により、レジスタに記憶されたｎ＋ｍ−１ビットのデータの開始ビットを１ビットずつずらして、Ｎ通りの連続するｍビットのデータのそれぞれと、ｍビットの特定パターンとの一致検出を並列に行うことが記載されている。

【0023】

特許文献２および３には、並列データと特定パターンとをビット毎に比較し、伝送線路の影響により、両者の間でビットの値が一致しないビット誤りが含まれていても、その数が規定数以下であれば特定パターンに一致すると判定することが記載されている。

【先行技術文献】

【特許文献】

【0024】

【特許文献1】特開平７−２０２８６５号公報

【特許文献2】特開２００５−２６０５００号公報

【特許文献3】特開平８−６５２９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0025】

従来の受信装置では、特定パターン検出時に通信誤りを許さない場合でも、パターン比較回路は、６４×３２＝２０４８個のＥＸＯＲ回路で構成されており、比較回路としてはあまりにも大きいと言える。また、組合せ回路だけでこのような大規模な回路を構成すると、レイアウト時に配線が困難になる、タイミング収束が難しくなるなどの問題が発生することが考えられる。

【0026】

本発明の目的は、パターン検出回路の回路規模を削減し、コストダウンすることができる受信装置を提供することにある。

【課題を解決するための手段】

【0027】

上記目的を達成するために、本発明は、Ｍビット長の既知のビットパターンを有する検出対象部分を含むシリアルデータを受信する受信装置であって、
受信したシリアルデータを構成する各ビットのデータを、受信した順に並べてＮビット（Ｎ＜Ｍ）幅のパラレルデータを生成するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路が生成したＮビット幅のパラレルデータが格納される第１のレジスタ、および、該第１のレジスタに格納されたパラレルデータが、順次、パラレルクロックに同期してシフトされて格納される１つもしくは複数の第２のレジスタとからなるレジスタ群と、
前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの、前記シリアルデータとして受信した順に連続するＮビットの範囲のそれぞれのビットを先頭とするＬビット（Ｎ≦Ｌ＜Ｍ）の部分と、前記既知のビットパターンの対応する部分とを比較する比較回路と、
前記比較回路が、前記パラレルクロックの第１の周期内において、そのときに前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納されているパラレルデータを構成するビットの前記連続するＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＬビットの部分と、前記既知のビットパターンの先頭からＬビットの部分との一致を検出し、さらに、Ｌ／Ｎの商をｑ、余りをｒとして、Ｋ、Ｎ、ｑ、ｒによって決まる前記パラレルクロックの特定の周期内において、そのときに前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納されているパラレルデータを構成するビットの、前記連続するＮビットの範囲およびＫ、Ｎ、ｒによって決まる特定のビットを先頭とするＪビット（Ｊ≦Ｍ−Ｌ）の部分と、前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との一致を検出したことを条件として、前記シリアルデータの受信を検出する検出回路とを備えることを特徴とする受信装置を提供するものである。

【0028】

ここで、前記特定の周期が前記パラレルクロックの第１の周期からｑ周期後の周期であり、前記特定のビットが、
（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットであり、
（２Ｂ）Ｎ−ｒ≦Ｋである場合には、前記連続するＮビットの範囲の直後のｒビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットである、
もしくは、
前記特定の周期が前記パラレルクロックの第１の周期からｑ＋１周期後の周期であり、前記特定のビットが、
（１Ｂ）Ｋ＜Ｎ−ｒである場合には、前記連続するＮビットの範囲の直前のＮ−ｒビットの範囲の、先頭からＫビット目のビットであり、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットであることが好ましい。

【0029】

また、前記比較回路が、
前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うＮ個の第１の比較器を備えるとともに、
前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲の直後のｒビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うｒ個の第２の比較器と、前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲の直前のＮ−ｒビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うＮ−ｒ個の第３の比較器と、の少なくとも一方を備え、
前記検出回路が、
前記特定の周期を前記第１の周期からｑ周期後の周期とし、
（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記第１の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
（２Ｂ）Ｎ−ｒ≦Ｋである場合には、前記第２の比較器のうちの、前記連続するＮビットの範囲の直後のｒビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビットからＪビットの部分との、
一致を検出したことを条件として前記シリアルデータの受信を検出するか、
もしくは、
前記特定の周期を前記第１の周期からｑ＋１周期後の周期とし、
（１Ｂ）Ｋ＜Ｎ−ｒである場合には、前記第３の比較器のうちの、前記連続するＮビットの範囲の直前のＮ−ｒビットの範囲の先頭からＫビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記第１の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒ−Ｎビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
一致を検出したことを条件として前記シリアルデータの受信を検出することが好ましい。

【0030】

また、（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記特定の周期が前記パラレルクロックの第１の周期からｑ周期後の周期であり、前記特定のビットが前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットであり、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記特定の周期が前記パラレルクロックの第１の周期からｑ＋１周期後の周期であり、前記特定のビットが前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットであることが好ましい。

【0031】

また、前記比較回路が、前記第１のレジスタおよび前記１つもしくは複数の第２のレジスタに格納された複数のパラレルデータを構成するビットの前記連続するＮビットの範囲のそれぞれのビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行うＮ個の比較器を備え、
前記検出回路が、
（１Ａ）Ｋ＜Ｎ−ｒである場合には、前記Ｎ個の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
（２Ａ）Ｎ−ｒ≦Ｋである場合には、前記Ｎ個の比較器のうちの、前記連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする部分と前記既知のビットパターンの対応する部分との比較を行う比較器が、該Ｋ＋ｒ−Ｎビット目のビットを先頭とするＪビットの部分と前記既知のビットパターンのＬ＋１ビット目からＪビットの部分との、
一致を検出したことを条件として、前記シリアルデータの受信を検出することが好ましい。

【0032】

また、Ｍ＝Ｉ・Ｌ（Ｉは２以上の整数）であり、Ｊ＝Ｌであることが好ましい。

【0033】

また、前記比較回路が、所定のビット数の不一致を許して一致を検出することが好ましい。

【発明の効果】

【0034】

本発明では、比較器を構成するＥＸＯＲ回路の個数を削減することができるので、受信装置の回路規模を小さくすることができる。これにより、本発明によれば、回路規模削減により、チップコスト削減、レイアウト容易性向上などの効果を得ることができる。

【図面の簡単な説明】

【0035】

【図1】本発明の受信装置の構成を表す第１の実施形態の回路図である。

【図2】比較器の構成を表す一例の回路図である。

【図3】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図4】受信装置の動作を表す一例のタイミング図である。

【図5】本発明の受信装置の構成を表す第２の実施形態の回路図である。

【図6】パターン検出回路の構成を表す一例の回路図である。

【図7】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図8】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図9】本発明の受信装置の構成を表す第３の実施形態の回路図である。

【図10】比較器の構成を表す一例の回路図である。

【図11】比較パターン選択部の構成を表す一例の回路図である。

【図12】パターン検出回路の構成を表す一例の回路図である。

【図13】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図14】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図15】本発明の受信装置の構成を表す第４の実施形態の回路図である。

【図16】比較器の構成を表す一例の回路図である。

【図17】本発明の受信装置の構成を表す第５の実施形態の回路図である。

【図18】比較器の構成を表す一例の回路図である。

【図19】パターン検出回路の構成を表す一例の回路図である。

【図20】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図21】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図22】シリアルパターンの構成を表す一例の概念図である。

【図23】従来の受信装置の構成を表す一例の概念図である。

【図24】格納パターンと特定パターンとの関係を表す一例の概念図である。

【図25】従来の受信装置の構成を表す一例の回路図である。

【図26】比較器の構成を表す一例の回路図である。

【図27】従来の受信装置の構成を表す別の例の回路図である。

【図28】比較器の構成を表す一例の回路図である。

【図29】従来の受信装置の構成を表す一例の回路図である。

【図30】格納パターンと比較パターンとの関係を表す一例の概念図である。

【図31】従来の受信装置の構成を表す一例の回路図である。

【図32】格納パターンと比較パターンとの関係を表す一例の概念図である。

【発明を実施するための形態】

【0036】

以下に、添付の図面に示す好適実施形態に基づいて、本発明の受信装置を詳細に説明する。

【0037】

図１は、本発明の受信装置の構成を表す第１の実施形態の回路図である。同図に示す受信装置１０は、Ｍビット長の既知のビットパターン（特定パターン）を有する検出対象部分を含むシリアルデータを受信し、特定パターンを含むシリアルデータが受信されたことを検出するものであって、シリアルパラレル変換回路１２と、受信パターン格納レジスタ１４と、パターン比較回路１６と、パターン検出回路１８とによって構成されている。

【0038】

本発明の受信装置は、Ｎ通り（Ｎ＜Ｍ）の、Ｍビット長の格納パターンのそれぞれと、Ｍビット長の特定パターンとを１周期で一度に比較するのではなく、複数回に分けて複数の周期で比較する。受信装置１０は、Ｍ＝６４，Ｎ＝３２の場合の例であり、図２に示すように、後述する、３２通り（Ｎ通り）の、６４ビット長（Ｍビット長）の格納パターンのそれぞれと、６４ビット長（Ｍビット長）の特定パターンとを、前半と後半の３２ビット（Ｌビット（Ｎ≦Ｌ＜Ｍ）およびＪビット（Ｊ≦Ｍ−Ｌ））ずつ、２回に分けて２周期で比較する。

【0039】

シリアルデータは、図２２に示すように、プリアンブル＋スタートデリミタ＋ペイロード＋エンドオブバーストの順序で受信装置１０に入力される。プリアンブルが、前述のＭビット長の特定パターンを有する。

【0040】

シリアルパラレル変換回路１２は、例えば、３２ビット（Ｎビット）のレジスタによって構成され、連続して受信したシリアルデータを構成する各ビットのデータを、シリアルクロックに同期して、受信した順にレジスタに並べて３２ビット幅（Ｎビット幅）のパラレルデータを生成する。シリアルパラレル変換回路１２からは、３２ビット幅のパラレルデータＤＡＴＡ２と、受信したシリアルデータからリカバリされたシリアルクロックを分周したパラレルクロックが出力される。

【0041】

なお、シリアルパラレル変換回路１２は、シリアルデータを構成する各ビットのデータを、レジスタの最下位ビット側から最上位ビット側に向かって並べてパラレルデータを生成してもよいし、その逆向きに並べてパラレルデータを生成してもよい。

【0042】

続いて、受信パターン格納レジスタ１４は、シリアルパラレル変換回路１２から入力された３２ビット幅のパラレルデータＤＡＴＡ２を、パラレルクロックに同期して３２ビット（Ｎビット）単位でシフトして、常に、最新（最後）の所定周期分のパラレルデータを格納する。

【0043】

受信パターン格納レジスタ１４は、例えば、シリアルパラレル変換回路１２が生成した３２ビット幅のパラレルデータが格納される第１のレジスタ、および、第１のレジスタに格納されたパラレルデータが、順次、パラレルクロックに同期してシフトされて格納される１つもしくは複数の第２のレジスタとを備えるパイプライン構造のレジスタ群で構成される。

【0044】

受信パターン格納レジスタ１４は、シリアルパラレル変換回路１２を構成するレジスタとは別に、第１のレジスタを備えていてもよいし、あるいは、シリアルパラレル変換回路１２を構成するレジスタを第１のレジスタとして利用することもできる。

【0045】

図１に示す受信パターン格納レジスタ１４は、シリアルパラレル変換回路１２のレジスタを第１のレジスタとするものであり、シリアルパラレル変換回路１２から入力された３２ビット幅のパラレルデータＤＡＴＡ２を、パラレルクロックに同期して保持するとともに、パラレルデータＤＡＴＡ１として出力する１つの３２ビットのＦＦ（第２のレジスタ）２０によって構成されている。つまり、シリアルパラレル変換回路１２のレジスタに格納されたパラレルデータＤＡＴＡ２が、ＦＦ２０に順次シフトされる。シリアルパラレル変換回路１２からは受信したシリアルデータから生成した最新（最後）のパラレルデータＤＡＴＡ２が、ＦＦ２０からは、１つ前のパラレルデータＤＡＴＡ１が出力される。

【0046】

ここで、受信パターン格納レジスタ１４内への６４ビット長の特定パターンの格納状態について説明する。

【0047】

図３の上側には、受信パターン格納レジスタ１４の第２のレジスタ２０に格納された３２ビット幅のパラレルデータＤＡＴＡ１と、受信パターン格納レジスタ１４の第１のレジスタとして利用されるシリアルパラレル変換回路１２のレジスタに格納された３２ビット幅のパラレルデータＤＡＴＡ２とに、６４ビット長（Ｍビット長）の特定パターンの前半の３２ビットの部分が格納される３２通りの状態を示す。それぞれのパラレルデータＤＡＴＡ１，ＤＡＴＡ２の左端が最下位ビット、右端が最上位ビットである。従って、シリアルパラレル変換回路１２が受信したシリアルデータのビットを最下位ビット側から最上位ビット側に向かって並べてパラレルデータを生成した場合、ＤＡＴＡ１の左端からＤＡＴＡ２の右端に向けて、パラレルデータを構成するビットが、シリアルデータとして受信した順に並ぶ。

【0048】

シリアルデータの６４ビット長の特定パターンの前半の３２ビット（Ｌビット）の部分は、このＤＡＴＡ１，ＤＡＴＡ２内の任意の位置に格納される可能性がある。しかし、パラレルデータが３２ビット（Ｎビット）幅である場合、連続する３２ビット（Ｎビット）の範囲のそれぞれのビットを先頭とする３２種類（Ｎ種類）の格納位置を考慮すればよい。図３の上側は、６４ビット長の特定パターンの前半の３２ビットが格納される可能性のある、０番目、１番目、２番目、．．．３０番目、３１番目の全部で３２通りの格納位置が、横長の長方形で示されている。図示された例では、ＤＡＴＡ１の０ビット目から３１ビット目までの連続する３２ビットの範囲のそれぞれのビットを先頭とする３２種類の格納位置が示されている。例えば、格納位置０では、特定パターンの３２ビットの前半部分が、ＤＡＴＡ１の０ビット目から３１ビット目までに格納される。格納位置３１では、ＤＡＴＡ１の３１ビット目からＤＡＴＡ２の３０ビット目までに格納される。

【0049】

特定パターンの前半の３２ビットの部分は、これらの３２種類の格納位置に加えて、例えば、格納位置３１の次の位置、すなわち、ＤＡＴＡ２の０ビット目から３１ビット目までに格納されることも考えられる。しかし、この位置に格納された前半部分の３２ビットは、パラレルクロックの次のクロック周期内には、格納位置０にシフトして格納される。従って、３２ビット長のパターンが３２ビット幅の２つのレジスタ内に格納される位置としては、連続する３２ビットの範囲のそれぞれのビットを先頭とする３２種類の格納位置、例えば、図３に示される０から３１までの３２通りの格納位置を考えればよい。なお、ここでは、連続する３２ビットの範囲の先頭側からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とする３２ビットの格納パターン＃ｎ（ｎ＝０〜３１）を、＃ｎ＝Ｋと定義している。

【0050】

続いて、パターン比較回路１６は、前述の３２通り（Ｎ通り）の、３２ビット長（Ｌビット長）の格納パターンのそれぞれと、あらかじめ設定された６４ビット長（Ｍビット長）の特定パターンの対応する３２ビット長の部分（Ｌビット長の比較パターン）とを、各々対応するビット毎に比較し、その比較結果となる３２個（Ｎ個）のパターン一致フラグ［３１：０］を出力する。

【0051】

ここで、Ｎ＞Ｌでは、つまり、一度に比較するビット幅がパラレルデータのビット幅よりも狭い場合には、１パラレルクロック周期内に２回の比較を行うことが必要になる場合がある。これを避けるために、Ｎ≦Ｌである必要があり、本実施形態では、前述のように、Ｎ≦Ｌ＜Ｍとしている。

【0052】

図示例のパターン比較回路１６は、３２個（Ｎ個）の比較器（比較器０〜３１）２２と、比較パターン選択部となる３２個（Ｎ個）のマルチプレクサ２４とを備えている。それぞれの比較器０〜３１には、受信パターン格納レジスタ１４の対応する格納位置に格納された格納パターンのそれぞれのビットが入力されるとともに、この格納パターンと比較される比較パターンが、マルチプレクサ２４から入力される。

【0053】

マルチプレクサ２４は、後述する比較パターン選択信号に応じて、６４ビット長の特定パターンの中から、前半の３２ビット長（Ｌビット長）もしくは後半の３２ビット長（Ｊビット長）の比較パターンを出力する。

【0054】

ここで、比較器０〜３１に各々対応するマルチプレクサを、マルチプレクサ０〜３１と表記すると、マルチプレクサ０〜３１の入力端子０には、特定パターン［３１：０］が、また、入力端子１には、特定パターン［６３：３２］が共通に入力され、選択端子には、比較パターン選択信号［０：３１］のそれぞれのビットが入力される。そして、各々のマルチプレクサからは、比較パターン選択信号が“０”の場合に前半の比較パターンとなる特定パターン［３１：０］が出力され、比較パターン選択信号が“１”の場合に後半の比較パターンとなる特定パターン［６３：３２］が出力される。

【0055】

それぞれの比較器２２は、図２に示すように、３２個のＥＸＯＲ回路２６と、１つのＮＯＲ回路２８とによって構成されている。

【0056】

受信パターン格納レジスタ１４から入力された格納パターン［３１：０］と、マルチプレクサ２４から入力された比較パターン［３１：０］とは、ＥＸＯＲ回路２６によって、各々対応するビット毎に比較される。ＥＸＯＲ回路２６の出力信号である比較結果は、各々対応するビットが一致する場合に“０”、不一致の場合に“１”となる。そして、全ての比較結果［３１：０］が“０”の場合、つまり、格納パターンと比較パターンとが一致する場合に、ＮＯＲ回路２８の出力信号であるパターン一致フラグが“１”となる。そして、３２個の比較器０〜３１が生成するパターン一致フラグがまとめられて、比較器２２のパターン一致フラグ［３１：０］として出力される。

【0057】

この図に示すように、比較器２２は、３２ビットのデータ同士の比較ができればよいので、ＥＸＯＲ回路２６の個数が３２個であり、図２６に示す従来の比較器９２Ａよりも削減することができる。また、本実施形態では一度に比較するデータのビット数を３２ビットとしているが、一度に比較するデータのビット数を減らすことにより、例えば、１６ビット、８ビットとすることにより、ＥＸＯＲ回路２６の個数をさらに削減することも可能である。

【0058】

続いて、パターン検出回路１８は、パターン比較回路１６が、パラレルクロックの第１の周期内に、受信パターン格納レジスタ１４に格納されたパラレルデータを構成するビットの、連続する３２ビット（Ｎビット）の範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とする３２ビット（Ｌビット）の格納パターンと、６４ビット長（Ｍビット長）の特定パターンの先頭から３２ビット（Ｌビット）の比較パターンとの一致を検出し、さらに、Ｌ／Ｎの商をｑ、余りをｒ（図３の例では、ｑ＝１，ｒ＝０）として、Ｋ、Ｎ、ｑ、ｒによって決まるパラレルクロックの特定の周期内に、受信パターン格納レジスタ１４に格納されたパラレルデータを構成するビットの、連続する３２ビット（Ｎビット）の範囲およびＫ、Ｎ、ｒによって決まる特定のビットを先頭とする３２ビット（Ｊビット）の格納パターンと、６４ビット長の特定パターンの３３ビット目（Ｌ＋１ビット目）から３２ビット（Ｊビット）の比較パターンとの一致を検出したことを条件として、６４ビット長の特定パターンを含むシリアルデータの受信を検出する。

【0059】

図示例のパターン検出回路１８は、ＡＮＤ回路３０と、ＦＦ３２と、ＡＮＤ回路３４とを備えている。図示を省略しているが、ＡＮＤ回路３０、ＦＦ３２およびＡＮＤ回路３４は、３２個のパターン一致フラグ［３１：０］に対応する３２セットの回路が設けられている。

【0060】

対応する比較器０〜３１において、格納パターンと比較パターンとの一致が検出されていないとき、つまり、パターン一致フラグが“０”のとき、ＡＮＤ回路３０の出力信号は“０”となる。ＡＮＤ回路３０の出力信号は、パラレルクロックに同期してＦＦ３２に保持されるため、ＦＦ３２の出力信号である比較パターン選択信号は次の周期で“０”となる。従って、ＡＮＤ回路３４の出力信号である検出信号も“０”となる。

【0061】

対応する比較器０〜３１において一致が検出され、パターン一致フラグが“１”になると、ＡＮＤ回路３０の出力信号は“１”となり、パラレルクロックに同期して、比較パターン選択信号は次の周期で“１”となる。ＦＦ３２の出力信号が“１”になると、ＡＮＤ回路３０の出力信号は“０”となるため、パラレルクロックに同期して、比較パターン選択信号はそのまた次の周期で“０”に戻る。

【0062】

すなわち、比較パターン選択信号は、パターン一致フラグが“１”になる、つまり、格納パターンと前半の比較パターンとの一致が検出されると、次の周期で“１”となり、２周期後の周期で“０”に戻るワンショット信号となる。また、検出信号は、パターン一致フラグが連続する２周期で“１”になる、つまり、格納パターンと前半および後半の比較パターンとの一致が連続して検出されると“１”となり、その次の周期で“０”に戻るワンショット信号となる。

【0063】

上記のように、比較パターン選択信号は、パターン一致フラグが“１”になる、つまり、格納パターンと比較パターンとの一致が検出されると“１”になる。そのため、格納パターンと前半の比較パターンとの一致が検出されると、後半の比較パターンが、その次の周期で前述のマルチプレクサ２４から出力され、比較器２２により、格納パターンと後半の比較パターンとの比較が行われる。

【0064】

また、格納パターンと後半の比較パターンとの比較が行われると、両者の一致が検出されたかどうかに関係なく、次の周期では格納パターンと前半の比較パターンとの比較が行われる。これにより、格納パターンと後半の比較パターンとの比較によって一致が検出されなかったときに、すぐ次の周期から格納パターンと前半の比較パターンとの比較を再開することができる。

【0065】

次に、受信装置１０の動作について説明する。

【0066】

受信装置１０では、受信したシリアルデータの各ビットのデータが、シリアルパラレル変換回路１２により、シリアルクロックに同期して、受信した順にレジスタに並べられて３２ビット幅（Ｎビット幅）のパラレルデータＤＡＴＡ２が生成される。

【0067】

３２ビット幅のパラレルデータＤＡＴＡ２は、受信パターン格納レジスタ１４に、パラレルクロックに同期して、３２ビット単位（Ｎビット単位）でシフトされ、３２ビット幅（Ｎビット幅）のパラレルデータＤＡＴＡ１として格納される。これにより、受信パターン格納レジスタ１４には、図３に示すように、パラレルクロックに同期して、常に、パラレルデータＤＡＴＡ１，ＤＡＴＡ２からなる最新の２周期分のデータが格納される。

【0068】

パターン比較回路１６の比較器２２のそれぞれ（比較器０〜３１）には、受信パターン格納レジスタ１４から、対応する格納パターンが入力される。すなわち、ＤＡＴＡ１、ＤＡＴＡ２の対応する範囲のビットが入力される。比較器２２のそれぞれには、さらに、対応するマルチプレクサ２４から比較パターンが入力される。受信装置１０にシリアルデータが受信されない状態では、いずれの比較器２２も一致を検出せず、“０”の一致フラグを出力する。このため、全ての比較パターン選択信号が“０”になり、全てのマルチプレクサ２４から、６４ビット長（Ｍビット長）の特定パターンのうちの前半の３２ビット長（Ｌビット長）の比較データが入力される。そして、比較器２２により、３２通りの格納パターンのそれぞれと、前半の比較パターンとが、各々対応するビット毎に比較される。その結果、シリアルデータが受信されると、前半の比較パターンとの一致が検出された格納パターンに対応するパターン一致フラグが“１”となる。

【0069】

ここで、図３の上側に示すように、例えば、３２通りの格納パターンのうちの、パラレルデータＤＡＴＡ１の先頭から２ビット目（Ｋビット目）を先頭とする格納パターン２と、前半の比較パターンとの一致が、ある周期で検出されたとする。このとき、前半の比較パターンとの一致が検出された６４ビットの特定パターンの前半の３２ビットの部分に続く、後半の３２ビットの部分は、格納パターン２の格納位置であるＤＡＴＡ１の２ビット目からＤＡＴＡ２の１ビット目までに続く、ＤＡＴＡ２の２ビット目からの格納位置に格納されていると期待される。ただし、この周期では、まだ、後半部分の３２ビットの最後の２ビットはＤＡＴＡ２内に格納されていない。

【0070】

図３の下側には、このように格納パターン２と前半の比較パターンとの一致が検出された周期の、次の周期内に行われる、格納パターンと比較パターンとの比較を示す。図３の上側において前半の比較パターンとの一致が検出された、格納パターン２の３２ビットの部分に続く後半の３２ビットの部分は、次の周期内には、格納位置２にシフトされて格納されていると期待される。そこで、次の周期内にこの後半部分を検出するため、パターン検出回路１８では、格納パターン２に対応するパターン一致フラグ［２］が“１”になると、格納パターン２に対応する比較パターン選択信号［２］だけが次の周期で“１”となる。

【0071】

比較パターン選択信号［２］が“１”になると、パターン比較回路１６では、格納パターン２に対応するマルチプレクサ２から、後半の３２ビット長（Ｊビット長）の比較データが出力される。これによって、パターン比較回路１６の、格納パターン２に対応する比較器２が、特定パターンの後半の３２ビットの部分が格納されていると期待される格納パターン２と、後半の３２ビットの比較データとを比較する。一致が検出されると、対応するパターン一致フラグ［２］が“１”になる。

【0072】

パターン検出回路１８では、後半の比較パターンとの一致が検出された格納パターン２に対応するパターン一致フラグ［２］が“１”になると、つまり、ある周期で前半の比較パターンとの一致が検出され、続いて、その次の周期で後半の比較パターンとの一致が検出されると、格納パターン２に対応する検出信号［２］だけが次の周期で“１”となり、格納パターン２の位置で特定パターンを含むシリアルデータが受信されたことが検出される。

【0073】

一方、比較器２が後半部分との一致を検出しなかった場合には、パターン一致フラグ［２］は“１”にならず、検出信号も“１”にならない。すなわち、前の周期での前半部分との一致の検出は雑音等による誤検出であると考えられるため、シリアルデータを受信したとは判断しない。なお、比較器２が後半の比較パターンとの比較を行う周期内において、比較器２を除く比較器０〜１、３〜３１には、前半の比較パターンが入力され、それぞれの格納パターンとの比較が行われる。このため、いずれかの格納パターンと前半部分との一致が検出された場合、次の周期内には、後半部分との比較が行われる。これにより、格納パターン２について前半部分の誤検出が発生した直後にシリアルデータを受信した場合にも、２以外の格納パターンで特定パターンの前半部分を格納できた場合には、検出可能である。

【0074】

２以外の格納パターンと前半の比較パターンとの一致が検出された場合にも、同様に、次の周期で、特定パターンの後半部分の検出を行い、シリアルデータの受信を検出することができる。

【0075】

図３に示すように、特定パターンをそれぞれ３２ビット、すなわち、パラレルデータ幅と等しい部分に分けて検出する場合、パラレルクロックの第１の周期内に、ある格納パターンと前半の比較パターンとの一致が検出されたときに、その次に、後半の比較パターンとの一致を検出する必要がある特定パターンの後半部分は、パラレルクロックの次の周期内に、前半の比較パターンとの一致が検出された格納パターンと同一の格納位置に格納される。

【0076】

なお、ある格納パターンと前半の比較パターンとの一致が検出されたときに、その次に、後半の比較パターンとの一致を検出する必要がある格納パターン、および、前半の比較パターンとの一致が検出されてから、その次に、後半の比較パターンとの一致を検出する必要があるパラレルクロック周期までの周期数は、連続するＮビットの範囲、Ｋ、Ｎ、ｑ、ｒに応じて変化する。

【0077】

すなわち、前半の比較パターンと一致する格納パターンが検出されたときに、その次に、後半の比較パターンとの一致を検出する必要がある格納パターンの格納状態には規則性があり、連続するＮビットの範囲、Ｋ、Ｎ、ｒによって１通りに決定される。また、特定パターンと一致する格納パターンが検出されてから、その次に、特定パターンとの一致を検出する必要がある格納パターンが受信パターン格納レジスタ１４内に格納されるまでの周期数にも規則性があり、Ｋ、Ｎ、ｑ、ｒによって一意に決定される。

【0078】

以下、図４のタイミング図を参照して、具体的に説明する。

【0079】

同図に示すタイミング図では、まず、比較器２により、３周期目で格納パターン２と前半の比較パターンとの一致が検出され、パターン一致フラグ［２］が“１”になっている。そのため、続く４周期目で比較パターン選択信号［２］が“１”になる。また、同じ４周期目で次の格納パターンと後半の比較パターンとの一致が連続して検出され、パターン一致フラグ２が２周期連続で“１”を維持している。そのため、同じ４周期目で検出信号［２］が“１”になる。これにより、特定パターンを含むシリアルデータが受信されたことが検出される。

【0080】

次に、比較器２９により、１０周期目で格納パターン２９と前半の比較パターンとの一致が検出され、パターン一致フラグ［２９］が“１”になっているため、続く１１周期目で比較パターン選択信号［２９］は“１”になる。しかし、同じ１１周期目で次の格納パターンと後半の比較パターンとの一致が検出されていないため、パターン一致フラグ［２９］は２周期連続で“１”に維持されていない。従って、同じ１１周期目で格納パターン［２９］に対応する比較結果［２９］は“０”に戻っている。

【0081】

次に、比較器０により、１２周期目で格納パターン０と前半の比較パターンとの一致が検出されているが、続く１３周期目では次の格納パターンと後半の比較パターンとの一致が検出されていない。そのため、１３周期目では比較パターン選択信号［０］が“１”になっているが、同じ１３周期目で検出結果［０］は“０”のままである。

【0082】

最後に、比較器３１により、１３周期目で格納パターン３１と前半の比較パターンとの一致が検出され、続く１４周期目で次の格納パターン３１と後半の比較パターンとの一致が連続して検出されている。そのため、検出結果［３１］は“１”になっている。

【0083】

このように、同じ周期でも、全ての比較器０〜３１が、３２通りの格納パターンのそれぞれと、前半の比較パターンもしくは後半の比較パターンとを比較しているわけではなく、１周期前の比較結果に応じて、それぞれの比較器が、３２通りの格納パターンのそれぞれと、前半の比較パターンもしくは後半の比較パターンとを比較している。

【0084】

以下、本発明の受信装置が、特定パターンのビット長Ｍ、および、パラレルデータのビット幅Ｎの値に関係なく適用可能であることを説明する。

【0085】

まず、特定パターンのビット長Ｍが、パラレルデータのビット幅Ｎの整数倍でない場合、例えば、Ｍ＝６６，Ｎ＝３２の場合を説明する。

【0086】

図２９は、従来の受信装置の構成を表す一例の回路図である。同図に示す受信装置１１０は、図２５に示す従来の受信装置９０と比較して、受信パターン格納レジスタ８４Ｃが、直列に接続された３段の３２ビットのＦＦ８６Ｃで構成されている点を除いて、同様の構成を備えるものである。

【0087】

受信装置１１０の受信パターン格納レジスタ８４Ｃは、シリアルパラレル変換回路８２のレジスタを第１のレジスタとして利用して、常に、最新の４周期分のパラレルデータＤＡＴＡ１〜４を格納する。受信パターン格納レジスタ８４Ｃには、図３０に示すように、パラレルデータＤＡＴＡ１の最下位ビットから、シリアルデータとして受信した順に連続する３２ビットの範囲のそれぞれのビットを先頭とする、３２通りの、６６ビットの格納位置に、特定パターンが格納される可能性がある。

【0088】

この受信装置１１０では、３２個の比較器（比較器０〜３１）９２Ａにより、４周期分のパラレルデータＤＡＴＡ１〜４内の、３２通りの格納位置に格納された６６ビット長の格納パターンのそれぞれと、６６ビット長の特定パターンとが一度に比較される。

【0089】

続いて、図５は、本発明の受信装置の構成を表す第２の実施形態の回路図である。同図に示す受信装置４０は、同様に、シリアルパラレル変換回路１２と、受信パターン格納レジスタ１４Ａと、パターン比較回路１６Ａと、パターン検出回路１８Ａとを備えている。

【0090】

シリアルパラレル変換回路１２は、図１に示す受信装置１０と同じものである。

【0091】

受信パターン格納レジスタ１４Ａは、シリアルパラレル変換回路１２のレジスタを第１のレジスタとして利用し、第２のレジスタとして、直列に接続された２段の３２ビット（Ｎビット）のＦＦ２０Ａ１，２０Ａ２を有している。受信パターン格納レジスタ１４は、常に、最新の３周期分のパラレルデータＤＡＴＡ１〜３を格納する。受信パターン格納レジスタ１４Ａからは、図７に示すように、パラレルデータＤＡＴＡ１の最下位ビット（ＤＡＴＡ［０］）から、シリアルデータとして受信した順に連続する３２ビット（Ｎビット）の範囲のそれぞれのビットを先頭とする、３２通り（Ｎ通り）の格納位置０〜３１に格納された、３３ビット（Ｌビット）の格納パターン０〜３１が出力される。これに加えて、受信パターン格納レジスタ１４Ａからは、連続する３２ビットの範囲に続く３２ビット目を先頭とする格納位置３２に格納された、３３ビットの格納パターン３２も出力される。

【0092】

パターン比較回路１６Ａは、３３個（Ｎ＋１個）の比較器（比較器０〜３２）２２と、３１個（Ｎ−１個）のマルチプレクサ２４とを備えている。

【0093】

比較器２２のそれぞれの比較器０〜３２の構成は、ＥＸＯＲ回路の個数が３３個であることを除いて、図２に示すものと同じである。

【0094】

ここで、比較器１〜３１に各々対応するマルチプレクサを、マルチプレクサ１〜３１と表記すると、マルチプレクサ１〜３１は、それぞれ、比較パターン選択信号［１：３１］の対応するビットに応じて、６６ビット長の特定パターン［６５：０］の中から、前半の３３ビット長（Ｌビット長）の比較パターン、もしくは、後半の３３ビット長（Ｊビット長）の比較パターンを出力する。

【0095】

マルチプレクサ１〜３１の入力端子０には、特定パターン［３２：０］が、入力端子１には、特定パターン［６５：３３］が全てのマルチプレクサ１〜３１に共通に入力され、選択端子には、比較パターン選択信号［１：３１］のそれぞれのビットが、対応するマルチプレクサ１〜３１に入力されている。そして、マルチプレクサ１〜３１のそれぞれからは、比較パターン選択信号が“０”の場合に、前半の比較パターン［３２：０］となる特定パターン［３２：０］が出力され、比較パターン選択信号が“１”の場合に、後半の比較パターン［３２：０］となる特定パターン［６５：３３］が出力される。

【0096】

なお、比較器０には、常に、前半の比較パターン［３２：０］となる特定パターン［３２：０］が入力され、比較器３２には、常に、後半の比較パターン［３２：０］となる特定パターン［６５：３３］が入力される。

【0097】

パターン検出回路１８Ａは、図６に示すように、図１に示すものと同様に、比較器０〜３１に対応する３２セットの、ＡＮＤ回路３０と、ＦＦ３２と、ＡＮＤ回路３４とを備えている。なお、比較器３２に対応する回路は設けられていない（不要である）。検出信号［ｎ］を出力するＡＮＤ回路３４には、比較パターン選択信号［ｎ＋１］と、パターン一致フラグ［ｎ＋１］が入力されている。

【0098】

なお、比較器０では、常に、格納パターン０と前半の比較パターンとの比較が行われ、比較器３２では、常に、格納パターン３２と後半の比較パターンとの比較が行われる。そのため、マルチプレクサ２４の選択信号として、比較パターン選択信号［０］および［３２］は不要である。ただし、比較パターン選択信号［０］は生成されていないが、比較パターン選択信号［３２］は生成されており、パターン検出回路１８Ａの内部で使用されている。

【0099】

検出信号［ｎ］は、比較パターン選択信号［ｎ＋１］が“１”、つまり、１周期前の格納パターンと前半の比較パターンとの比較結果が一致であり、かつ、パターン一致フラグ［ｎ＋１］が“１”、つまり、現在の周期の格納パターンと後半の比較パターンとの比較結果が一致である場合、すなわち、連続する２周期で一致、つまり、特定パターン全体が検出された場合に“１”となる。

【0100】

次に、受信装置４０の動作について説明する。

【0101】

受信パターン格納レジスタ１４に、最新の３周期分のパラレルデータＤＡＴＡ１〜３が格納されるまでの動作は同様である。

【0102】

パターン比較回路１６Ａでは、まず、全ての比較パターン選択信号が“０”になり、全てのマルチプレクサ２４から、前半の比較データが出力される。そして、比較器２２により、格納パターン０〜３１のそれぞれと前半の比較パターンとが、各々対応するビット毎に比較される。その結果、シリアルデータが受信されると、一致が検出された格納パターン＃ｎに対応するパターン一致フラグ［ｎ］が“１”となる。

【0103】

ここで、図７の上側に示すように、ある周期で、パラレルデータＤＡＴＡ１の先頭から２ビット目（Ｋビット目）を先頭とする格納位置に格納された格納パターン２と前半の比較パターンとの一致が検出され、パターン一致フラグ［２］が“１”になったとする。格納位置２はＤＡＴＡ１の２ビット目からＤＡＴＡ２の２ビット目までの範囲である。この格納範囲に格納された特定パターンの前半の３３ビットに続く後半の３３ビットの部分は、同じパラレルクロック周期内には、ＤＡＴＡ２の３ビット目からＤＡＴＡ３の３ビット目までの範囲に格納されている。そして、パラレルクロックの次の周期内には、ＤＡＴＡ１の３ビット目からＤＡＴＡ２の３ビット目までの格納位置、すなわち格納位置３に格納されることが期待される。このように、それぞれの格納位置に格納する特定パターンの前半部分のビット長３３が、パラレルデータのビット幅３２に比較して１だけ大きいため、後半部分は、１だけ大きい番号の格納位置に格納される。

【0104】

この後半部分を検出するため、パターン検出回路１８Ａでは、パターン一致フラグ［２］が“１”になると、比較パターン選択信号［３］だけが次の周期で“１”とする。

【0105】

比較パターン選択信号［３］が“１”になると、パターン比較回路１６Ａでは、マルチプレクサ３から、後半の３２ビット長（Ｊビット長）の比較データが出力されこれ以外のマルチプレクサ１〜２，４〜３１からは、前半の比較パターンが出力される。

【0106】

そして、同図上側の状態から１周期後の状態を同図下側に示すように、格納パターン３については、比較器３により、後半の比較パターンとの比較が行われる。一方、格納パターン３以外の格納パターン０〜２，４〜３１については、比較器０〜２，４〜３１により、前半の比較パターンとの比較が引き続き行われる。

【0107】

パターン検出回路１８Ａでは、格納パターン３に対応するパターン一致フラグ［３］が“１”になると、つまり、ある周期で前半の比較パターンとの一致が検出され、続いて、その次の周期で後半の比較パターンとの一致が検出されると、検出信号［２］だけが次の周期で“１”となり、格納パターン２の位置から特定パターンを含むシリアルデータが受信されたことが検出される。２以外の格納パターンと前半の比較パターンとの一致が検出された場合にも、同様に、次の周期で、特定パターンの後半部分の検出を行い、シリアルデータの受信を検出することができる。

【0108】

一方、図８の上側に示すように、ある周期で、パラレルデータＤＡＴＡ１の先頭から３１ビット目（Ｋビット目）を先頭とする格納パターン３１と前半の比較パターンとの一致が検出され、パターン一致フラグ［３１］が“１”になったとする。特定パターンの前半部分の３３ビットが、ＤＡＴＡ１の３１ビット目からＤＡＴＡ２の３１ビット目までの格納位置３１に格納された場合、それに続く後半部分の３３ビットは、同じパラレルクロック周期内には、ＤＡＴＡ３の０ビット目から格納されている。この後半部分は、パラレルクロックの次の周期内には、ＤＡＴＡ２の０ビット目からＤＡＴＡ３の１ビット目までの格納位置３２に格納されると期待される。

【0109】

パターン検出回路１８Ａでは、パターン一致フラグ［３１］が“１”になると、比較パターン選択信号［３２］だけが次の周期で“１”となる。パターン選択信号［３２］は、パターン比較回路１６Ａのマルチプレクサ１〜３１の制御には利用されない。このため、比較器０〜３１には、特定パターンの前半部分が比較パターンとして供給される。しかし、比較器３２は常に特定パターンの後半部分の３３ビットが比較パターンとして供給される。

【0110】

そして、同図上側の状態から１周期後の状態を同図下側に示すように、格納パターン３２については、比較器３２により、後半の比較パターンとの比較が行われる。

【0111】

パターン検出回路１８Ａでは、格納パターン３２に対応するパターン一致フラグ［３２］が“１”になると、つまり、ある周期で前半の比較パターンとの一致が検出され、続いて、その次の周期で後半の比較パターンとの一致が検出されると、検出信号［３１］だけが次の周期で“１”となり、格納パターン３１の位置で特定パターンを含むシリアルデータが受信されたことが検出される。

【0112】

図５の受信装置４０では、パラレルクロックのある周期で格納パターン３１と前半の比較パターンとの一致が検出されたときに、次の周期内で後半の比較パターンとの一致を検出するために、３３個目の比較器３２を備える構成とした。これは、格納パターン３１と前半の比較パターンとの一致が検出された場合、パラレルクロックの次の周期内において、特定パターンの後半部分が、格納位置３２に格納されると期待されるためである。従って、格納パターン０〜３１と比較パターンとの比較を行うために設けた比較器０〜３１とは別に、比較器３２を設ける必要がある。また、受信パターン格納レジスタ１４Ａは、格納位置３２に格納される３３ビット長の後半部分の全体を格納することが可能なように、第２の格納レジスタとして、２つのＦＦ２０Ａ１，２０Ａ２を備える構成とした。

【0113】

なお、次の周期内において格納位置３２に格納されると期待される後半部分は、さらにその次の周期内においては、格納位置０に格納されることが期待される。従って、格納パターン３１と前半の比較パターンとの一致が検出された場合に、パラレルクロックの２周期後に、比較器０を使って格納パターン０と後半の比較パターンとの比較を行うことにより、後半部分との一致を検出することが可能である。しかし、格納パターン０〜３０と前半の比較パターンとの一致が検出された場合には、比較器１〜３１を利用して、パラレルクロックの次の周期内に後半部分との一致を検出することができるのに対して、格納位置３１で前半部分との一致が検出された場合のみ、異なる周期内に後半部分との一致を検出するためには、複雑な制御を必要とする。これを避けるため、図５の受信装置４０では、比較器３２を追加することにより、０〜３１の３２種類の格納パターンのいずれと前半の比較パターンとの一致が検出されたときに、パラレルクロックの同一周期内、すなわち、次の周期内に、後半部分との一致を検出することを可能にした。

【0114】

上記のように、本発明の受信装置は、Ｍ＝６６，Ｎ＝３２の場合に限らず、特定パターンのビット長Ｍが、パラレルデータのビット幅Ｎの整数倍、もしくは、整数倍でない、どのような組合せの場合であっても正しく動作する。

【0115】

次に、パラレルデータのビット幅Ｎが３２ビットでない場合、例えば、Ｍ＝６４，Ｎ＝１６の場合を説明する。

【0116】

図３１に示す受信装置１２０のように、パラレルデータのビット幅Ｎが１６ビットの場合、例えば、受信した１０Ｇｂｐｓのシリアルデータが、シリアルパラレル変換回路８２Ｄにより、６２５ＭＨｚ、１６ビットのパラレルデータに変換される。

【0117】

そして、受信パターン格納レジスタ８４Ｄは、常に、最新の５周期分のパラレルデータＤＡＴＡ１〜５を格納する。受信パターン格納レジスタ８４Ｄ内には、６４ビット長の特定パターンが図３２に示すように、例えばパラレルデータＤＡＴＡ１の最下位ビットから、シリアルデータとして受信した順に連続する１６ビットの範囲のそれぞれのビットを先頭とする、１６通りの格納位置に格納される可能性がある。

【0118】

この受信装置では、１６個の比較器により、５周期分のパラレルデータＤＡＴＡ１〜５に含まれる、１６通りの、６４ビット幅の格納パターンのそれぞれと、６４ビット長の特定パターンとが一度に比較される。

【0119】

続いて、図９は、本発明の受信装置の構成を表す第３の実施形態の回路図である。同図に示す受信装置５０は、同様に、シリアルパラレル変換回路１２Ｂと、受信パターン格納レジスタ１４Ｂと、パターン比較回路１６Ｂと、パターン検出回路１８Ｂとを備えている。第３の実施形態の受信装置５０は、１６通り（Ｎ通り）の、６４ビット幅（Ｍビット幅）の格納パターンのそれぞれと、６４ビット長（Ｍビット長）の特定パターンとを、１６ビット（ＬビットないしＪビット）ずつ、４回に分けて４周期で比較する。

【0120】

シリアルパラレル変換回路１２Ｂは、図１に示す受信装置１０と同様のものであって、１６ビット幅（Ｎビット幅）のパラレルデータＤＡＴＡ２を生成する。

【0121】

受信パターン格納レジスタ１４Ｂは、図１に示す受信装置１４と同様のものであって、シリアルパラレル変換回路１２Ｂのレジスタを第１のレジスタとして利用するとともに、第２のレジスタとして１６ビット（Ｎビット）のＦＦ２０Ｂを備える。

【0122】

パターン比較回路１６Ｂは、１６個（Ｎ個）の比較器（比較器０〜１５）２２Ｂと、比較パターン選択部３６とを備えている。

【0123】

比較器２２のそれぞれの比較器０〜１５は、図２に示す比較器と同様のものであって、図１０に示すように、格納パターンと比較パターンとを比較する１６個のＥＸＯＲ回路２６Ｂと、ＮＯＲ回路２８Ｂとを備えている。

【0124】

比較パターン選択部３６は、図１１に示すマルチプレクサ２４Ｂを１６個備えている。各々のマルチプレクサ２４Ｂは、比較パターン選択信号［ｎ］に応じて、６４ビット長の特定パターン［６３：０］の中から、第１の比較パターンとなる１６ビット長（Ｌビット長）の特定パターン［１５：０］、第２の比較パターンとなる１６ビット長（Ｊビット長）の特定パターン［３１：１６］、第３の比較パターンとなる１６ビット長（Ｊビット長）の特定パターン［４７：３２］、もしくは、第４の比較パターンとなる１６ビット長（Ｊビット長）の特定パターン［６３：４８］を出力する。

【0125】

パターン検出回路１８Ｂは、図１２に示すように、比較器０〜１５に対応する１６セットの、マルチプレクサ３８と、ＦＦ３２と、加算器（＋１）４２と、比較器（＝３）４４と、ＡＮＤ回路３４とを備えている。

【0126】

パターン検出回路１８Ｂでは、パターン一致フラグ［ｎ］が“０”のとき、マルチプレクサ３８の出力信号は“０”となり、これが、パラレルクロックに同期してＦＦ３２に保持される。そのため、ＦＦ３２の出力信号である比較パターン選択信号［ｎ］は“０”となり、加算器４２の出力信号は“１”となる。また、パターン一致フラグ［ｎ］が“０”であるから、ＡＮＤ回路３４の出力信号である検出信号［ｎ］も“０”となる。

【0127】

パターン一致フラグ［ｎ］が“１”になると、マルチプレクサ３８の出力信号は“１”となり、これが次の周期でＦＦ３２に保持されるため、比較パターン選択信号［ｎ］は“１”となり、加算器４２の出力信号は“２”となる。比較器４４は、比較パターン選択信号［ｎ］が“３”であるかどうかを検出するものであり、この時、比較器４４の出力信号は“０”となるから、検出信号［ｎ］は“０”となる。

【0128】

以下同様にして、パターン一致フラグ［ｎ］が連続して４周期の間“１”になると、比較パターン選択信号［ｎ］は“３”となり、比較器４４の出力信号が“１”となって、検出信号［ｎ］は“１”となる。なお、パターン一致フラグ［ｎ］が、４周期の間で一度でも“０”になると、マルチプレクサ３８の出力信号が“０”となり、これが次の周期でＦＦ３２に保持されて、比較パターン選択信号［ｎ］、および、検出信号［ｎ］は“０”となる。

【0129】

比較パターン選択信号［ｎ］は、２ビットの信号であり、パターン一致フラグ［ｎ］が連続してｉ回（ｉ＝１〜４）“１”になる、つまり、格納パターンと比較パターンとが連続してｉ回路一致すると、その次の周期で、“ｉ”となる。また、検出信号［ｎ］は、パターン一致フラグ［ｎ］が連続して４回“１”になる、つまり、格納パターンと比較パターンとが連続して４回一致すると、“１”になる。

【0130】

次に、受信装置５０の動作について説明する。

【0131】

受信パターン格納レジスタ１４に、最新の２周期分のパラレルデータＤＡＴＡ１〜２が格納されるまでの動作は同様である。

【0132】

パターン比較回路１６Ｂでは、まず、全ての比較パターン選択信号が“０”になり、比較パターン選択部３６の全てのマルチプレクサ２４Ｂから、第１の比較パターンが出力される。そして、比較器２２により、格納パターン０〜１５のそれぞれと第１の比較パターンとが、各々対応するビット毎に比較される。その結果、シリアルデータが受信されると、一致が検出された格納パターン＃ｎに対応するパターン一致フラグ［ｎ］が“１”となる。

【0133】

ここで、図１３の上側に示すように、ＤＡＴＡ１の０ビットから連続する１６ビットの範囲のそれぞれのビットを先頭とする１６通りの格納位置０から１５を考える。そして、ある周期で、パラレルデータＤＡＴＡ１の先頭から２ビット目（Ｋビット目）を先頭とする格納パターン２と第１の比較パターン（図１３では、第１〜第４の比較パターンを、それぞれ、比較パターン１／４、比較パターン２／４、比較パターン３／４、比較パターン４／４と表記している。）との一致が検出され、パターン一致フラグ［２］が“１”になったとする。

【0134】

この場合、パターン検出回路１８Ｂでは、パターン一致フラグ［２］が“１”になると、比較パターン選択信号［２］が次の周期で“１”になる。

【0135】

比較パターン選択信号［２］が“１”になると、パターン比較回路１６Ｂでは、比較器２にはマルチプレクサ２４Ｂから、第２の比較データが入力される。これ以外の比較器０〜１，３〜１５には、第１の比較パターンが入力される。

【0136】

そして、同図上側の状態から１周期後の状態を同図下側に示すように、格納パターン２については、比較器２２により、第２の比較パターンとの比較が行われる。一方、格納パターン２以外の格納パターン０〜１，３〜１５については、比較器２２により、第１の比較パターンとの比較が引き続き行われる。

【0137】

以下順に、パターン一致フラグ［２］が２周期連続で“１”になると、比較パターン選択信号［２］がさらに次の周期で“２”となって、マルチプレクサ２４Ｂから、第３の比較データが出力され、同図下側の状態から１周期後の状態を図１４上側に示すように、格納パターン２と第３の比較パターンとの比較が行われる。また、パターン一致フラグ［２］が３周期連続で“１”になると、比較パターン選択信号［２］がさらに次の周期で“３”となって、マルチプレクサ２４Ｂから、第４の比較データが出力され、同図上側の状態から１周期後の状態を同図下側に示すように、格納パターン２と第４の比較パターンとの比較が行われる。

【0138】

そして、パターン一致フラグ［２］が４周期連続で“１”になると、つまり、ある周期で、格納パターン２と第１の比較パターンとの一致が検出され、その後、３周期連続して、格納パターン２と第２〜第４の比較パターンとの一致が検出されると、検出信号［２］が次の周期で“１”となり、特定パターンを含むシリアルデータが受信されたことが検出される。

【0139】

また、格納パターン０〜１，３〜１５に対応するパターン一致フラグ［ｎ］が“１”になった場合には、“１”のパターン一致フラグ［ｎ］に対応する比較パターン選択信号［ｎ］が次の周期で“１”となり、以後、前述の動作が繰り返される。

【0140】

上記のように、本発明の受信装置は、Ｍ＝６４，Ｎ＝１６の場合に限らず、パラレルデータのビット幅Ｎがどのような値の場合であっても正しく動作する。

【0141】

次に、通信誤りを許す場合について説明する。

【0142】

従来の受信装置において、通信誤りを許す場合の構成は、既に説明したように、図２７および図２８の通りである。

【0143】

すなわち、この受信装置１００では、それぞれの比較器９２Ｂ（比較器０〜３１）において、加算器９８Ｂにより、６４個のＥＸＯＲ回路９４Ａからの比較結果を加算し、加算結果が１５未満であれば加算結果をそのまま出力し、１５以上であれば１５を出力する。そして、加算結果である通信誤り数が、最大許容不一致ビット数の１５未満である場合には、大小比較回路１０２Ｂにより、一致が検出されたと見なされ、パターン一致フラグが“１”となる。

【0144】

続いて、図１５は、本発明の受信装置の構成を表す第４の実施形態の回路図である。同図に示す受信装置６０は、図１に示す第１の実施形態の受信装置１０と比較して、パターン比較回路１６Ｃのそれぞれの比較器（比較器０〜３１）２２Ｃに最大許容不一致ビット数（１ブロックの特定パターンを検出する間に許容される最大の通信誤り数）が入力されている点を除いて、同様の構成のものである。

【0145】

比較器２２Ｃのそれぞれは、図１６に示すように、３２個のＥＸＯＲ回路２６で構成される点と、１ビット右シフト回路４６を備える点とを除いて、図２８に示す比較器９２Ｂと同様の構成のものである。この比較器２２Ｃでは、最大許容不一致ビット数が、１ビット右シフト回路４６により、右側（最下位ビット側）に１ビットだけシフトされて、その値が１／２とされ、大小比較回路５２により、加算器４８の出力信号である通信誤り数と最大許容不一致ビット数の１／２の値との比較が行われる。

【0146】

この受信装置６０では、３２通りの、６４ビット幅の格納パターンのそれぞれと、６４ビット長の特定パターンとを、前半と後半の３２ビットずつ、２回に分けて２周期で比較する。そのため、最大許容不一致ビット数を１／２として、１回の比較で、最大許容不一致ビット数の半分までの通信誤りを許容している。これにより、２回の比較で、通信誤り数が最大許容不一致ビット数以下であれば、特定パターンとの一致が検出されたと見なすことを保証している。

【0147】

上記のように、本発明の受信装置は、２回に分けて２周期で比較する場合に限らず、ｎ回に分けてｎ周期で比較する場合でも、最大許容不一致ビット数を１／ｎとすることにより、正しく動作する。

【0148】

なお、上記第４の実施形態の受信装置６０では、最大許容不一致ビット数の検査が厳しすぎる場合がある。つまり、ｎ回に分けてｎ周期で比較する場合に、各周期での通信誤り数にばらつきがある場合である。例えば、１回目の比較で最大許容不一致ビット数の１／２を超える通信誤り数があったが、２回目の比較では、通信誤り数が０の場合である。この場合、２回の比較での通信誤り数の合計は、最大許容不一致ビット数を下回るが、特定パターン未検出と判定されてしまう。

【0149】

この問題に対応するものが、第５の実施形態である。以下、第５の実施形態について説明する。

【0150】

図１７は、本発明の受信装置の構成を表す第５の実施形態の回路図である。同図に示す受信装置７０は、図１に示す第１の実施形態の受信装置１０と比較して、パターン比較回路１６Ｄのそれぞれの比較器２２Ｄ（比較器０〜３１）と、パターン検出回路１８Ｄの構成が異なる点を除いて、同様の構成のものである。

【0151】

それぞれの比較器２２Ｄは、図１８に示すように、図２に示す比較器２２と比較して、ＮＯＲ回路２８の代わりに、加算器４８を備えている。加算器４８により、全てのＥＸＯＲ回路２６の出力信号が加算され、加算器４８からは、その加算結果である４ビットの通信誤り数が出力される。

【0152】

パターン検出回路１８Ｄは、図１９に示すように、ＦＦ５４と、加算器５６と、第１の大小比較回路５８と、ＡＮＤ回路３０と、ＦＦ３２と、第２の大小比較回路６２とを備えている。図示を省略しているが、これらは、３２個のパターン一致フラグ［３１：０］に対応する３２セットの回路が設けられている。

【0153】

まず、パターン比較回路１６Ｄにおいて、比較器２２Ｄにより、３２通りの格納パターンのそれぞれと、前半の比較パターンとの比較（１回目の比較）が行われる。その結果、それぞれの比較器２２Ｄから、１回目の通信誤り数が出力される。

【0154】

パターン検出回路２２Ｄでは、第１の大小比較回路５８により、１回目の通信誤り数と最大許容不一致ビット数との比較が行われる。その結果、１回目の通信誤り数が、最大許容不一致ビット数未満であれば、１回目の比較で一致が検出されたと見なされて、第１の大小比較回路５８の出力信号が“１”となり、パラレルクロックに同期して、次の周期でＦＦ３２の出力信号である比較パターン選択信号が“１”となる。

【0155】

続いて、パターン比較回路１６Ｄでは、１回目の比較の結果、比較パターン選択信号が“１”となったマルチプレクサ２４から後半の比較パターンが出力される。そして、後半の比較パターンが入力された比較器２２Ｄにより、格納パターンと後半の比較パターンとの比較が行われる。その結果、後半の比較パターンが入力された比較器２２Ｄからは、２回目の通信誤り数が出力される。

【0156】

パターン検出回路１８Ｄでは、同じく、第１の大小比較回路５８により、２回目の通信誤り数と最大許容不一致ビット数との比較が行われる。しかし、前述のように、比較パターン選択信号はワンショット信号であるため、１回目の比較の結果、“１”となった比較パターン選択信号は、第１の大小比較回路５８の出力信号、つまり、２回目の比較結果に値に関係なく、次の周期で“０”に戻る。

【0157】

また、パターン検出回路１８Ｄでは、比較器２２Ｄから１回目の通信誤り数が出力されたとき、次の周期には、１回目の通信誤り数がＦＦ５４に保持される。そして、同じ次の周期で、比較器２２Ｄから２回目の通信誤り数が出力されると、加算器５６により、ＦＦ５４の出力信号である１回目の通信誤り数と、比較器２２Ｄから出力された２回目の通信誤り数とが加算され、加算器５６から、１回目と２回目の合計の通信誤り数が出力される。なお、加算器５６の出力信号は、４ビットの通信誤り数同士の加算の際に桁上がりが発生することを考慮して、５ビットの信号となる。

【0158】

そして、第２の大小比較回路６２により、加算器５６の出力信号である、１回目と２回目の合計の通信誤り数と、最大許容不一致ビット数との比較が行われる。その結果、１回目と２回目の合計の通信誤り数が、最大許容不一致ビット数未満であれば、２回目の比較、つまり、１回目と２回目の比較の両方で一致が検出されたと見なされ、第２の大小比較回路６２の出力信号である検出信号が“１”になる。

【0159】

このように、第５の実施形態の受信装置７０であれば、ｎ回に分けてｎ周期で比較する場合に、各周期での通信誤り数にばらつきがある場合でも、１回目と２回目の合計の通信誤り数が、最大許容不一致ビット数を下回っていれば、一致が検出されたと見なされる。そのため、通信誤りを許す場合でも、通信誤り数を正しく判定しつつ、特定パターンを検出することができる。

【0160】

以上のように、本発明により、比較器のＥＸＯＲ回路の個数を削減することができるので、受信装置の回路規模を小さくすることができる。例えば、特定パターンの検出において通信誤りを許さない場合でも、本発明の受信装置と従来の受信装置とを比較すると、例えば、Ｍ＝６４，Ｎ＝３２，Ｌ＝３２，Ｊ＝３２の場合、本発明の受信装置では、ＥＸＯＲ回路を１０００個程度削減することができる。これにより、本発明によれば、回路規模削減により、チップコスト削減、レイアウト容易性向上などの効果がある。

【0161】

本発明の受信装置では、前半の比較パターンと後半の比較パターンとを切り換えるために、マルチプレクサ等の回路を追加する必要があるが、ＥＸＯＲ回路の削減効果の方が大きい。

【0162】

なお、Ｍ，Ｎ，Ｌ，Ｊ、受信パターン格納レジスタ１４に格納されるパラレルデータのビット幅、連続するＮビットの範囲、ならびに、ビット誤り許容数などは特に限定されない。

【0163】

上記各実施形態では、１回目と２回目、もしくは、１〜４回目の比較において、Ｌ＝Ｊとしている。すなわち、Ｍ＝Ｉ・Ｌ（Ｉは２以上の整数）である。しかし、これも限定されず、例えば、特定パターン全体のビット長Ｍが奇数の場合等、両者の値が異なる場合もある。また、２回の比較で終了する場合も、３回目以降の比較が必要な場合も同様であり、３回以降の比較が必要な場合には、例えば、最後の比較のときにＬとＪが異なるように設定してもよい。

【0164】

本発明の受信装置は、プリアンブルに限らず、エンドオブバーストなどのように、あらかじめ設定された所定ビット長の特定パターンを含むシリアルデータから、特定パターンを検出することができる。

【0165】

また、第２の実施形態の受信装置の場合には、前半の比較パターンとの一致が検出されたときに、いずれの格納パターンとの一致が検出された場合にも、その次の周期で、後半の比較パターンとの一致を検出しているが、これも限定されない。

【0166】

例えば、Ｍ＝６６，Ｎ＝３２，Ｌ＝３３，ｑ＝１，ｒ＝１の場合、図２０の上側に示すように、連続する３２ビット（Ｎビット）の範囲のそれぞれのビットを先頭とする格納パターン０〜３１のそれぞれで前半の比較パターンとの一致が検出された場合に、前半の３３ビット（Ｌビット）の部分に続く特定パターンの後半の３３ビットの部分は、パラレルクロックの次の周期内には、同図の下側に示すように、それぞれ１〜３２の格納位置に格納されると期待される。この内、格納パターン１〜３１は、前半の一致検出において格納パターン１〜３１と前半の比較パターンとの比較に利用した比較器１〜３１を利用して、後半の比較パターンとの一致を検出することが可能である。一方、格納パターン３２は、前半の一致検出に利用した比較器０〜３１のいずれを利用しても、後半の比較パターンとの一致を検出することはできない。

【0167】

しかし、さらに１周期待つと、図２０の一番下に破線で示すように、格納パターン３２は格納位置０にシフトする。この周期内には、前半の一致検出において格納パターン０と前半の比較パターンとの比較に利用した比較器０を利用して、後半の比較パターンとの一致を検出することができる。これにより、後半の一致を検出する周期を前半の一致を検出した格納パターンに応じて変化させる制御は必要になるが、比較器３３の追加は不要である。

【0168】

また、Ｍ＝１２０，Ｎ＝３２，Ｌ＝６０，ｑ＝１，ｒ＝２８の場合、図２１の上側に示すように、ＤＡＴＡ１の４ビット目から連続する３２ビットの範囲のそれぞれのビットを先頭とする６０ビットの部分を格納位置４〜３５とし、この格納位置のそれぞれに格納される格納パターン４〜３５を、１２０ビット長の特定パターンの前半の６０ビットの比較パターンと比較することができる。この場合、格納パターン４〜３５のそれぞれと前半の比較パターンとの一致が検出されたときに、特定パターンの後半の６０ビットの部分は、パラレルクロックの２周期後には、図２１の下側に実線で示すように、ＤＡＴＡ１の０ビット目から連続する３２ビットの範囲のそれぞれのビットを先頭とする格納位置０から３１に格納されると期待される。

【0169】

この内、格納パターン４〜３１は、前半の比較パターンとの一致検出に利用した比較器４〜３１を利用して、後半の比較パターンとの一致を検出することができる。しかし、格納パターン０〜３は、前半の一致検出に利用した比較器４〜３５のいずれを利用しても、後半の比較パターンとの一致を検出することができない。そこで、これらの格納パターン０〜４と比較パターンとの一致を検出するために、４個の比較器０〜３を追加することも可能である。

【0170】

しかし、前半の一致が検出された周期の２周期後から、１つ前の周期、すなわち、前半の一致が検出された周期の１周期後には、図２１の下側に破線で示すように、特定パターンの後半の６０ビットの部分は、格納位置３２〜３５に格納されると期待される。これらの格納位置３２〜３５に格納された格納パターンは、前半の検出において格納パターン３２〜３５と前半の比較パターンとの一致検出に利用した比較器３２〜３５を利用して、後半の比較パターンとの一致を検出することができる。これにより、後半の一致を検出する周期を前半の一致を検出した格納パターンに応じて変化させる制御は必要になるが、比較器０〜３の追加は不要である。

【0171】

一般的に、パラレルクロックのビット幅Ｎよりも多数の比較器を用意して、前半の一致が検出された格納パターンの先頭位置（Ｋ値）によらず、後半の比較を行うクロック周期を同一にすることが可能である。すなわち、パラレルクロックの第１の周期内に、連続するＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＬビットの部分と、特定パターンの先頭からＬビットの部分との一致が検出されたときに、Ｌ／Ｎの商をｑ、あまりをｒとして、第１の周期からｑ周期後の周期内に、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出することが可能である。具体的には、Ｋ＜Ｎ−ｒである場合には、連続するＮビットの範囲の先頭からＫ＋ｒビット目を先頭とするＪビットの部分と、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する。Ｎ−ｒ≦Ｋである場合には、連続するＮビットの範囲の直後のｒビットの範囲の先頭からＫ＋ｒ−Ｎビット目を先頭とするＪビットの部分と、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する。このために、パターン比較回路１６は、連続するＮビットの範囲のそれぞれのビットを先頭とする格納パターンと比較パターンとの比較を行うＮ個の第１の比較器を備えるとともに、連続するＮビットの範囲の直後のｒビットの範囲のそれぞれのビットを先頭とする格納パターンと比較パターンとの比較を行うｒ個の第２の比較器を備える。そして、パターン検出回路１８は、第１の周期内での一致の検出に続いて、第１の周期からｑ周期後の周期内に、Ｋ＜Ｎ−ｒである場合には、第１の比較器のうちの、連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットを先頭とする格納パターンと比較パターンとの比較を行う比較器が一致を検出したことを条件として、特定パターンを含むシリアルデータの受信を検出する。Ｎ−ｒ≦Ｋである場合には、第２の比較器のうちの、連続するＮビットの範囲の直後のｒビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする格納パターンと比較パターンとの比較を行う比較器が一致を検出したことを条件として、特定パターンを含むシリアルデータの受信を検出する。

【0172】

もしくは、第１の周期からｑ＋１周期後の周期内に、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出することも可能である。具体的には、Ｋ＜Ｎ−ｒである場合には、連続するＮビットの範囲の直前のＮ−ｒビットの範囲の、先頭からＫビット目を先頭とするＪビットの部分と、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する。Ｎ−ｒ≦Ｋである場合には、連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目を先頭とするＪビットの部分と、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する。このために、パターン比較回路１６は、連続するＮビットの範囲のそれぞれのビットを先頭とする格納パターンと比較パターンとの比較を行うＮ個の第１の比較器を備えるとともに、連続するＮビットの範囲の直前のＮ−ｒビットの範囲のそれぞれのビットを先頭とする格納パターンと比較パターンとの比較を行うＮ−ｒ個の第３の比較器を備える。そして、パターン検出回路１８は、第１の周期内での一致の検出に続いて、ｑ＋１周期後の周期内に、Ｋ＜Ｎ−ｒである場合には、第３の比較器のうちの、連続するＮビットの範囲の直前のＮ−ｒビットの範囲の先頭からＫビット目のビットを先頭とする格納パターンと比較パターンとの比較を行う比較器が一致を検出したことを条件として、特定パターンを含むシリアルデータの受信を検出する。Ｎ−ｒ≦Ｋである場合には、第１の比較器のうちの、連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする格納パターンと比較パターンとの比較を行う比較器が一致を検出したことを条件として、特定パターンを含むシリアルデータの受信を検出する。

【0173】

ここで、追加する第２もしくは第３の比較器の個数を少なくするために、図２０に示した例のようにｒがＮ／２に比較して小さい場合には、ｑ周期後の周期内にＪビットの部分との一致を検出することが好ましい。一方、図２１に示した例のようにｒがＮ／２に比較して大きい場合には、ｑ＋１周期後の周期内にＪビットの部分との一致を検出することが好ましい。

【0174】

また、一般的に、後半の比較を行うパラレルクロック周期を必要に応じて変化させることにより、必要とする比較器の個数をＮ個に制限することも可能である。パラレルクロックの第１の周期内に、連続するＮビットの範囲の先頭からＫビット目を先頭とするＬビットの部分と、特定パターンの先頭からＬビットの部分との一致が検出されたときに、Ｋ＜Ｎ−ｒである場合には、第１の周期からｑ周期後の周期内に、連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットを先頭とするＪビットの部分と、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する。Ｎ−ｒ≦Ｋである場合には、第１の周期からｑ＋１周期後の周期内に、連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とするＪビットの部分と、特定パターンのＬ＋１ビット目からＪビットの部分との一致を検出する。そして、パターン比較回路が、連続するＮビットの範囲のそれぞれのビットを先頭とする格納パターンと比較パターンとの比較を行うＮ個の比較器を備え、パターン検出回路は、第１の周期内の一致の検出に続いて、Ｋ＜Ｎ−ｒである場合には、第１の周期からｑ周期後の周期内に、Ｎ個の比較器のうちの連続するＮビットの範囲の先頭からＫ＋ｒビット目のビットを先頭とする格納パターンと比較パターンとの比較を行う比較器が一致を検出したことを条件として、特定パターンを含むシリアルデータの受信を検出する。Ｎ−ｒ≦Ｋである場合には、第１の周期からｑ＋１周期後の周期内に、Ｎ個の比較器のうちの連続するＮビットの範囲の先頭からＫ＋ｒ−Ｎビット目のビットを先頭とする格納パターンと比較パターンとの比較を行う比較器が一致を検出したことを条件として、特定パターンを含むシリアルデータの受信を検出する。

【0175】

この場合、パターン比較回路は、例えば、受信パターン格納レジスタに格納されたパラレルデータを構成するビットの、連続するＮビットの範囲のそれぞれのビットを先頭とする格納パターンと、特定パターンの対応する比較パターンとの比較を行うＮ個の比較器を備える。

【0176】

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

【符号の説明】

【0177】

１０，４０，５０，６０，７０，８０，９０，１１０，１２０ 受信装置
１２，１２Ｂ，８２，８２Ｄ シリアルパラレル変換回路
１４，１４Ａ、１４Ｂ、８４，８４Ａ、８４Ｃ、８４Ｄ 受信パターン格納レジスタ
１６，１６Ａ，１６Ｂ、１６Ｃ、１６Ｄ、８８Ａ、８８Ｂ パターン比較回路
１８，１８Ａ，１８Ｂ、１８Ｄ パターン検出回路
２０，２０Ａ１，２０Ａ２，２０Ｂ、３２，５４，８６，８６Ａ、８６Ｃ フリップフロップ（ＦＦ）
２２，２２Ｂ、２２Ｃ、２２Ｄ、４４，９２Ａ、９２Ｂ 比較器
２４，２４Ｂ、３８ マルチプレクサ
２６，２６Ｂ、９４Ａ ＥＸＯＲ回路
２８，２８Ｂ、９６Ａ ＮＯＲ回路
３０，３４ ＡＮＤ回路
３６ 比較パターン選択部
４２，４８，５６，９８Ｂ 加算器
４６ １ビット右シフト回路
５２，５８，６２，１０２Ｂ 大小比較回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】