特許 5803944 ミキサ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5803944

(24)【登録日】2015年9月11日

(45)【発行日】2015年11月4日

(54)【発明の名称】ミキサ回路

(51)【国際特許分類】

   H03D 7/14 20060101AFI20151015BHJP

   H03D 7/00 20060101ALI20151015BHJP

【ＦＩ】

   H03D7/14 C

   H03D7/00 E

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2012-558051(P2012-558051)

(86)(22)【出願日】2012年2月16日

(86)【国際出願番号】JP2012054336

(87)【国際公開番号】WO2012111848

(87)【国際公開日】20120823

【審査請求日】2015年1月19日

(31)【優先権主張番号】特願2011-31046(P2011-31046)

(32)【優先日】2011年2月16日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000004237

【氏名又は名称】日本電気株式会社

(74)【代理人】

【識別番号】100109313

【弁理士】

【氏名又は名称】机 昌彦

(74)【代理人】

【識別番号】100124154

【弁理士】

【氏名又は名称】下坂 直樹

(72)【発明者】

【氏名】岸本 修也

【審査官】 橋本 和志

(56)【参考文献】

【文献】 国際公開第２００９／１０４０５５（ＷＯ，Ａ１）

【文献】 特開平１０−２９０１２１（ＪＰ，Ａ）

【文献】 特開２０００−５９１４７（ＪＰ，Ａ）

【文献】 特開２００８−２５２２８４（ＪＰ，Ａ）

【文献】 特開２０１０−２２００３４（ＪＰ，Ａ）

【文献】 国際公開第２００５／０５３１４９（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｄ ７／１４

Ｈ０３Ｄ ７／００

(57)【特許請求の範囲】

【請求項2】

１段の差動増幅トランジスタペアで構成され、第１の差動信号を入力して当該第１の差動信号を増幅し、第１の整合回路を介して出力する差動増幅器と、
１段の差動スイッチングトランジスタペアで構成され、第２の差動信号と、第２の整合回路を介して前記差動増幅器が増幅出力した前記第１の差動信号を入力し、前記第２の差動信号と前記差動増幅器が増幅出力した前記第１の差動信号を乗算して第３の差動信号として出力する乗算器と、
前記差動増幅器の前記第１の整合回路と前記乗算器の前記第２の整合回路を接続し、前記差動増幅器と前記乗算器とを直流的に分離する容量結合部と
を備え、
前記差動増幅器の前記差動増幅トランジスタペアと前記乗算器の差動スイッチングトランジスタペアは、それぞれ独立して電源が供給され、
前記差動増幅器の前記差動増幅トランジスタペアの電源電圧は前記第１の整合回路から供給され、前記第２の整合回路は前記乗算器の前記差動スイッチングトランジスタペアに供給される電流を接地する接続を有することを特徴とするミキサ回路。

【請求項3】

前記第１の整合回路および前記第２の整合回路のそれぞれは、インダクタを回路素子として含み、前記第１の整合回路と前記第２の整合回路は、前記インダクタの相互インダクタンスにより誘導的に結合されていることを特徴とする請求項２に記載のミキサ回路。

【請求項4】

前記第１の差動信号が入力する前記差動増幅器の前記差動増幅トランジスタペアのそれぞれの入力端子に接続され、前記第１の差動信号とバイアス電圧を印加する第１の入力整合回路と、
前記第２の差動信号が入力する前記乗算器の前記差動スイッチングトランジスタペアのそれぞれの入力端子に接続され、前記第２の差動信号とバイアス電圧を印加する第２の入力整合回路と
を更に備えることを特徴とする請求項２または３に記載のミキサ回路。

【請求項5】

前記第３の差動信号は、キャパシタおよびインダクタを含むフィルタ機能を備えた負荷部を介して出力することを特徴とする請求項４に記載のミキサ回路。

【請求項6】

前記第３の差動信号は、前記乗算器の前記差動スイッチングトランジスタペアの出力端子に接続された、伝送線路およびキャパシタで構成される出力整合回路を介して出力することを特徴とする請求項４に記載のミキサ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、周波数変換を行うミキサ回路に関し、特に低い電源電圧で動作するミキサ回路に関する。

【背景技術】

【0002】

ミキサ回路は、通信システムにおいて、低い周波数から高い周波数に周波数変換するアップコンバージョンや、また、高い周波数から低い周波数へ周波数変換するダウンコンバージョンに利用される回路である。ミキサ回路は、変換利得が高く、飽和電力が高いことが望ましく、ギルバートセル型ミキサ回路が広く使われている。なお、変換利得とは、ミキサ回路に入力される信号の周波数における信号振幅に対する、出力される信号の周波数における信号振幅の比である。したがって、変換利得が大きいほど同じ入力信号振幅に対して出力される信号の振幅が大きい。
ギルバートセル型ミキサ回路は、接地端子と電源電圧端子との間に、定電流回路、第１の信号が入力されるトランジスタ、第２の信号が入力されるトランジスタ、およびインピーダンス回路が積み上げられて構成されている。
いくつかのギルバートセル型ミキサ回路について図を参照して説明する。
図１は、代表的なギルバートセル型ミキサ回路の構成を示すブロック図である。このミキサ回路はダウンコンバージョンを行う受信側の装置で使用されることを前提としたミキサ回路である。以下、受信側の装置で使用されるミキサ回路に関して説明する。
図１に示すギルバートセル型ミキサ回路は、１つの差動増幅トランジスタペア（Ｍ２、Ｍ３）と、２つの差動スイッチングトランジスタペア（Ｍ４、Ｍ５）、（Ｍ６、Ｍ７）を交差接続した回路とが直列に接続されている。また、Ｍ１は電流源トランジスタである。＋ＲＦ、−ＲＦに入力された差動の無線周波数信号ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）が差動増幅トランジスタペア（Ｍ２、Ｍ３）により増幅される。その出力信号と受信側の装置に搭載された局部発振器から＋ＬＯ、−ＬＯに入力される周波数信号ＬＯ（Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏｒ）とが差動スイッチトランジスタペアによって乗算される。その結果として、それぞれの信号の周波数差の中間周波数信号ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）が＋ＩＦ、−ＩＦに出力される。
図１に示したギルバートセル型ミキサ回路は、トランジスタが３段積み上げられて構成されている。また、図１に示すギルバートセル型ミキサ回路において、電流源トランジスタＭ１を省略し、トランジスタペア（Ｍ２、Ｍ３）のそれぞれのソース端子を接地した、図２に示す回路構成のミキサ回路として動作させることもできる。
特許文献１には、低電源電圧下でも利得を低減させることなく安定に動作するミキサ回路が開示されている（図３参照）。この特許文献１が開示するミキサ回路は、第１の入力信号を片側入力とし、この第１の入力信号を受けるトランジスタと、第２の入力信号を差動増幅する２つのエミッタ差動対の間にバラン（相互インダクタンス）を接続している。
このバランにより、入力信号に応じた電流を第１のエミッタ差動対のエミッタ共通ノードに生じさせ、それと逆相の電流を第２のエミッタ差動対のエミッタ共通ノードに生じさせている。そして、このバランによって生じた互いに相補な差動電流を２つのエミッタ差動対の動作電流としている。
特許文献２には、低電圧で動作可能なミキサ回路が開示されている（図４参照）。この特許文献２が開示するミキサ回路は、トランジスタで構成される能動素子を１段のみとすることにより電源電圧を低く設定しても動作するようにしている。
特許文献３には、低電圧で動作し、低雑音かつ低消費電力となるアクティブミキサ回路が開示されている（図５参照）。この特許文献３が開示するアクティブミキサ回路は、電圧−電流変換型増幅器とトランスと乗算器とを備え、電圧−電流変換型増幅器と乗算器との間にトランスを接続した構成となっている。これによりトランスの内部で直流に対して電圧−電流変換型増幅器と乗算器との間を分離する。また、電圧−電流変換型増幅器と乗算器をそれぞれ縦積み一段のトランジスタで構成している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０００−３１５９１９号公報

【特許文献2】特開２００８−１７２６０１号公報

【特許文献3】特開２００９−２０６８９０号公報

【発明の開示】

【発明が解決しようとする課題】

【0004】

一般的に、トランジスタを多段に積み上げた回路構成は、線形動作可能な電圧範囲が狭く、出力信号が飽和しやすいという問題がある。
そこで、出力信号の飽和電力を大きくするためには、この線形動作可能な電圧範囲を広くする必要がある。しかし、線形動作可能な電圧範囲を広くしようとすると電源電圧を高くしなければならない。これに対し、マイクロ波やミリ波帯などの高周波帯で動作できる微細ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では、電源電圧が１Ｖ程度に抑えられているため、十分に大きな電源電圧が印加できず、高い飽和電力を得ることが難しい。
特許文献１に開示されたミキサ回路では、電流源トランジスタＭ１の代わりにバランを使用し、トランジスタの段数が減らされている。しかしながら、依然としてトランジスタを２段積み上げた構成であり、２段のトランジスタによって線形動作範囲が制限される。
特許文献２に開示されたミキサ回路はトランジスタの段数が１段であり、線形動作範囲を増加させることが出来る。しかし、この回路のトランジスタには電流が流れておらず、変換利得を高くすることができない。
特許文献３に開示されたミキサ回路は、図１に示すギルバートセル型ミキサ回路と同様の回路において、差動増幅トランジスタペア（Ｍ２、Ｍ３）と、２つのスイッチングトランジスタペア（Ｍ４、Ｍ５）、（Ｍ６、Ｍ７）間にトランスを接続した構成である。スイッチングトランジスタペア側に接続されたトランスコイルの中点は接地され、差動増幅トランジスタペア側に接続されたトランスコイルの中点はＶＤＤに接続されている。ＬＯ端子から入力されたＬＯ信号は、差動増幅トランジスタペアで構成される差動増幅器で増幅され、トランスを介してスイッチングトランジスタペアで構成される乗算器へ入力され、乗算器においてＲＦ信号とミキシングされＩＦ信号が生成される。一方電源電圧は、トランスによって差動増幅トランジスタペア側とスイッチングトランジスタペア側に分離される。従って、特許文献３が開示するミキサ回路はトランジスタの段数を減らすことができ、変換利得を高くしながら飽和特性を改善することができる。
しかし、マイクロ波やミリ波などの高周波帯を扱う回路において使用するトランスの設計は難しく、また、トランスのみで差動増幅トランジスタペアとスイッチングトランジスタペアを整合させることが難しい。このため、特許文献３が開示するミキサ回路においても、トランスだけでは差動増幅器から乗算器へ電力を十分に伝達することが難しく、その結果、ミキサ回路の変換利得を大きくすることが出来ないという問題が内在している。
本発明の目的は、以上のような課題を解決し、低電圧で動作することができ、しかも飽和電力と変換利得が高いミキサ回路を提供することにある。

【課題を解決するための手段】

【0005】

上記の目的を実現するために、本発明の一形態であるミキサ回路は、１段の差動増幅トランジスタペアで構成され、第１の差動信号を入力して当該第１の差動信号を増幅し、第１の整合回路を介して出力する差動増幅器と、１段の差動スイッチングトランジスタペアで構成され、第２の差動信号と、第２の整合回路を介して前記差動増幅器が増幅出力した前記第１の差動信号を入力し、前記第２の差動信号と前記差動増幅器が増幅出力した前記第１の差動信号を乗算して第３の差動信号として出力する乗算器と、前記差動増幅器の前記第１の整合回路と前記乗算器の前記第２の整合回路を接続し、前記差動増幅器と前記乗算器とを直流的に分離する容量結合部とを備え、前記差動増幅器の前記差動増幅トランジスタペアと前記乗算器の差動スイッチングトランジスタペアは、それぞれ独立して電源が供給されることを特徴とする。

【発明の効果】

【0006】

本発明によれば、低電圧で動作し、しかも飽和電力と変換利得が高いミキサ回路が実現される。

【図面の簡単な説明】

【0007】

【図1】代表的なギルバートセル型ミキサ回路の構成を示すブロック図である。

【図2】他の代表的なギルバートセル型ミキサ回路の構成を示すブロック図である。

【図3】特許文献１に開示されたミキサ回路の構成を示すブロック図である。

【図4】特許文献２に開示されたミキサ回路の構成を示すブロック図である。

【図5】特許文献３に開示されたミキサ回路の構成を示すブロック図である。

【図6】本発明の第１の実施形態に係るミキサ回路の構成を示すブロック図である。

【図7】本発明の第２の実施形態に係るミキサ回路の構成を示すブロック図である。

【図8】本発明の第２の実施形態に係るミキサ回路の効果を示す図である。

【図9】本発明の第３の実施形態に係るミキサ回路の構成を示すブロック図である。

【図10】本発明の第４の実施形態に係るミキサ回路の構成を示すブロック図である。

【発明を実施するための最良の形態】

【0008】

本発明を実施するための形態について図面を参照して説明する。
図６は、本発明の第１の実施形態に係るミキサ回路の構成を示すブロック図である。
尚、実施の形態は例示であり、開示の装置及びシステムは、以下の実施の形態の構成には限定されない。
第１の実施形態のミキサ回路は、差動増幅器１０、乗算器２０および容量結合部３０を含む構成である。
差動増幅器１０は、１段の差動増幅トランジスタペア（トランジスタ１１１、１１２）で構成され、第１の差動信号を入力して当該第１の差動信号を増幅し、第１の整合回路１２１、１２２を介して出力する。
なお、差動信号とは、互いに逆位相となっている２つの信号を云う。
乗算器２０は、１段の差動スイッチングトランジスタペア（トランジスタ２１１、２１２、２１３、２１４）で構成され、第２の差動信号と、差動増幅器１０が増幅出力した第１の差動信号を入力する。このとき、差動増幅器１０が増幅出力した第１の差動信号は、第２の整合回路２２１、２２２を介して入力される。そして、乗算器２０は、第２の差動信号と差動増幅器１０が増幅出力した第１の差動信号を乗算して第３の差動信号として出力する。
容量結合部３０は、差動増幅器１０の第１の整合回路１２１、１２２と乗算器２０の第２の整合回路２２１、２２２を接続し、差動増幅器１０と乗算器２０とを直流的に分離する。つまり、差動増幅器１０の第１の整合回路１２１、１２２は容量結合部３０のキャパシタ３０１、３０２を介して乗算器２０の第２の整合回路２２１、２２２と接続されるが、直流的には分離されている。
そして、差動増幅器１０の差動増幅トランジスタペア（トランジスタ１１１、１１２）と乗算器２０の差動スイッチングトランジスタペア（トランジスタ２１１、２１２、２１３、２１４）は、それぞれ独立して電源が供給される。
第１の整合回路１２１、１２２は、差動増幅器１０の各トランジスタ１１１、１１２の出力端子（図６ではドレイン端子）からトランジスタ側を見たインピーダンスと、出力側である容量結合部３０から乗算器２０側を見たときのインピーダンスとのインピーダンス整合を図る。
また、第２の整合回路２２１、２２２は、乗算器２０の各トランジスタの第１の差動信号の入力端子からトランジスタ側を見たインピーダンスと、入力側である容量結合部３０から差動増幅器１０側を見たときのインピーダンスとのインピーダンス整合を図る。つまり、乗算器２０のトランジスタ２１１、２１２とトランジスタ２１３、２１４のそれぞれのソース端子が、差動増幅器１０が増幅出力した第１の差動信号の入力端子となっている。
このように、第１の実施形態のミキサ回路は、差動増幅器１０と乗算器２０とが第１の整合回路１２１、１２２と第２の整合回路２２１、２２２を介して接続されるようになっている。そのため、差動増幅器１０と乗算器２０との間でインピーダンス整合が図られ、差動増幅器１０から乗算器２０に出力される第１の差動信号電力を十分に伝達することができる。また、第１の実施形態のミキサ回路は、容量結合部３０により差動増幅器１０と乗算器２０とを直流的に分離する構成となっている。そして、差動増幅器１０と乗算器２０のそれぞれの動作用のトランジスタには独立して電源が供給される。そのため、差動増幅器１０と乗算器２０のそれぞれに供給する電源電圧は低電圧でも線形動作可能な電圧範囲を広くすることができ、低電圧で動作し、しかも飽和電力と変換利得が高いミキサ回路を提供することができる。
なお、差動増幅器１０と乗算器２０のそれぞれの動作用のトランジスタに独立して電源を供給する構成の一例として、第１の整合回路１２１、１２２および第２の整合回路２２１、２２２を次のように構成している。差動増幅器１０の差動増幅トランジスタペアを構成するトランジスタ１１１、１１２の電源電圧（ＶＤＤ）を第１の整合回路１２１、１２２から供給する構成にしている。また、第２の整合回路２２１、２２２は乗算器２０の差動スイッチングトランジスタペアを構成するトランジスタ２１１、２１２、２１３、２１４に供給される電流を接地する接続を有する構成にしている。
次に、第２の実施形態のミキサ回路を説明する。
図７は、第２の実施形態に係るミキサ回路の構成を示すブロック図である。
第２の実施形態のミキサ回路は、差動増幅器１１、乗算器２１および容量結合部３０を含む構成となっている。
差動増幅器１１は差動増幅トランジスタペアを構成するトランジスタ１１１、１１２を含む。各トランジスタ１１１、１１２には、伝送線路とキャパシタで構成される入力整合回路１３１、１３２と出力整合回路１４１、１４２がそれぞれベース端子とドレイン端子に接続されている。出力整合回路１４１、１４２は、第１の実施形態における第１の整合回路１２１、１２２に相当する。
入力整合回路１３１、１３２は、各トランジスタ１１１、１１２のゲート端子からトランジスタ側を見たインピーダンスと、差動増幅器１１の入力側に接続される回路のインピーダンスとのインピーダンス整合を図る。また、入力整合回路１３１、１３２は、各トランジスタ１１１、１１２に第１の差動信号（＋ＳＩＧ１、−ＳＩＧ１）とゲートバイアス電圧Ｖ１を印加する回路でもある。
出力整合回路１４１、１４２は、各トランジスタ１１１、１１２のドレイン端子からトランジスタ側を見たインピーダンスと、容量結合部３０から乗算器２１側を見たときのインピーダンスとのインピーダンス整合を図る。また、出力整合回路１４１、１４２は、各トランジスタ１１１、１１２の電源電圧（ＶＤＤ）を供給する回路でもある。
各整合回路を構成する伝送線路とキャパシタは、必要とされるインピーダンスに応じて適宜必要な値の素子が用いられる。
乗算器２１は差動スイッチングトランジスタペアを構成するトランジスタ２１１、２１２、２１３、２１４を含む。各トランジスタ２１１、２１２、２１３、２１４には、伝送線路とキャパシタで構成されるゲート端子側の入力整合回路２３１、２３２とソース端子側の入力整合回路２４１、２４２がそれぞれ接続されている。ソース端子側の入力整合回路２４１、２４２は、第１の実施形態における第２の整合回路２２１、２２２に相当する。
ゲート端子側の入力整合回路２３１、２３２は、トランジスタ２１１、２１２、２１３、２１４の各ゲート端子からトランジスタ側を見たインピーダンスと、乗算器２１の入力側に接続される回路のインピーダンスとのインピーダンス整合を図る。また、ゲート端子側の入力整合回路２３１、２３２は、各トランジスタ２１１、２１２、２１３、２１４に第２の差動信号（＋ＳＩＧ２、−ＳＩＧ２）とゲートバイアス電圧Ｖ２を印加する回路でもある。
ソース端子側の入力整合回路２４１、２４２は、トランジスタ２１１、２１２とトランジスタ２１３、２１４においてソース端子からトランジスタ側を見たインピーダンスと、容量結合部３０から差動増幅器１１側を見たときのインピーダンスとのインピーダンス整合を図る。また、ソース端子側の入力整合回路２４１、２４２は、電源電圧（ＶＤＤ）からトランジスタ２１１、２１２、２１３、２１４に供給された電流を接地して流す構成となっている。
そして、差動増幅器１１と乗算器２１は容量結合部３０で接続されるが、キャパシタ３０１、３０２により差動増幅器１１と乗算器２１とが直流的に分離される。
また、乗算器２１の各トランジスタ２１１、２１２、２１３、２１４のドレイン端子は、伝送線路で構成される接続部２５１で、負荷部２６１を介して電源電圧（ＶＤＤ）と接続され、第３の差動信号（＋ＳＩＧ３、−ＳＩＧ３）を取り出す構成となっている。
差動増幅器１１は、出力整合回路１４１、１４２から電源電圧（ＶＤＤ）が供給され、入力整合回路１３１、１３２から第１の差動信号（＋ＳＩＧ１、−ＳＩＧ１）とゲートバイアス電圧Ｖ１が印加される。入力された第１の差動信号は、トランジスタ１１１、１１２により増幅され、容量結合部３０のキャパシタ３０１と３０２を介して乗算器２１へ伝達される。ここで、ゲートバイアス電圧Ｖ１により差動増幅器１１の増幅率が決定される。
乗算器２１では、差動スイッチングトランジスタペアを構成する各トランジスタ２１１、２１２、２１３、２１４のソース側の入力整合回路２４１、２４２が接地されている。
そのため、電源電圧（ＶＤＤ）から各トランジスタ２１１、２１２、２１３、２１４に供給された電流は、ソース側の入力整合回路２４１、２４２からグランドへ流れる。また、各トランジスタ２１１、２１２、２１３、２１４のゲート端子に、ゲート側の入力整合回路２３１、２３２から第２の差動信号（＋ＳＩＧ２、−ＳＩＧ２）とゲートバイアス電圧Ｖ２が印加される。
差動増幅器１１から容量結合部３０を介して入力した第１の差動信号は、差動スイッチングトランジスタペアを構成するトランジスタ２１１、２１２、２１３、２１４で第２の差動信号と乗算されて、ミキシングされる。このミキシングにより生成された信号が、負荷部２６１の負荷により第３の差動信号（＋ＳＩＧ３、−ＳＩＧ３）として取り出される。ここで、ゲートバイアス電圧Ｖ２により乗算器２１の変換利得が決定される。
以上に説明したように、第２の実施形態のミキサ回路は、差動増幅器１１と乗算器２１とが容量結合部３０により直流的に分離される構成となっている。そして、差動増幅器１１は、出力整合回路１４１、１４２から各トランジスタ１１１、１１２の動作電源の供給を受ける構成となっている。また、乗算器２１は、ソース側の入力整合回路２４１、２４２を接地して、電源から各トランジスタ２１１、２１２、２１３、２１４に供給された電流をグランドに流す構成となっている。つまり、差動増幅器１１と乗算器２１とで、それぞれ独立して電源電圧を印加する構成としている。
これにより、それぞれのトランジスタに流れる電流が増加し、その結果として飽和電力が増加する。また、差動増幅器１１の出力整合回路１４１、１４２および乗算器２１の入力整合回路２４１、２４２により、差動増幅器１１と乗算器２１との間のインピーダンス整合が図られ、差動増幅器１１から乗算器２１に出力される信号電力を十分に伝達することができる。
つまり、第２の実施形態は、低電圧で動作し、しかも飽和電力と変換利得が高いミキサ回路を提供することができる。
図８は、第２の実施形態に係るミキサ回路の効果を示す図である。第２の実施形態に係るミキサ回路のダウンコンバート動作における計算結果４１と、図１、２等で示した一般的に使われているギルバートセル型ミキサ回路のダウンコンバート動作における計算結果４２を示す。
これは、第２の差動信号である低周波のＬＯ信号の電力を固定しておき、第１の差動信号である高周波のＲＦ信号の電力を変化させて、ダウンコンバートされた第３の差動信号である中間周波数のＩＦ信号の電力を計算した入出力特性を表す。
図８から明らかなように、計算結果４１のほうが計算結果４２よりもすべての動作領域において入力電力に対する出力電力が大きく、変換損失が小さいことがわかる。また、計算結果４１の飽和電力は−５ｄＢｍに対して計算結果４２の飽和電力は−１２ｄＢｍとなっている。
このように、第２の実施形態に係るミキサ回路は、飽和出力が増加すると共に変換損失が改善されている。
なお、乗算器２１の負荷部２６１は一般的には抵抗素子を用いた構成とする。しかし、キャパシタやインダクタも含んで、フィルタ機能を備えた構成であっても良い。つまり、抵抗素子を用いた構成の場合は、周波数に依存することなく変換損失を一定にして出力する構成となる。また、フィルタ機能を備えた構成の場合は、必要な周波数帯の変換損失を小さくし、不要な周波数帯の信号の変換損失を大きくして出力する構成が可能となる。
次に、第３の実施形態を説明する。
図９は、本発明の第３の実施形態に係るミキサ回路の構成を示すブロック図である。
第３の実施形態のミキサ回路は、差動増幅器１２、乗算器２２および容量結合部３０を含む構成となっている。
差動増幅器１２は差動増幅トランジスタペアを構成するトランジスタ１１１、１１２を含む。各トランジスタ１１１、１１２には、伝送線路とキャパシタを含む入力整合回路１３１、１３２がゲート端子に、出力整合回路１５１、１５２がドレイン端子にそれぞれ接続されている。出力整合回路１５１、１５２は、第１の実施形態における第１の整合回路１２１、１２２に相当する。この差動増幅器１２は、第２の実施形態における差動増幅器１１と出力整合回路の構成が異なっている。出力整合回路１５１、１５２は、伝送線路、キャパシタおよびインダクタを含む構成となっている。
入力整合回路１３１、１３２は、第２の実施形態における差動増幅器１１の入力整合回路と同じ構成である。つまり、入力整合回路１３１、１３２は、トランジスタ１１１、１１２の各ゲート端子からトランジスタ側を見たインピーダンスと、差動増幅器１２の入力側に接続される回路のインピーダンスとのインピーダンス整合を図る。また、入力整合回路１３１、１３２は、各トランジスタ１１１、１１２に第１の差動信号（＋ＳＩＧ１、−ＳＩＧ１）とゲートバイアス電圧Ｖ１を印加する回路でもある。
また、出力整合回路１５１、１５２は、第２の実施形態における差動増幅器１１の出力整合回路において電圧を印加していた伝送線路を、インダクタに変更した構成となっている。出力整合回路１５１、１５２は、トランジスタ１１１、１１２のドレイン端子からトランジスタ側を見たインピーダンスと、容量結合部３０から乗算器２２側を見たときのインピーダンスとのインピーダンス整合を図る。出力整合回路１５１、１５２は、トランジスタ１１１、１１２の電源電圧（ＶＤＤ）を供給する回路でもある。
各整合回路を構成する伝送線路とキャパシタは、必要とされるインピーダンスに応じて適宜必要な値の素子が用いられる。
乗算器２２は、差動スイッチングトランジスタペアを構成するトランジスタ２１１、２１２、２１３、２１４を含む。各トランジスタ２１１、２１２、２１３、２１４には、伝送線路とキャパシタで構成されるゲート端子側の入力整合回路２３１、２３２とソース端子側の入力整合回路２７１、２７２がそれぞれ接続されている。ソース端子側の入力整合回路２７１、２７２は、第１の実施形態における第２の整合回路２２１、２２２に相当する。この乗算器２２は、第２の実施形態における乗算器２１とソース端子側の入力整合回路の構成が異なっている。ソース端子側の入力整合回路２７１、２７２は、伝送線路およびインダクタを含む構成となっている。
ゲート端子側の入力整合回路２３１、２３２は、第２の実施形態における乗算器２１のゲート端子側の入力整合回路と同じ構成である。つまり、ゲート端子側の入力整合回路２３１、２３２は、トランジスタ２１１、２１２、２１３、２１４の各ゲート端子からトランジスタ側を見たインピーダンスと、乗算器２２の入力側に接続される回路のインピーダンスとのインピーダンス整合を図る。また、ゲート端子側の入力整合回路２３１、２３２は、各トランジスタ２１１、２１２、２１３、２１４に第２の差動信号（＋ＳＩＧ２、−ＳＩＧ２）とゲートバイアス電圧Ｖ２を印加する回路でもある。
また、ソース端子側の入力整合回路２７１、２７２は、第２の実施形態における乗算器２１のソース端子側の入力整合回路において接地していた伝送線路を、インダクタに変更した構成となっている。
ソース端子側の入力整合回路２７１、２７２は、トランジスタ２１１、２１２、２１３、２１４のソース端子からトランジスタ側を見たインピーダンスと、容量結合部３０から差動増幅器１２側を見たときのインピーダンスとのインピーダンス整合を図る。ソース端子側の入力整合回路２７１、２７２は、トランジスタ２１１、２１２、２１３、２１４に供給された電源電圧（ＶＤＤ）を接地する。
そして、差動増幅器１２と乗算器２２は容量結合部３０で接続されるが、キャパシタ３０１、３０２により差動増幅器１２と乗算器２２とが直流的に分離される。
このように、第３の実施形態のミキサ回路は、差動増幅器１２の出力整合回路１５１、１５２と乗算器２２のソース端子側の入力整合回路２７１、２７２にそれぞれインダクタを用いた構成となっている。そして、差動増幅器１２と乗算器２２とはこれらのインダクタの相互インダクタンスにより誘導的に結合されている。
また、乗算器２２の各トランジスタ２１１、２１２、２１３、２１４のドレイン端子は、伝送線路で構成される接続部２５１で、負荷部２６１を介して電源電圧（ＶＤＤ）と接続され、第３の差動信号（＋ＳＩＧ３、−ＳＩＧ３）を取り出す構成となっている。
差動増幅器１２は、出力整合回路１５１、１５２から電源電圧（ＶＤＤ）が供給され、入力整合回路１３１、１３２から第１の差動信号（＋ＳＩＧ１、−ＳＩＧ１）とゲートバイアス電圧Ｖ１が印加される。入力された第１の差動信号は、トランジスタ１１１、１１２により増幅され、容量結合部３０のキャパシタ３０１、３０２および出力整合回路１５１、１５２のインダクタと入力整合回路２７１、２７２のインダクタを介して乗算器２２へ伝達される。ここで、ゲートバイアス電圧Ｖ１により差動増幅器１２の増幅率が決定される。
乗算器２２では、差動スイッチングトランジスタペアを構成する各トランジスタ２１１、２１２、２１３、２１４のソース側の入力整合回路２７１、２７２が接地されている。
そのため、電源電圧（ＶＤＤ）から各トランジスタに供給された電流は、ソース端子側の入力整合回路２７１、２７２からグランドへ流れる。各トランジスタ２１１、２１２、２１３、２１４のゲート端子に、ゲート端子側の入力整合回路２３１、２３２から第２の差動信号（＋ＳＩＧ２、−ＳＩＧ２）とゲートバイアス電圧Ｖ２が印加される。
差動増幅器１２から容量結合部３０および相互インダクタンスを介して入力した第１の差動信号は、差動スイッチングトランジスタペアを構成するトランジスタ２１１、２１２、２１３、２１４により第２の差動信号と乗算され、ミキシングされる。このミキシングにより生成された信号が、負荷部２６１の負荷により第３の差動信号（＋ＳＩＧ３、−ＳＩＧ３）として取り出される。ここで、ゲートバイアス電圧Ｖ２により乗算器２０の変換利得が決定される。
以上に説明したように、第３の実施形態のミキサ回路は、差動増幅器１２と乗算器２２とが容量結合部３０により直流的に分離され、差動増幅器１２と乗算器２２とが相互インダクタンスにより誘導的に結合する構成となっている。そして、差動増幅器１２は、出力整合回路１５１、１５２から各トランジスタの動作電源の供給を受け、乗算器２２は、ソース端子側の入力整合回路２７１、２７２を接地して、電源から各トランジスタに供給された電流をグランドに流す構成となっている。つまり、差動増幅器１２から乗算器２２に伝達される信号量を、周波数に応じて増加させたり減少させたりする制御を可能にする構成で、かつ、差動増幅器１２と乗算器２２とでそれぞれ独立して電源電圧を印加する構成としている。
これにより、それぞれのトランジスタに流れる電流が増加し、その結果として飽和電力が増加する。また、差動増幅器１２の出力整合回路１５１、１５２および乗算器２２の入力整合回路２７１、２７２により、差動増幅器１２と乗算器２２との間のインピーダンス整合が図られ、差動増幅器１２から乗算器２２に出力される信号電力を十分に伝達することができる。つまり、第３の実施形態は、低電圧で動作し、しかも飽和電力と変換利得が高いミキサ回路を提供することができる。
続いて、第４の実施形態を説明する。
図１０は、本発明の第４の実施形態に係るミキサ回路の構成を示すブロック図である。
第４の実施形態のミキサ回路は、差動増幅器１１、乗算器２３および容量結合部３０を含む構成となっている。つまり、第４の実施形態のミキサ回路は、第２の実施形態のミキサ回路において乗算器が異なる構成となっている。
乗算器２３は、差動スイッチングトランジスタペアを構成する各トランジスタ２１１、２１２、２１３、２１４のドレイン端子が接続される負荷部２７１の構成が異なっている。この負荷部２７１と接続部２５１を構成する伝送線路とキャパシタで、トランジスタ２１１、２１２、２１３、２１４のドレイン端子に対する出力整合回路を形成している。
差動増幅器１１は、出力整合回路１４１、１４２から電源電圧（ＶＤＤ）が供給され、入力整合回路１３１、１３２から第１の差動信号（＋ＳＩＧ１、−ＳＩＧ１）とゲートバイアス電圧Ｖ１が印加される。入力された第１の差動信号は、トランジスタ１１１、１１２により増幅され、容量結合部３０のキャパシタ３０１と３０２を介して乗算器２３へ伝達される。
乗算器２３では、差動スイッチングトランジスタペアを構成する各トランジスタ２１１、２１２、２１３、２１４のソース側の入力整合回路２４１、２４２が接地されている。
そのため、電源電圧（ＶＤＤ）から各トランジスタに供給された電流は、ソース側の入力整合回路２４１、２４２からグランドへ流れる。各トランジスタ２１１、２１２、２１３、２１４のゲート端子に、ゲート側の入力整合回路２３１、２３２から第２の差動信号（＋ＳＩＧ２、−ＳＩＧ２）とゲートバイアス電圧Ｖ２が印加される。
差動増幅器１１から容量結合部３０を介して入力した第１の差動信号は、トランジスタ２１１、２１２、２１３、２１４で第２の差動信号と乗算され、ミキシングされる。このミキシングにより生成された信号が、負荷部２７１と接続部２５１で形成される出力整合回路により第３の差動信号（＋ＳＩＧ３、−ＳＩＧ３）として取り出される。
以上に説明したように、第４の実施形態のミキサ回路は、差動増幅器１１と乗算器２３とが容量結合部３０により直流的に分離される構成となっている。そして、差動増幅器１１は、出力整合回路１４１、１４２から各トランジスタの動作電源の供給を受け、乗算器２３は、ソース側の入力整合回路２４１、２４２を接地して、電源から各トランジスタに供給された電流をグランドに流す構成となっている。つまり、差動増幅器１１と乗算器２３とでそれぞれ独立して電源電圧を印加する構成としている。
これにより、それぞれのトランジスタに流れる電流が増加し、その結果として飽和電力が増加する。また、差動増幅器１１の出力整合回路１４１、１４２および乗算器２３の入力整合回路２４１、２４２により、差動増幅器１１と乗算器２３との間のインピーダンス整合が図られ、差動増幅器１１から乗算器２３に出力される信号電力を十分に伝達することができる。つまり、第４の実施形態は、低電圧で動作し、しかも飽和電力と変換利得が高いミキサ回路を提供することができる。
更に、第４の実施形態のミキサ回路は、乗算器２３の差動スイッチングトランジスタペアを構成するトランジスタ２１１、２１２、２１３、２１４のドレイン端子側の出力整合回路からミキシングにより生成された信号を取り出す構成となっている。そのため、ミキシングにより生成された出力信号に必要な周波数を、きめ細かく同調して出力することができる。特に、第４の実施形態のミキサ回路は、アップコンバートして周波数の高い出力信号を得る必要がある送信側の装置のミキサ回路に好適な構成である。
なお、上記の説明は電界効果トランジスタを例にして説明したが、バイポーラトランジスタを用いた構成であっても良い。その場合は、ソースをエミッタに、ドレインをコレクタに読み替えるものとする。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２０１１年２月１６日に出願された日本出願特願２０１１−０３１０４６を基礎とする優先権を主張し、その開示の全てをここに取り込む。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】