特許 5805162 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5805162

(24)【登録日】2015年9月11日

(45)【発行日】2015年11月4日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/02 20060101AFI20151015BHJP

   G11C 16/04 20060101ALI20151015BHJP

【ＦＩ】

   G11C17/00 612Z

   G11C17/00 622E

   G11C17/00 624

【請求項の数】4

【全頁数】12

(21)【出願番号】特願2013-206243(P2013-206243)

(22)【出願日】2013年10月1日

(65)【公開番号】特開2015-69690(P2015-69690A)

(43)【公開日】2015年4月13日

【審査請求日】2013年10月1日

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】妹尾 真言

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／０２３８７３０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／０１５１６４６（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／０１８１０２０（ＵＳ，Ａ１）

【文献】 特開２０１１−１８７１５２（ＪＰ，Ａ）

【文献】 特開２００９−１６３７８２（ＪＰ，Ａ）

【文献】 特開２００６−２８６０３３（ＪＰ，Ａ）

【文献】 特表２００８−５２５９４１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０２

Ｇ１１Ｃ １６／０４

(57)【特許請求の範囲】

【請求項1】

選択トランジスタとメモリセルとの間にダミーメモリセルを含むＮＡＮＤストリングを有するメモリアレイが形成された半導体記憶装置の消去方法であって、
ＮＡＮＤストリングの選択トランジスタのゲートおよび前記ダミーメモリセルのワード線に予め決められた電位を印加し、かつＮＡＮＤストリングのメモリセルのワード線に前記予め決められた電位を印加し、
ＮＡＮＤストリングが形成された基板領域に第１の時刻に消去電圧を印加し、
第１の時刻から一定時間後の第２の時刻に、前記選択トランジスタのゲートをフローティングにすることで、前記選択トランジスタのゲートを前記基板領域との容量結合により第１の電位に昇圧させ、当該第１の電位が前記消去電圧よりも小さく、かつ前記選択トランジスタがTDDBにより破壊しない電圧以上となるように前記第２の時刻が調整され、
第２の時刻から一定時間後の第３の時刻に、前記ダミーメモリセルのダミーワード線をフローティングにすることで、前記ダミーメモリセルのダミーワード線を前記基板領域との容量結合により第２の電位に昇圧させ、当該第２の電位が第１の電位よりも小さくなるように前記第３の時刻が調整される、消去方法。

【請求項2】

前記予め決められた電位は０Ｖである、請求項１に記載の消去方法。

【請求項3】

直列に接続された複数のメモリセル、一方の側のメモリセルをビット線に接続する第１の選択トランジスタ、他方の側のメモリセルをソース線に接続する第２の選択トランジスタ、第１の選択トランジスタとメモリセルとの間に接続された第１のダミーメモリセル、および第２の選択トランジスタとメモリセルとの間に接続された第２のダミーメモリセルを含むＮＡＮＤストリングが形成されたメモリアレイと、
前記メモリアレイからブロックを選択し、選択したブロック内のメモリセルのデータを消去する消去手段とを含み、
前記消去手段は、選択されたブロック内の第１および第２の選択トランジスタの選択ゲート線、第１および第２のダミーメモリセルのワード線と複数のメモリセルのワード線に予め決められた電位を印加した後の第１の時刻に、前記選択されたブロックの基板領域に消去電圧を印加し、第１の時刻から一定時間後の第２の時刻に第１および第２の選択トランジスタの選択ゲート線をフローティングにすることで、前記選択トランジスタのゲートを前記基板領域との容量結合により第１の電位に昇圧させ、当該第１の電位が前記消去電圧よりも小さく、かつ前記選択トランジスタがTDDBにより破壊しない電圧以上となるように前記第２の時刻が調整され、
第２の時刻から一定時間後の第３の時刻に、前記ダミーメモリセルのダミーワード線をフローティングにすることで、前記ダミーメモリセルのダミーワード線を前記基板領域との容量結合により第２の電位に昇圧させ、当該第２の電位が第１の電位よりも小さくなるように前記第３の時刻が調整される、半導体記憶装置。

【請求項4】

前記予め決められた電位は０Ｖである、請求項３に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に消去方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型のフラッシュメモリは、公知のように、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有し、メモリセルに２値データまたは多値データをプログラムし、あるいは消去することができる。素子の微細化によりＮＡＮＤストリングのビット線選択トランジスタやソース線選択トランジスタとメモリセル間の距離が小さくなると、素子間や基板との容量結合が大きくなり、不所望な動作が生じ得る。例えば、特許文献１では、書込み動作時にカップリングにより昇圧されたＮＡＮＤストリングのチャンネルの電位がビット選択トランジスタに伝播させることを防止するため、ビット線選択トランジスタとメモリセルとの間にダミーメモリセルを挿入し、書込み動作時にダミーメモリセルによってビット線選択トランジスタとメモリセルとの間をカットオフする技術を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−１９２３４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図１は、ダミーメモリセルが挿入されたＮＡＮＤストリングアレイの一例を示す回路図である。同図に示すように、１つのブロックには、複数のメモリセルを直列に接続したｎ＋１個のＮＡＮＤストリングＮＵが行方向に配列されている。１つのＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、６３)と、メモリセルの両端に接続された一対のダミーメモリセルDMCと、一方のダミーメモリセルDMCのドレインに接続されたビット線選択トランジスタTDと、他方のダミーメモリセルDMCのソースに接続されたソース線選択トランジスタTSとを含み、ビット線選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線選択トランジスタTSのソースは、共通のソース線SLに接続される。ブロックを構成するＮＡＮＤストリングＮＵは、Ｐウエル内に形成される。

【0005】

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、ダミーメモリセルDMCのコントロールゲートは、ダミーワード線DWLに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ダミーメモリセルDMCは、メモリセルMCと同様に構成され、メモリセルMCと同様にバイアス電圧が印加されるが、データのプログラムの対象からは除外される。

【0006】

図２は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば、０Ｖ）を印加し、非選択ワード線に読み出しパス電圧（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。ダミーワード線DWLには、例えば、読出しパス電圧と等しい電圧が印加される。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。ダミーワード線には、例えば、中間電位と等しい電圧が印加される。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば１８Ｖ）を印加し、選択ゲート線SGD、SGSをフローティングにする。ダミーワード線DWLには、選択されたワード線と同様に０Ｖを印加する。これにより、フローティングゲートの電子を基板に引き抜かれ、ブロック単位でのデータ消去が行われる。

【0007】

図３に、従来のフラッシュメモリの消去シーケンスのフローを示す。選択されたブロックのダミーワード線DWL、ワード線WL0〜WL63に０Ｖが印加され（Ｓ１００）、次に、ビット線選択トランジスタTDおよびソース線選択トランジスタTSがフローティングにされる（Ｓ１１０）。次に、基板内のＰウエルに消去電圧が印加され（Ｓ１２０）、消去のために一定時間経過するのを待つ（Ｓ１３０）。メモリセルMCiおよびダミーメモリセルDMCのコントロールゲートとＰウエル間に消去電圧が印加され、フローティングゲート中の電子がＦＮトンネルによりＰウエル中に引き抜かれ、メモリセルMCiおよびダミーメモリセルDMCのしきい値が負にシフトされる。

【0008】

図４は、消去動作時のＰウエル、選択トランジスタTD／TS、メモリセルMCおよびダミーメモリセルDMCの電圧遷移を表している。Ｖ_ＰＷは、Ｐウエルの電圧、Ｖ_ＴＤ、Ｖ_ＴＳは、ビット線選択トランジスタTDおよびソース線選択トランジスタTSのゲート電圧である。時刻ｔ０において、ワード線WLおよびダミーワード線DWLには０Ｖが印加され、ビット線選択トランジスタTDおよびソース線選択トランジスタTSはフローティング状態にされる。時刻ｔ１において、Ｐウエルへ消去電圧が印加される。例えば、段階的に電圧が大きくなる消去パルスをＰウエルへ印加する。消去パルスの印加に応答して、Ｐウエルの電圧Ｖ_ＰＷの昇圧が開始される。これと同時に、Ｐウエルと容量結合した選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳが図中の破線に示されるように昇圧される。時刻ｔ２において、Ｐウエルの電圧Ｖ_ＰＷが約１８Ｖに昇圧され、時刻ｔ２〜ｔ３の期間において消去に必要な一定時間経過が保たれ（図３のＳ１３０）、フローティングゲートからＰウエルへ電子が抜き出される。

【0009】

消去が行われる期間ｔ２〜ｔ３において、選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳは、Ｐウエルとの結合比により、一定電位以下になるように設定される。すなわち、図４に示すように、Ｐウエルの電圧Ｖ_ＰＷと選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳの電位差Ｖａを一定値以下にしないと、選択トランジスタTD、TSが時間依存性のブレークダウンTDDB（Time Dependent Dielectric Breakdown：経時絶縁破壊特性）によって破壊されてしまう。TDDBは、トランジスタのゲートに高い電圧が印加されない場合でも、長時間、電圧が印加されているとトランジスタがブレークダウンしてしまう現象である。このため、Ｖａ＜Ｖ_ＰＷ−TDDBを満足するように、選択トランジスタTD、TSとＰウエル間の結合比が設定される。例えば、選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳは、約１７Ｖに昇圧され、Ｖａ＝１８Ｖ−１７Ｖ＝１Ｖに設定される。

【0010】

しかしながら、選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳが高くなると、これに隣接するダミーメモリセルDMCが選択トランジスタTD、TSの高電圧の影響を受けてしまう。微細化により、選択トランジスタTD、TSとダミーメモリセルDMCとの距離が小さくなると、選択トランジスタTD、TSとの容量結合によってダミーメモリセルDMCが昇圧され、消去時にダミーメモリセルDMCのしきい値が十分に負にシフトされない場合が生じる。ダミーメモリセルDMCのしきい値は、メモリセルMCのしきい値と同じであることが理想的であり、ダミーメモリセルDMCのしきい値が安定化されないと、結果的にメモリセルMCのしきい値分布のバラツキが大きくなったり、あるいは読出し動作やプログラム動作が不安定になってしまう。

【0011】

本発明は、信頼性の高いデータ消去を行うことができる半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0012】

本発明に係る半導体記憶装置の消去方法は、ＮＡＮＤストリングの選択トランジスタのゲートに所定電位を印加し、かつＮＡＮＤストリングのメモリセルのワード線に所定電位を印加し、ＮＡＮＤストリングが形成された基板領域に第１の時刻に消去電圧を印加し、第１の時刻から一定時間後の第２の時刻に、前記選択トランジスタのゲートをフローティングにする。好ましくは、ＮＡＮＤストリングは、選択トランジスタとメモリセルとの間にダミーメモリセルを含み、第２の時刻から一定時間後の第３の時刻に、ダミーメモリセルのダミーワード線をフローティングにする。好ましくは前記選択トランジスタのゲートは、前記基板領域との容量結合により第１の電位に昇圧され、第１の電位は、前記消去電圧よりも小さい。好ましくは第１の電位は、前記選択トランジスタがTDDBにより破壊しない電圧以上に昇圧される。好ましくはダミーメモリセルのダミーワード線は、前記基板領域との容量結合により第２の電位に昇圧され、第２の電位は、第１の電位よりも小さい。

【0013】

本発明に係る半導体記憶装置は、直列に接続された複数のメモリセル、一方の側のメモリセルをビット線に接続する第１の選択トランジスタ、他方の側のメモリセルをソース線に接続する第２の選択トランジスタを含むＮＡＮＤストリングが形成されたメモリアレイと、前記メモリアレイからブロックを選択し、選択したブロック内のメモリセルのデータを消去する消去手段とを含み、前記消去手段は、選択されたブロック内の第１および第２の選択トランジスタの選択ゲート線および複数のメモリセルのワード線に所定電圧を印加した後の第１の時刻に、前記選択されたブロックの基板領域に消去電圧を印加し、第１の時刻から一定時間後の第２の時刻に第１および第２の選択トランジスタの選択ゲート線をフローティングにする。好ましくは、ＮＡＮＤストリングは、第１の選択トランジスタとメモリセルとの間に第１のダミーメモリセルを含み、かつ第２の選択トランジスタとメモリセルとの間に第２のダミーメモリセルを含み、前記消去手段は、第２の時刻から一定時間後の第３の時刻に、ダミーメモリセルのダミーワード線をフローティングにする。好ましくは第１および第２の選択トランジスタのゲートは、前記基板領域との容量結合により第１の電位に昇圧され、第１の電位は、前記消去電圧よりも小さい。好ましくは第１の電位は、第１および第２の選択トランジスタがTDDBにより破壊しない電圧以上に昇圧される。好ましくは第１および第２のダミーメモリセルのダミーワード線は、前記基板領域との容量結合により第２の電位に昇圧され、第２の電位は、第１の電位よりも小さい。

【発明の効果】

【0014】

本発明によれば、従来のように消去電圧を印加するときに選択トランジスタを容量結合により昇圧させる場合と比べて、選択トランジスタの昇圧電位を抑制することができ、これより、選択トランジスタに隣接するメモリセルへの電界の影響を小さくすることができる。

【図面の簡単な説明】

【0015】

【図1】フラッシュメモリのＮＡＮＤストリングの構成を示す回路図である。

【図2】フラッシュメモリの各動作時に印加される電圧の一例を示す表である。

【図3】従来のフラッシュメモリの消去シーケンスを示すフローである。

【図4】従来の消去時のＰウエル、選択トランジスタ、メモリセル、ダミーメモリセルの各部の電圧遷移を示すグラフである。

【図5】本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。

【図6】本発明の実施例に係るフラッシュメモリの消去シーケンス例を示すフローチャートである。

【図7】本実施例の消去時のＰウエル、選択トランジスタ、メモリセル、ダミーメモリセルの各部の電圧遷移を示すグラフである。

【図8】本実施例のＮＡＮＤストリングの概略断面図を示す図である。

【図9】本実施例のワード線駆動回路の一例を示すブロック図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、説明を分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

【実施例】

【0017】

図５は、本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。但し、ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。

【0018】

本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないコマンドラッチイネーブル（ＣＬＥ）信号やアドレスラッチイネーブル（ＡＬＥ）信号等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１７０内の列データを選択する列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

【0019】

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいはの両側の端部に配置されるものであってもよい。１つのブロックには、例えば、図１に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成される。

【0020】

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、ダミーメモリセルDMCのコントロールゲートは、ダミーワード線DWLに接続され、選択トランジスタTD、TSのゲートは、ワード線WL／ダミーワード線DWLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきブロックの選択、ワード線WL／ダミーワード線DWLの選択を行い、また、選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。

【0021】

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。Ｐウエルは、例えば、Ｐ型のシリコン基板内に形成されたＮウエル内に形成される。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。また、メモリセルは、２値データを記憶するものであってもよいし、多値データを記憶するものであってもよい。

【0022】

次に、本実施例のフラッシュメモリの消去動作について説明する。図６は、消去シーケンスを示すフローチャート、図７は、消去時の各部の電圧遷移を示すグラフ、図８は、ＮＡＮＤストリングの概略断面図である。

【0023】

好ましい態様では、コントローラ１５０は、図示しないホスト側から消去コマンド等を受け取ると、消去動作を実行する。先ず、ワード線選択回路１６０は、コントローラ１５０の制御の下で、行アドレス情報Ａｘに基づき消去すべきブロックを選択し、選択したブロック内のメモリセルMCiのワード線WL0〜WL63およびダミーメモリセルDMSのダミーワード線DWLに０Ｖを印加し（Ｓ２００）、選択されたブロックのビット線選択トランジスタTDおよびソース線選択トランジスタTSの選択ゲート線SGD、SGSに０Ｖを印加する（Ｓ２１０）。また、ソース線SLおよびビット線は、フローティングである。ステップＳ２００とステップＳ２１０の動作は、同時に行われてもよいし、ステップＳ２１０がステップＳ２００よりも先に実行されてもよい。ステップＳ２００およびＳ２１０の印加は、図７の時刻ｔ０で実行される。

【0024】

次に、Ｐウエル２００（図８を参照）に、消去電圧Versが印加される（Ｓ２２０）。消去電圧Versは、内部電圧発生回路１９０によって発生され、図示しない回路によってＰウエルに印加される。好ましい態様では、電圧が徐々に大きくなる消去パルスが複数回Ｐウエルに印加され、Ｐウエルが消去電圧Versに昇圧される。この消去電圧Versの印加は、図７の時刻ｔ１で開始される。時刻ｔ１のとき、選択ゲート線SGD、SGS、ワード線WLi、ダミーワード線DWLには０Ｖが印加されているので、ビット線選択トランジスタTD、ソース線選択トランジスタTS、メモリセルMCi、ダミーメモリセルDMCのコントロールゲートは、Ｐウエルと容量結合されず、０Ｖに固定されたままである。

【0025】

次に、時刻ｔ１から一定時間経過後の時刻ｔ２で、ビット線選択トランジスタTD、ソース線選択トランジスタTSの選択ゲート線SGD、SGSをオープンし、選択トランジスタTD、TSがフローティングにされる（Ｓ２３０、Ｓ２４０）。これにより、ビット線選択トランジスタTDおよびソース線選択トランジスタTSのゲート２１０（図８）がＰウエル２００と容量的に結合され、選択トランジスタTD／TSの昇圧が開始される。図７の破線は、選択トランジスタTD／TSの電圧Ｖ_ＴＤ、Ｖ_ＴＳが、容量結合によって、Ｐウエル電圧Ｖ_ＰＷに比例して上昇することを示している。

【0026】

次に、時刻ｔ２から一定時間経過後の時刻ｔ３で、ダミーメモリセルDMCのダミーワード線DWLをオープンし、ダミーメモリセルDMCがフローティングにされる（Ｓ２５０、Ｓ２６０）。これにより、ダミーメモリセルDMCのコントロールゲート２２０がＰウエル２００と容量的に結合され、昇圧を開始される。図７の破線は、ダミーワード線DWLが、容量結合によって、Ｐウエル電圧Ｖ_ＰＷに比例して上昇することを示している。次に、Ｐウエル電圧Ｖ_ＰＷが消去電圧Versに到達した時刻ｔ４から時刻ｔ５まで消去のために必要な一定時間が経過するのを待ち（Ｓ２７０）、消去シーケンスの一部または全部が終了される。

【0027】

図７に示すように、Ｐウエル２００に消去電圧Vesrが印加された時刻ｔ０のとき、選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳは０Ｖに固定されており、時刻ｔ１から遅延した時刻ｔ２のとき、選択トランジスタTD、TSがフローティングにされる。その結果、選択トランジスタTD／TSがＰウエル２００と容量結合される時間が遅延され、ゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳの昇圧電位が抑制される。例えば、ゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳは、約１３Ｖ程度に昇圧され、図４に示す従来のときの電圧１７Ｖよりも小さくなる。

【0028】

選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳが、従来のように１７Ｖ程度にまで大きくなると、選択トランジスタTD、TSとの容量結合によってダミーメモリセルDMCのコントロールゲート２２０が昇圧され、フローティングゲートに一定の電界が生じ、ダミーメモリセルDMCの消去が不十分となり、しきい値が十分に負にシフトされないことがある。ダミーメモリセルDMCは、選択トランジスタTD、TSによるメモリセルMCへの電界の影響を緩和し、メモリセルの過消去または過プログラムを抑制するものであり、ダミーメモリセルDMCのしきい値はメモリセルMCのしきい値と等しいのが理想的であり、このずれが大きくなると、読み出し、プログラム、あるいはベリファイの動作が不安定になる。本実施例では、選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳの昇圧を抑制するため、選択トランジスタTD、TSによるダミーメモリセルDMCへの影響が抑制され、ダミーメモリセルDMCのしきい値が十分に負の方向へシフトされるようにすることができる。

【0029】

他方、選択トランジスタTD、TSのゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳが小さくなり、ゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳとＰウエル電圧Ｖ_ＰＷの電位差Ｖａが大きくなりすぎると、Ｖａ＜Ｖ_ＰＷ−TDDBを満足することができなくなり、選択トランジスタTD、TSがTDDBにより破壊されてしまう。Ｖａ＝Ｖ_ＴＷ−（Ｖ_ＴＤ、Ｖ_ＴＳ）＜Ｖ_ＰＷ−TDDBであるから、（Ｖ_ＴＤ、Ｖ_ＴＳ）＞TDDBを満足すればよい。仮に、TDDBが約５Ｖであれば、ゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳは、５Ｖ以上に昇圧されればよいことになる。

【0030】

ゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳの昇圧は、選択トランジスタTD、TSをフローティングにする時刻ｔ２によって調整可能である。図７に示すように、選択トランジスタTD、TSが時刻ｔ２よりも遅い時刻ｔ２’でフローティングにした場合、選択トランジスタTD、TSのＰウエルとの容量結合する開始時刻が遅れるため、ゲート電圧電圧Ｖ_ＴＤ、Ｖ_ＴＳの昇圧が抑制され、時刻ｔ２で昇圧されたときよりもＶ１だけ小さくなる。こうして、選択トランジスタTD、TSをフローティングする時刻を調整することで、TDDBに応じたゲート電圧Ｖ_ＴＤ、Ｖ_ＴＳの昇圧を設定することができる。

【0031】

さらに本実施例では、時刻ｔ３でダミーワード線DWLを０Ｖからフローティング状態にすることで、ダミーメモリセルDMCのコントロールゲート２２０を選択トランジスタTD、TSの昇圧電位よりも小さい一定電位にまで昇圧させることができる。これにより、隣接するメモリセルMC63、MC0が幾分容量的に結合され、メモリセルMC63、MC０のコントロールゲートの電位を若干上昇させることで、メモリセルMC63、MC0が過消去されないようにし、しきい値のばらつきの変動を抑制する。好ましくは、ダミーワード線DWLは、選択トランジスタTD、TSがフローティングにされた後（時刻ｔ２の後）であって、Ｐウエルの電圧Ｖ_ＰＷが消去電圧Vers（１８Ｖ）に到達する前（時刻ｔ３の前）にフローティングにされることが望ましい。これにより、ダミーワード線DWLをＰウエルの電圧Ｖ_ＰＷと比例するように昇圧させることができる。また、上記したように、ダミーワード線DWLのフローティングを、時刻ｔ３からｔ３’に遅延させれば、Ｐウエルと容量結合する開始時刻が遅くなるので、時刻ｔ３のときの昇圧電圧よりもＶ２だけ低い昇圧電圧になる。

【0032】

このように本実施例では、選択トランジスタTD、TSをフローティング状態にする時刻ｔ２を、消去電圧が印加される時刻ｔ１から遅延させることで、選択トランジスタTD、TSがＰウエルと容量結合する開始時刻が遅延され、消去時の選択トランジスタTD、TSの昇圧電位を一定以下に抑制し、ダミーメモリセルDMCへの影響を少なくすることができる。さらに、選択トランジスタTD、TSは、容量結合によってＰウエル電圧Ｖ_ＰＷに比例して昇圧されるため、選択トランジスタTD、TSへの昇圧によるダメージを小さくすることができる。

【0033】

選択トランジスタTD、TSの選択ゲート信号SDG、SGS、ダミーメモリセルDMCのダミーワード線DWLの駆動制御は、ワード線選択回路１６０によって行われる。ワード線選択回路１６０は、公知の回路技術、例えばクロック制御あるいは遅延回路等を用いて、選択トランジスタTD、TSやダミーワード線DWLのフローティング時間を、予め決められた設定に基づき正確に制御することが可能である。

【0034】

図９は、ワード線駆動回路の内部構成例を示す図である。同図に示すように、駆動回路１６２は、選択ゲート線SGD、SGS、ダミーワード線DWL、ワード線WLに、ｎＭＯＳ構造の転送トランジスタＭ１〜Ｍ６８を介して所定の電圧を供給する。選択回路１６４は、転送トランジスタＭ１〜Ｍ６８のゲートに選択制御信号を供給し、転送トランジスタＭ１〜Ｍ６８のオン、オフを制御する。

【0035】

メモリアレイの選択されたブロックの消去が行われるとき、駆動回路１６２は、選択ゲート線SGD、SGS、ダミーワード線DWL、ワード線WLに０Ｖを供給し、選択回路１６４は、Ｈレベルの選択制御信号を転送トランジスタＭ１〜Ｍ６８に供給し、転送トランジスタＭ１〜Ｍ６８をオンさせる。次に、時刻ｔ１のとき、図示しない回路によってＰウエル２００に消去電圧Versの印加が開始される。次に、時刻ｔ２のとき、選択回路１６４は、選択ゲート線SGD、SGSに接続された転送トランジスタＭ１、Ｍ６８がオフされるようにＬレベルの選択制御信号を供給する。次に、時刻ｔ３のとき、選択回路１６４は、ダミーワード線DWLに接続された転送トランジスタＭ２、Ｍ６７がオフされるようにＬレベルの選択制御信号を供給する。

【0036】

上記実施例では、ＮＡＮＤストリングが両端側にダミーメモリセルを含む例を示したが、本発明は、必ずしもダミーメモリセルを含まないＮＡＮＤストリングであってもよい。すなわち、本発明は、ビット線選択トランジスタTDにメモリセルMC63が接続され、ソース線選択トランジスタTSにメモリセルMC0が接続されるＮＡＮＤストリングにも適用することができる。さらに上記実施例では、Ｐウエル領域に消去電圧を印加する前に、選択トランジスタTD、TSの選択ゲート線SGD、SGSまたはそのゲートに０Ｖを印加するようにしたが、選択トランジスタTD、TSは、Ｐウエルとの容量結合によって昇圧されないような電圧に固定されれば十分である。さらに上記実施例では、Ｐ型の半導体基板上にＮウエル領域を形成し、Ｎウエル領域内にＰウエル領域を形成したが、これは一例であって、Ｐ型半導体基板上にＮＡＮＤストリングが形成されてもよい。

【0037】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0038】

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
BL:ビット線
SL：共通ソース線
TD:ビット線選択トランジスタ
TS:ソース線選択トランジスタ
SGD、SGS：選択ゲート線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】