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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5805275
(24)【登録日】2015年9月11日
(45)【発行日】2015年11月4日
(54)【発明の名称】導電性材料を含む半導体構造及びメモリセル
(51)【国際特許分類】
H01L 27/105 20060101AFI20151015BHJP
H01L 21/3205 20060101ALI20151015BHJP
H01L 21/768 20060101ALI20151015BHJP
H01L 23/532 20060101ALI20151015BHJP
H01L 21/28 20060101ALI20151015BHJP
H01L 45/00 20060101ALI20151015BHJP
H01L 49/00 20060101ALI20151015BHJP
【ＦＩ】
H01L27/10 448
H01L21/88 M
H01L21/28 301R
H01L21/90 A
H01L45/00 A
H01L45/00 Z
H01L49/00 Z
【請求項の数】11
【全頁数】17
(21)【出願番号】特願2014-135499(P2014-135499)
(22)【出願日】2014年7月1日
(62)【分割の表示】特願2013-558103(P2013-558103)の分割
【原出願日】2012年3月13日
(65)【公開番号】特開2014-222760(P2014-222760A)
(43)【公開日】2014年11月27日
【審査請求日】2014年7月1日
(31)【優先権主張番号】13/050,725
(32)【優先日】2011年3月17日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー， インク．
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(74)【代理人】
【識別番号】100106851
【弁理士】
【氏名又は名称】野村 泰久
(72)【発明者】
【氏名】タン，サン ディー．
(72)【発明者】
【氏名】シルス，スコット イー．
(72)【発明者】
【氏名】ウェスト，ホイットニー エル．
(72)【発明者】
【氏名】グッドウィン，ロブ ビー．
(72)【発明者】
【氏名】シンハ，ニシャン
【審査官】
小山 満
(56)【参考文献】
【文献】
特開２００７−１５７９４２（ＪＰ，Ａ）
【文献】
特開２００３−１３３５３４（ＪＰ，Ａ）
【文献】
特開２００７−１５７９４１（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００７／０１３９９８７（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２００８／０２５３１６５（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２００３／００４７７７１（ＵＳ，Ａ１）
【文献】
特表２００５−５１３７８０（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００４／００３８５２３（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２７／１０５
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２３／５３２
Ｈ０１Ｌ ４５／００
Ｈ０１Ｌ ４９／００
(57)【特許請求の範囲】
【請求項1】
電極の上にある導電性構造と、
前記導電性構造に接触する、カルコゲナイド材料及び酸化物材料のうちの少なくとも１つと、
前記カルコゲナイド材料及び前記酸化物材料のうちの前記少なくとも１つの上にある導電性材料と、を含み、
前記導電性材料は、銀と、合金と、を含み、
前記合金は、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、及びロジウムのうちの少なくとも１つと、銀と、の合金を含む、半導体構造。
前記導電性構造に接触する、カルコゲナイド材料及び酸化物材料のうちの少なくとも１つと、
前記カルコゲナイド材料及び前記酸化物材料のうちの前記少なくとも１つの上にある導電性材料と、を含み、
前記導電性材料は、銀と、合金と、を含み、
前記合金は、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、及びロジウムのうちの少なくとも１つと、銀と、の合金を含む、半導体構造。
【請求項2】
前記導電性材料は、前記カルコゲナイド材料及び酸化物材料のうちの少なくとも１つの上に接する前記銀と、前記銀の上に接する前記合金と、を含む、請求項１記載の半導体構造。
【請求項3】
前記導電性材料は、前記合金の表面上に位置するライナー材料をさらに含む、請求項２記載の半導体構造。
【請求項4】
前記ライナー材料は、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、及びロジウムのうちの少なくとも１つを含む、請求項３記載の半導体構造。
【請求項5】
電極の上にあるメモリ材料と、
前記メモリ材料の上にあり且つ少なくとも１つの開口内に配設されている導電性材料と、を含み、
前記導電性材料は、銀と、合金と、を含み、
前記合金は、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、及びロジウムのうちの少なくとも１つと、銀と、の合金を含む、メモリセル。
前記メモリ材料の上にあり且つ少なくとも１つの開口内に配設されている導電性材料と、を含み、
前記導電性材料は、銀と、合金と、を含み、
前記合金は、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、及びロジウムのうちの少なくとも１つと、銀と、の合金を含む、メモリセル。
【請求項6】
前記メモリ材料は、カルコゲナイド材料及び酸化物材料のうちの少なくとも１つを含む、請求項５記載のメモリセル。
【請求項7】
前記電極と前記導電性材料との間に導電性構造を更に含む、請求項５記載のメモリセル。
【請求項8】
前記メモリ材料は前記導電性構造の表面上にある、請求項７記載のメモリセル。
【請求項9】
前記銀は、前記メモリ材料の前記導電性構造とは反対の表面に接し、前記合金は前記銀の表面上に位置する、請求項８記載のメモリセル。
【請求項10】
前記導電性材料は、前記合金の表面上に位置するライナー材料をさらに含む、請求項９記載のメモリセル。
【請求項11】
前記ライナー材料は、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、及びロジウムのうちの少なくとも１つを含む、請求項１０記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、半導体デバイス用の、導電性材料を含む半導体構造及びメモリセルに関する。
【背景技術】
【0002】
集積回路（ＩＣ）は、多くの電子装置の重要な部品であり、通常は、共通の土台、すなわち基板の上に製作された電機部品が相互に接続されたネットワークを含んでいる。導電性相互接続は、コンデンサまたはトランジスタといった半導体デバイスを電気的に接続したり、コンピュータのメモリまたはマイクロプロセッサといった特定のＩＣを特徴付けるのに使用されている。導電性相互接続の品質は、一般的にＩＣの製造可能性、性能、および寿命の全てに影響する。それゆえ、導電性相互接続を形成するのに使用される材料が、ますます集積回路の性能、密度、および信頼性を決定している。
【0003】
例えば、相互接続の導電率は、集積回路（ＩＣ）の処理速度にとって極めて重要である。アルミニウム（Ａｌ）およびその合金は、低抵抗であり、二酸化ケイ素（ＳｉＯ２）など層間の誘電性材料にも接着しやすいため、半導体デバイスにおいて相互接続材料として幅広く使用されている。ただ残念なことに、アルミニウムは、腐食の影響を受けやすく、電子移動に対する耐性の低さをもたらし、これによってボイドによる開回路や短絡の可能性を高めてしまう。
【0004】
なお、導電性相互接続を含む従来の半導体構造の一例が、特許文献１〜４等に記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表２００６−５０７６７５号公報
【特許文献2】特開２００７−２７７６９号公報
【特許文献3】特開２００４−２３５６２０号公報
【特許文献4】特開２００４−２１４６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
導電性相互接続の性能、信頼性、および密度を向上させる試みにおいて、アルミニウムおよびアルミニウム合金の代替金属物質が模索されている。配線内の導電性を向上させるために、導電性相互接続の形成に銅（Ｃｕ）およびその合金を使用することがこれまで提案されている。しかしながら、銅は、多くの汎用の誘電性材料に素早く拡散し、好ましくない酸化銅化合物を形成する。さらに、銅は、汎用の誘電性材料やそれ自身ともうまく接着しない。
【0007】
銀（Ａｇ）もアルミニウム含有導電性相互接続の代替材料として提案されているが、銀は、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）セルなどのプログラミング可能なメモリセルの電極の、電気化学的活性材料としての使用に非常に重要性が高まっている。銀は、抵抗が極めて低いが、現在利用できる堆積技術の制限から、微小ギャップ（例えば、２０ｎｍ以下の寸法のギャップ）で配置することが困難である。銀は、スパッタ（物理的）堆積技術によって堆積できるが、これらの技術は、銀を用いた微小ギャップの充填には適していない。さらに、接着の問題や温度上昇時の凝塊のため、銀から相互接続を形成することは困難である。銀は、ドライエッチング工程に対して耐性があるので、半導体の導電性素子（例えば、相互接続、および電極）の形成に用いる汎用の技術は、そのような導電性素子を銀から形成するのは実用的でない。
【課題を解決するための手段】
【0008】
一実施形態において、本開示は、半導体構造を含んでいる。この半導体構造は、電極の上にある導電性構造と、前記導電性構造に接触する、カルコゲナイド材料および酸化物材料のうちの少なくとも１つと、前記カルコゲナイド材料および酸化物材料のうちの少なくとも１つの上にある導電性材料であって、銀と、タンタルと、その他の材料を含む少なくとも１つの領域とを含む導電性材料と、含み得る。
【0009】
他の実施形態において、本開示は、メモリセルを含んでいる。このメモリセルは、電極の上にあるメモリ材料と、銀およびその他の材料を含む導電性材料であって、前記メモリ材料の上にあり且つ少なくとも１つの開口内に配設されている導電性材料と、を含み得る。
【図面の簡単な説明】
【0010】
【図1A】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する相互接続を形成する方法を示している。
【図1B】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する相互接続を形成する方法を示している。
【図1C】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する相互接続を形成する方法を示している。
【図1D】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する相互接続を形成する方法を示している。
【図1E】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する相互接続を形成する方法を示している。
【図2A】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する別の相互接続を形成する方法を示している。
【図2B】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する別の相互接続を形成する方法を示している。
【図2C】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する別の相互接続を形成する方法を示している。
【図2D】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する別の相互接続を形成する方法を示している。
【図2E】半導体構造の部分断面図を示すものであり、本開示の実施形態に関連する別の相互接続を形成する方法を示している。
【図3A】導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）セルの部分断面図を示している。
【発明を実施するための形態】
【0011】
相互接続および電極などの導電性素子を形成する方法、ならびに、そのような導電性素子を含む半導体構造およびメモリデバイスについて開示される。導電性素子は、銀または銀合金などの銀材料から形成される。銀は抵抗が低く、別の材料と合金や混合物となるので、導電性素子の抵抗を、銅から形成される導電性素子の抵抗以下にすることができる。さらに、銀合金または混合物の使用は、そのような導電性素子を含む半導体処理の最終段階において行われる銀の熱処理中の凝塊に関する問題を実質的に低減もしくは排除することができる。銀、銀合金、または銀混合物を使用することで、少なくとも１つの寸法が約２０ｎｍ未満といった充填される微小な開口を形成することも可能である。
【0012】
本明細書において用いられる、「合金」という用語は、複数の材料（例えば金属または非金属）の均一な混合物、または固溶体で、材料のうちの１つの原子がその材料のうちの別のものの原子の間の格子間位置を占めることを意味し含んでいる。一例であって限定はされないが、合金には、銀と、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、およびロジウムから選ばれる金属との混合物を含むことができる。
【0013】
本明細書において用いられる、「混合物」という用語は、複数の金属、または金属と非金属とを混合して製造される材料を意味し含んでいる。一例であって限定はされないが、銀と、タングステンなどの金属との混合物を含むことができる。
【0014】
本明細書において用いられる、「ライナー」という用語は、少なくとも１つの材料の表面上を覆ういかなる構造も意味し含んでいる。一例であって限定はされないが、ライナーは、別の材料の上に配された材料の層を含むことができる。
【0015】
本明細書において用いられる、「接着材料」という用語は、第１の材料と第１の材料にすぐに隣接する第２の材料との接着を容易にするために選択された材料を意味し含んでいる。
【0016】
本明細書において用いられる、「カルコゲナイド」という用語は、ガラスまたは結晶材料を含む金属を意味し含んでおり、元素周期表のＶＩＡ族（１６族とも識別される）からの元素を含んでいる。ＶＩＡ族元素は、しばしば「カルコゲン」と呼ばれ、硫黄（Ｓ）、セレニウム（Ｓｅ）、テルル（Ｔｅ）、ポロニウム（Ｐｏ）、および酸素（Ｏ）を含んでいる。カルコゲナイドの例は、特に限定されないが、セレン化ゲルマニウム（ＧｅＳｅ）、硫化ゲルマニウム（ＧｅＳ）、テルル化ゲルマニウム（ＧｅＴｅ）、セレン化インジウム（ＩｎＳｅ）、およびセレン化アンチモン（ＳｂＳｅ）を含んでいる。典型的なカルコゲナイドは各元素が一原子の化学量論比を有しているが、カルコゲナイドは、他の化学量論比を有することもできる。
【0017】
本明細書において用いられる、「再配分（再配置）する」および「再配分（再配置）すること」という用語は、表面にわたって、構造中の部分的に充填され、被覆され、またはあらかじめ充填されていない開口（例えば、ビアホールや溝）に、材料を拡げるか塗りつけて、開口を材料で充填または実質的に充填することを意味し含んでいる。
【0018】
本明細書において用いられる、「基板」という用語は、その上に付加的な材料が形成される土台の材料または構造を意味し含んでいる。基板は、半導体基板、支持構造上のベース半導体層、金属電極、または、１以上の層、構造もしくはそれらの上に形成された領域を有する半導体基板とすることができる。基板は従来からあるシリコン基板または半導体材料の層を含む別のバルク基板とすることもできる。本開示において、「バルク基板」は、シリコンウェハの他に、シリコンオンサファイア（ＳＯＳ）基板およびシリコンオングラス（ＳＯＧ）基板などのシリコンオンインシュレータ（ＳＯＩ）基板、ベース半導体素地上のシリコンのエピタキシャル層、ならびにシリコン−ゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、およびリン化インジウムなどのほかの半導体または光電子材料を意味し含んでいる。基板は、ドープされていてもよいしドープされていなくてもよい。
【0019】
以下の説明は、本開示の実施形態を十分な説明を提供するために、材料の種類や工程条件などの具合的詳細を提供するものである。しかしながら、本開示の実施形態は、これらの具体的詳細を採用しなくても実施できることは、当業者によって理解し得る。実際に、本開示の実施形態は、この産業において採用されている従来からある技術と併せて実施される。さらに、以下に提供する説明は、半導体デバイスの製造のための完全な工程フローを形成してはいない。以下に説明する半導体構造は、必ずしも完全な半導体デバイスを形成していない。本開示の実施形態を理解するために必要な工程行為および構造のみ以下に詳細に説明する。この半導体構造から完全な半導体デバイスを形成するための付加的な行為は、従来からある製造技術によって行うことができる。
【0020】
図１Ａ〜１Ｅは、半導体構造１００の簡略化した部分断面図であり、相互接続を形成する方法の実施形態を示している。図１Ａを参照すると、半導体構造１００は、基板１０２の上に重なる材料１０４内に、開口１０６を含むことができる。材料１０４は、例えば、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素（ＳｉＯ２）、または酸窒化ケイ素（ＳｉＯｘＮｙ）から形成することができる。材料１０４は、化学気相堆積工程、原子層堆積工程、または物理気相堆積工程などの従来からある堆積工程を使用し、基板１０２上に形成することができる。
【0021】
半導体構造１００は、任意で、材料１０４と基板１０２との間に電極材料１０８（破線で表示）を含むことができる。電極材料１０８は、タングステン（Ｗ）、白金（Ｐｔ）、窒化チタン（ＴｉＮ）、またはニッケル（Ｎｉ）などの導電性材料から形成することができる。電極材料１０８は、化学気相堆積工程または原子層堆積工程などの従来からある堆積工程を使用し、基板１０２上に形成することができる。図１Ａ〜１Ｅにおいては、電極材料１０８が存在するが、電極材料１０８は任意であり、材料１０４が直接基板１０２に接し、開口１０６が少なくとも部分的に材料１０４を通して伸びていてもよい。
【0022】
開口１０６は、例えば、集積回路製造の技術分野において知られている、従来からあるフォトリソグラフィー技術（例えば、マスキングおよびエッチング）を使用し、材料１０４の一部を除去することによって形成することができる。一例であって限定はされないが、開口１０６は、図１Ａの面を貫くように長く伸びていてよい。材料１０４を部分的に除去することで、材料１０４の表面、またはもし存在する場合は電極材料１０８の表面を露呈させることができる。一例であって限定はされないが、開口１０６の幅Ｗ１は、約１００ｎｍ未満、特に約２０ｎｍ未満にすることができる。開口１０６のアスペクト比は、約１：１〜約２０：１、特に、約５：１〜約１０：１にすることができる。図１Ａおよびそれ以降の図に示す要素は、説明図の目的で描かれており、正確な縮尺で描かれてはいないことは理解し得るだろう。
【0023】
図１Ｂを参照すると、ライナー材料１１０は、半導体構造１００（すなわち、材料１０４の露呈された表面、および存在する場合は、電極材料１０８）の表面の上に形成することができる。例えば、ライナー材料１１０は、開口１０６の範囲内の露呈された表面（すなわち、材料１０４の露呈された側壁、および存在する場合は、電極材料１０８の露呈された表面）および材料１０４の露呈された凹んでいない表面の上に形成することができる。電極材料１０８の存在する実施形態においては、ライナー材料１１０は、電極材料１０８への接着を容易にするおよび接触抵抗を低減する材料、または両方の特性を与える材料から形成することができる。例えば、ライナー材料１１０は、白金（Ｐｔ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、銅（Ｃｕ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、およびロジウム（Ｒｈ）のうちの少なくとも１つから形成することができる。ライナー材料１１０は、化学気相堆積工程、物理気相堆積工程、またはスパッタ工程などの従来からある堆積工程を使用して形成することができる。一例であって限定はされないが、ライナー材料１１０は、約０．５ｎｍ〜約２０ｎｍ、特に、約１ｎｍ〜約５ｎｍの厚さに形成することができる。
【0024】
図１Ｃを参照すると、導電性材料１１２は、ライナー材料１１０の上に形成することができる。導電性材料１１２は、物理気相堆積工程または物理堆積工程などの従来からある堆積工程を使用し、銀（Ａｇ）もしくはその合金またはその混合物から形成することができる。従来からある気相堆積工程（例えば化学気相堆積および物理気相堆積）は、微小な開口（例えば、少なくとも１つの寸法が２０ｎｍ以下の開口）に銀を効果的に堆積できないかもしれない。ゆえに、開口１０６の少なくとも１つの寸法（すなわち幅Ｗ１）が約２０ｎｍ以下の実施形態では、スパッタ工程を使用し、開口１０６の範囲内に導電性材料１１２を形成することができる。特に限定されることのない例として、導電性材料１１２は、ライナー材料１１０の全体に露呈された表面の上に実質的にコンフォーマルに堆積することができる。導電性材料１１２は、開口１０６の残っている部分を少なくとも部分的に充填するに十分な厚さに形成することができる。図１Ｃに示すように、開口１０６の一部は、導電性材料１１２が半導体構造１００の上に形成された後も、充填されないままにすることができる（すなわち、非充填領域１１６）。一例であって限定はされないが、導電性材料１１２は、銀から形成することができ、約５ｎｍ〜約３０ｎｍ、特に、約１０ｎｍ〜約２０ｎｍの厚さにすることができる。
【0025】
ライナー材料１１０および導電性材料１１２の厚さは、材料の所望の比に基づいて選択することができる。ライナー材料１１０が白金を含み、導電性材料１１２が銀を含む実施形態においては、ライナー材料１１０の導電性材料１１２に対する比は、約１〜２以下とすることができる。
【0026】
図１Ｄを参照すると、ライナー材料１１０（破線で図示）が導電性材料１１２と合金を形成する材料を含む場合の実施形態においては、任意で、アニールを行い、ライナー材料１１０および導電性材料１１２の合金を形成することができる。ライナー材料１１０と導電性材料１１２とが反応することによって、金属間化合物が形成される。例えば、導電性材料１１２は銀を含み、ライナー材料１１０は、例えば白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、およびロジウムのうちの少なくとも１つの材料（銀と反応して合金を形成する）を含むことができる。一例であって限定はされないが、アニール工程は、半導体構造１００を約１００℃〜約５００℃の温度、特に、約２００℃の温度に曝露することを含むことができる。アニールの間に、合金を含む材料１１４（破線で図示）が導電性材料１１２と材料１０４との界面であって、導電性材料１１２の残り（すなわち、合金となっていない）の部分の下に形成されることがある。この合金は、ライナー材料１１０および導電性材料１１２の実質的に均一な混合物、または、ライナー材料１１０の導電性材料１１２に対する比が異なる領域を含む不均質な混合物であってもよい。ライナー材料１１０が白金を含み、導電性材料１１２が銀を含む実施形態においては、半導体構造１００は、白金と銀とが結合し銀−白金合金を形成する約２００℃の温度に曝露することができる。ライナー材料１１０は少なくとも実質的に完全に導電性材料１１２と合金化して、材料１１４を形成することもできるし、または、ライナー材料１１０の一部を、材料１１４と材料１０４の表面との間の界面、存在する場合には電極材料１０８との界面に残すこともできる。
【0027】
ライナー材料１１０が導電性材料１１２と合金を形成しない材料から形成される実施形態においては、アニール工程を迂回することができ、ライナー材料１１０を、導電性材料１１２と材料１０４との間、存在する場合は電極材料１０８（図１Ｃに図示）との間の界面に残すことができる。例えば、導電性材料１１２は銀を含むことができ、ライナー材料１１０はタンタルを含むことができ、タンタルは、銀と、材料１０４との間、存在する場合は電極材料１０８との間に配することができる。
【0028】
半導体構造１００の露呈された表面には、例えば化学機械研磨（ＣＭＰ）工程または機械研磨工程の形で、いわゆる研磨工程などの材料の除去工程を施し、図１Ｅに示すような相互接続１２０を形成することができる。例えば、採用する工程は、ライナー材料１１０、導電性材料１１２、および存在する場合は材料１０４の上に重なる、材料１１４（図１Ｄ）のそれぞれの部分を除去するのに使用することができる。さらに、その工程は、少なくとも、導電性材料１１２、ライナー材料１１０、および存在する場合は材料１１４のうちの少なくとも１つを、開口１０６の非充填領域１１６（図１Ｄ）内に再配分（再配置）するのに使用して、開口１０６を実質的に完全に充填することができる。特定の理論に従うことを望んではいないが、研磨工程中に、導電性材料１１２ならびに任意のライナー材料１１０および材料１１４などの展性材料は、ボイド（例えば、非充填領域１１６）内に機械的に押されるかまたは再配分されると、その結果開口１０６の非充填領域１１６が充填されることが考えられる。しかしながら、研磨工程中に展性材料にかかる機械的応力によって、展性材料が開口１０６の外に引き出されることが起こる場合がある。そのような機械的応力は、開口１０６の一部を充填されないままにすることによって、かつ、導電性材料１１２と下にある材料（すなわち、材料１０４、または存在する場合は電極材料１０８）との接着を改善することによって、実質的に低減または取り除くことができる。例えば、導電性材料１１２が、下にある領域（例えば、電極材料１０８）と弱い接着性を示す材料（例えば、銀）から形成されている実施形態においては、ライナー材料１１０は、実質的に導電性材料１１２と下にある領域との接着性を実質的に改善することによって、導電性材料１１２が、機械的圧力によって開口１０６から除去されることを防ぐことができる。
【0029】
研磨工程は、従来からある化学機械研磨装置およびスラリーを使用した化学機械研磨工程とすることができ、これにより、展性のある材料（例えば、導電性材料１１２および、任意で、ライナー材料１１０）を開口１０６の非充填領域１１６に再配分して相互接続１２０を形成することを可能にする。そのようなスラリーは、例えば、中性または、実質的に酸化剤を含まないわずかに塩基性のｐＨのアルミナ系スラリーとすることができる。研磨工程は、従来からある化学機械研磨装置、および化学スラリーに代えて水（例えば、脱イオン水）を使用した機械研磨工程とすることもできる。化学的エッチング剤を添加せずに、研磨工程内の液体成分に水を使用することによって、そのような材料を実質的に除去することなく、導電性材料１１２、存在する場合はライナー材料１１０を開口１０６の非充填領域に再配分することが可能である。
【0030】
相互接続１２０を形成した後、別のアニール工程を、任意で行うこともできる。一例であって限定はされないが、このアニールは、図１Ｅの半導体構造１００を約１００℃〜約５００℃の温度、特に、約２００℃に曝露することを含むことができる。このアニール工程は、上述のように、相互接続１２０の材料（導電性材料１１２およびライナー材料１１０）の合金を結果的に形成することがある。アニール後、相互接続１２０は、導電性材料１１２、ライナー材料１１０、および合金の領域を含むこともできるし、あるいは実質的な合金を含むこともできる。
【0031】
簡略化を目的として、図１Ａ〜１Ｅに関して説明した方法は、単一の相互接続１２０を形成する方法を示している。しかしながら、複数の相互接続、または金属配線（例えば、メタライゼーション層）のネットワークを、図１Ａ〜１Ｅに関して説明した方法によって形成することは、当業者であれば理解し得るであろう。相互接続１２０が多様な半導体デバイス内に配置し得ることは、当業者であれば理解し得るであろう。例えば、相互接続１２０は、トランジスタ、コンデンサなどの電気的に接続される能動デバイスに使用することもできる。相互接続１２０は、能動デバイスなどの電気的に接続されている金属配線のネットワークの一部を含むことができる。
【0032】
図２Ａ〜２Ｅは、半導体構造２００の簡略化した部分断面図であり、相互接続を形成する方法の別の実施形態を示している。図２Ａに示したように、半導体構造２００は、基板２０２の上に重なる材料２０４内に、開口２０６を含んで形成することができる。開口２０６の幅Ｗ２は、約１００ｎｍ未満、特に約２０ｎｍ未満にすることができる。開口２０６は、材料２０４、またはもし存在する場合は、材料２０４と基板２０２との間に配された任意の電極材料２０８の表面を露呈させることができる。図２Ａに示した半導体構造２００は、図１Ａに示した半導体構造１００と実質的に同じ方法を使用して形成することができる。図２Ａ〜２Ｅには、電極材料２０８が存在することを示しているが、電極材料２０８は任意であり、材料２０４が直接基板２０２と接触し、開口２０６が少なくとも部分的に材料２０４を通して伸びていてもよい。
【0033】
図２Ｂを参照すると、導電性材料２１２は、半導体構造２００の上方（例えば、材料２０４および存在すれば電極材料２０８のそれぞれの露呈された表面の上方）に形成することができる。導電性材料２１２は、物理気相堆積工程または物理堆積工程といった従来からある堆積工程を使用し、銀（Ａｇ）もしくはその合金またはその混合物から形成することができる。従来からある気相堆積工程（例えば、化学気相堆積および物理気相堆積）は、微小な開口（例えば、少なくとも１つの寸法が２０ｎｍ以下の開口）に銀を効果的に堆積できないかもしれない。このような、開口２０６の少なくとも１つの寸法（例えば幅Ｗ２）が約２０ｎｍ以下の実施形態では、スパッタ工程を使用し、開口２０６の範囲内で導電性材料２１２を形成することができる。限定はされない一例として、導電性材料２１２は、半導体構造２００の全体に露呈された表面の上に実質的にコンフォーマルに堆積することができる。導電性材料２１２は、開口２０６を少なくとも部分的に充填するに十分な厚さに形成することができる。開口２０６の一部は、導電性材料２１２の配された後も、充填されないままにすることができる（すなわち、非充填領域２１６）。一例であって限定はされないが、導電性材料２１２は、銀から形成することができ、約５ｎｍ〜約３０ｎｍ、特に、約１０ｎｍ〜約２０ｎｍの厚さにすることができる。
【0034】
図２Ｃを参照すると、ライナー材料２１０は、導電性材料２１２の表面の上に形成することができる。ライナー材料２１０は、さらに詳細に説明されるが、完成した相互接続の上に形成することができる上部電極（図示せず）との、接着をし易くするおよび／または接触抵抗を下げる材料から形成することができる。例えば、ライナー材料２１０は、白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、およびロジウムのうちの少なくとも１つから形成することができる。ライナー材料２１０は、化学気相堆積工程、物理気相堆積工程、またはスパッタ工程といった従来からある堆積工程を使用して形成することができる。図２Ｃに示したように、ライナー材料２１０が導電性材料２１２の上に形成された後に、開口２０６の非充填領域２１６の一部を残すこともできる。一例であって限定はされないが、ライナー材料２１０は、約０．５〜約２０ｎｍ、特に、約１ｎｍ〜約５ｎｍの厚さに形成することができる。
【0035】
ライナー材料２１０および導電性材料２１２の厚さは、材料の所望の比に基づいて選択することができる。ライナー材料２１０に白金を含み、導電性材料２１２に銀を含む実施形態においては、ライナー材料２１０の導電性材料２１２に対する比は、約１〜２以下とすることができる。
【0036】
図２Ｄを参照すると、ライナー材料２１０（破線で図示）が導電性材料２１２と合金を形成する材料を含む実施形態においては、アニール工程を任意で行い、導電性材料２１２とライナー材料２１０との合金を形成することができる。例えば、導電性材料２１２は銀を含み、ライナー材料２１０は、例えば白金、アルミニウム、スズ、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、およびロジウムのうちの少なくとも１つの材料（銀と反応して合金を形成する）を含むことができる。一例であって限定はされないが、アニール工程は、半導体構造２００を約１００℃〜約５００℃、特に、約２００℃の温度に曝露することを含むことができる。アニール工程の間に、導電性材料２１２およびライナー材料２１０の少なくとも一部が、被覆され、合金を含む材料２１４（破線で図示）が形成されることがある。この材料２１４内の合金は、ライナー材料２１０と導電性材料２１２との実質的に均一な混合物、または、ライナー材料２１０の導電性材料２１２に対する比が異なる領域を含む不均質な混合物であってもよい。ライナー材料１１０が白金を含み、導電性材料２１２が銀を含む実施形態においては、半導体構造２００は、白金と銀とが結合し銀−白金合金を形成するように約２００℃の温度に曝露することができる。ライナー材料２１０は少なくとも実質的に完全に導電性材料２１２と合金化して、材料２１４を形成することもできるし、または、ライナー材料２１０の一部を、材料２１４を被覆して残すこともできる。
【0037】
ライナー材料２１０が導電性材料２１２と合金を形成しない材料から形成される実施形態においては、アニール工程を省略することができ、ライナー材料２１０を、導電性材料２１２（図２Ｃに図示）上に残すことができる。例えば、導電性材料２１２は、銀を含むことができ、ライナー材料２１０は、タンタルを含むことができ、タンタルは、銀の上に配することができる。
【0038】
半導体構造２００の露呈された表面には、例えば化学機械研磨（ＣＭＰ）工程または機械研磨工程の形で、いわゆる研磨工程などの材料の除去工程を施し、図２Ｅに示すような相互接続２２０を形成することができる。例えば、採用する工程は、材料２０４の上に重なる、導電性材料２１２および存在する場合は材料１１４および／またはライナー材料２１０（図２Ｄ）のそれぞれの一部を除去するのに使用することができる。さらに、その研磨工程は、少なくとも、導電性材料２１２、材料２１４、および／またはライナー材料２１０の１つを、開口２０６の非充填領域２１６（図２Ｄ）に再配分するのに使用し、開口２０６を実質的に完全に充填することができる。特定の理論に従うことを望んではいないが、研磨工程中に、展性材料（例えば、導電性材料２１２ならびに任意のライナー材料２１０および／または材料２１４）は、ボイド（例えば、開口２０６の非充填領域２１６）内に機械的に押されるかまたは再配分されると、その結果開口２０６の非充填領域２１６を充填することが考えられる。しかしながら、研磨工程中に展性材料にかかる機械的応力によって、展性材料が開口２０６の外に引き出されることが起こる場合がある。そのような機械的応力は、開口２０６の一部を充填されないままにすることにより、かつ、導電性材料２１２と下にある材料（すなわち、材料２０４、または存在する場合は電極材料２０８）との接着を改善することにより、実質的に低減または取り除くことができる。研磨工程は、図１Ｅに関して先に議論したように、化学機械研磨工程または機械研磨工程とすることができる。
【0039】
相互接続２２０を形成した後、別のアニール工程を、任意で行うこともできる。一例であって限定はされないが、このアニール工程は、半導体構造２００を約１００℃〜約５００℃、特に、約２００℃の温度に曝露することを含むことができる。このアニール工程は、上述のように、相互接続２２０の材料（導電性材料２１２およびライナー材料２１０）の合金を結果的に形成することがある。アニール後、相互接続２２０は、導電性材料２１２、ライナー材料２１０および合金の領域を含むこともできるし、あるいは実質的な合金を含むこともできる。
【0040】
簡略化を目的として、図２Ａ〜２Ｅに関して説明した方法は、単一の相互接続２２０を形成する方法を示している。しかしながら、複数の相互接続、または金属配線（例えば、メタライゼーション層）のネットワークを、図２Ａ〜２Ｅに関して説明した方法によって形成することは、当業者であれば理解し得る。相互接続２２０が多様な半導体デバイス内に配置し得ることは、当業者であれば理解し得る。例えば、相互接続２２０は、トランジスタ、コンデンサなどの電気的に接続される能動デバイスに使用することもできる。相互接続２２０は、能動デバイスなどの電気的に接続されている金属配線のネットワークの一部を含むことができる。
【0041】
図３Ａ〜３Ｄは、半導体構造３００の簡略化した部分断面図であり、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）デバイスの電極３１１といった半導体デバイス用の導電性素子を形成する方法の実施形態を示している。ＣＢＲＡＭは、複数のメモリセルを含むことができ、その１つは、図３Ａに示されている。ＣＢＲＡＭセル３３０は、第１の電極３０８および第２の電極３１１の間に配された、メモリ材料３０９を含むことができる。例えば、さらに詳細に説明されるように、メモリ材料３０９は、下にある材料または開口３０６の露呈された表面の上に配することができる。メモリ材料３０９および第２の電極３１１は、第１および第２の電極３０８および３１１の間の電気的接合を提供する導電性構造３０３の上に重なることができる。第２の電極３１１は銀から形成することができる。
【0042】
特定の理論に従うことを望んではいないが、ＣＢＲＡＭセル３３０の動作は、メモリ材料３０９内への銀の電子的移動によって形成される導電性ブリッジの選択的形成と分解とに起因して起こると考えられる。ゆえに、第２の電極３１１の堆積中に、メモリ材料３０９内への銀イオンの拡散を制御することは重要である。
【0043】
図３Ｂ〜３Ｄは、図３Ａに示したＣＢＲＡＭセル３３０を形成する方法の実施形態を示している。図３Ｂ１に示すように、半導体構造３００は、誘電性材料３０４内に開口３０６を含み、開口３０６が、第１の電極３０８の上に重なる層間誘電性材料３０５の内の導電性構造３０３の上に重なるように形成することができる。第１の電極３０８は、タングステン、白金、窒化チタン（ＴｉＮ）、またはニッケルなどの導電性材料から形成することができる。第１の電極３０８は、化学気相堆積工程または原子層堆積工程などの従来からある堆積工程を使用して基板（図示せず）上に形成することができる。半導体構造３００は、導電性構造３０３のおよび層間誘電性材料３０５の表面の上に重なるメモリ材料３０９を含むことができる。
【0044】
層間誘電性材料３０５は、例えば、窒化ケイ素、二酸化ケイ素、または酸窒化ケイ素から形成することができる。層間誘電性材料３０５は、従来からある化学気相堆積工程、原子層堆積工程、または物理気相堆積工程などの従来からある堆積技術を使用し、第１の電極３０８上に形成することができる。
【0045】
導電性構造３０３は、たとえば、窒化チタン、タングステン、窒化タングステン、タンタル、および窒化タンタルのうちの少なくとも１つの導電性材料から形成することができる。導電性構造３０３は、第１の電極３０８と電気的に接触して形成することができる。導電性構造３０３は、従来からある技術を使用し、層間誘電性材料３０５内に形成することができ、その詳細はこの技術分野において知られており、それゆえに、ここでは詳細に説明しない。例えば、従来からあるダマシン工程を使用し、層間誘電性材料３０５内に溝を形成し、層間誘電性材料３０５の上に導電性材料を形成してトレンチを充填し、化学機械研磨工程（ＣＭＰ）を行って層間誘電性材料３０５の上に重なる導電性材料の一部を除去することによって、層間誘電性材料３０５内に導電性構造３０３を形成することができる。
【0046】
メモリ材料３０９は、セレン化ゲルマニウムもしくは硫化ゲルマニウムなどのカルコゲナイド材料、または高誘電率酸化物などの酸化物材料から形成することができる。好ましい高誘電率材料の例は、限定されるものではないが、二酸化ケイ素、酸化タンタル、酸化チタン、酸化窒素、酸化ジルコニウム、および酸化ハフニウムが含まれる。例えば、メモリ材料３０９は、物理気相堆積工程、化学気相堆積工程、または原子層堆積工程などの従来からある堆積工程を使用して堆積させることができる。
【0047】
誘電性材料３０４は、例えば、窒化ケイ素、テトラエチルオルトシリケート（ＴＥＯＳ）二酸化ケイ素、または酸窒化ケイ素から形成することができる。誘電性材料３０４は、化学気相堆積工程、原子層堆積工程、または物理気相堆積工程などの従来からある堆積工程を使用し、層間誘電性材料３０５および導電性構造３０３の上に形成することができる。いくつかの実施形態では、誘電性材料３０４は、一体構造として形成することができる。また他の実施形態では、誘電性材料３０４は、破線で示すように、複数の材料３０４Ａ、３０４Ｂ、３０４Ｃを含む積層構造として形成することができる。例えば、材料３０４Ａおよび３０４Ｃは窒化ケイ素から形成し、材料３０４Ｂはテトラエチルオルトシリケートから形成することができる。
【0048】
開口３０６は、例えば、集積回路製造の技術分野において知られている、従来からあるフォトリソグラフィー技術（例えばマスキングおよびエッチング）を使用し、誘電性材料３０４の一部を除去することによって、誘電性材料３０４内に形成することができる。開口３０６を形成するために除去された誘電性材料３０４の部分は、開口３０６が導電性構造３０３の表面、そして任意で、導電性構造３０３の表面に隣接する層間誘電性材料３０５の表面を露呈するように、導電性構造３０３の上に重なることができる。一例であって限定はされないが、開口３０６の幅Ｗ３は、約１００ｎｍ未満、特に約２０ｎｍ未満とすることができる。
【0049】
或いは、図３Ｂ２を参照すると、メモリ材料３０９は、誘電性材料３０４および誘電性材料３０４内の開口３０６を形成した後に、誘電性材料３０４の側面ならびに導電性構造３０３および層間誘電性材料３０５の表面の上に形成することもできる。図３Ｂ１に関して先に議論したように、メモリ材料３０９は、物理気相堆積工程、化学気相堆積工程、または原子層堆積工程などの従来からある堆積工程を使用し、セレン化ゲルマニウムもしくは硫化ゲルマニウムなどのカルコゲナイド材料、または高誘電率酸化材料などの酸化物材料から形成することができる。
【0050】
メモリ材料３０９の堆積後、アニール工程を任意で行うことができる。一例であって限定はされないが、アニールは、半導体構造３００を約１００℃〜約５００℃の温度、特に約２００℃の温度に曝露することを含むことができる。
【0051】
図３Ｃに示したように、銀を含む導電性材料３１２は、メモリ材料３０９の上に形成することができる。簡略化のために、半導体構造３００は、開口３０６内の表面の上および誘電性材料３０４の表面の上に配されたメモリ材料３０９（破線で図示）を用いて示されている。しかしながら、構成されている様に、図３Ｂ１に示されたメモリ材料３０９のように、メモリ材料３００は、層間誘電性材料３０５と誘電性材料３０４との間に配することもできる。
【0052】
物理気相堆積工程（ＰＶＤ）や化学気相堆積工程（ＣＶＤ）などの従来からある気相堆積工程によって銀を形成することは、第２電極３１１の形成中に、銀のメモリ材料３０９内への好ましくない拡散を引き起こすかもしれない。そのような銀の拡散は、ＣＢＲＡＭデバイスのセル間動作における変動をもたらすことがある。ゆえに、導電性材料３１２は、従来からあるスパッタ工程を使用して銀（Ａｇ）または銀合金から形成することができる。一例であって限定はされないが、導電性材料３１２は、メモリ材料３０９の全体に露呈された表面の上に実質的にコンフォーマルに堆積することができる。導電性材料３１２の厚さは、開口３０６の一部が充填されないままにすることができる（すなわち非充填領域３１６）。一例であって限定はされないが、導電性材料３１２は約１０ｎｍ〜約２０ｎｍの厚さに形成することができる。
【0053】
図３Ｄを参照すると、ライナー材料３１０は、導電性材料３１２の表面の上に形成することができる。例えば、ライナー材料３１０は、白金、タンタル、アルミニウム（Ａｌ）、鉛（Ｓｂ）、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、およびロジウムのうちの少なくとも１つから形成することができる。ライナー材料３１０は、化学気相堆積工程、物理気相堆積工程、またはスパッタ工程などの従来からある堆積工程を使用して形成することができる。一例であって限定はされないが、ライナー材料３１０は、約０．５ｎｍ〜約２０ｎｍ、特に約１ｎｍ〜約５ｎｍの厚さに形成することができる。
【0054】
現在他の材料に対して銀を選択的に除去するためのエッチング剤が無いため、望ましくない領域からの銀の除去は、複雑であるかもしれない。ゆえに、図３Ｄに関して説明したように、半導体構造３００の露呈した表面に研磨工程を施すことによって、材料（すなわち、導電性材料３１２およびライナー材料３１０）は、誘電性材料３０４の上面からボイド（例えば、開口３０６の非充填領域３１６）内に押されるかまたは再配分されることができる。研磨工程の間に、非充填領域３１６（図３Ｃおよび３Ｄ）を充填し、図３Ａに示す第２の電極３１１を形成することができる。任意で、その後にアニール工程して、導電性材料３１２およびライナー材料３１０の合金を形成することもできる。例えば、ライナー材料３１０が白金、アルミニウム（Ａｌ）、鉛（Ｓｂ）、銅、イリジウム、チタン、ニッケル、コバルト、ルテニウム、およびロジウムを含む実施形態においては、アニール工程により合金を形成することができる。導電性材料３１２の堆積前にアニールを行う実施形態では、この段階でアニール工程を省略することができる。アニール工程は、半導体構造３００を約１００℃〜約５００℃、特に約２００℃の温度に曝露することを含むことができる。一例であって限定はされないが、導電性材料３１２は銀から形成することができ、ライナー材料３１０は白金から形成し、さらにアニール工程の間に銀−白金合金から形成することができる。合金の大部分または実質的に全部の合金は、相互接続３２０がメモリ材料３０９に接触または接着する部分が実質的に銀を含むように、相互接続３２０の領域内でメモリ材料３０９の表面に対向して位置することができる。
【0055】
図３Ａ〜３Ｄには、ＣＢＲＡＭセル３３０内における銀含有導電性素子（すなわち、第２電極３１１）を形成する方法の実施形態が示されている。しかしながら、そのような方法は、多様な半導体構造およびデバイス内の別の導電性素子を形成するにも利用することができることは、当業者であれば理解し得るであろう。
【実施例1】
【0056】
シリコンウェハを被覆する二酸化ケイ素材料内に、複数の溝を形成した。各複数の溝は、約５０ｎｍの深さとした。従来からあるスパッタ工程によってシリコンウェハの表面に銀を堆積させた。このスパッタ工程は、市販のスパッタコート装置によって行った。銀をシリコンウェハの表面に約２分間スパッタした。その間に銀の厚さは約１５ｎｍに達した。その後、同じスパッタコート装置によって、銀の上に白金を形成した。白金をシリコンウェハの表面に約３０秒間スパッタした。その間に白金の厚さは約６ｎｍに達した。
【0057】
脱イオン水および市販の研磨パッドを使用し、銀および白金を形成したシリコンウェハの機械研磨工程を行った。この機械研磨工程の間は、化学スラリーは使用しなかった。白金表面の研磨は、約１００ＲＰＭの回転速度の研磨パッドで行った。機械研磨工程後、走査型電子顕微鏡（ＳＥＭ）を使用し、材料（すなわち、銀および白金）で溝が実質的に充填されていることを確認した。
【0058】
その後、市販の工業用オーブンを使用し、アニールを行った。工業用オーブンを２００℃に設定し、表面に銀および白金を形成したシリコンウェハを約１０分間その中に入れた。アニール後の銀−白金合金は、実質的に平坦で低い抵抗を有していた。
【0059】
本発明は、種々の修正および代替形態が可能であり、ここでは、特定の実施形態を、図中の例で示し、その詳細な説明を行った。しかしながら、本発明は、開示された特定の形態に限定されるものではない。正しくは、本発明は、以下に添付の特許請求の範囲および法的に等価な書面において定義される発明の範囲内に含まれる、修正、均等物、および代替形態を全て網羅する。
【符号の説明】
【0060】
１００ 半導体構造１０２ 基板
１０４ 材料
１０６ 開口
１０８ 電極材料
１１０ ライナー材料
１１２ 導電性材料
１１６ 非充填領域
１１４ 合金を含む材料
１２０ 相互接続
２００ 半導体構造
２０２ 基板
２０４ 材料
２０６ 開口
２０８ 電極材料
２１０ ライナー材料
２１２ 導電性材料
２１６ 非充填領域
２１４ 合金を含む材料
２２０ 相互接続
３００ 半導体構造
３０３ 導電性構造
３０４ 誘電性材料
３０５ 層間誘電性材料
３０６ 開口
３０８ 第１の電極
３０９ メモリ材料
３１０ ライナー材料
３１１ 第２の電極
３１２ 導電性材料
３１６ 非充填領域