特許 5811977 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5811977

(24)【登録日】2015年10月2日

(45)【発行日】2015年11月11日

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/47 20060101AFI20151022BHJP

   H01L 29/872 20060101ALI20151022BHJP

   H01L 29/06 20060101ALI20151022BHJP

   H01L 21/265 20060101ALI20151022BHJP

【ＦＩ】

   H01L29/48 F

   H01L29/48 M

   H01L29/48 D

   H01L29/06 301G

   H01L21/265 Z

   H01L29/06 301V

【請求項の数】13

【全頁数】13

(21)【出願番号】特願2012-204595(P2012-204595)

(22)【出願日】2012年9月18日

(65)【公開番号】特開2014-60276(P2014-60276A)

(43)【公開日】2014年4月3日

【審査請求日】2014年2月18日

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】特許業務法人ゆうあい特許事務所

(72)【発明者】

【氏名】上東 秀幸

(72)【発明者】

【氏名】内藤 正美

(72)【発明者】

【氏名】森野 友生

【審査官】 河合 俊英

(56)【参考文献】

【文献】 特開２０１２−０５９８７０（ＪＰ，Ａ）

【文献】 特開２００９−０１６６０３（ＪＰ，Ａ）

【文献】 特開２００５−３４０６８５（ＪＰ，Ａ）

【文献】 特開２００２−２６１２９５（ＪＰ，Ａ）

【文献】 特開２０１２−２３１０１９（ＪＰ，Ａ）

【文献】 特表２００８−５４６１８１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

主表面（１ａ）および裏面（１ｂ）を有し、オフ角を有する第１導電型の炭化珪素からなる基板（１）と、
前記基板の前記主表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に配置され、該ドリフト層におけるセル部に開口部（３ａ）が形成された絶縁膜（３）と、
前記セル部に形成され、前記絶縁膜の開口部を通じて、前記ドリフト層の表面とショットキー接触するように形成されたショットキー電極（４）と、前記基板の裏面に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）と、
前記ショットキー電極のうち前記ドリフト層と接する領域の下方に、前記ドリフト層の表面において前記ショットキー電極と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（８）とを備え、
前記複数の第２導電型層と前記ドリフト層とによりＰＮダイオードが構成され、
前記複数の第２導電型層は、前記基板の法線方向から見た厚みが一定とされた棒状の積層欠陥と平行となる方向にのみストライプ状に形成されていることを特徴とするジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項2】

前記棒状の積層欠陥が前記基板のオフ方向に沿って伸びていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項3】

前記ショットキー電極は、前記ドリフト層の表面とショットキー接触し、かつ、前記複数の第２導電型層の表面と絶縁する材料であることを特徴とする請求項１または２に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項4】

前記ショットキー電極の材料がＡｕ、Ｎｉ、Ｔｉ、Ｍｏのいずれかであることを特徴とする請求項１ないし３のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項5】

前記複数の第２導電型層それぞれの幅（Ｗ２）が該幅と同方向における前記棒状の積層欠陥の厚み以上とされていることを特徴とする請求項１ないし４のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項6】

前記複数の第２導電型層それぞれの幅が１μｍ以上３μｍ以下であることを特徴とする請求項５に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項7】

前記複数の第２導電型層は、互いに等しい間隔（Ｗ１）を空けて配置されていて、かつ、等しい幅（Ｗ２）を有することを特徴とする請求項１ないし６のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項8】

前記棒状の積層欠陥が前記複数の第２導電型層の内側にすべて入っていることを特徴とする請求項１ないし７のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項9】

主表面（１ａ）および裏面（１ｂ）を有し、オフ角を有する第１導電型の炭化珪素からなる基板（１）と、
前記基板の前記主表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に配置され、該ドリフト層におけるセル部に開口部（３ａ）が形成された絶縁膜（３）と、
前記セル部に形成され、前記絶縁膜の開口部を通じて、前記ドリフト層の表面とショットキー接触するように形成されたショットキー電極（４）と、前記基板の裏面に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）と、
前記ショットキー電極のうち前記ドリフト層と接する領域の下方に、前記ドリフト層の表面において前記ショットキー電極と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（８）とを備え、
前記複数の第２導電型層と前記ドリフト層とによりＰＮダイオードが構成され、
前記複数の第２導電型層は、前記基板の法線方向から見た厚みが一定とされた棒状の積層欠陥と垂直となる方向にのみストライプ状に形成されていて、かつ、前記基板のオフ角をθ、前記ドリフト層の厚みをｄとするとき、前記複数の第２導電型層それぞれの幅（Ｗ２）がｄ／ｔａｎθ以上とされていることを特徴とするジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項10】

前記棒状の積層欠陥が前記基板のオフ方向に沿って伸びていることを特徴とする請求項９に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項11】

前記ショットキー電極は、前記ドリフト層の表面とショットキー接触し、かつ、前記複数の第２導電型層の表面と絶縁する材料であることを特徴とする請求項９または１０に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項12】

前記ショットキー電極の材料がＡｕ、Ｎｉ、Ｔｉ、Ｍｏのいずれかであることを特徴とする請求項９ないし１１のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【請求項13】

前記棒状の積層欠陥が前記複数の第２導電型層の内側にすべて入っていることを特徴とする請求項９ないし１２のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ショットキーバリアダイオード（以下、ＳＢＤという）にＰＮダイオードを加えたジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。

【背景技術】

【0002】

従来、特許文献１において、ＳＢＤに更にＰＮダイオードを加えたＪＢＳを有するＳｉＣ半導体装置が提案されている。具体的には、ＳｉＣにて構成されたｎ^-型エピタキシャル層の表面にショットキー電極を形成することでＳＢＤを構成し、ｎ^-型エピタキシャル層の表層部にｐ型層を形成すると共にｐ型層の表面にショットキー電極を接触させることでＰＮダイオードを構成している。このような構造により、ＳＢＤに更にＰＮダイオードを加えたＪＢＳを有するＳｉＣ半導体装置が構成されている。そして、このような構成とすることで、ＰＮダイオードを構成するＰＮ接合部にて形成される空乏層により、逆方向リーク電流を抑え、高耐圧が得られるようにしている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１６６０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ｎ^-型エピタキシャル層中に存在する積層欠陥など、種々の欠陥がショットキー電極と接触することで電流パスが形成され、逆方向リーク電流が大きくなって、デバイス歩留まりに影響を与えるという問題を発生させる。

【0005】

本発明は上記点に鑑みて、欠陥とショットキー電極との接触による電流パスを低減し、逆方向リーク電流の抑制を図ることで、デバイス歩留まりの向上を図ることが可能なＳｉＣ半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するため、請求項１に記載の発明では、ショットキー電極（４）のうちドリフト層（２）と接する領域の下方に、ドリフト層の表面においてショットキー電極と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（８）を備え、複数の第２導電型層とドリフト層とによりＰＮダイオードが構成されたＪＢＳを備えたＳｉＣ半導体装置において、複数の第２導電型層（８）は、基板の法線方向から見た厚みが一定とされた棒状の積層欠陥と平行となる方向にのみストライプ状に形成されていることを特徴としている。

【0007】

このように、複数の第２導電型層をストライプ状にレイアウトすると共に、各第２導電型層の長手方向を棒状の積層欠陥と平行な方向としている。このため、ドリフト層に形成された積層欠陥などの欠陥の全部もしくは多くを、各第２導電型層内に入れた状態にできる。これにより、結晶欠陥とショットキー電極との接触による電流パスを低減することが可能となり、逆方向リーク電流の抑制が図れ、デバイス歩留まりを向上することが可能となる。

【0008】

請求項９に記載の発明では、ショットキー電極（４）のうちドリフト層（２）と接する領域の下方に、ドリフト層の表面においてショットキー電極と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（８）を備え、複数の第２導電型層とドリフト層とによりＰＮダイオードが構成されたＪＢＳを備えたＳｉＣ半導体装置において、複数の第２導電型層（８）は、基板の法線方向から見た厚みが一定とされた棒状の積層欠陥と垂直となる方向にのみストライプ状に形成されていて、かつ、基板（１）のオフ角をθ、ドリフト層の厚みをｄとするとき、複数の第２導電型層それぞれの幅（Ｗ２）がｄ／ｔａｎθ以上とされていることを特徴としている。

【0009】

このように、各第２導電型層の幅がｄ／ｔａｎθ以上となるようにしている。したがって、オフ方向に延びる積層欠陥が第２導電型層内に含まれる可能性が高くなり、少なくとも積層欠陥の一部が第２導電型層内に含まれる可能性をより高くすることができる。これにより、結晶欠陥とショットキー電極との接触による電流パスを低減することが可能となり、逆方向リーク電流の抑制が図れ、デバイス歩留まりを向上することが可能となる。

【0010】

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

【図面の簡単な説明】

【0011】

【図1】本発明の第１実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。

【図2】図１に示すＳｉＣ半導体装置の斜視断面図である。

【図3】図１に示すＳｉＣ半導体装置の上面レイアウト図である。

【図4】図１〜図３に示すＳｉＣ半導体装置の製造工程を示した断面図である。

【図5(a)】ｐ型層８の長手方向をオフ方向に対して垂直にした場合の積層欠陥の様子を示した上面図である。

【図5(b)】ｐ型層８を同心状に配置した場合の積層欠陥の様子を示した上面図である。

【図5(c)】ｐ型層８の長手方向をオフ方向に対して平行にした場合の積層欠陥の様子を示した上面図である。

【図6】本発明の第２実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の上面レイアウト図を示す。

【図7】図６に示すＳｉＣ半導体装置の製造工程を示した断面図である。

【図8】本発明の第３実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の上面レイアウト図を示す。

【図9】積層欠陥を基板表面の法線方向と基板水平方向から見たときの様子を示した図である。

【図10】ｐ型層８の長手方向をオフ方向に対して垂直にした場合の積層欠陥の様子を示した上面図である。

【図11】図８に示すＳｉＣ半導体装置の製造工程を示した断面図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0013】

（第１実施形態）
本発明の第１実施形態について説明する。まず、本実施形態にかかるＳｉＣ半導体装置の製造方法によって製造されるＳｉＣ半導体装置の構造について、図１〜図３を参照して説明する。なお、図１は、図２および図３のＡ−Ａ’断面図に相当している。また、図３は断面図ではないが、図を見易くするために部分的にハッチングを示してある。

【0014】

図１および図２に示すように、ＳｉＣ半導体装置は、例えば２×１０¹⁸〜１×１０²¹ｃｍ^-3程度不純物濃度とされたＳｉＣからなるｎ⁺型基板１を用いて形成されている。ｎ⁺型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度のＳｉＣで構成されたｎ^-型エピタキシャル層（ドリフト層）２が積層されている。ｎ^-型エピタキシャル層２は、例えば１×１０¹⁴〜１×１０¹⁷ｃｍ^-3程度不純物濃度とされている。これらｎ⁺型基板１およびｎ^-型エピタキシャル層２によって構成されたＳｉＣ半導体基板のセル部にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。

【0015】

具体的には、ｎ⁺型基板１として、主表面１ａが例えば（０００１）面に対してオフ角を有するＳｉＣ基板を用いている。本実施形態の場合、図２および図３に示すようにオフ方向が（１１−２０）方向とされ、例えば４°のオフ角を有するＳｉＣ基板をｎ⁺型基板１として用いている。そして、その上にエピタキシャル成長によりｎ^-型エピタキシャル層２が形成させられており、ｎ^-型エピタキシャル層２についても、（１１−２０）方向がオフ方向とされた結晶となっている。ｎ⁺型基板１やｎ^-型エピタキシャル層２には、結晶欠陥が少ないものが好ましいが、ｎ⁺型基板１上にｎ^-型エピタキシャル層２を成長させる際に積層欠陥などの欠陥が発生する。このため、ｎ^-型エピタキシャル層２には、積層欠陥などの欠陥が存在した状態となってる。また、ｎ⁺型基板１に存在していた結晶欠陥についてもｎ^-型エピタキシャル層２に伝播するという特性を有しており、これもｎ^-型エピタキシャル層２中に欠陥が入る要因になっている。

【0016】

このｎ^-型エピタキシャル層２の表面には、例えばシリコン酸化膜などで構成された絶縁膜３が形成されている。絶縁膜３には、セル部において部分的に開口部３ａが形成されており、この絶縁膜３の開口部３ａにおいてｎ^-型エピタキシャル層２と接触させられたショットキー電極４が形成されている。このショットキー電極４は、例えばＡｕ（金）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｍｏ（モリブデン）等のように、ｎ^-型エピタキシャル層２に対してショットキー接触し、後述するｐ型層８とのコンタクトが絶縁状態にできる材料で構成されている。そして、ｎ⁺型基板１の裏面と接触するように、例えばＡｕ、Ｎｉ、Ｔｉ、Ｍｏ等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０が構成されている。ＳＢＤ１０の上面レイアウトはどのようなものであっても良いが、本実施形態では、図３に示すように各角部が丸められた正方形状となるようにしてある。

【0017】

また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の外縁部におけるｎ^-型エピタキシャル層２の表層部に、ショットキー電極４と接するように、ｐ型リサーフ層６が形成されていると。また、ｐ型リサーフ層６の外周をさらに囲むように複数個のｐ型ガードリング層７等が配置されている。これらｐ型リサーフ層６およびｐ型ガードリング層７等により、終端構造が構成されている。ｐ型リサーフ層６やｐ型ガードリング層７は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０¹⁶〜１×１０¹⁹ｃｍ^-3程度の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７を配置することにより、ＳＢＤ１０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できる。このため、耐圧を向上させることができる。このような構造により、ＳＢＤ１０が構成されている。

【0018】

なお、図示していないが、ショットキー電極４の表面に、バリア層となる接合用電極や外部接続用の表面電極等を順に積層することができ、表面電極の表面にボンディングワイヤ等を接続することで、ＳＢＤ１０と外部との電気的接続が図れるようになっている。

【0019】

さらに、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側（内周側）の端部よりもさらに内側に、ショットキー電極４と接するように構成されたｐ型層８が形成されている。ｐ型層８は、図３に示すように、オフ方向と同方向を長手方向とする短冊状のものが（１−１００）方向に複数本並べられたストライプ状とされている。各ｐ型層８は、図１に示すように、セル部の中心に対して対称的に配置されるように、各ｐ型層８が等しい間隔Ｗ１だけ空けた配置とされ、かつ、各ｐ型層８の幅Ｗ２も等しくされた構造とされている。このようなｐ型層８は、例えば、５×１０¹⁷〜１×１０²⁰ｃｍ^-3程度の不純物濃度で構成されている。各ｐ型層８の間隔Ｗ１は、例えば２．０±０．５μｍとされている。各ｐ型層８の幅Ｗ２は、ｎ^-型エピタキシャル層２内に形成される棒状の積層欠陥の厚み、つまり積層欠陥のうちオフ方向に対する垂直方向の幅（本実施形態の場合、（１−１００）方向の寸法）以上に設定してあり、例えば１μｍ以上３μｍ以下とされている。また、各ｐ型層８の深さは、例えば０．３μｍ以上１．０μｍ以下とされている。

【0020】

このように構成されるｐ型層８により、ｎ^-型エピタキシャル層２との間においてＰＮダイオードが構成される。しかしながら、ｐ型層８の表面とショットキー電極４とのコンタクトについては、ショットキー電極４をＡｕ、Ｎｉ、Ｔｉ、Ｍｏ等の材料で構成することで、これらの間のコンタクト抵抗が非常に大きくできることから、絶縁状態となる。これにより、ＳＢＤ１０に加えてＰＮダイオードが備えられたＪＢＳが構成されている。

【0021】

このような構造のＳＢＤ１０を備えたＳｉＣ半導体装置では、ショットキー電極４をアノード、オーミック電極５をカソードとして機能する。具体的には、ショットキー電極４に対してショットキー障壁を超える電圧を印加することにより、ショットキー電極４とオーミック電極の間に電流を流す。また、外周部領域に関しては、ｐ型リサーフ層６やｐ型ガードリング層７を備えてあるため、等電位線が偏り無く広範囲で延びるようにすることができる。これにより、高耐圧素子とすることが可能となる。

【0022】

また、本実施形態では、オフ方向を長手方向としてｐ型層８を延設している。つまり、ｎ^-型エピタキシャル層２に形成される積層欠陥と平行となる方向にのみｐ型層８を延設したストライプ状としている。このため、ｎ^-型エピタキシャル層２に形成された積層欠陥などの欠陥の全部もしくは多くを、各ｐ型層８内に入った状態にできる。そして、各ｐ型層８の表面とショットキー電極４との間のコンタクト抵抗が非常に大きく絶縁状態となっていることから、各ｐ型層８内に結晶欠陥の全部もしくは多くを入れることで、結晶欠陥とショットキー電極との接触による電流パスを低減することが可能となる。したがって、逆方向リーク電流を抑制でき、デバイス歩留まりの向上を図ることが可能となる。

【0023】

次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図４は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図であるが、図を簡略化して図４中ではｐ型ガードリング層７を省略してある。

【0024】

まず、図４（ａ）に示す工程では、ｎ⁺型基板１の主表面１ａにｎ^-型ドリフト層２をエピタキシャル成長させる。続いて、図４（ｂ）に示す工程では、ＬＴＯ（low-temperature oxide）等で構成されたマスク９を配置したのち、フォトリソグラフィ・エッチング工程にてマスク９のうちｐ型リサーフ層６およびｐ型ガードリング層７の形成予定領域を開口させる。そして、このマスク９を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層６およびｐ型ガードリング層７を形成する。

【0025】

次に、図４（ｃ）に示す工程では、マスク９を除去したのち、再びＬＴＯ等で構成されたマスク１１を配置し、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型層８の形成予定領域を開口させる。このとき、積層欠陥などの欠陥を確認することなくマスク合わせしても多くの結晶欠陥がｐ型層８の形成予定領域に含まれた状態になるが、結晶欠陥を確認しながらマスク合わせすれば、より多くの結晶欠陥がｐ型層８の形成予定領域に含まれるようにできる。例えば、フォトルミネッセンスで欠陥位置を認識できることから、それによっておよその欠陥位置を把握しておき、その上でマスク合わせを行うようにすれば良い。

【0026】

そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型層８を形成する。その後、図４（ｄ）に示す工程では、マスク１１を除去したのち、例えば、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜３を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜３に対して開口部３ａを形成する。そして、図４（ｅ）に示す工程では、開口部３ａ内を含めて絶縁膜３の上にショットキー電極４を形成するための金属層を成膜したのち、パターニングすることでショットキー電極４を形成する。さらに、ｎ⁺型基板１の裏面１ｂ側にＮｉ、Ｔｉ、Ｍｏ、Ｗ等により構成される金属層を形成することにより、オーミック電極５を形成する。これにより、図１に示したＳＢＤ１０を備えたＳｉＣ半導体装置が完成する。

【0027】

以上説明したように、本実施形態では、ｐ型層８をストライプ状にレイアウトすると共に、各ｐ型層８の長手方向を棒状の積層欠陥と平行な方向、つまりオフ方向と同方向としている。このため、ｎ^-型エピタキシャル層２に形成された積層欠陥などの結晶欠陥の全部もしくは多くを、各ｐ型層８内に入れた状態にできる。これにより、結晶欠陥とショットキー電極との接触による電流パスを低減することが可能となり、逆方向リーク電流の抑制が図れ、デバイス歩留まりを向上することが可能となる。

【0028】

すなわち、仮に、図５（ａ）に示すようにｐ型層８の長手方向をオフ方向に対して垂直方向にしたり、図５（ｂ）に示すようにｐ型層８を複数の枠形状のものを同心状に配置した構造とすると、オフ方向に延びる積層欠陥のうちｐ型層８内に入る部分が少なくなる。電流パスが形成されるメカニズムは明らかではないが、ｐ型層８内に含まれる結晶欠陥の割合を多くするほどリーク電流が低減されることが確認されいる。そして、図５（ａ）、（ｂ）に示すように積層欠陥のうちｐ型層８内に入る部分が少なくなると、リーク電流の抑制が十分には行えていなかった。これに対して、本実施形態のように、ｐ型層８の長手方向をオフ方向と同方向にすると、図５（ｃ）に示すようにオフ方向に延びる積層欠陥のうちｐ型層８内に入る部分をより多くすることができる。これにより、リーク電流をより抑制することが可能になる。

【0029】

このように、各ｐ型層８の長手方向を棒状の積層欠陥と平行な方向、つまりオフ方向と同方向とすることで、上記効果を得ることが可能となる。なお、積層欠陥などの欠陥すべてをｐ型層８内にすべて入れることが好ましいが、より多く入れることでも上記効果が得られることを確認している。このため、積層欠陥などの欠陥すべてがｐ型層８内に入っていなくても、各ｐ型層８の長手方向をオフ方向と同方向とすることで欠陥がよりｐ型層８内に入るようにでき、上記効果を得ることができる。

【0030】

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してオフ方向やｐ型層８の長手方向およびＳｉＣ半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0031】

図６に示すように、本実施形態では、ｎ⁺型基板１として、（０００１）面に対してオフ方向が（１−１００）方向とされたオフ角を有するＳｉＣ基板を用いている。また、ｎ⁺型基板１の上に形成されたｎ^-型エピタキシャル層２についても、（１−１００）方向がオフ方向とされた結晶となっている。そして、このようなｎ^-型エピタキシャル層２に対して、オフ方向である（１−１００）方向と同方向を長手方向とするｐ型層８を形成している。

【0032】

次に、本実施形態のＳｉＣ半導体装置の製造方法について、図７を参照して説明する。なお、図７は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図であるが、図を簡略化して図７中ではｐ型ガードリング層７を省略してある。

【0033】

まず、ｎ⁺型基板１として、（０００１）面に対してオフ方向が（１−１００）方向とされたオフ角を有するＳｉＣ基板を用意する。そして、図７（ａ）、（ｂ）に示す工程として、第１実施形態で説明した図４（ａ）、（ｂ）と同様の工程を行う。その後、図７（ｃ）に示す工程では、ＬＴＯ等で構成されたマスク１１を配置し、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型層８の形成予定領域を開口させる。 このときにも、積層欠陥などの欠陥を確認することなくマスク合わせしても多くの結晶欠陥がｐ型層８の形成予定領域に含まれた状態になるが、結晶欠陥を確認しながらマスク合わせすれば、より多くの結晶欠陥がｐ型層８の形成予定領域に含まれるようにできる。

【0034】

そして、このマスク１１を用いてドライエッチングを行うことで、ｐ型層８の形成予定領域においてｎ^-型エピタキシャル層２を除去して溝を形成する。そして、マスク１１を除去した後、溝内を含むｎ^-型エピタキシャル層２の表面全面にｐ型層８をエピタキシャル成長させたのちｐ型層８の不要部分を除去すること、もしくは、溝内のみにｐ型層８を選択的にエピタキシャル成長させることで、ｐ型層８を形成する。この後は、図７（ｄ）、（ｅ）に示す工程として、第１実施形態で説明した図４（ｄ）、（ｅ）と同様の工程を行う。これにより、本実施形態のＳｉＣ半導体装置が完成する。

【0035】

このように、第１実施形態で説明したＳｉＣ半導体装置に対して、オフ方向やｐ型層８の長手方向を変更した構造としている。このように、オフ方向やｐ型層８の長手方向を変更しても、第１実施形態と同様の効果を得ることができる。また、第１実施形態ではｐ型層８をイオン注入によって形成する場合について説明したが、本実施形態のように、ｎ^-型エピタキシャル層２をドライエッチングして形成した溝内にｐ型層８をエピタキシャル成長させて形成することもできる。

【0036】

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してオフ方向とｐ型層８の長手方向との関係やｐ型層８の幅Ｗ２を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0037】

図８に示すように、本実施形態では、ｎ⁺型基板１として、（０００１）面に対してオフ方向が（１１−２０）方向とされたオフ角を有するＳｉＣ基板を用いている。また、ｎ⁺型基板１の上に形成されたｎ^-型エピタキシャル層２についても、（１１−２０）方向がオフ方向とされた結晶となっている。そして、このようなｎ^-型エピタキシャル層２に対して、オフ方向である（１１−２０）方向に対する垂直方向を長手方向としてｐ型層８を形成している。各ｐ型層８の幅Ｗ２は、オフ方向と同方向に延びる積層欠陥の長さを加味して設定してあり、図９（ａ）に示すように積層欠陥を基板表面の法線方向から見たときの長さ以上となるようにしている。具体的には、図９（ｂ）に示すように、オフ角をθ、ｎ^-型エピタキシャル層２の膜厚をｄとして、各ｐ型層８の幅Ｗ２がｄ／ｔａｎθ以上となるようにしている。

【0038】

したがって、図１０に示すように、オフ方向に延びる積層欠陥がｐ型層８内に含まれる可能性が高くなり、少なくとも積層欠陥の一部がｐ型層８内に含まれる可能性をより高くすることができる。

【0039】

次に、本実施形態のＳｉＣ半導体装置の製造方法について、図１１を参照して説明する。なお、図１１は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図であるが、図を簡略化して図１１中ではｐ型ガードリング層７を省略してある。

【0040】

まず、ｎ⁺型基板１として、（０００１）面に対してオフ方向が（１１−２０）方向とされたオフ角を有するＳｉＣ基板を用意する。そして、図１１（ａ）、（ｂ）に示す工程として、第１実施形態で説明した図４（ａ）、（ｂ）と同様の工程を行う。その後、図１１（ｃ）に示す工程では、ＬＴＯ等で構成されたマスク１１を配置し、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型層８の形成予定領域を開口させる。このときにも、積層欠陥などの欠陥を確認することなくマスク合わせしても多くの結晶欠陥がｐ型層８の形成予定領域に含まれた状態になるが、結晶欠陥を確認しながらマスク合わせすれば、より多くの結晶欠陥がｐ型層８の形成予定領域に含まれるようにできる。

【0041】

そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型層８を形成する。このとき、ｐ型層８の長手方向がオフ方向と垂直、ｐ型層８の幅方向がオフ方向と同方向となるようにしており、かつ、ｐ型層８の幅Ｗ２がｄ／ｔａｎθ以上となるようにしている。この後は、図１１（ｄ）、（ｅ）に示す工程として、第１実施形態で説明した図４（ｄ）、（ｅ）と同様の工程を行う。これにより、本実施形態のＳｉＣ半導体装置が完成する。

【0042】

このように、ｐ型層８の長手方向をオフ方向の垂直方向とする場合でも、ｐ型層８の幅Ｗ２がｄ／ｔａｎθ以上となるようにすることで、第１実施形態と同様の効果を得ることができる。

【0043】

（他の実施形態）
上記実施形態では、ｎ⁺型基板１として主表面が（０００１）面に対してオフ角を有するＳｉＣ基板を用いたが、主表面が（０００−１）面に対してオフ角を有するＳｉＣ基板を用いても良い。オフ角も一例として４°とした場合を例に挙げたが、他の角度、例えば２°であっても良い。

【0044】

また、上記第２実施形態では、第１実施形態に対してドライエッチングによる溝形成と溝内への埋め込みによってｐ型層８を形成した場合を述べたが、第３実施形態においても同様の工程によってｐ型層８を形成することができる。

【0045】

また、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。

【0046】

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

【符号の説明】

【0047】

１ ｎ⁺型基板
１ａ 主表面
１ｂ 裏面
２ ｎ^-型エピタキシャル層（ドリフト層）
３ 絶縁膜
４ ショットキー電極
５ オーミック電極
６ ｐ型リサーフ層
８ ｐ型層
１０ ＳＢＤ

【図1】

【図2】

【図3】

【図4】

【図5(a)】

【図5(b)】

【図5(c)】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】