(58)【調査した分野】(Int.Cl.,DB名)
【発明を実施するための形態】
【0011】
実施の形態の半導体パッケージは、表面に第1の表面電極、裏面に第1の裏面電極を有する第1の半導体チップと、表面に第2の表面電極、裏面に第2の裏面電極を有する第2の半導体チップと、を備える。そして、第1および第2の半導体チップとの間の少なくとも一部に空隙を有し、第1および第2の表面側貫通電極を有し、第1および第2の半導体チップの表面側に位置する表面側キャップ部を備える。また、表面側キャップ部と接合されることで第1および第2の半導体チップを同一の中空部に封止し、第1および第2の半導体チップとの間の少なくとも一部に空隙を有し、第1および第2の裏面側貫通電極を有し、第1および第2の半導体チップの裏面側に位置する裏面側キャップ部を備える。さらに、第1および第2の表面電極と第1および第2の表面側貫通電極とをそれぞれ電気的に接続する第1および第2の表面側接続部と、第1および第2の裏面電極と第1および第2の裏面側貫通電極とを電気的に接続する第1および第2の裏面側接続部と、を備える。
【0012】
実施の形態の半導体パッケージは、表面および裏面電極への接続を、半導体チップの両面に設けられたキャップ部中の貫通電極により実現する。したがって、半導体チップに印加される電位が安定し、安定した電気特性が実現される。
【0013】
特に、電極が接地(グラウンド)電極の場合、安定した接地が実現されないと、挿入損失が理想的な特性から大幅に逸脱する。また、周波数特性も不安定になる。実施の形態によれば、安定した接地が実現されることから、電気特性が安定し再現性や信頼性の向上が実現される。
【0014】
図1は、実施の形態の半導体パッケージの模式断面図である。半導体パッケージ100には、第1の半導体チップ10と、第2の半導体チップ12とがパッケージングされている。第1および第2の半導体体チップ10、12は、例えば、それぞれ異なる周波数帯域の信号を処理する高周波用半導体チップ、例えばMMIC(Monolithic Micro wave Integrated Circuit)である。
【0015】
第1の半導体チップ10は、表面に第1の表面電極14a、14b、裏面に第1の裏面電極16を備えている。第1の裏面電極16は、例えば接地電極である。
【0016】
第2の半導体チップ12は、表面に第2の表面18a、18b、裏面に第2の裏面電極20を備えている。第2の裏面電極20は、例えば接地電極である。
【0017】
半導体パッケージ100は、表面側キャップ部26と裏面側キャップ部36で、第1および第2の半導体チップ10、12を封止する。表面側キャップ部26と、第1および第2の半導体チップ10、12の表面との間の少なくとも一部には空隙がある。また、表面側キャップ部26は、第1および第2の表面側貫通電極22a、22b、24a、24bを備える。そして、表面側キャップ部26は、第1および第2の半導体チップ10、12の表面側に位置する。
図1では、第1および第2の表面電極14a、14b、18a、18bと、第1および第2の表面側貫通電極22a、22b、24a、24bとの間の領域以外は空隙となっている。
【0018】
また、裏面側キャップ部36は、表面側キャップ部26と接合されることで第1および第2の半導体チップ10、12を同一の中空部28に封止する。そして、裏面側キャップ部36と、第1および第2の半導体チップ10、12との間の少なくとも一部には空隙がある。また、裏面側キャップ部36は、第1および第2の裏面側貫通電極32、34を備える。そして、裏面側キャップ部36は、第1および第2の半導体チップ10、12の裏面側に位置する。
図1では、第1および第2の裏面電極16、20と、第1および第2の裏面側貫通電極32、34との間の領域以外は空隙となっている。
【0019】
表面側キャップ部26および裏面側キャップ部36は、例えば、少なくとも一部が高抵抗のシリコンで形成される。表面側キャップ部26および裏面側キャップ部は、抵抗率が100Ωcm以上の高抵抗材料を適用することが、第1および第2の半導体チップ10、12の挿入損失を低減させる観点から望ましい。表面側キャップ部26および裏面側キャップ部36の材料としては、シリコンの他にもガラス、金属、樹脂、酸化物、およびそれらの複合体を用いること可能である。
【0020】
第1および第2の表面側貫通電極22a、22b、24a、24b、第1および第2の裏面側貫通電極32、34は、銅(Cu)や銅合金等、銅(Cu)を含有することが電気抵抗を低減させる観点から望ましい。その他の金属材料を適用することも可能である。
【0021】
第1および第2の表面側貫通電極22a、22b、24a、24b、第1および第2の裏面側貫通電極32、34の端面には、酸化防止のためのバリアメタル層40が設けられる。バリアメタル層40は、例えば、ニッケル(Ni)と金(Au)との積層構造を備える。
【0022】
表面側キャップ部26と裏面側キャップ部36は、接合部42により接合される。接合部42は、例えば、樹脂やハンダ等を用いることが可能である。絶縁性を確保する必要がある場合に、樹脂等の高抵抗材料を適用することが望ましい。
【0023】
表面側キャップ部26の、第1の半導体チップ26および第2の半導体チップ36に対向する領域には凹部44、46が設けられている。この凹部44、46は第1および第2の半導体チップ10、12と表面側キャップ部26との間の距離を確保することで、挿入損失を低減させる効果がある。挿入損失を低減させる観点から、第1および第2の半導体チップ10、12と表面側キャップ部26との間の距離は、10μm以上であることが望ましい。
【0024】
そして、半導体パッケージ100は、第1の表面電極14a、14bと第1の貫通電極22a、22bとを電気的に接続する第1の表面側接続部50a、50bを備えている。また、第2の表面電極18a、18bと第2の貫通電極24a、24bとを電気的に接続する第2の表面側接続部52a、52bを備えている。
【0025】
さらに、第1の裏面電極16と第1の裏面側貫通電極32とを電気的に接続する第1の
裏面側接続部54aを備える。そして、第2の裏面電極20と第2の裏面側貫通電極34とを電気的に接続する第2の裏面側接続部54bを備える。
【0026】
図2は、接地電極である裏面電極に対し、表面側から半導体チップ内の貫通電極により接地電圧を印加した場合の挿入損失を示す図である。
図2(a)が信号通過時の挿入損失、
図2(b)が信号遮断時の挿入損失を示す。横軸は信号周波数、縦軸はSパラメータS
21である。実線が接地電圧の安定している場合の理想的な特性である。
【0027】
半導体チップの表面側から接地電圧を印加する場合は、安定した接地が困難である。このため、図から明らかなように、理想的な特性から挿入損失が大幅に逸脱することがわかる。したがって、半導体チップの所望の電気特性が実現できないことになる。
【0028】
本実施の形態では、例えば、接地電極である裏面電極に対し、第2の半導体チップ36に設けられた貫通電極により電圧を印加する。したがって、裏面電極に対して低抵抗なコンタクトが実現できる。よって、安定した電圧供給が可能となり、挿入損失が小さく、安定したデバイス特性を得ることが可能となる。
【0029】
また、例えば、シリコンのキャップ部をハンダ等の金属の接合部で封止する場合には、樹脂による封止よりも、水分や薬品に対する封止機能が向上する。したがって、デバイスの信頼性も向上する。
【0030】
また、本実施の形態によれば、第1および第2の半導体チップ10、12を誘電率の高い樹脂と接触させることなしに中空部28にパッケージングしている。したがって、樹脂層との接触に伴う損失やインピーダンス整合性の設計値からの逸脱等を抑制することが可能となる。
【0031】
また、実施の形態によれば、例えば、半導体チップの裏面側を樹脂によって封止する場合に比較して、放熱性も向上する。樹脂によって封止する場合、樹脂の熱伝導率が低いため、デバイスの排熱性が著しく低下する。本実施の形態では、半導体チップの裏面側には樹脂はない。そして、裏面電極20からの熱は、熱伝導率の高い裏面側接続部54aと裏面側貫通電極によって放熱される。したがって、デバイス動作中の温度上昇が抑制され、安定したデバイス特性を実現することが可能である。特に、半導体チップがパワー半導体チップである場合には、放熱性が高いことにより所望のデバイス特性を実現することが容易となる。
【0032】
また、実施の形態の半導体パッケージは、半導体の前工程プロセス、すなわち、スパッタ成膜、メッキ、リソグラフィー、ウェットエッチング、ドライエッチング等のウェハプロセスに用いられる半導体プロセスで製造が可能となる。したがって、プロセスコストが高価になる樹脂形成プロセス等を用いずにパッケージングが可能となる。よって、低いコストで高性能な半導体パッケージを製造することが可能となる。
【0033】
次に、実施の形態の半導体パッケージの製造方法について説明する。
図3、
図4、
図5は、実施の形態の半導体パッケージの製造方法について説明する工程断面図である。
【0034】
最初に表面側キャップ部の形成について説明する。まず、第1の高抵抗シリコンウェハ60を準備する(
図3(a))。ウェハの厚さは、例えば、100〜400μm程度である。
【0035】
次に、第1の高抵抗シリコンウェハ60に、貫通電極形成用の貫通孔62を形成する(
図3(b))。貫通孔の形成には、例えば、D−RIE(Deep Reactive Ion Etching)を用いる。例えば、通常のフォトリソグラフィーを用いてレジストをパターニングした後、SF
6/C
4F
8系のガスを交互にマスフローコントローラからプロセスチャンバーに流しながらウェハをプラズマ処理する、いわゆるボッシュ法が適用可能である。
【0036】
次に、高抵抗シリコンウェハ60の、レジスト、およびフッ化物パッシベーション膜を除去する。その後、水蒸気酸化型の熱酸化炉により、1μmの熱酸化膜(図示せず)をウェハ全面に形成する。次に、銅メッキを施すためのシード層(図示せず)を形成する。そして、貫通孔を形成した高抵抗シリコンウェハ60にチタン(Ti)、銅(Cu)の順で、例えば、それぞれ、100nm、100nm厚みの金属薄膜(図示せず)をスパッタ法により成膜する。
【0037】
次に、第1および第2の表面側貫通電極22a、22b、24a、24bをCu電解メッキにより形成する(
図3(c))。メッキには、硫酸銅溶液を用いた電解メッキにより、Cuを表面厚みで約50μmの厚みで形成し、基板表面の余分なCu層は、機械的研削、及びリソグラフィーとエッチング工程を経て除去される。
【0038】
次に、キャップ構造のCu貫通電極表裏面における酸化防止のため、Auバンプ形成前にNiを電解、あるいは無電界メッキにて約1μm形成し、更にその上部にAuをフラッシュメッキにて約0.1μm形成してバリアメタル層40を形成する(
図3(d))。
【0039】
次に、高抵抗シリコンウェハ60にリソグラフィーとRIEにより、凹部44、46を形成する(
図3(e))。凹部の深さは、例えば50μmである。
【0040】
その後、第1の半導体チップ10の第1の表面電極14a、14b、第2の半導体チップ12の第2の表面電極18a、18bに、Auバンプを形成する。バンプの径と高さは、その後の工程における接合高さの制御の要求から決定される。バンプの頂点までの高さは、例えば、約50μmに設定している。
【0041】
その後、バリアメタル層40上にAu−Snペーストを約20μm厚さで形成した後、Auバンプを形成したチップをマウンターによりマウントし、リフロー炉によるリフロー工程により250℃〜300℃の温度範囲にて接合を形成する。これにより、第1および第2の表面側接続部50a、50b、52a、52bが形成され、第1の半導体チップ10が第1のウェハ60上に実装される(
図3(f))。この際、第1および第2の表面側接続部50a、50b、52a、52bで第1の半導体チップが支持されることで、第1および第2の半導体チップ10、12と第1のウェハ60との間に空隙が形成される。
【0042】
なお、他に表面側接続部の接合用として用いるメタル層の選択肢として、AuとSn−Ag−Cu系ハンダ、Au−Auの超音波による接合、導電性高分子と金属間の反応を利用した接合、またSiキャップに形成された金属層とMMICチップのパッド間の加熱接合、等により一般的に形成可能である。接合材と接合方法の例を、表1に示す。
【0044】
次に、裏面側キャップ部36の形成について説明する。裏面側キャップ部36の形成方法は、第2の半導体チップ12の裏面に、Auバンプを形成しないことを除いては、表面側キャップ部の形成と同様である。
【0045】
まず、第2の高抵抗シリコンウェハ70を準備する(
図4(a))。ウェハの厚さは、例えば、100〜400μm程度である。
【0046】
次に、第2の高抵抗シリコンウェハ70に、貫通電極形成用の孔72を形成する(
図4(b))。
【0047】
次に、高抵抗シリコンウェハ70に熱酸化膜(図示せず)をウェハ全面に形成する。次に、銅メッキを施すためのシード層(図示せず)を形成する。そして、孔72を形成した高抵抗シリコンウェハ70にチタン(Ti)、銅(Cu)の金属薄膜(図示せず)をスパッタ法により成膜する。
【0048】
次に、第1および第2の裏面側貫通電極32、34をCu電解メッキにより形成する(
図4(c))。
【0049】
次に、高抵抗シリコンウェハ70にリソグラフィーとRIEにより、凹部74を形成する(
図4(d))。
【0050】
次に、キャップ構造のCu貫通電極表裏面における酸化防止のため、バリアメタル層40を形成する(
図4(e))。
【0051】
次に、
図5(a)、
図5(b)に示すように、第1および第2の半導体チップ10,12裏面グランド面(裏面電極)16、22と、裏面側キャップ部との接続の形成を示す。裏面側キャップ部36の一部に、上記同様、接合材料のペースト塗布を施し、上記同様の方法にて、第1および第2の裏面接続部54a、54bを形成する。
【0052】
この際、第1および第2の裏面接続部54a、54bが存在することで、第1および第2の半導体チップ10、12と第2のウェハ70との間に空隙が形成される。
【0053】
この際、裏面グラウンド面16、20は、一面にAuがメッキされており、グラウンド面での短絡等は問題にされないため、第1および第2の半導体チップ12、14側へのバンプの形成は必ずしも必要ではない。この工程を経た後、第1および第2の半導体チップ10、12は、信号線、DCバイアス線、及びグラウンド線、が全てシリコンのキャップ部26、36を通じて外部に取りだされたことになる。
【0054】
なお、表面側キャップ部26と裏面側キャップ部36との接合部40における接合材料と方法においても、第1および第2の表面側接続部50a、50b、52a、52bや、第1および第2の裏面接続部54a、54bと同様の材料と方法を用いることも可能である。もっとも、表面側キャップ部26と裏面側キャップ部36との電気的な導通を避ける場合には、絶縁性の樹脂等による接合部40を形成することになる。
【0055】
図6は、第1のウェハと第2のウェハの接合後のウェハレベルでの模式図である。
【0056】
図7は、実施の形態の半導体パッケージの製造方法について説明する工程断面図である。
図5、
図6に示すように第1のウェハ60と第2のウェハ70を接合した後、ダイシングライン(図中一点鎖線)に沿ってダイシングを行う。これによりウェハ上に複数個形成されていた半導体パッケージ100を個別化する。
【0057】
以上のようにして、疑似的なハーメチックシールドを備える半導体パッケージ100が形成される。そして、上記製造方法によれば、ウェハプロセスで多数の半導体パッケージを同時形成できるとともに、検査工程もウェハレベルで実施可能である。したがって、製造プロセスが簡略化され、低コスト、高歩留り、高性能の半導体パッケージの製造が実現される。
【0058】
図8は、実施の形態の半導体パッケージの製造方法について説明する工程断面図である。ウェハレベルで半導体パッケージ100を形成した後、ダイシング前に、例えば、
図8に示すように、半導体パッケージ100上に多層配線層80を設けることも可能である。
【0059】
多層配線層80は、例えば、樹脂の層間膜と、金属ビア、金属配線等によって形成される。多層配線層80は、例えば、同一の半導体パッケージ100内の第1の半導体チップ10と第2の半導体チップ12の電極間を接続する。
【実施例】
【0060】
以下、実施例について説明する。
【0061】
(実施例1)
実施例1は、高抵抗シリコンを用いて表面側キャップ部、裏面側キャップ部を形成したX帯周波数対応MMICチップのパッケージ構成例を示す。
図9は、実施例1の半導体パッケージの模式断面図と評価結果である。
図9(a)が半導体パッケージ100の模式断面図、
図9(b)が入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。
【0062】
本実施例のプロセス工程は実施の形態と同様である。パッケージ後に多層配線層80により再配線まで施している。
【0063】
図9(b)には、挿入損失の裏面グラウンド端子間の接触抵抗依存性が示されている。同図より、0.1Ω程度の低い接触抵抗が確保された場合には、送受信系(入出力線系)共に低い挿入損失が保たれていることが示されており、実施例1の半導体パッケージ100が電気特性改善に対して効果的であることが示される。
【0064】
(実施例2)
実施例2は、2種の異なる厚みを持つ半導体チップに対するパッケージ構成例を示す。本実施例のプロセス工程は、キャップ部の形状と裏面側キャップ部のD−RIE深さに差が設けられている点を除き、実施例1と基本的に同様である。
【0065】
図10が、実施例2の半導体パッケージの模式断面図である。図に示すように、実施例2の半導体パッケージ200では、第1および第2の半導体チップ10、12のうち、厚さの薄い第2の半導体チップ12側の裏面側キャップ部36の厚みが増している。同時に、第1および第2の裏面側貫通電極32、34のうち、第2の半導体チップ12側の第2の裏面側貫通電極34の深さが深くなっている。
【0066】
図11は、実施例2の半導体パッケージの製造方法について説明する工程断面図である。
厚さの薄い第2の半導体チップ12側の裏面側キャップ部36が厚くなるよう凹部を形成し、D−RIE深さに差を設けることで、異なる深さの第1および第2の裏面側貫通電極32、34を形成する。その後、表面側キャップ部26と裏面側キャップ部36とを接合する。
【0067】
実施例2によれば、異なる厚さの2種の半導体チップを容易にパッケージングすることが可能である。
【0068】
図12は、実施例2の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。実施例1と同様、多層配線を設けた上で、同様の評価を行った。同図より、送受信系共に、低い挿入損失が保たれていることが示されており、実施例2の半導体パッケージ200が電気特性改善に対して効果的であることが示される。
【0069】
(実施例3)
実施例3は、2種の異なる厚みを持つ半導体チップに対する別のパッケージ構成例を示す。厚みの異なるチップの薄い方の接続に、感光性樹脂による貫通孔を形成した例を示す。実施例3のプロセス工程は、感光性樹脂のパターニング、およびその貫通孔への導電性材料の充填の工程を除き、実施例1と基本的に同様である。
【0070】
図13が、実施例3の半導体パッケージの模式断面図である。図に示すように、実施例3の半導体パッケージ300では、第1および第2の半導体チップ10、12のうち、厚さの薄い第2の半導体チップ12側に、樹脂82aと樹脂82aを貫通する導電材82bで形成される裏面側接続部材82を備える。
【0071】
図14は、実施例3の半導体パッケージの製造方法について説明する工程断面図である。
厚さの薄い第2の半導体チップ12の裏面電極20側に、感光性樹脂82aのパターニング、貫通孔の形成およびの導電材82bの充填を行う。その後、表面側キャップ部26と裏面側キャップ部36とを接合する。
【0072】
実施例3によれば、異なる厚さの2種の半導体チップを容易にパッケージングすることが可能である。
【0073】
図15は、実施例3の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。実施例1と同様、多層配線を設けた上で、同様の評価を行った。同図より、送受信系共に、低い挿入損失が保たれていることが示されており、実施例3の半導体パッケージ300が電気特性改善に対して効果的であることが示される。
【0074】
(実施例4)
実施例4は、実施例1の半導体パッケージ100が、他の半導体チップとともに、非感光性樹脂による再構築工程を施し、再構築した実施例を示す。この構造は、いわゆる疑似SOC構造である。実施例4のプロセス工程は、同再構築工程を除き、実施例1と基本的に同様である。
【0075】
図16は、実施例4の疑似SOC構造の模式断面図である。半導体パッケージ100が、例えば、ロジックデバイス、メモリデバイス、ダイオード等の半導体チップ86、88とともに樹脂層92で接合される。そして、それぞれの電極間が多層配線層90により接続されている。
【0076】
図17は、実施例4の半導体パッケージの製造方法について説明する工程断面図である。半導体パッケージ100、半導体チップ86、半導体チップ88を、例えば、ガラス基板(図示せず)上に表面側がガラス基板に接するよう配置し、裏面側から樹脂92で封止する(
図17(a))。
【0077】
次に、樹脂92を裏面側から研磨し平坦化する(
図17(b))。その後、多層配線層90を形成し、疑似SOC構造を形成する(
図17(c))。
【0078】
図18は、実施例4の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。半導体パッケージ100部分について、実施例1と同様の評価を行った。同図より、送受信系共に、低い挿入損失が保たれていることが示されており、半導体パッケージ100を用いた実施例4の疑似SOC構造が電気特性改善に対して効果的であることが示される。
【0079】
上記実施例以外にも、導電性キャップ層、メッキ材料、封止用樹脂材料、入出力配線形成用樹脂材料、及び入出力配線用メタル材料、の選択は数多く、他の構成を持つ多層膜や、導電性有機樹脂材料、傾斜機能材料等においても、それぞれ設計上の用件を満足するモジュールの形成が可能であると考えられる。また、材料選択によっては、各種導電性膜をダマシンプロセス等によっても形成可能であり、本発明の適用範囲の広範性により、半導体チップについても、高周波用デバイスのみならず、ロジックデバイス、メモリデバイス、パワーデバイス、光デバイス、MEMSデバイス、センサデバイス等、各種半導体チップへの幅広い応用が可能であるものと考えられる。
【0080】
以上、具体例を参照しつつ本発明の実施の形態および実施例について説明した。上記、実施の形態および実施例はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態および実施例の説明においては、半導体パッケージおよびその製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体パッケージおよびその製造方法等に関わる要素を適宜選択して用いることができる。
【0081】
例えば、上記実施の形態においては、キャップ部の材料となる半導体材料としてはシリコン(Si)を例にとって説明したが、半導体材料は、シリコン(Si)に限定されず、ゲルマニウム(Ge)などの他の単元素の半導体、または、炭化珪素(SiC)や窒化ガリウム(GaN)、ガリウムヒ素(GaAs)などの化合物半導体を用いることも可能である。
【0082】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体パッケージおよびその製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。