特許第5821817号(P5821817)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5821817
(24)【登録日】2015年10月16日
(45)【発行日】2015年11月24日
(54)【発明の名称】電流検出回路及び電力供給制御装置
(51)【国際特許分類】
   H03K 17/08 20060101AFI20151104BHJP
   H03K 17/687 20060101ALI20151104BHJP
   G05F 1/10 20060101ALI20151104BHJP
【FI】
   H03K17/08 C
   H03K17/687 A
   G05F1/10 301B
【請求項の数】9
【全頁数】16
(21)【出願番号】特願2012-207349(P2012-207349)
(22)【出願日】2012年9月20日
(65)【公開番号】特開2014-64127(P2014-64127A)
(43)【公開日】2014年4月10日
【審査請求日】2014年11月28日
(73)【特許権者】
【識別番号】395011665
【氏名又は名称】株式会社オートネットワーク技術研究所
(73)【特許権者】
【識別番号】000183406
【氏名又は名称】住友電装株式会社
(73)【特許権者】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】110001036
【氏名又は名称】特許業務法人暁合同特許事務所
(72)【発明者】
【氏名】塚本 克馬
(72)【発明者】
【氏名】杉沢 佑樹
【審査官】 白井 亮
(56)【参考文献】
【文献】 特開平02−161761(JP,A)
【文献】 特開2007−104488(JP,A)
【文献】 実開昭53−022018(JP,U)
【文献】 特開2004−071226(JP,A)
【文献】 実開平06−013226(JP,U)
【文献】 特表2010−536032(JP,A)
【文献】 特開2003−018841(JP,A)
【文献】 特開2007−241411(JP,A)
【文献】 特開2012−109500(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 17/08
G05F 1/10
H03K 17/687
(57)【特許請求の範囲】
【請求項1】
電力の供給を受ける入力部と電力を外部へ出力する出力部とを有する回路の導電路に設けられ負荷へ供給される電力の通断電を行う複数の電力用スイッチング素子と、
前記各電力用スイッチング素子に対応して設けられた複数の検出用スイッチング素子と、
前記複数の検出用スイッチング素子のうちの1個の検出結果に基づき前記電力用スイッチング素子を介して前記負荷に供給される電流を検出する検出部と、を備え、
前記電力用スイッチング素子及び前記検出用スイッチング素子がパッケージ内に収容された半導体スイッチが回路基板に複数実装されており、
前記入力部から前記出力部に至る複数の導電路の各経路抵抗は、前記複数の導電路の各分流比が互いにほぼ等しくなるように設定されている電流検出回路。
【請求項2】
前記複数の導電路は、共通の経路を有して構成されており、n+1(n≧2)個並んで配置された前記電力用スイッチング素子における隣り合う電力用スイッチング素子間を前記入力部側の経路で接続するn個の第1接続導電路の各第1抵抗値A1〜Anと、前記隣り合う電力用スイッチング素子間を前記出力部側の経路で接続し、前記各第1抵抗値A1〜Anと対をなすn個の第2接続導電路の各第2抵抗値B1〜Bnとは、前記各第1抵抗値A1〜Anと、これと対をなす前記各第2抵抗値B1〜Bnとのn個の比率が前記複数の導電路の各分流比が互いにほぼ等しくなる組み合わせで構成されている請求項1に記載の電流検出回路。
【請求項3】
前記n個の比率は、前記各第1抵抗値A1〜Anを前記入力部側から前記出力部側に向けて順に初項1,公差1の等差数列となるように構成した場合、前記各第2抵抗値B1〜Bnは、前記入力部側から前記出力部側に向けて順に初項n,公差−1の等差数列となる請求項2に記載の電流検出回路。
【請求項4】
前記複数の電力用スイッチング素子は、並んで配置されており、前記入力部は、前記複数の電力用スイッチング素子の並び方向の一端側に設けられ、前記出力部は、前記複数の電力用スイッチング素子の並び方向の他端側に設けられている請求項1ないし請求項3のいずれか一項に記載の電流検出回路。
【請求項5】
前記複数の導電路は、共通の経路を有さないように構成されており、前記複数の導電路の経路抵抗は、互いにほぼ等しく設定されている請求項1に記載の電流検出回路。
【請求項6】
前記複数の導電路の経路抵抗は、経路の長い導電路ほど単位長さ当たりの抵抗率が低い導電路が用いられている請求項5に記載の電流検出回路。
【請求項7】
記導電路は、前記回路基板にプリント配線されたパターンである請求項1ないし請求項6のいずれか一項に記載の電流検出回路。
【請求項8】
前記導電路のパターンの幅を変えることで、前記各分流比が互いにほぼ等しくなるように前記各経路抵抗を設定している請求項7に記載の電流検出回路。
【請求項9】
請求項1ないし請求項8のいずれか一項に記載の電流検出回路に前記検出部による検出結果に応じて前記電力用スイッチング素子の通断電を制御する制御部が備えられている電力供給制御装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電流検出回路及び電力供給制御装置に関する。
【背景技術】
【0002】
従来、電源と負荷Lとを接続する電力供給ラインに、例えばパワーMOSFETなどの大電力用半導体スイッチング素子を介設し、この半導体スイッチング素子をオンオフすることで負荷Lへの電力供給を制御するようにした技術が提供されている。
【0003】
特許文献1では、パワーMOSFET等に過電流が流れたことを検出するセンスMOSFETがパワーMOSFETと並列に配置され、電流検出用抵抗がセンスMOSFETに接続されており、センスMOSFETを流れる電流による電流検出用抵抗での電圧降下が所定レベル以上になるとパワーMOSFETに過電流が生じているとして、半導体スイッチング素子をオフにして通電を遮断する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−104488号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、パワーMOSFETには電流容量があるため、負荷に流す電流が大きくなるとパワーMOSFETを複数並列に配置することがあるが、このとき各パワーMOSFETに対応してセンスMOSFETを複数設けた場合、全てのセンスMOSFETから出力されるセンス電流に基づいてパワーMOSFETを介して負荷に供給される負荷電流を検出する場合には、全てのセンス電流の検出を行う構成が必要になり、構成が複雑になりやすいという問題がある。
【0006】
本発明は上記のような事情に基づいて完成されたものであって、構成を簡素化することが可能な電流検出回路及び電力供給制御装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の電流検出回路は、電力の供給を受ける入力部と電力を外部へ出力する出力部とを有する回路の導電路に設けられ負荷へ供給される電力の通断電を行う複数の電力用スイッチング素子と、前記各電力用スイッチング素子に対応して設けられた複数の検出用スイッチング素子と、前記複数の検出用スイッチング素子のうちの1個の検出結果に基づき前記電力用スイッチング素子を介して前記負荷に供給される電流を検出する検出部と、を備え、前記電力用スイッチング素子及び前記検出用スイッチング素子がパッケージ内に収容された半導体スイッチが回路基板に複数実装されており、前記入力部から前記出力部に至る複数の導電路の各経路抵抗は、前記複数の導電路の各分流比が互いにほぼ等しくなるように設定されているところに特徴を有する。
【0008】
本構成によれば、1個の検出用スイッチング素子の検出結果に基づいて負荷に供給される電流を検出するため、複数の検出用スイッチング素子の検出結果に基づいて負荷に供給される電流を検出する場合と比較して検出部の検出処理負担を軽減させることが可能となる。
【0009】
ここで、電力の入力部から出力部に至る複数の導電路の分流比が異なる場合には、単純に1つの検出用スイッチング素子の検出結果に基づいて負荷に供給される電流を検出すると、各導電路の分流比の差が加味されていないため、負荷に供給される電流の検出に誤差が生じるおそれがある。
【0010】
一方、本構成では、入力部から出力部に至る複数の導電路の各経路抵抗は、複数の導電路の各分流比が互いにほぼ等しくなるように設定されているため、複数の導電路の分流比が異なることによる検出誤差を抑制することが可能になる。よって、電流検出回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
また、電力用スイッチング素子及び検出用スイッチング素子がパッケージ内に収容された半導体スイッチをディスクリート部品として使用して電流検出回路を構成することができるため、製造コストを低減しつつ、検出誤差の抑制、及び、検出処理負担の軽減が可能となる。
【0011】
・前記複数の導電路は、共通の経路を有して構成されており、n+1(n≧2)個並んで配置された前記電力用スイッチング素子における隣り合う電力用スイッチング素子間を前記入力部側の経路で接続するn個の第1接続導電路の各第1抵抗値A1〜Anと、前記隣り合う電力用スイッチング素子間を前記出力部側の経路で接続し、前記各第1抵抗値A1〜Anと対をなすn個の第2接続導電路の各第2抵抗値B1〜Bnとは、前記各第1抵抗値A1〜Anと、これと対をなす前記各第2抵抗値B1〜Bnとのn個の比率が前記複数の導電路の各分流比が互いにほぼ等しくなる組み合わせで構成されている。
回路設計上、入力部や出力部の配置の制約から共通インピーダンスを有する回路構成をせざるを得ない場合も考えられるが、本構成によれば、共通インピーダンスを有する並列回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
・前記n個の比率は、前記各第1抵抗値A1〜Anを前記入力部側から前記出力部側に向けて順に初項1,公差1の等差数列となるように構成した場合、前記各第2抵抗値B1〜Bnは、前記入力部側から前記出力部側に向けて順に初項n,公差−1の等差数列となる。
【0012】
・前記複数の電力用スイッチング素子は、並んで配置されており、前記入力部は、前記複数の電力用スイッチング素子の並び方向の一端側に設けられ、前記出力部は、前記複数の電力用スイッチング素子の並び方向の他端側に設けられている。
【0013】
・前記複数の導電路は、共通の経路を有さないように構成されており、前記複数の導電路の経路抵抗は、互いにほぼ等しく設定されている。
このようにすれば、共通インピーダンスを有さない並列回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
【0014】
・前記複数の導電路の経路抵抗は、経路の長い導電路ほど単位長さ当たりの抵抗率が低い導電路が用いられている。
このようにすれば、複数の導電路について、単位長さ当たりの抵抗率を変更することにより、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
【0015】
記導電路は、前記回路基板にプリント配線されたパターンである。
このようにすれば、電流検出回路の構成を簡素化することができる。
【0016】
・前記導電路のパターンの幅を変えることで、前記各分流比が互いにほぼ等しくなるように前記各経路抵抗を設定している。
このようにすれば、簡素な構成で、複数の導電路の分流比をほぼ等しくすることが可能になる。
【0018】
・前記検出部による検出結果に応じて前記電力用スイッチング素子の通断電を制御する制御部を有する電力供給制御装置とする。
【発明の効果】
【0019】
本発明によれば、構成を簡素化することが可能となる。
【図面の簡単な説明】
【0020】
図1】実施形態1の電源から負荷に至る経路に電流検出回路が配された状態を概略的に示す図
図2】電流検出回路の電気的構成を示す図
図3】入力部から出力部に至る導電路に半導体スイッチが実装された状態を示す図
図4】入力部から出力部に至る経路の抵抗をモデル化して示す図
図5図3に対して出力部の位置を変えた比較例
図6図5の入力部から出力部に至る経路の抵抗をモデル化して示す図
図7】実施形態2の入力部から出力部に至る導電路に半導体スイッチが実装された状態を示す図
図8図7の入力部から出力部に至る経路の抵抗をモデル化して示す図
図9】実施形態3の入力部から出力部に至る経路の抵抗をモデル化して示す図
【発明を実施するための形態】
【0021】
<実施形態1>
以下、実施形態1について、図1図6を参照して説明する。
電力供給制御装置10は、図1に示すように、図示しない自動車等の車両の電源B(バッテリ)から車両のランプ、モータ、ヒータなどの負荷Lに至る経路に設けられて負荷Lに供給される電力の制御を行うものである。
【0022】
電力供給制御装置10は、負荷Lに供給される電流を検出する電流検出回路10Aを備えており、電流検出回路10Aは、図2に示すように、銅箔がプリント配線されてなる導電路11を有する回路基板12と、この回路基板12の導電路11に実装された電子部品15A〜15C,16A〜16C,17,20,21とからなる。
回路基板12には、電源Bの側から電力の供給を受ける入力部13と、電力を外部の負荷Lの側に出力する出力部14とが設けられている。
【0023】
電子部品15A〜15C,16A〜16C,17,20,21は、負荷Lへの通断電を行う3個(複数)のパワーMOSFET15A〜15C(本発明の構成である「電力用スイッチング素子」の一例)と、負荷Lに供給される電流を検出するために各パワーMOSFET15A〜15Cに対応して設けられた3個(複数)のセンスMOSFET16A〜16C(本発明の構成である「検出用スイッチング素子」の一例)と、センスMOSFET16A〜16C及びパワーMOSFET15A〜15Cの出力側の電位を調整する電位調整部17と、複数のセンスMOSFET16A〜16Cのうちの1個から出力されるセンス電流Isを電圧信号に変換する変換部20と、センス電流Isに基づき負荷Lに供給される電流の検出、及び、パワーMOSFET15A〜15C及びセンスMOSFET16A〜16Cのオンオフの制御を行うIC(Integrated Circuit)21と、を備えて構成されている。
【0024】
パワーMOSFET15A〜15Cは、N型であって、入力部13から出力部14に至る経路の導電路11において、ドレインが入力部13側に接続され、ソースが出力部14側に接続されており、3個(複数)のパワーMOSFET15A〜15Cを介して1個の負荷Lに電力が供給される。なお、1個の負荷Lに対して複数のパワーMOSFET15A〜15Cで電力を供給するのは、各パワーMOSFET15A〜15Cは、供給可能な電流容量があるため、供給する電流量が大きい場合には、複数のパワーMOSFETに電流を分流させる必要があるためである。
【0025】
センスMOSFET16A〜16Cは、パワーMOSFET15A〜15Cに流れる電流を検出するために設けられており、センスMOSFET16Aのソース側は、パワーMOSFET15Aに流れる電流の電流量に応じたセンス電流Isを出力可能に構成され、センスMOSFET16B,16Cのソース側は、開放されている。
センスMOSFET16A〜16C及びパワーMOSFET15A〜15Cは互いに並列に配置され、互いのドレイン同士、及び、ゲート同士が電気的に接続されて同電位とされている。
電位調整部17は、センスMOSFET16A〜16C及びパワーMOSFET15A〜15Cの出力側電位( ソース電位) を同電位に保持するためのものであり、オペアンプ18と、FET19とを備えている。
【0026】
オペアンプ18の入力側は、1個のセンスMOSFET16Aのソースと、3個(複数)のパワーMOSFET15A〜15Cのソースとに電気的に接続されている。
オペアンプ18の出力側は、FET19のゲートに電気的に接続されている。これにより、オペアンプ18の差動出力は、FET19のゲート−ドレイン間を介して入力(正相入力)にフィードバックされる。
【0027】
このようにオペアンプ18の差動出力をフィードバックすることによって、オペアンプ18の正相入力の電位と逆相入力の電位とがほとんど同じになるイマジナリーショートとなる。これにより、センスMOSFET16A及びパワーMOSFET15A〜15Cのソースが互いに同電位となり、パワーMOSFET15A〜15Cから負荷Lに流れる電流に対して安定した一定比率のセンス電流IsをセンスMOSFET16A〜16Cに流すことができる。
【0028】
変換部20は、FET19のソースから出力されるセンス電流Isを電圧信号に変換してIC21に出力する。
IC21は、変換部20から受けた電圧信号により、(全てのセンスMOSFET16A〜16Cを流れるセンス電流が等しいとして)1個のセンスMOSFET16Aのセンス電流Isを3倍し(センスMOSFETの個数分掛け合わせ)、全てのセンスMOSFET16A〜16Cを流れるセンス電流Isの合計を演算する。そして、センス電流Isの合計とセンス比(分担電流/検出用電流)とを掛けた値に基づいて、負荷Lに供給される電流を検出する。具体的には、例えば、IC21がデータを読み出し可能なROM30に電圧信号と通電電流との対応マップを記憶しておき、このセンス電流Isの合計(検出結果)を対応マップと対応させて負荷Lに供給される電流を検出する。なお、対応マップを用いずに、演算式を用いて負荷Lに供給される電流を検出してもよい。
このように、IC21が負荷Lに供給される電流を検出するため、IC21が本発明の構成である「検出部」の一例となる。
【0029】
また、この検出結果に応じて、パワーMOSFET15A〜15C(及びセンスMOSFET16A〜16C)のゲート(制御入力)に信号を与え、過電流が流れている場合には、パワーMOSFET15A〜15(及びセンスMOSFET16A〜16C)をオフするように、負荷Lへの電力供給を制御することで電力供給制御装置10を構成することができる。したがって、IC21が本発明の構成である「制御部」の一例となる。
【0030】
パワーMOSFET15A〜15CとセンスMOSFET16A〜16Cは、図3に示すように、合成樹脂製のパッケージ22内に(一体的に)収容されて半導体スイッチ23A〜23Cを構成している。図3は、入力部13から出力部14に至る導電路11と、この導電路11に介設された半導体スイッチ23A〜23Cとの関係を概略的に示しており、電位調整部17は省略されている。
【0031】
導電路11は、入力部13に連なる第1導電路11Aと、出力部14に連なる第2導電路11Bとを有し、これらの導電路11は、平行に配置されている。
第1導電路11Aの左端部(一端側)に入力部13が設けられており、第2導電路11Bの右端部(他端側)に出力部14が設けられている。
第1導電路11Aは、半導体スイッチ23Bよりも左側が、右側よりも段差状に幅寸法が大きくされており、その概ね2倍の幅寸法となっている。
これにより、第1導電路11Aにおける半導体スイッチ23A,23B間は、半導体スイッチ23B,23C間よりも抵抗値が低くなっており、その比は、r:2rである。
第2導電路11Bは、半導体スイッチ23Bよりも右側が、左側よりも段差状に幅寸法が大きくされており、その概ね2倍の幅寸法となっている。
これにより、第2導電路11Bにおける半導体スイッチ23A,23B間は、半導体スイッチ23B,23C間よりも抵抗値が高くなっており、その比は、2r:rである。
【0032】
半導体スイッチ23A〜23Cは、導電路11に所定間隔ごとに並んで設けられており、パワーMOSFET15A〜15C及びセンスMOSFET16A〜16Cの共通のドレインを構成するドレイン端子DTと、パワーMOSFET15A〜15Cのソースを構成するソース端子STと、センスMOSFET16A〜16Cのソースを構成するセンス電流出力端子CTと、パワーMOSFET15A〜15C及びセンスMOSFET16A〜16Cの共通のゲートを構成するゲート端子GTと、を備えている。
そして、各半導体スイッチ23A〜23Cのドレイン端子DTが第1導電路11A上にて半田付け等により第1導電路11Aと電気的に接続され、ソース端子STが第2導電路11B上にて半田付け等により第2導電路11Bと電気的に接続されている。
【0033】
各半導体スイッチ23A〜23Cのゲート端子GTは、図示しない導電路を介してIC21の端子に接続されている。
3個の半導体スイッチ23A〜23Cのうち、左端の1個の半導体スイッチ23A〜23Cのセンス電流出力端子CTは、図示しない導電路を介してFET19のドレインに電気的に接続されている。
【0034】
ここで、電流検出回路10Aをモデル化した図4の回路図に示すように、入力部13から半導体スイッチ23A〜23C(各パワーMOSFET15A〜15C及び各センスMOSFET16A〜16C)を通って出力部14に至る3本の経路32A〜32Cは、共通の経路を有している。
半導体スイッチ23A〜23C間には、隣り合う半導体スイッチ23A,23Bを入力部13側で接続する第1接続導電路33Aと、隣り合う半導体スイッチ23A,23B間を出力部14側で接続する第2接続導電路33Bと、隣り合う半導体スイッチ23B,23Cを入力部13側で接続する第1接続導電路34Aと、隣り合う半導体スイッチ23B,23C間を出力部14側で接続する第2接続導電路34Bと、を備えている。
第1接続導電路33A,34Aの抵抗値は、r,2rとされ、第2接続導電路33B,34Bの抵抗値は、2r,rとされている。これにより、第1接続導電路33Aと第2接続導電路33Bの抵抗値の比率が1:2となり、第1接続導電路34Aと第2接続導電路34Bの抵抗値の比率が2:1となっている。なお、負荷電流のうち、半導体スイッチ23A〜23Cに分担された分担電流をI〜Iとする。
このような比率の抵抗値を設定することにより、キルヒホッフの法則より、
{R(1+αΔT)+2r(1+βΔT)}I+r(1+βΔT)(I+I) ・・・32Aの経路の電圧降下
=r(1+βΔT)(I+I)+R(1+αΔT)I+r(1+βΔT)(I+I) ・・・32Bの経路の電圧降下
=r(1+βΔT)(I+I)+{R(1+αΔT)+2(1+βΔT)r}I ・・・32Cの経路の電圧降下
r:隣の半導体スイッチまでの導電路(パターン)の抵抗
R:半導体スイッチの抵抗
α:半導体スイッチの温度特性(0.6%/deg)
β:導電路(銅パターン)の温度特性(0.44%/deg)
ΔT:温度変化
となり、これを解くと、
=I=I
とされる。つまり、どのようなr,R,α,β,ΔTに対してもI=I=I
が成立する。
但し、I〜Iは、半導体スイッチ23A〜23Cに分担された分担電流である。
よって、経路抵抗の比率を上記した関係とすることにより、半導体スイッチ23A〜23Cを通る複数の導電路の各分流比(I:I:I)を半導体スイッチの抵抗、温度特性、環境温度変化によらず、ほぼ等しくすることができる。
【0035】
これに対して、例えば、比較例として、図5に示すように、出力部TEの位置を第2導電路11Bにおける左端側(入力部13側)に配置し、各半導体スイッチ間の抵抗値を全てrとした場合には、分担電流I〜Iはキルヒホッフの法則より、
R(1+αΔT)I ・・・23Aの経路の電圧降下
=2r(1+βΔT)(I+I)+R(1+αΔT)I ・・・23Bの経路の電圧降下
=2r(1+βΔT)(I+I)+{2r(1+βΔT)+R(1+αΔT)}I ・・・23Cの経路の電圧降下
これを解くと、
【数1】
となる。
但し、
n:半導体スイッチの個数
r:隣の半導体スイッチまでの導電路(パターン)の抵抗
R:半導体スイッチの抵抗
α:半導体スイッチの温度特性(0.6%/deg)
β:導電路(銅パターン)の温度特性(0.44%/deg)
ΔT:温度変化
このように、比較例では、各半導体スイッチ23A〜23Cに流れる電流の分流比が半導体スイッチの抵抗、温度特性、環境温度に依存し、一定にはならない。
【0036】
一方、本実施形態では、半導体スイッチ23A〜23Cについての導電路11(パターン)の分流比がほぼ等しくなるように経路抵抗が設定されているため、半導体スイッチ23A〜23C(の各パワーMOSFET15A〜15C)に流れる電流をほぼ一定にすることができ、温度が変化しても電流の分流比が変化しない。よって、電流検出回路10Aについて、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。なお、分流比が「ほぼ」等しい範囲は、電流検出回路10Aにおいて許容される程度の検出誤差の範囲の分流比の差を「ほぼ」等しい範囲とし、これに応じた経路抵抗の範囲を許容することができる。
【0037】
本実施形態によれば、以下の作用・効果を奏する。
(1)本実施形態によれば、1個のセンスMOSFET16A(検出用スイッチング素子)の検出結果に基づいて負荷Lに供給される電流を検出するため、複数のセンスMOSFETの検出結果に基づいて負荷Lに供給される電流を検出する場合と比較してIC21(検出部)の検出処理負担を軽減させることが可能となる。
ここで、電力の入力部13から出力部14に至る各導電路11の分流比が異なる場合には、単純に1つのセンスMOSFET16A〜16Cの検出結果に基づいて負荷Lに供給される電流を検出すると、各導電路11の分流比の差が加味されていないため、負荷Lに供給される電流の検出に誤差が生じるおそれがある。
【0038】
一方、本実施形態では、入力部13から出力部14に至る複数の導電路11の経路抵抗RAは、複数の導電路11の各分流比が互いにほぼ等しくなるように設定されているため、各センスMOSFET16A〜16Cについての複数の導電路11の分流比が異なることによる検出誤差を抑制することが可能になる。よって、電流検出回路10Aについて、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
【0039】
(2)複数の導電路11は、共通の経路を有して構成されており、n+1(n≧2)個並んで配置されたパワーMOSFET15A〜15C(電力用スイッチング素子)における隣り合うパワーMOSFET15A〜15C間を入力部13側の経路で接続するn個の第1接続導電路33A,34Aの各第1抵抗値r,2rと、隣り合うパワーMOSFET15A〜15C間を出力部14側の経路で接続し、各第1抵抗値A1〜Anと対をなすn個の第2接続導電路33B,34Bの各第2抵抗値B1〜Bnとは、各第1抵抗値A1〜Anと、これと対をなす各第2抵抗値B1〜Bnとのn個の比率が複数の導電路11の各分流比(I:I:I)が互いにほぼ等しくなる組み合わせで構成されている。
回路設計上、入力部や出力部の配置の制約から共通インピーダンスを有する回路構成をせざるを得ない場合も考えられるが、本実施形態によれば、共通インピーダンスを有する並列回路について、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
【0040】
(3)パワーMOSFET15A〜15C(電力用スイッチング素子)及びセンスMOSFET16A〜16C(検出用スイッチング素子)は、回路基板12に実装されており、導電路11は、回路基板12にプリント配線されたパターンである。
このようにすれば、電流検出回路10Aの構成を簡素化することができる。
【0041】
(4)導電路のパターンの幅を変えることで、各分流比(I:I:I)が互いにほぼ等しくなるように各経路抵抗を設定している。
このようにすれば、簡素な構成で、複数の導電路の分流比をほぼ等しくすることが可能になる。
(5)パワーMOSFET15A〜15C(電力用スイッチング素子)及びセンスMOSFET16A〜16C(検出用スイッチング素子)がパッケージ22内に収容されて半導体スイッチ23A〜23Cを構成している。
このようにすれば、パワーMOSFET15A〜15C及びセンスMOSFET16A〜16Cがパッケージ22内に収容された半導体スイッチ23A〜23Cをディスクリート部品として使用して電流検出回路10Aを構成することができるため、製造コストを低減しつつ、検出誤差の抑制、及び、検出処理負担の軽減が可能となる。
【0042】
<実施形態2>
次に、本発明の実施形態2を図7および図8を参照して説明する。実施形態1と同一の構成については同一の符号を付して説明を省略する。
実施形態1では、共通インピーダンスを有する回路について、入力部13と出力部14の位置、及び、導電路11の抵抗値の比率により、複数の導電路11の分流比をほぼ等しくすることとしたが、実施形態2では、図7に示すように、共通インピーダンスを有さない回路構成について、各半導体スイッチ26A〜26Cを通る複数の導電路27の経路長によって単位長さ当たりの抵抗率を変えることで異なる経路の導電路27についての経路抵抗及び分流比をほぼ等しくしたものである。図8図7をモデル化した回路図である。図8に示すように、複数の導電路を流れる電流はキルヒホッフの法則より、
I1×{R(1+αΔT)+r(1+βΔT)}
=I2 ×R(1+αΔT)+r(1+βΔT)}
=I3 ×R(1+αΔT)+r(1+βΔT)}
よってI1=I2=I3
r:導電路(パターン)の抵抗
R:半導体スイッチの抵抗
α:半導体スイッチの温度特性(0.6%/deg)
β:導電路(銅パターン)の温度特性(0.44%/deg)
ΔT:温度変化
となり、実施形態1と同様に、半導体スイッチの抵抗、温度特性、環境温度変化によらず、ほぼ等しくすることができる。
また、本実施形態では半導体スイッチは3個であるが、2個以上の場合でも同様の効果が得られる。
【0043】
パワーMOSFET15A〜15CとセンスMOSFET16A〜16Cは、合成樹脂製のパッケージ31内に収容されて半導体スイッチ26A〜26Cを構成している。図7は、回路基板12上において入力部24から出力部25に至る導電路27と、この導電路27に介設された半導体スイッチ26A〜26Cとの関係を概略的に示すものである。この図では、電位調整部17は省略されている。
【0044】
導電路27は、プリント配線された銅箔からなり、入力部24に連なる第1導電路27Aと、第1導電路27Aから半導体スイッチ26A〜26Cに応じた間隔を隔てて配され出力部25に連なる第2導電路27Bとを有する。
第1導電路27A及び第2導電路27Bは、入力部24と出力部25との間の最短の経路である中間部に配される直線状の第1経路部28と、入力部24と出力部25との間を左右に迂回した経路に配される左右一対のコ字状の第2経路部29とから構成されている。
【0045】
第1経路部28は、第2経路部29よりも幅寸法が小さく形成されている。そのため、単位長さ当たりの抵抗率は、第1経路部28が第2経路部29よりも大きくなっている。具体的には、各経路部28の長さに反比例するように抵抗率の大きさが定められており、第1経路部28の全体(全長)の抵抗値が、各第2経路部29の全体(全長)の抵抗値とほぼ等しく設定されている。
入力部24及び出力部25は、第1導電路27A及び第2導電路27Bについて、第1経路部28と第2経路部29が交わる部分(中間部)に設けられている。
【0046】
半導体スイッチ26A〜26Cは、所定間隔を隔てて設けられており、パワーMOSFET15A〜15C及びセンスMOSFET16A〜16Cの共通のドレインを構成するドレイン端子DTと、パワーMOSFET15A〜15Cのソースを構成するソース端子STと、センスMOSFET16A〜16Cのソースを構成するセンス電流出力端子CTと、パワーMOSFET15A〜15C及びセンスMOSFET16A〜16Cの共通のゲートを構成するゲート端子GTと、を備えている。
【0047】
そして、各半導体スイッチ26A〜26Cのドレイン端子DTが第1導電路27A上にて半田付け等により第1導電路27Aと電気的に接続され、ソース端子STが第2導電路27B上にて半田付け等により第2導電路27Bと電気的に接続される。
各半導体スイッチ26A〜26Cのゲート端子GTは、図示しない導電路を介してIC21に電気的に接続されている。
【0048】
3個の半導体スイッチ26A〜26Cのうち、左端の1個の半導体スイッチ26A〜26Cのセンス電流出力端子CTは、図示しない導電路を介してFET19のドレインに電気的に接続されている。
このように、実施形態2は、導電路27における各半導体スイッチ26A〜26Cを通る3本の経路の経路抵抗がほぼ等しくなっており、各経路の分流比が等しくなっている。
【0049】
実施形態2によれば、以下の効果を奏する。
(1)3本(複数)の導電路27の経路抵抗は、経路の長い導電路27ほど単位長さ当たりの抵抗率が低い導電路27が用いられている。
このようにすれば、3本(複数)の導電路27について、単位長さ当たりの抵抗率を変更することにより、検出誤差を抑制しつつ検出処理負担を軽減させることが可能となる。
【0050】
(2)導電路のパターンの幅を変えることで、各分流比(I:I:I)が互いにほぼ等しくなるように各経路抵抗を設定している。
このようにすれば、簡素な構成で、複数の導電路の分流比をほぼ等しくすることが可能になる。
【0051】
<実施形態3>
次に、本発明の実施形態3を図9を参照して説明する。上記実施形態と同一の構成については同一の符号を付して説明を省略する。
実施形態1では、接続導電路が2対(33Aと33B,34Aと34B)の場合(半導体スイッチの数が3個の場合)について説明したが、本実施形態では、接続導電路がn対の場合(半導体スイッチの数がn+1個の場合)に本発明を適用するものである。
電流検出回路は、図9に示すように、n+1(n≧2)個並んで配置された半導体スイッチC1〜Cn+1(電力用スイッチング素子)における隣り合う半導体スイッチC1〜Cn+1間を入力部13側の経路で接続するn個の第1接続導電路の各第1抵抗値A1〜Anと、隣り合う半導体スイッチC1〜Cn+1間を出力部14側の経路で接続し、各第1抵抗値A1〜Anと対をなすn個の第2接続導電路の各第2抵抗値B1〜Bnとを有している。
この電流検出回路のN+1個の電流経路に対し、キルヒホッフの法則より、
R(1+αΔT)I+rB1(1+βΔT)I+rB2(1+βΔT)(I+I)+・・・+rBn+1(1+βΔT)ΣIn+1=V
A1(1+βΔT)(ΣIn+1−I)+R(1+αΔT)I+rB2(1+βΔT)(I+I)+・・・+rBn+1(1+βΔT)ΣIn+1=V
A1(1+βΔT)(ΣIn+1−I)+rA2(1+βΔT)(ΣIn+1−I−I)+R(1+αΔT)I+rB3(1+βΔT)((I+I+I)+・・・+rBn+1(1+βΔT)(ΣIn+1=V
A1(1+βΔT)(ΣIn+1−I)+rA2(1+βΔT)(ΣIn+1−I−I)+・・・+rAn+1(1+βΔT)In+1+R(1+αΔT)In+1=V
α:半導体スイッチの温度特性(0.6%/deg)
β:導電路(銅パターン)の温度特性(0.44%/deg)
ΔT:温度変化
=I=・・=I=In+1とすると、下記の様に式を変形することができる。
B1+2rB2+・・・+nrBn+1 ・・・・(1)
=nrA1+2rB2+・・・+(n+1)rBn+1 ・・・・(2)
=nrA1+(n−1)rA2+3rB3+・・・+(n+1)r1−n ・・・(3)
=nrA1+(n−1)rA2+・・・rAn+1
(1),(2)式より、
B1=nrA1
(2),(3)式より、
2rB2=(n−1)rA2
n−1番目の式では、
(n−1)rBn=2rAn
n番目の式では、
nrBn=rAn
これにより、
A1:B1=1:n
A2:B2=2:(n−1)



An-1:Bn-1=(n−1):1
An:Bn=n:1
が導かれる。
これにより、各第1抵抗値A1〜Anと各第2抵抗値B1〜Bnとの間の比率の組み合わせは、各第1抵抗値A1〜Anを入力部13側から出力部14側に向けて順に初項1,公差1の等差数列となるように構成した場合、各第2抵抗値B1〜Bnは、入力部13側から出力部14側に向けて順に初項n,公差−1の等差数列となる。
一対の接続導電路の抵抗値A1〜An,B1〜Bnの比率をこのように設定することで、複数の導電路11の分流比をほぼ等しくすることができる。
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
(1)実施形態1では、第1導電路11Aと第2導電路11Bとが直線状のものを例示したが、これに限らず、隣り合う半導体スイッチ23A〜23C間の経路抵抗がほぼ等しくなれば、導電路が曲がっていてもよい。
【0052】
(2)上記実施形態では、電流検出回路10A及び電力供給制御装置10には、半導体スイッチ23A〜23C(26A〜26C)が3個又はN個備えられていたが、これに限られない。また、この場合の導電路についても半導体スイッチの個数に応じて、経路抵抗がほぼ等しくなる複数の経路を適宜設定することができる。
【符号の説明】
【0053】
10…電力供給制御装置
10A…電流検出回路
11,27…導電路
11A,27A…第1導電路
11B,27B…第2導電路
12…回路基板
13,24…入力部
14,25…出力部
15A〜15C…パワーMOSFET(電力用スイッチング素子)
16A〜16C…センスMOSFET(検出用スイッチング素子)
17…電位調整部
18…オペアンプ
19…FET
20…変換部
21…IC(検出部、制御部)
22…パッケージ
23A〜23C,26A〜26C…半導体スイッチ
28…第1経路部
29…第2経路部
32A〜32C…経路
33A,34A…第1接続導電路
33B,34B…第2接続導電路
B…電源
L…負荷
Is…センス電流
図1
図2
図3
図4
図5
図6
図7
図8
図9