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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5823354
(24)【登録日】2015年10月16日
(45)【発行日】2015年11月25日
(54)【発明の名称】不揮発性半導体記憶装置及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20151105BHJP
H01L 29/788 20060101ALI20151105BHJP
H01L 29/792 20060101ALI20151105BHJP
H01L 21/8247 20060101ALI20151105BHJP
H01L 27/115 20060101ALI20151105BHJP
【ＦＩ】
H01L29/78 371
H01L27/10 434
【請求項の数】4
【全頁数】16
(21)【出願番号】特願2012-139058(P2012-139058)
(22)【出願日】2012年6月20日
(65)【公開番号】特開2014-3236(P2014-3236A)
(43)【公開日】2014年1月9日
【審査請求日】2014年8月19日
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100159651
【弁理士】
【氏名又は名称】高倉 成男
(74)【代理人】
【識別番号】100088683
【弁理士】
【氏名又は名称】中村 誠
(74)【代理人】
【識別番号】100109830
【弁理士】
【氏名又は名称】福原 淑弘
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100140176
【弁理士】
【氏名又は名称】砂川 克
(74)【代理人】
【識別番号】100158805
【弁理士】
【氏名又は名称】井関 守三
(74)【代理人】
【識別番号】100172580
【弁理士】
【氏名又は名称】赤穂 隆雄
(74)【代理人】
【識別番号】100179062
【弁理士】
【氏名又は名称】井上 正
(74)【代理人】
【識別番号】100124394
【弁理士】
【氏名又は名称】佐藤 立志
(74)【代理人】
【識別番号】100112807
【弁理士】
【氏名又は名称】岡田 貴志
(74)【代理人】
【識別番号】100111073
【弁理士】
【氏名又は名称】堀内 美保子
(72)【発明者】
【氏名】佐藤 基之
【審査官】
鈴木 和樹
(56)【参考文献】
【文献】
特開２０１０−０３４２３３（ＪＰ，Ａ）
【文献】
特開２００８−１３０７４３（ＪＰ，Ａ）
【文献】
国際公開第２０１０／１０６９２２（ＷＯ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２４７
Ｈ０１Ｌ ２７／１１５
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁層と、前記第２の絶縁層上のコントロールゲート電極とを具備し、
前記電荷蓄積層は、前記第１の絶縁層上のフローティングゲート層と、前記フローティングゲート層上の界面絶縁層と、前記界面絶縁層上の第１のチャージトラップ層と、前記第１のチャージトラップ層上の第２のチャージトラップ層とを備え、
前記第２のチャージトラップ層のトラップ準位は、前記第１のチャージトラップ層のトラップ準位よりも低く、
前記第１のチャージトラップ層は、単斜晶構造を有し、前記第２のチャージトラップ層は、立方晶構造を有する不揮発性半導体記憶装置。
前記電荷蓄積層は、前記第１の絶縁層上のフローティングゲート層と、前記フローティングゲート層上の界面絶縁層と、前記界面絶縁層上の第１のチャージトラップ層と、前記第１のチャージトラップ層上の第２のチャージトラップ層とを備え、
前記第２のチャージトラップ層のトラップ準位は、前記第１のチャージトラップ層のトラップ準位よりも低く、
前記第１のチャージトラップ層は、単斜晶構造を有し、前記第２のチャージトラップ層は、立方晶構造を有する不揮発性半導体記憶装置。
【請求項2】
前記第２のチャージトラップ層は、前記第１のチャージトラップ層を構成する第１の材料に不純物を添加した第２の材料を備える請求項１に記載の不揮発性半導体記憶装置。
【請求項3】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記単斜晶構造を有する前記第１のチャージトラップ層を形成する工程と、
前記第１のチャージトラップ層上にアモルファス状態の前記第２のチャージトラップ層を形成する工程と、
１０００℃／sec以上の高速昇降による熱処理を行い、前記第２のチャージトラップ層を前記立方晶構造に変化させる工程と
を備える不揮発性半導体記憶装置の製造方法。
前記単斜晶構造を有する前記第１のチャージトラップ層を形成する工程と、
前記第１のチャージトラップ層上にアモルファス状態の前記第２のチャージトラップ層を形成する工程と、
１０００℃／sec以上の高速昇降による熱処理を行い、前記第２のチャージトラップ層を前記立方晶構造に変化させる工程と
を備える不揮発性半導体記憶装置の製造方法。
【請求項4】
請求項２に記載の不揮発性半導体記憶装置の製造方法において、
前記単斜晶構造を有する前記第１のチャージトラップ層を形成する工程と、
前記第１のチャージトラップ層上に前記不純物を含むアモルファス状態の前記第２のチャージトラップ層を形成する工程と、
熱処理を行い、前記第２のチャージトラップ層を前記立方晶構造に変化させる工程と
を備える不揮発性半導体記憶装置の製造方法。
前記単斜晶構造を有する前記第１のチャージトラップ層を形成する工程と、
前記第１のチャージトラップ層上に前記不純物を含むアモルファス状態の前記第２のチャージトラップ層を形成する工程と、
熱処理を行い、前記第２のチャージトラップ層を前記立方晶構造に変化させる工程と
を備える不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置、例えば、フラッシュメモリの製造方法においては、メモリセル部が一時的にフィン状に加工されるステップが存在する。また、メモリセルの微細化の進行により、このステップにおけるフィン状のメモリセル部のアスペクト比が高くなっており、フィン状のメモリセル部が倒壊するなどの問題が発生している。
【0003】
そこで、この問題を解決するため、メモリセルの電荷蓄積層を、フローティングゲート層とチャージトラップ層の積層により構成するハイブリッド構造の開発が進められている。ハイブリッド構造は、電荷蓄積層の高さを抑えることができる結果として、製造工程中におけるフィン状のメモリセル部のアスペクト比を低減する技術として注目される。
【0004】
しかし、ハイブリッド構造を有するメモリセルにおいては、書き込み後のメモリセルの閾値電圧のばらつきが大きく、読み出しマージンの低下による誤読み出しが発生し易い。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009−164624号公報
【特許文献2】特開2012−19020号公報
【特許文献3】WO2010/050291号公報
【特許文献4】特開2008−235358号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
実施形態は、ハイブリッド構造のメモリセルにおいて、メモリセルの閾値電圧のばらつきを抑制する技術を提案する。
【課題を解決するための手段】
【0007】
実施形態によれば、不揮発性半導体記憶装置は、半導体層と、前記半導体層上の第１の絶縁層と、前記第１の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁層と、前記第２の絶縁層上のコントロールゲート電極とを備え、前記電荷蓄積層は、前記第１の絶縁層上のフローティングゲート層と、前記フローティングゲート層上の界面絶縁層と、前記界面絶縁層上の第１のチャージトラップ層と、前記第１のチャージトラップ層上の第２のチャージトラップ層とを備え、前記第２のチャージトラップ層のトラップ準位は、前記第１のチャージトラップ層のトラップ準位よりも低い。前記第１のチャージトラップ層は、単斜晶構造を有し、前記第２のチャージトラップ層は、立方晶構造を有する。
【0008】
前記不揮発性半導体記憶装置の製造方法は、単斜晶構造を有する前記第１のチャージトラップ層を形成する工程と、前記第１のチャージトラップ層上にアモルファス状態の前記第２のチャージトラップ層を形成する工程と、１０００℃／sec以上の高速昇降による熱処理を行い、前記第２のチャージトラップ層を前記立方晶構造、もしくは斜方晶に変化させる工程とを備える。
【図面の簡単な説明】
【0009】
【図1】実施例のメモリセルを示す平面図。
【図4】実施例のメモリセルのエネルギーバンド図。
【図5】実施例のメモリセルのエネルギーバンド図。
【図6】比較例のメモリセルのエネルギーバンド図。
【図7】メモリセルの閾値分布を示す特性図。
【図8】書き込み特性を示す特性図。
【図9】データ保持特性を示す特性図。
【図10】実施例のメモリセルの製造方法を示す断面図。
【図11】実施例のメモリセルの製造方法を示す断面図。
【図12】界面絶縁層及びチャージトラップ層を連続形成する方法を示す図。
【図13】立方晶構造のチャージトラップ層を形成する方法を示す図。
【図14】立方晶構造のチャージトラップ層を形成する方法を示す図。
【図15】実施例のメモリセルの製造方法を示す断面図。
【図16】実施例のメモリセルの製造方法を示す断面図。
【図17】実施例のメモリセルの製造方法を示す断面図。
【図18】実施例のメモリセルの製造方法を示す断面図。
【発明を実施するための形態】
【0010】
以下、図面を参照しながら実施形態を説明する。
【0011】
まず、実施例に係わるメモリセルの前提となるハイブリッド構造について説明する。
【0012】
ハイブリッド構造のメモリセルの特徴は、電荷蓄積層が、電気的にフローティング状態の導電層を備えるフローティングゲート層と、電荷を局所的にトラップする機能を持つ絶縁層を備えるチャージトラップ層との積層である点にある。
【0013】
また、ハイブリッド構造では、フローティングゲート層をトンネルバリア層側に配置し、チャージトラップ層をブロック絶縁層側に配置し、フローティングゲート層を、ブロック絶縁層側のチャージトラップ層により多くの電荷を蓄積させるためのバッファ層として機能させる。
【0014】
さらに、フローティングゲート層とチャージトラップ層の間に、チャージトラップ層に蓄積された電荷をフローティングゲート層にリークさせないための界面絶縁層を配置する点も、ハイブリッド構造の特徴の一つである。
【0015】
このようなハイブリッド構造によれば、例えば、素子分離絶縁層の上面と電荷蓄積層の上面とがほぼ同じであるフラットセル構造において、製造工程中に、メモリセル部が一時的にフィン状に加工されても、そのメモリセル部のアスペクト比を低減することができるため、フィン状のメモリセル部の倒壊を防止することができる。
【0016】
しかし、コンベンショナルなハイブリッド構造では、書き込み後のメモリセルの閾値電圧にばらつきが発生し易く、読み出しマージンの低下による誤読み出しが発生する可能性が高い。
【0017】
そこで、このような閾値電圧のばらつきが発生する理由を検証したところ、その原因は、主に、チャージトラップ層に捕獲された電荷が界面絶縁層を経由してフローティングゲート層に抜けてしまうことにあることが判明した。
【0018】
界面絶縁層は、チャージトラップ層に蓄積された電荷がフローティングゲート層に容易に抜けることがないように、その伝導帯下端が、チャージトラップ層の伝導帯下端よりも高くなる材料、例えば、窒化シリコン層（ＳｉＮなど）を備えるのが一般的である。
【0019】
しかし、界面絶縁層に窒化シリコン層を用いた場合、窒化シリコン層に電荷をトラップする性質があることに起因して、チャージトラップ層に蓄積された電荷がフローティングゲート層に容易に抜けてしまう。これは、界面絶縁層を設けた本来の目的が実現できないことを意味し、結果として、閾値電圧のばらつきの原因となる。
【0020】
また、特に、メモリセルがフラットセル構造を有するときは、電荷蓄積層とコントロールゲート電極との対向面積（キャパシタ容量）が小さいため、大きなカップリング比を得ることができず、チャージトラップ層内に十分な量の電荷を捕獲することが難しい。その結果、電子１個をチャージトラップ層に捕獲させることによって得られる閾値電圧の変化量、及びチャージトラップ層から１つの電荷が抜けることによる閾値電圧の変化量が大きくなり、これがフラットセル構造における閾値電圧のばらつきを顕著にしている。
【0021】
以下の実施例では、ハイブリッド構造において、メモリセルの閾値電圧のばらつきを抑制し、閾値電圧分布をシャープにするために必要なチャージトラップ層の構造及び材料について説明する。
【0022】
チャージトラップ層内に捕獲された電荷が、フローティングゲート層に抜け難く、かつ、フラットセル構造においても、大きなカップリング比により、より多くの電荷をチャージトラップ層内に捕獲し得るためには、チャージトラップ層内のできるだけブロック絶縁層に近いエリア内に、電荷を蓄積させるようにすればよい。
【0023】
このようにすれば、電荷蓄積層内に捕獲された電荷からみたコントロールゲート電極に対するキャパシタ容量が大きくなり、カップリング比の増大により、より多くの電荷をチャージトラップ層内のブロック絶縁層寄りに蓄積できるからである。また、電荷がチャージトラップ層内のブロック絶縁層寄りに捕獲される結果、その捕獲された電荷が、界面絶縁層を介して、フローティングゲート層に抜け難くもなる。
【0024】
従って、メモリセルの閾値電圧のばらつきが抑制され、閾値電圧分布がシャープになることにより、読み出しマージンが増加し、誤読み出しが発生し難くなる。
【0025】
また、このように、チャージトラップ層内のブロック絶縁層に近いエリア内に電荷を捕獲するために、実施例では、チャージトラップ層を２層構造とする。
【0026】
例えば、チャージトラップ層を、第１のトラップ準位を有する第１のチャージトラップ層と、第１のトラップ準位よりも低い第２のトラップ準位を有する第２のチャージトラップ層とにより構成する。そして、第１のチャージトラップ層を界面絶縁層側に配置し、第２のチャージトラップ層をブロック絶縁層側に配置する。
【0027】
このような２層構造によれば、コントロールゲート電極に近付くにつれてトラップ準位が深く（低く）なるため、より多くの電荷をブロック絶縁層に近いエリア内に捕獲することが可能になる。
【0028】
［構造］ 図１は、不揮発性半導体記憶装置を構成するメモリセルアレイ内のメモリセルを示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【0029】
本例では、素子分離絶縁層１１の上面と電荷蓄積層１４の上面とがほぼ同じであるフラットセル構造について説明するが、メモリセルＭＣの構造は、これに限られない。また、メモリセルＭＣは、二次元構造を有していても、三次元構造を有していても、いずれであっても構わない。
【0030】
また、メモリセルＭＣは、電荷蓄積層１４内の電荷量に応じて、２値データ（１ビットデータ）を記憶する２値メモリであってもよいし、４値データ（２ビットデータ）以上のデータを記憶する多値メモリであってもよい。
【0031】
半導体層（例えば、半導体基板）１０は、例えば、シリコン層である。素子分離絶縁層１１は、例えば、ＳＴＩ（Shallow Trench Isolation）であり、第１の方向に並び、第２の方向に延びる。素子分離絶縁層１１は、例えば、酸化シリコン層であり、半導体層１０の第３の方向にある表面上に設けられたトレンチ内に満たされる。
【0032】
アクティブエリアＡＡは、素子分離絶縁層１１により挟まれた半導体層１０のことである。アクティブエリアＡＡは、素子分離絶縁層１１と同様に、第１の方向に並び、第２の方向に延びる。
【0033】
アクティブエリアＡＡ内の半導体層１０上には、例えば、直列接続された複数のメモリセルＭＣが配置される。本例では、メモリセルアレイは、ＮＡＮＤ構造を有するが、これに限定されることはない。
【0034】
複数のメモリセルＭＣは、それぞれ、半導体層１０の表面領域に配置される複数のソース／ドレイン領域１２と、これらソース／ドレイン領域１２間のチャネル領域上に配置されるゲート絶縁層（トンネル絶縁層）１３と、ゲート絶縁層１３上に配置される電荷蓄積層１４と、電荷蓄積層１４上に配置されるブロック絶縁層１５と、ブロック絶縁層１５上に配置されるコントロールゲート電極１６とを備える。
【0035】
コントロールゲート電極１６は、第１の方向に延び、ワード線ＷＬとして機能する。
【0036】
本例では、メモリセルＭＣは、ソース／ドレイン領域１２を有するが、これを省略することも可能である。なぜなら、直列接続された複数のメモリセルＭＣ間の距離が狭くなると、いわゆるフリンジ効果により、ソース/ドレイン領域１２がなくても、複数のメモリセルＭＣのチャネル領域を貫通する伝導経路を発生させることができるからである。
【0037】
電荷蓄積層１４は、ゲート絶縁層１３上に配置されるフローティングゲート層１４ａと、フローティングゲート層１４ａ上に配置される界面絶縁層１４ｂと、界面絶縁層１４ｂ上に配置される第１のチャージトラップ層１４ｃ−１と、第１のチャージトラップ層１４ｃ−１上に配置される第２のチャージトラップ層１４ｃ−２とを備える。
【0038】
ハイブリッド構造の場合、フローティングゲート層１４ａは、キャリアが第１及び第２のチャージトラップ層１４ｃ−１，１４ｃ−２内に捕獲かつ保持され易くするための補助的な役割を担っている。
【0039】
ここで、本例では、書き込み後のメモリセルの閾値電圧のばらつきを抑制するために、第１及び第２のチャージトラップ層１４ｃ−１，１４ｃ−２は、以下の条件を満たす材料により構成する。
【0040】
・ 第２のチャージトラップ層１４ｃ−２のトラップ準位が第１のチャージトラップ層１４ｃ−１のトラップ準位よりも低い例えば、第１及び第２のチャージトラップ層１４ｃ−１，１４ｃ−２のメイン組成が同じである場合（例えば、両者ともにＨｆＯ２を含む場合）、このような条件を満たすためには、第１のチャージトラップ層１４ｃ−１を単斜晶構造 (Monoclinic crystal structure)とし、第２のチャージトラップ層１４ｃ−２を立方晶構造 (Cubic crystal structure)もしくは斜方晶（orthorhombic）とすればよい。
【0041】
ここで、メイン組成が同じであるとは、第１及び第２のチャージトラップ層１４ｃ−１，１４ｃ−２の構成元素が同じであること、及び、第２のチャージトラップ層１４ｃ−２の構成元素が、第１のチャージトラップ層１４ｃ−１の構成元素の全てを含み、かつ、第１のチャージトラップ層１４ｃ−１の構成元素以外の元素（不純物）を含んでいること、を意味するものとする。
【0042】
尚、第１のチャージトラップ層１４ｃ−１がＨｆＯ２の場合、ＨｆＯ２は、一般的には、単斜晶構造が安定状態である。即ち、第２のチャージトラップ層１４ｃ−２を立方晶構造とするためには、一工夫が必要である。
【0043】
これについては、製造方法の説明で詳述する。
【0044】
また、本例では、複数のメモリセルＭＣは、フラットセル構造を有する。即ち、素子分離絶縁層１１の上面と電荷蓄積層１４の上面とがほぼ同じであり、ブロック絶縁層１５の下地がフラットになっている。
【0045】
フラットセル構造では、素子分離絶縁層１１を形成する前に、メモリセル部が一時的にフィン状に加工され、微細化が進行するにつれてメモリセル部のアスペクト比（Ｈ／Ｗ）が大きくなることが知られている。
【0046】
しかし、本例によれば、メモリセルの閾値電圧のばらつきの抑制という効果に起因して、電荷蓄積層１４の高さ（第３の方向の幅）を小さくできるため、メモリセル部のアスペクト比の増加を抑制し、製造工程中にフィン状のメモリセル部が倒壊することも防止できる。
【0047】
ブロック絶縁層１５は、積層構造を有し、第１乃至第３の層を含む。第１の層１５ａは、書き込み時のリークを防止するための高い電位障壁を有する絶縁層であり、例えば、酸化シリコン層（ＳｉＯ２）である。第２の層１５ｂは、メモリセルＭＣのカップリング比を向上させるための高い誘電率を有する絶縁層であり、例えば、酸化ハフニウム層（ＨｆＯ２）である。第３の層１５ｃは、第２の層１５ｂとコントロールゲート電極１６との反応を防止するためのバッファ層であり、例えば、酸化タンタル層（ＴａＯ）である。
【0048】
本例では、ブロック絶縁層１５は、３層構造を有するが、これに限られない。例えば、ブロック絶縁層１５は、単層であってもよい。また、電荷蓄積層１４とブロック絶縁層１５の間、及び、ブロック絶縁層１５とコントロールゲート電極１６の間の少なくとも１つに、界面層が存在していてもよい。
【0049】
図４は、実施例のメモリセルのエネルギーバンド図を示している。
【0051】
本例では、半導体層をＳｉとし、トンネル絶縁層をＳｉＯ２とし、界面絶縁層をＳｉＮとし、第１のチャージトラップ層を単斜晶構造ＨｆＯ２とし、第２のチャージトラップ層を立方晶構造ＨｆＯ２とし、ブロック絶縁層をＳｉＯ２／ＨｆＯ２／ＴａＯの積層とし、コントロールゲート電極を金属とする。
【0052】
第１のチャージトラップ層は、伝導帯下端から約０．６５ｅＶ低い位置にチャージのトラップ準位を有する。また、第２のチャージトラップ層は、第１のチャージトラップ層のトラップ準位からさらに約０．３ｅＶ低い位置にチャージのトラップ準位を有する。
【0053】
このようなバンド構造によれば、ブロック絶縁層に近い第２のチャージトラップ層のトラップ準位が第１のチャージトラップ層のトラップ準位よりも低く、書き込み時に、第２のチャージトラップ層内により多くの電荷が捕獲される。このため、閾値電圧のばらつきを抑制することができる。
【0054】
また、トラップ準位が深い第２のチャージトラップ層内に電荷が捕獲されることにより、第２のチャージトラップ層内における電荷の閉じ込め効果が高くなり、データ保持特性も向上する。
【0055】
図５は、実施例のメモリセルのエネルギーバンド図を示している。
【0057】
本例は、書き込み特性の向上とデータ保持特性の向上を図るために、界面絶縁層を、以下の条件を満たす材料により構成した点に特徴を有する。
【0058】
・ 伝導帯下端が第１のチャージトラップ層のトラップ準位よりも高い ・ 伝導帯下端が第１のチャージトラップ層の伝導帯下端よりも低い
・ 電荷トラップ性を有しない
図４のバンド構造では、界面絶縁層の伝導帯下端を第１のチャージトラップ層の伝導帯下端よりも高くする。例えば、第１のチャージトラップ層が単斜晶構造ＨｆＯ２であるときは、界面絶縁層としては、ＳｉＮを使用する。
【0059】
これに対し、図５のバンド構造では、まず、書き込み特性の向上のため、界面絶縁層の伝導帯下端を第１のチャージトラップ層の伝導帯下端よりも低くする。これにより、書き込み時に、フローティングゲート層（例えば、Ｓｉ）から第１のチャージトラップ層に移動するキャリアに対する電位障壁が低減され、書き込み特性が向上する。
【0060】
また、データ保持特性の向上のため、界面絶縁層の伝導帯下端を第１のチャージトラップ層のトラップ準位よりも高くする。即ち、第１及び第２のチャージトラップ層に捕獲されているキャリアがフローティングゲート層に抜けることを防止するためには、界面絶縁層の伝導帯下端を第１のチャージトラップ層のトラップ準位よりも高くすればよい。
【0061】
これにより、図５のバンド構造では、メモリセルの閾値分布のばらつきの抑制と共に、書き込み特性及びデータ保持特性の向上を実現できる。
【0062】
尚、このような条件を満たす界面絶縁層の材料としては、例えば、チャージトラップ層がＨｆＯ２であるときは、チャージトラップ層を構成する材料（ＨｆＯ２）に、アルカリ金属（例えば、Ｍｇ）又はランタノイド系材料（例えば、Ｌａ又はＹ）を添加した材料を挙げることができる。
【0063】
但し、第１のチャージトラップ層、第２のチャージトラップ層及び界面絶縁層を構成する材料の組成比は、上述の例に限られない。例えば、第１のチャージトラップ層、第２のチャージトラップ層及び界面絶縁層が安定な状態を維持することを条件に、それらの組成比を適宜変更することは可能である。
【0064】
図６は、比較例のメモリセルのエネルギーバンド図を示している。
【0065】
同図において、縦方向がエネルギー、横方向が各層の位置を表している。
【0067】
即ち、両者は、前提条件として、半導体層、トンネル絶縁層、フローティングゲート層、界面絶縁層、ブロック絶縁層及びコントロールゲート電極を、同じ構造及び同じ材料により構成し、チャージトラップ層のみを異ならせたものである。
【0070】
実施例によれば、比較例に比べて、書き込み後の閾値分布のばらつきを抑制し、閾値分布をシャープにすることができる。従って、読み出し時のマージンを十分に確保することができ、誤読み出しを防止できる。
【0072】
ここでは、メモリセルの書き込み特性を、書き込み電圧Ｖｐｇｍと閾値電圧の変化量ΔVｔｈとの関係で表している。
【0073】
同図によれば、書き込み電圧が同じである場合に、実施例の閾値電圧の変化量が、比較例の閾値電圧の変化量よりも大きくなることが容易に理解できる。
【0074】
即ち、これは、同じ条件下で書き込みを行ったときに、実施例のメモリセルが、比較例のメモリセルに比べて、より多くの電荷をチャージトラップ層内に捕獲することができることを意味する。
【0075】
このように、実施例によれば、書き込み特性を向上することができる。
【0077】
ここでは、メモリセルのデータ保持特性を、書き込み直後の時点からの経過時間Ｔｉｍｅと閾値電圧の変化量ΔＶｔｈとの関係で表している。
【0078】
同図によれば、書き込み直後のメモリセルの閾値電圧が同じであると仮定した場合に、実施例の閾値電圧の変化量が、比較例の閾値電圧の変化量よりも小さくなることが容易に理解できる。
【0079】
即ち、これは、書き込み直後に、実施例と比較例のメモリセルを同じ環境下に置いたときに、実施例のメモリセルが、比較例のメモリセルに比べて、より多くの電荷をチャージトラップ層内に保持することができることを意味する。
【0080】
このように、実施例によれば、データ保持特性を向上することができる。
【0083】
これらの図において、第１、第２及び第３の方向は、図１乃至図３の第１、第２及び第３の方向に対応する。また、第１及び第２の方向は、例えば、半導体基板としての半導体層１０の表面に平行な方向であり、かつ、互いに直交する。第３の方向は、例えば、半導体基板としての半導体層１０の表面に垂直な方向である。
【0084】
また、第１の方向は、例えば、コントロールゲート電極（ワード線）が延びる方向であり、かつ、メモリセルとしてのセルトランジスタ（FET：Field Effect Transistor）のチャネル幅に平行な方向である。第２の方向は、例えば、ビット線が延びる方向であり、かつ、メモリセルとしてのセルトランジスタのチャネル長に平行な方向である。
【0086】
まず、図１０に示すように、例えば、熱酸化法により、半導体層１０上にゲート絶縁層（例えば、酸化シリコン層）１３を形成する。続けて、例えば、ＣＶＤ法又はＡＬＤ法により、ゲート絶縁層１３上にフローティングゲート層（例えば、導電性ポリシリコン層）１４ａを形成する。
【0087】
次に、図１１に示すように、フローティングゲート層１４ａ上に、界面絶縁層１４ｂ、第１のチャージトラップ層１４ｃ−１、及び、第２のチャージトラップ層１４ｃ−２を形成する。
【0088】
ここで、例えば、図５のバンド構造を実現するため、界面絶縁層１４ｂを、第１のチャージトラップ層１４ｃ−１を構成する材料にアルカリ金属及びランタノイド系材料のうちの１つを添加した材料により構成する。この場合、界面絶縁層１４ｂ及び第１のチャージトラップ層１４ｃ−１は、同一チャンバー内で連続して形成することが可能である。
【0089】
例えば、図１２に示すように、界面絶縁層１４ｂは、第１の条件として、第１のガス（Ｈｆを含むガス）、第２のガス（アルカリ金属又はランタノイド系材料のうちの１つを含むガス）及び第３のガス（酸素を含むガス、例えば、Ｈ２Ｏ又はＯ３）を含む雰囲気中で形成される。
【0090】
また、第１のチャージトラップ層１４ｃ−１は、第２の条件として、第１及び第３のガスを含み、第２のガスを含まない雰囲気中で形成される。
【0091】
この場合、界面絶縁層１４ｂ及び第１のチャージトラップ層１４ｃ−１は、同一チャンバー内で第１及び第２の条件の切り替えを行うことにより連続して形成することが可能である。
【0092】
ここで、第１及び第２の条件の切り替えは、界面絶縁層１４ｂの形成後に、第２のガスの供給を止めるだけでよい。
【0093】
例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により、第１、第２及び第３のガスを含む雰囲気中で界面絶縁層１４ｂを形成した後、第２のガスのみを止めて、引き続き、第１のチャージトラップ層１４ｃ−１を形成することができる。
【0094】
尚、界面絶縁層１４ｂ及び第１のチャージトラップ層１４ｃ−１の形成に関しては、それらの厚さを一原子層単位で制御可能な方法を採用するのが望ましい。
【0095】
第１のチャージトラップ層１４ｃ−１は、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により形成された直後においては、アモルファス状態にある。そこで、この後、熱処理（アニール）を行い、アモルファス状態の第１のチャージトラップ層１４ｃ−１を結晶化させる。
【0096】
例えば、図１３及び図１４に示すように、界面絶縁層１４ｂ上に、第１のチャージトラップ層（例えば、ＨｆＯ２）１４ｃ−１を形成した後、温度６００℃以上のアニールを行うことにより、第１のチャージトラップ層１４ｃ−１は、アモルファス状態から単斜晶構造に変化する。
【0097】
この後、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により、第１のチャージトラップ層１４ｃ−１上に、第２のチャージトラップ層（例えば、ＨｆＯ２）１４ｃ−２を形成する。第２のチャージトラップ層１４ｃ−２も、例えば、ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により形成された直後においては、アモルファス状態にある。
【0098】
そこで、この後、熱処理（アニール）を行い、アモルファス状態の第２のチャージトラップ層１４ｃ−２を結晶化させる。
【0099】
但し、第２のチャージトラップ層１４ｃ−２は、第１のチャージトラップ層１４ｃ−２とは異なり、立方晶構造にする必要がある。
【0100】
第２のチャージトラップ層１４ｃ−２を立方晶構造とするためには、例えば、図１３に示すように、第２のチャージトラップ層１４ｃ−２を形成した後、１０００℃／sec以上の高速昇降による９００℃以上のアニール（例えば、ＲＴＰ：Rapid thermal process）を行えばよい。
【0101】
このようなアニールを行うことにより、第２のチャージトラップ層１４ｃ−２は、アモルファス状態から立方晶構造に変化する。
【0102】
また、第２のチャージトラップ層１４ｃ−２を立方晶構造とするためには、例えば、図１４に示すように、第２のチャージトラップ層１４ｃ−２を形成する際に、第２のチャージトラップ層１４ｃ−２内に不純物（Ｓｉ、Ｔｉ及びＧｅのグループから選択される１つ）を含ませればよい。
【0103】
尚、第２のチャージトラップ層１４ｃ−２内の不純物の濃度は、１０％以下であるのが望ましい。
【0104】
この場合、例えば、温度６００℃以上のアニールを行うことにより、第２のチャージトラップ層１４ｃ−２は、アモルファス状態から立方晶構造に変化する。
【0105】
次に、図１５に示すように、ＰＥＰ（Photo Engraving Process）により、フローティングゲート層１４ａ、界面絶縁層１４ｂ、第１のチャージトラップ層１４ｃ−１及び第２のチャージトラップ層１４ｃ−２を備える電荷蓄積層１４上に、レジストパターン２１を形成する。
【0106】
そして、このレジストパターン２１をマスクにして、ＲＩＥにより、電荷蓄積層１４、ゲート絶縁層１３及び半導体層１０をエッチングする。その結果、複数のメモリセル部の間には、素子分離トレンチＴが形成され、かつ、この素子分離トレンチＴにより形成された複数のメモリセル部は、それぞれ、第１の方向の幅がＷであり、第２の方向に延び、第３の方向の高さがＨであるフィン状となる。
【0107】
この後、レジストパターン２１は除去される。
【0108】
尚、本例では、フィン状のメモリセル部のパターニングを、レジストパターン２１をマスクにして行ったが、レジストパターン２１に代えて、ハードマスク層をマスクにしてもよい。
【0109】
次に、図１６に示すように、例えば、ＣＶＤ法により、素子分離トレンチＴを完全に満たす素子分離絶縁層（例えば、酸化シリコン層）１１を形成する。また、ＣＭＰ（Chemical Mechanical Polishing）により、素子分離絶縁層１１を研磨し、素子分離絶縁層１１を素子分離トレンチＴ内のみに残存させる。
【0110】
その結果、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層１１が形成される。
【0111】
次に、図１７に示すように、例えば、ＣＶＤ法又はＡＬＤ法により、素子分離絶縁層１１上及び電荷蓄積層１４上に、ブロック絶縁層（１５ａ，１５ｂ，１５ｃ）１５を形成する。ブロック絶縁層１５は、フラットな下地上に形成される。即ち、ブロック絶縁層１５は、電荷蓄積層１４の上面のみを覆い、電荷蓄積層の側面を覆わない。この構造は、既に述べたように、フラットセル構造と呼ばれ、メモリセルの第１の方向の幅を狭めて、メモリセルの微細化を図るのに有効である。
【0112】
また、例えば、ＣＶＤ法又はＡＬＤ法により、ブロック絶縁層１５上にコントロールゲート電極１６を形成する。
【0113】
次に、図１８に示すように、例えば、ＰＥＰ及びＲＩＥにより、メモリセルのパターニングを行う。
【0114】
例えば、第１の方向に延びるライン＆スペースパターンのレジストパターンをマスクにして、コントロールゲート電極１６、ブロック絶縁層１５、電荷蓄積層１４及びゲート絶縁層１３を順次エッチングすることにより、第２の方向に互いに分断された複数のメモリセルＭＣを形成する。
【0115】
尚、コントロールゲート電極１６は、この時点で、第１の方向に延びるワード線ＷＬとなる。
【0116】
最後に、メモリセルＭＣのコントロールゲート電極１６をマスクにして、イオン注入により、半導体層１０内に不純物を注入すると、ソース／ドレイン領域１２がセルフアラインで形成される。
【0118】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0119】
ＡＡ： アクティブエリア、 ＷＬ： ワード線、 １０： 半導体層、 １１： 素子分離絶縁層、 １２： ソース／ドレイン領域、 １３：ゲート絶縁層（トンネル絶縁層）、 １４： 電荷蓄積層、 １４ａ： フローティングゲート層、 １４ｂ： 界面絶縁層、 １４ｃ−１： 第１のチャージトラップ層、 １４ｃ−２： 第２のチャージトラップ層、 １５： ブロック絶縁層、 １６： コントロールゲート電極、 ２１： レジストパターン。