特許 5825812 表示装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5825812

(24)【登録日】2015年10月23日

(45)【発行日】2015年12月2日

(54)【発明の名称】表示装置の製造方法

(51)【国際特許分類】

   G09F 9/30 20060101AFI20151112BHJP

   H01L 27/32 20060101ALI20151112BHJP

   H05B 33/10 20060101ALI20151112BHJP

   H01L 51/50 20060101ALI20151112BHJP

【ＦＩ】

   G09F9/30 338

   G09F9/30 365

   H05B33/10

   H05B33/14 A

【請求項の数】8

【全頁数】33

(21)【出願番号】特願2011-66283(P2011-66283)

(22)【出願日】2011年3月24日

(65)【公開番号】特開2012-203121(P2012-203121A)

(43)【公開日】2012年10月22日

【審査請求日】2014年3月13日

(73)【特許権者】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】110001357

【氏名又は名称】特許業務法人つばさ国際特許事務所

(72)【発明者】

【氏名】石井 孝英

【審査官】 請園 信博

(56)【参考文献】

【文献】 特開２００３−１７９０６９（ＪＰ，Ａ）

【文献】 特開２００７−００５８０７（ＪＰ，Ａ）

【文献】 特開２０１０−０５６５３９（ＪＰ，Ａ）

【文献】 特開２０１０−１２３９３２（ＪＰ，Ａ）

【文献】 特開２０１０−１９９５５４（ＪＰ，Ａ）

【文献】 特開２００９−０９９８８７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｆ ９／３０ − ９／４６

Ｈ０１Ｌ ２７／３２

Ｈ０１Ｌ ５１／５０

Ｈ０５Ｂ ３３／００ − ３３／２８

Ｈ０１Ｌ ２１／３３６

２９／７８６

(57)【特許請求の範囲】

【請求項1】

基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、平坦化膜と、ソース・ドレイン電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、
前記積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含み、
前記積層膜形成工程では、
前記半導体層上に前記第１保護膜を成膜した後、前記第１保護膜と前記半導体層とを第１のフォトマスクを用いてパターニングし、
前記平坦化膜を成膜した後、成膜した平坦化膜を、発光領域に対応する第１領域に開口を有する第２のフォトマスクを用いてパターニングし、
パターニングされた平坦化膜をマスクとして前記第１保護膜をエッチングした後、前記ソース・ドレイン電極および前記画素分離膜をこの順に成膜し、成膜した画素分離膜を、前記第１領域に開口を有する第３のフォトマスクを用いてパターニングし、
パターニングされた画素分離膜をマスクとして前記ソース・ドレイン電極をエッチングすることにより前記第１領域における前記半導体層を露出させる
表示装置の製造方法。

【請求項2】

前記第１保護膜および前記半導体層をパターニングした後であって前記平坦化膜を成膜する前に、第２保護膜を成膜する工程を更に含み、
パターニングした平坦化膜をマスクとして、前記第１保護膜と共に前記第２保護膜をエッチングする
請求項１に記載の表示装置の製造方法。

【請求項3】

前記ゲート電極を形成する工程では、
前記基板上のトランジスタ部に対応する第２領域に前記ゲート電極を形成すると共に、容量部に対応する第３領域および配線部に対応する第４領域にわたって電極層を形成し、
前記積層膜形成工程において、
前記第１のフォトマスクを用いたパターニングの際に、前記第４領域における前記第１保護膜および前記半導体層を除去し、
前記平坦化膜をマスクとして用いたエッチングの際に、前記第２領域および前記第３領域では、前記第１保護膜および前記第２保護膜を除去して前記半導体層を露出させる一方、前記第４領域では、前記第２保護膜および前記ゲート絶縁膜を除去して前記電極層を露出させる
請求項２に記載の表示装置の製造方法。

【請求項4】

前記積層膜形成工程において、
前記半導体層として酸化物半導体を用い、
前記第３のフォトマスクを用いたパターニング工程の後、前記第１領域における半導体層に対し低抵抗化処理を施す
請求項１に記載の表示装置の製造方法。

【請求項5】

前記積層膜形成工程において、前記画素分離膜および前記ソース・ドレイン電極をパターニングした後、前記画素分離膜をリフローする
請求項１に記載の表示装置の製造方法。

【請求項6】

基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、平坦化膜と、ソース・ドレイン電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、
前記積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含み、
前記積層膜形成工程では、
前記半導体層上に前記第１保護膜を成膜した後、前記第１保護膜と前記半導体層とを第１のフォトマスクを用いてパターニングし、
前記平坦化膜を成膜した後、成膜した平坦化膜を第２のフォトマスクを用いてパターニングし、
パターニングされた平坦化膜をマスクとして前記第１保護膜をエッチングした後に、前記ソース・ドレイン電極を成膜し、成膜したソース・ドレイン電極を、第３のフォトマスクを用いてパターニングし、
前記画素分離膜を成膜した後、成膜した画素分離膜を、発光領域に対応する第１領域に開口を有する第４のフォトマスクを用いてパターニングする
表示装置の製造方法。

【請求項7】

基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、ソース・ドレイン電極と、平坦化膜と、画素電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、
前記積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含み、
前記積層膜形成工程では、
前記半導体層上に前記第１保護膜を成膜した後、前記第１保護膜を第１のフォトマスクを用いてパターニングし、
前記ソース・ドレイン電極を成膜した後、前記ソース・ドレイン電極および前記半導体層を、第２のフォトマスクを用いてパターニングし、
前記平坦化膜を成膜した後、成膜した平坦化膜を第３のフォトマスクを用いてパターニングし、
前記画素電極を成膜した後、成膜した画素電極を第４のフォトマスクを用いてパターニングし、
前記画素分離膜を成膜した後、成膜した画素分離膜を第５のフォトマスクを用いてパターニングする
表示装置の製造方法。

【請求項8】

基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、第３保護膜と、ソース・ドレイン電極と、平坦化膜と、画素電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、
前記積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含み、
前記積層膜形成工程では、
前記第１保護膜を成膜した後、前記第１保護膜と前記半導体層とを第１のフォトマスクを用いてパターニングし、
前記第３保護膜を成膜した後、前記第３保護膜と前記第１保護膜とを第２のフォトマスクを用いてパターニングし、
前記ソース・ドレイン電極を成膜した後、前記ソース・ドレイン電極を、第３のフォトマスクを用いてパターニングし、
前記平坦化膜を成膜した後、成膜した平坦化膜を第４のフォトマスクを用いてパターニングし、
前記画素電極を成膜した後、成膜した画素電極を第５のフォトマスクを用いてパターニングし、
前記画素分離膜を成膜した後、成膜した画素分離膜を第６のフォトマスクを用いてパターニングする
表示装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フォトリソグラフィプロセスを有する表示装置の製造方法に関する。

【背景技術】

【0002】

有機ＥＬ（Electro Luminescence）表示装置などのフラットパネルディスプレイでは、基板上に、画素駆動用の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）や配線層などが配設されており、その上に有機ＥＬ層を含む画素が形成されている（例えば、特許文献１）。このような表示装置の製造工程では、上記各層がフォトリソグラフィ技術を用いた薄膜形成プロセスによりパターニングされる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１−１９５００８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のようなフォトリソグラフィ技術を利用した製造プロセスでは、各層のパターンが予め描画されたフォトマスクを使用する。ところが、基板上にまずＴＦＴや容量素子を形成した後、これらを平坦化膜によってコートし、この平坦化膜上に画素電極や画素分離膜をそれぞれパターン形成する。このため、各層のパターニング毎に異なるフォトマスクが必要である。また、パターニングの度にフォトレジストなどの使用材料を要し、また塗布、露光、現像、ポストベークなどの工程を経るため、成膜工程数が増え、コスト高となる。

【0005】

本発明はかかる問題点に鑑みてなされたもので、その目的は、低コストかつ簡易なプロセスで製造することが可能な表示装置の製造方法を提供することにある。

【課題を解決するための手段】

【0006】

本発明の第１の表示装置の製造方法は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、平坦化膜と、ソース・ドレイン電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含むものである。積層膜形成工程では、半導体層上に第１保護膜を成膜した後、第１保護膜と半導体層とを第１のフォトマスクを用いてパターニングし、平坦化膜を成膜した後、成膜した平坦化膜を発光領域に対応する第１領域に開口を有する第２のフォトマスクを用いてパターニングし、パターニングされた平坦化膜をマスクとして第１保護膜をエッチングした後、ソース・ドレイン電極および画素分離膜をこの順に成膜し、成膜した画素分離膜を、第１領域に開口を有する第３のフォトマスクを用いてパターニングし、パターニングされた画素分離膜をマスクとしてソース・ドレイン電極をエッチングすることにより第１領域における半導体層を露出させる。
本発明の第２の表示装置の製造方法は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、平坦化膜と、ソース・ドレイン電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含むものである。積層膜形成工程では、半導体層上に第１保護膜を成膜した後、第１保護膜と半導体層とを第１のフォトマスクを用いてパターニングし、平坦化膜を成膜した後、成膜した平坦化膜を第２のフォトマスクを用いてパターニングし、パターニングされた平坦化膜をマスクとして第１保護膜をエッチングした後に、ソース・ドレイン電極を成膜し、成膜したソース・ドレイン電極を、第３のフォトマスクを用いてパターニングし、画素分離膜を成膜した後、成膜した画素分離膜を、発光領域に対応する第１領域に開口を有する第４のフォトマスクを用いてパターニングする。
本発明の第３の表示装置の製造方法は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、ソース・ドレイン電極と、平坦化膜と、画素電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含むものである。積層膜形成工程では、半導体層上に第１保護膜を成膜した後、第１保護膜を第１のフォトマスクを用いてパターニングし、ソース・ドレイン電極を成膜した後、ソース・ドレイン電極および半導体層を、第２のフォトマスクを用いてパターニングし、平坦化膜を成膜した後、成膜した平坦化膜を第３のフォトマスクを用いてパターニングし、画素電極を成膜した後、成膜した画素電極を第４のフォトマスクを用いてパターニングし、画素分離膜を成膜した後、成膜した画素分離膜を第５のフォトマスクを用いてパターニングする。
本発明の第４の表示装置の製造方法は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を介して設けられると共に、半導体層と、第１保護膜と、第３保護膜と、ソース・ドレイン電極と、平坦化膜と、画素電極と、画素分離膜とをこの順に有する積層膜を、フォトリソグラフィ技術を用いて形成する積層膜形成工程と、積層膜上に、有機電界発光層を含む機能層と共通電極とをこの順に形成する工程とを含むものである。積層膜形成工程では、第１保護膜を成膜した後、第１保護膜と半導体層とを第１のフォトマスクを用いてパターニングし、第３保護膜を成膜した後、第３保護膜と第１保護膜とを第２のフォトマスクを用いてパターニングし、ソース・ドレイン電極を成膜した後、ソース・ドレイン電極を、第３のフォトマスクを用いてパターニングし、平坦化膜を成膜した後、成膜した平坦化膜を第４のフォトマスクを用いてパターニングし、画素電極を成膜した後、成膜した画素電極を第５のフォトマスクを用いてパターニングし、画素分離膜を成膜した後、成膜した画素分離膜を第６のフォトマスクを用いてパターニングする。

【0007】

本発明の第１ないし第４の表示装置の製造方法では、基板上にゲート電極を形成した後、積層膜形成工程において、半導体層、第１保護膜、ソース・ドレイン電極、平坦化膜および画素分離膜等を有する積層膜を、フォトリソグラフィ技術を用いて形成する。この後、有機電界発光層を含む機能層と共通電極とをこの順に形成することにより表示装置を形成する。積層膜形成工程では、積層膜のうちの少なくとも一部において２層以上を一括してパターニングすることにより、各層毎にパターニングする場合に比べ、使用するフォトマスクの枚数が減る。また、フォトレジストなどの使用材料が少なくなり、工程数も削減される。

【発明の効果】

【0010】

本発明の第１ないし第４の表示装置の製造方法によれば、基板上にゲート電極を形成した後、ゲート電極上にゲート絶縁膜を介して、半導体層と、第１保護膜と、ソース・ドレイン電極と、平坦化膜と、画素分離膜とを有する積層膜を、フォトリソグラフィ技術を用いて形成する。この後、有機電界発光層を含む機能層と共通電極とをこの順に形成することにより、表示装置を製造可能である。積層膜のうちの少なくとも一部において２層以上を一括してパターニングするようにしたので、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１の実施の形態に係る表示装置の断面構造を表すものである。

【図2】図１に示したＴＦＴの製造方法を工程順に表す図である。

【図3】図２に続く工程を表す図である。

【図4】図３に続く工程を表す図である。

【図5】図４に続く工程を表す図である。

【図6】図５に続く工程を表す図である。

【図7】図６に続く工程を表す図である。

【図8】比較例に係るＴＦＴの製造方法を工程順に表す図である。

【図9】図８に続く工程を表す図である。

【図10】図９に続く工程を表す図である。

【図11】図１０に続く工程を表す図である。

【図12】図１１に続く工程を表す図である。

【図13】図１２に続く工程を表す図である。

【図14】実施例における電流電圧特性を表す図である。

【図15】本発明の第２の実施の形態に係る表示装置の断面構造を表すものである。

【図16】図１５に示した表示装置の製造方法を工程順に表す図である。

【図17】図１６に続く工程を表す図である。

【図18】図１７に続く工程を表す図である。

【図19】図１８に続く工程を表す図である。

【図20】図１９に続く工程を表す図である。

【図21】図２０に続く工程を表す図である。

【図22】低抵抗化処理（Ａｒプラズマ処理）における処理時間とシート抵抗値との関係を表す特性図である。

【図23】本発明の第３の実施の形態に係る表示装置の断面構造を表すものである。

【図24】図２３に示した表示装置の製造方法を工程順に表す図である。

【図25】図２４に続く工程を表す図である。

【図26】図２５に続く工程を表す図である。

【図27】図２６に続く工程を表す図である。

【図28】図２７に続く工程を表す図である。

【図29】図２８に続く工程を表す図である。

【図30】本発明の第４の実施の形態に係る表示装置の断面構造を表すものである。

【図31】図３０に示した表示装置の製造方法を工程順に表す図である。

【図32】図３１に続く工程を表す図である。

【図33】図３２に続く工程を表す図である。

【図34】図３３に続く工程を表す図である。

【図35】図３４に続く工程を表す図である。

【図36】図３５に続く工程を表す図である。

【図37】図３６に続く工程を表す図である。

【図38】各実施の形態に係る表示装置の周辺回路を含む全体構成を表す図である。

【図39】図３８に示した画素の回路構成を表す図である。

【図40】図３８に示した表示装置を含むモジュールの概略構成を表す平面図である。

【図41】適用例１の外観を表す斜視図である。

【図42】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。

【図43】適用例３の外観を表す斜視図である。

【図44】適用例４の外観を表す斜視図である。

【図45】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。

１．第１の実施の形態（駆動用基板形成工程において計５枚のフォトマスクを用いた例（ＴＦＴのソース・ドレインを画素電極として利用））
２．第２の実施の形態（駆動用基板形成工程において４枚のフォトマスクを用いた例（ＴＦＴの半導体層を画素電極として利用））
３．第３の実施の形態（駆動用基板形成工程において６枚のフォトマスクを用いた例）
４．第４の実施の形態（駆動用基板形成工程において７枚のフォトマスクを用いた例）
５．適用例（モジュール，電子機器の例）

【0014】

＜第１の実施の形態＞
［表示装置１Ａの構成］
図１は、本発明の第１の実施の形態に係る表示装置１Ａの断面構造を表すものである。表示装置１Ａは、例えばアクティブマトリクス型の有機ＥＬディスプレイであり、マトリクス状に配列する複数の画素を有する。但し、図１には、１画素に対応する領域のみを示している。表示装置１Ａは、駆動用基板１１Ａ上に、有機ＥＬ層を含む機能層２０、共通電極２１および保護層２２を備え、保護層２２上には封止基板２３が図示しない接着層によって貼り合わせられている。機能層２０において、後述の画素分離膜１９の開口Ｈ４に対応する領域が発光部１０Ａとなっている。この表示装置１Ａの発光方式は、いわゆるトップエミッション方式（上面発光方式）であってもよいし、ボトムエミッション方式（下面発光方式）であってもよい。

【0015】

駆動用基板１１Ａでは、画素毎に、基板１１上に、画素駆動用のトランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄが設けられている。これらのトランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄの具体的な構成については後述する。

【0016】

機能層２０は、有機ＥＬ層を含むものであり、駆動電流の印加によって発光を生じるものである。機能層２０は、例えば基板１１側から順に正孔注入層，正孔輸送層，有機ＥＬ層および電子輸送層（いずれも図示せず）等を積層したものである。有機ＥＬ層は、電界をかけることにより電子と正孔との再結合が起こり、光を発生するものである。この有機ＥＬ層の構成材料は、一般的な低分子または高分子有機材料であればよく、特に限定されない。また、例えば赤、緑、青の各色の発光層が画素毎に塗り分けられていてもよいし、白色発光層が基板全面にわたって設けられていてもよい。正孔注入層は、正孔注入効率を高めると共に、リークを防止するために設けられる。正孔輸送層は、有機ＥＬ層への正孔輸送効率を高めるためのものである。これらの有機ＥＬ層以外の層は必要に応じて設けられていればよい。

【0017】

共通電極２１は、例えばカソードとして機能するものであり、金属導電膜により構成されている。例えば、表示装置１Ａがボトムエミッション方式である場合には、反射性を有する金属膜、具体的には、アルミニウム（Ａｌ），マグネシウム（Ｍｇ），カルシウム（Ｃａ）およびナトリウム（Ｎａ）のうちの１種からなる単体金属、またはこれらのうちの少なくとも１種を含む合金よりなる単層膜、あるいはそれらのうちの２種以上を積層した多層膜からなる。あるいは、表示装置１Ａがトップエミッション方式である場合には、ＩＴＯ等の透明導電膜が用いられる。この共通電極２１は、アノード（本実施の形態では、後述のソース・ドレイン電極層１８）と絶縁された状態で機能層２０上に形成され、各画素に共通して設けられている。

【0018】

保護層２２は、絶縁性材料または導電性材料のいずれにより構成されていてもよい。絶縁性材料としては、例えばアモルファスシリコン（ａ−Ｓｉ），アモルファス炭化シリコン（ａ−ＳｉＣ），アモルファス窒化シリコン（ａ−Ｓｉ_1-xＮ_x）、アモルファスカーボン（ａ−Ｃ）等が挙げられる。

【0019】

封止基板２３は、例えば、石英、ガラス、金属箔、シリコンまたはプラスチックなどの板材である。但し、トップエミッション方式の場合には、ガラスやプラスチックなどの透明基板により構成され、また図示しないカラーフィルタや遮光膜などが設けられていてもよい。

【0020】

［駆動用基板１１Ａの詳細構成］
駆動用基板１１Ａは、上述のように、トランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄを有している。本実施の形態では、詳細は後述するが、これらのトランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄが、基板１１上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。

【0021】

基板１１は、例えば、石英、ガラス、金属箔、シリコンまたはプラスチック等の板材からなる。但し、ボトムエミッション方式の場合には、ガラスやプラスチックなどの透明基板により構成されている。

【0022】

（トランジスタ部１０Ｂ）
トランジスタ部１０Ｂは、例えば後述の画素回路５０Ａにおけるサンプリング用トランジスタ５Ａまたは駆動トランジスタ５Ｂに相当するものであり、逆スタガ構造を有する（いわゆるボトムゲート型の）ＴＦＴである。トランジスタ部１０Ｂでは、基板１１上に、ゲート電極１２ａが配設され、このゲート電極１２ａ上には、ゲート絶縁膜１３を間にして、半導体層１４が設けられている。半導体層１４上には、第１保護膜１５、第２保護膜１６および平坦化膜１７がこの順に積層されている。これらの第１保護膜１５、第２保護膜１６および平坦化膜１７には、平坦化膜１７の表面から半導体層１４の表面まで（平坦化膜１７、第２保護膜１６および第１保護膜１５）を貫通するコンタクトホールＨ３（開口）が設けられ、平坦化膜１７上には、そのコンタクトホールＨ３を埋め込むように、ソース・ドレイン電極層１８（ソース・ドレイン電極１８ａ）が形成されている。これらのうち、半導体層１４、第１保護膜１５、第２保護膜１６、平坦化膜１７、ソース・ドレイン電極層１８および画素分離膜１９からなる積層膜２４が、本発明における「積層膜」の一具体例となっている。

【0023】

ゲート電極１２ａは、トランジスタ部１０Ｂに印加されるゲート電圧（Ｖｇ）によって半導体層１４中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１２ａは、例えばモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム（Ａｌ），銀（Ａｇ）および銅（Ｃｕ）のうちの１種からなる単体もしくは合金、もしくはこれらのうちの２種以上からなる積層膜である。具体的には、アルミニウムや銀などの低抵抗材料よりなる金属層をモリブデンまたはチタンにより挟み込んだ積層構造や、アルミニウムとネオジウム（Ｎｄ）との合金（ＡｌＮｄ合金）が挙げられる。このゲート電極１２ａは、あるいはＩＴＯ（酸化インジウム錫）、ＡＺＯ（アルミニウムドープ酸化亜鉛）およびＧＺＯ（ガリウムドープ酸化亜鉛）等の透明導電膜から構成されていてもよい。

【0024】

ゲート絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯ₂）、シリコン窒化膜（ＳｉＮ）およびシリコン窒化酸化膜（ＳｉＯＮ）のうちの１種よりなる単層膜、または２種以上よりなる積層膜である。

【0025】

半導体層１４は、ゲート電圧の印加によりチャネルを形成するものであり、例えばインジウム（Ｉｎ），ガリウム（Ｇａ）および亜鉛（Ｚｎ）のうちの少なくとも１種を含む酸化物半導体よりなる。このような酸化物半導体としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ，ＩｎＧａＺｎＯ）が挙げられる。この酸化物半導体膜１４の厚みは、例えば２０ｎｍ〜１００ｎｍである。

【0026】

第１保護膜１５は、例えばシリコン酸化膜、シリコン窒化膜およびシリコン窒化酸化膜のうちの１種よりなる単層膜、または２種以上よりなる積層膜である。この第１保護膜１５は、半導体層１４の損傷を防止する機能を有している。この第１保護膜１５を設けることにより、半導体層１４の特性を長期的に安定して保持することが可能となる。

【0027】

第２保護膜１６は、例えば酸化アルミニウム（Ａｌ₂Ｏ₃）よりなり、半導体層１４への外気（例えば水素）の混入を抑制する機能を有している。この第２保護膜１６は、また、製造プロセスにおいて、酸素原子を貯蔵し、これを半導体層１４へ供給する機能を有している。

【0028】

平坦化膜１７は、例えばポリイミドまたはアクリル系樹脂よりなり、基板１１の全面に渡って形成されている。但し、上述のように、この平坦化膜１７と、第１保護膜１５および第２保護膜１６には、ソース・ドレイン電極層１８と半導体層１４との電気的接続を確保するためのコンタクトホールＨ３が設けられている。

【0029】

ソース・ドレイン電極層１８は、上記ゲート電極１２ａにおいて列挙したものと同様の金属または透明導電膜により構成され、トランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄのそれぞれに、分断されて配設されている。本実施の形態では、トランジスタ部１０Ｂに対応する領域に配置されたソース・ドレイン電極１８ａが、ソースまたはドレインとして機能すると共に、表示用の画素電極（例えばアノード電極）として機能するようになっている。即ち、ソース・ドレイン電極１８ａが、平坦化膜１７上において、発光部１０Ａに対応する領域まで延在して設けられており、画素分離膜１９の開口Ｈ４において、機能層２０と接している。本実施の形態では、熱による変形を防ぐため、ソース・ドレイン電極１８ａの最表面はＡｌＮｄ合金からなる金属膜が設けられていることが望ましい。

【0030】

（容量部１０Ｃ）
容量部１０Ｃは、例えば後述の画素回路５０Ａにおける保持容量素子５Ｃとして機能するものである。この容量部１０Ｃでは、基板１１上に、電極層１２ｂが配設され、この電極層１２ｂ上にゲート絶縁膜１３を介して半導体層１４が設けられている。電極層１２ｂは、上記トランジスタ部１０Ｂにおけるゲート電極１２ａと同層に、例えば同一工程においてパターン形成される電極であり、ゲート絶縁膜１３および半導体層１４は、トランジスタ部１０Ｂから連続して形成されている。

【0031】

この半導体層１４上には、第１保護膜１５、第２保護膜１６および平坦化膜１７を貫通するコンタクトホールＨ２が設けられている。このコンタクトホールＨ２を埋め込むように（少なくともコンタクトホールＨ２の底面を覆うように）、ソース・ドレイン電極層１８における容量部１０Ｃに対応する部分（電極層１８ｂ）が形成されている。これにより、電極層１８ｂおよび半導体層１４と、電極層１２ｂとの間にゲート絶縁膜１３を挟み込んでなる容量素子が形成される。

【0032】

尚、この容量部１０Ｃは、画素毎に設けられるが、各画素において容量形成領域の占有率（画素の開口（実質的な発光領域）に対する占有率）が約４０％以下となっていることが望ましい。

【0033】

（配線コンタクト部１０Ｄ）
配線コンタクト部１０Ｄでは、基板１１上において、電極層１２ｂが、容量部１０Ｃに対応する領域から延在して設けられている。配線コンタクト部１０Ｄは、この電極層１２ｂ上に、ゲート絶縁膜１３、第２保護膜１６および平坦化膜１７を貫通するコンタクトホールＨ１が設けられている。電極層１２ｂ上には、そのコンタクトホールＨ１を埋め込むように、ソース・ドレイン電極層１８における配線コンタクト部１０Ｄに対応する部分（電極層１８ｃ）が形成されている。

【0034】

上記のように、本実施の形態では、ソース・ドレイン電極層１８が平坦化膜１７上に設けられるが、このソース・ドレイン電極層１８上には、ソース・ドレイン電極１８ａに対向して開口Ｈ４を有する画素分離膜１９が形成されている。画素分離膜１９は、例えばポリイミドまたはアクリル系樹脂などの感光性を有する樹脂材料により構成されている。

【0035】

［製造方法］
上記のような表示装置１Ａは、例えば次のようにして作製することができる。まず、駆動用基板１１Ａ（ゲート電極１２ａおよび積層膜２４）を、フォトリソグラフィ技術を用いてパターン形成する。例えば、各膜材料を成膜した後、フォトレジストの塗布、プリベーク、フォトマスクを用いた露光、現像、ポストベーク、エッチング（ウェットまたはドライ）およびフォトレジスト剥離等の各工程を経て、各膜のパターニングを行う。

【0036】

本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計５枚となっている。詳細には、ゲート電極１２ａ（電極層１２ｂ）のパターニング用として、１枚のフォトマスク（Ｍ１）を使用し、積層膜２４（半導体層１４、第１保護膜１５、第２保護膜１６、平坦化膜１７、ソース・ドレイン電極層１８および画素分離膜１９）のパターニング用として計４枚のフォトマスク（Ｍ２〜Ｍ５）を使用する。具体的には、以下のような手順で駆動用基板１１Ａを作製する。

【0037】

即ち、まず、基板１１の全面に、上述したゲート電極材料を例えばスパッタ法により成膜した後、フォトリソグラフィ法により、図示しないフォトマスクＭ１を使用してパターニングを行う。具体的には、図２（Ａ）に示したように、基板１１上の選択的な領域（トランジスタ部１０Ｂに対応する領域１０Ｂ１）にゲート電極１２ａ、容量部１０Ｃ，配線コンタクト部１０Ｄに対応する領域１０Ｃ１，１０Ｄ１にわたって、電極層１２ｂを一括して形成する。

【0038】

次いで、図２（Ｂ）に示したように、ゲート電極１２ａ，電極層１２ｂを形成した基板１１上の全面に渡って、例えばＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により、ゲート絶縁膜１３を成膜する。この際、原料ガスとしては、ゲート絶縁膜１３としてシリコン窒化膜を形成する場合には、シラン（ＳｉＨ₄）、アンモニア（ＮＨ₃）、窒素を含む混合ガスを用いる。あるいは、ゲート絶縁膜１３としてシリコン酸化膜を形成する場合には、シランおよび一酸化二窒素（Ｎ₂Ｏ）を含む混合ガスを用いる。

【0039】

続いて、ゲート絶縁膜１３上に、半導体層１４を、例えばスパッタ法により成膜する。具体的には、半導体層１４としてＩＧＺＯを用いる場合には、ＩＧＺＯのセラミックをターゲットとした反応性スパッタを行う。この際、例えばＤＣスパッタ装置において、チャンバー内を所定の真空度となるまで排気した後、ターゲットおよび基板１１を配置し、例えばアルゴン（Ａｒ）と酸素（Ｏ₂）の混合ガスを導入してプラズマ放電させる。

【0040】

続いて、半導体層１４上に、例えばＣＶＤ法により上述した材料よりなる第１保護膜１５を成膜する。

【0041】

次いで、図３（Ａ）に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ２を使用して、第１保護膜１５および半導体層１４を一括してパターニングする。この際、配線コンタクト部１０Ｄに対応する領域１０Ｄ１において、ゲート絶縁膜１３の表面を露出させる。即ち、領域１０Ｄ１において、第１保護膜１５と半導体層１４とを貫通するコンタクトホールＨ１ａを形成する。

【0042】

続いて、図３（Ｂ）に示したように、上述した材料よりなる第２保護膜１６を、例えばスパッタ法により基板１１の全面にわたって成膜した後、続けて平坦化膜１７を例えばスピンコート法またはスリットコート法により、基板１１の全面にわたって塗布形成する。

【0043】

次いで、図４に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ３を使用して、平坦化膜１７をパターニングする。この際、トランジスタ部１０Ｂに対応する領域１０Ｂ１にはコンタクトホールＨ３ｂを、容量部１０Ｃに対応する領域１０Ｃ１にはコンタクトホールＨ２ｂを、それぞれ形成し、第２保護膜１６の表面を露出させる。他方、平坦化膜１７の配線コンタクト部１０Ｄに対応する領域１０Ｄ１にも、コンタクトホールＨ１ｂ形成し、第２保護膜１６の表面を露出させる。即ち、領域１０Ｂ１，１０Ｃ１，１０Ｄ１において、次工程においてマスク開口として機能するコンタクトホールＨ１ｂ，Ｈ２ｂ，Ｈ３ｂを形成する。

【0044】

続いて、図５に示したように、パターニングした平坦化膜１７をマスクとして、例えばドライエッチングを行うことにより、領域１０Ｂ１，１０Ｃ１では、第２保護膜１６および第１保護膜１５の選択的な領域を一括除去し、半導体層１４の表面を露出させる。これにより、平坦化膜１７、第２保護膜１６および第１保護膜１５を貫通するコンタクトホールＨ２，Ｈ３がそれぞれ形成される。

【0045】

一方、領域１０Ｄ１では、第２保護膜１６およびゲート絶縁膜１３の選択的な領域を一括除去し、電極層１２ｂの表面を露出させる。これにより、平坦化膜１７、第２保護膜１６およびゲート絶縁膜１３を貫通するコンタクトホールＨ１が形成される。尚、この際のエッチング選択性としては、例えば、半導体層１４と第１保護膜１５との間において２０以上、電極層１２ｂとゲート絶縁膜１３との間において３以上であることが望ましい。

【0046】

次いで、コンタクトホールＨ１〜Ｈ３形成後の平坦化膜１７上の全面にわたって、かつコンタクトホールＨ１〜Ｈ３の底面を覆うように、例えばスパッタ法により上述した材料を堆積させることにより、ソース・ドレイン電極層１８を成膜する。この後、図６に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ４を使用して、ソース・ドレイン電極層１８を、パターニングする。具体的には、ソース・ドレイン電極層１８を、領域１０Ｂ１，１０Ｃ１，１０Ｄ１毎に分離すると共に、所望の形状となるように成形する。これにより、トランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄがそれぞれ基板１１上に形成される。

【0047】

続いて、ソース・ドレイン電極層１８上に、基板１１の全面にわたって、上述した材料よりなる画素分離膜１９を例えばコート法により成膜する。この後、図７に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ５を使用して、画素分離膜１９をパターニングする。具体的には、発光部１０Ａに対応する領域１０Ａ１（アノード電極として機能するソース・ドレイン電極１８ａに対向する領域）に開口Ｈ４を形成する。このようにして、駆動用基板１１Ａを作製する。

【0048】

この後、駆動用基板１１Ａ上に機能層２０を例えば真空蒸着法により成膜した後、上述した材料よりなる共通電極２１を例えばスパッタ法により成膜する。続いて、保護層２２を成膜した後、この保護層２２上に封止基板２３を貼り合わせることにより、図１に示した表示装置１Ａを完成する。

【0049】

［作用、効果］
表示装置１Ａでは、Ｒ，Ｇ，Ｂの各画素に、各色の映像信号に応じた駆動電流が印加されると、アノードとしてのソース・ドレイン電極層１８およびカソードとしての共通電極２１を通じて、機能層２０に電子および正孔が注入される。これらの電子および正孔は、機能層２０に含まれる有機ＥＬ層においてそれぞれ再結合され、発光光を生じる。このようにして、表示装置１Ａでは、Ｒ，Ｇ，Ｂのフルカラーの映像表示がなされる。

【0050】

本実施の形態では、このような表示装置１Ａ（駆動用基板１１Ａ）の製造プロセスにおいて、基板１１上にゲート電極１２ａ，電極層１２ｂを形成した後、このゲート電極１２ａ上に、ゲート絶縁膜１３を介して、半導体層１４、第１保護膜１５、第２保護膜１６、平坦化膜１７、ソース・ドレイン電極層１８および画素分離膜１９を有する積層膜２４を、フォトリソグラフィ技術を用いて形成する。この後、有機ＥＬ層を含む機能層２０と共通電極２１とをこの順に形成する。積層膜２４の形成工程において、積層膜２４のうちの少なくとも一部において２層以上を一括してパターニングする。ここでは、例えばフォトマスクＭ２を用いて、第１保護膜１５および半導体層１４を一括パターニングしている。また、パターニング後の平坦化膜１７をマスクとして、領域１０Ｂ１，１０Ｃ１では第２保護膜１６および第１保護膜１５を、領域１０Ｄ１では、第２保護膜１６およびゲート絶縁膜１３を、それぞれ一括パターニングし、コンタクトホールＨ１〜Ｈ３を形成する。

【0051】

また、この一括パターニングにより形成したコンタクトホールＨ３を利用して、ソース・ドレイン電極層１８を平坦化膜１７上に成膜することにより、ソース・ドレイン電極層１８をアノード電極として利用することができる。他方、コンタクトホールＨ２，Ｈ１を利用して、画素駆動に必要な容量部１０Ｃや配線コンタクト部１０Ｄを、トランジスタ部１０Ｂの成膜工程と同工程において形成することができる。

【0052】

ここで、図８〜１３に、本実施の形態の比較例として、フォトリソグラフィプロセスにおいて９枚のフォトマスクを使用した駆動用基板の作製方法について工程順に示す。即ち、比較例では、ゲート電極形成の際に１枚のフォトマスクを使用し、半導体層から画素分離膜を形成するまでの工程において、計８枚のフォトマスクを使用する。具体的には、基板１０１上の選択的な領域に、図示しないフォトマスクＭ１０１を用いてゲート電極１０２ａ，電極層１０２ｂを形成した後、ゲート絶縁膜１０３、半導体層１０４および第１保護膜１０５を順次成膜する。この後、図８（Ａ）に示したように、図示しないフォトマスクＭ１０２を用いて第１保護膜１０５を島状にパターニングした後、続いて、図８（Ｂ）に示したように、図示しないフォトマスクＭ１０３を用いて半導体層１０４を島状にパターニングする。

【0053】

続いて、図９（Ａ）に示したように、図示しないフォトマスクＭ１０４を用いてゲート絶縁膜１０３をパターニングした後、続いて、ソース・ドレイン電極１０６を成膜した後、図９（Ｂ）に示したように、図示しないフォトマスクＭ１０５を用いてソース・ドレイン電極１０６をパターニングする。次いで、第２保護膜１０７を成膜した後、図１０に示したように、図示しないフォトマスクＭ１０６を用いて第２保護膜１０７をパターニングする。続いて、基板全面にわたって平坦化膜１０８を成膜した後、図１１に示したように、図示しないフォトマスクＭ１０７を用いて平坦化膜１０８をパターニングし、ソース・ドレイン電極１０６に通じるコンタクトホールＨ１０１を形成する。続いて、このコンタクトホールＨ１０１を埋め込むように、アノード電極１０９を成膜した後、図１２に示したように、図示しないフォトマスクＭ１０８を用いてアノード電極１０９をパターニングする。最後に、基板全面にわたって画素分離膜１１０を成膜した後、図１３に示したように、図示しないフォトマスクＭ１０９を用いて画素分離膜１１０をパターニングし、発光領域を区画する開口Ｈ１０２を形成する。

【0054】

上記比較例では、駆動用基板を作製する際には、各膜毎にフォトリソグラフィ法によるパターニングを行うため、フォトマスク枚数が９枚と多くなり、フォトレジストなどの使用材料も増え、コスト高となる。また、成膜工程数も増加してしまう。

【0055】

これに対し、本実施の形態では、積層膜２４における各層の構成や順序を工夫することにより、フォトリソグラフィを用いたパターニング回数を少なくすることができる。

【0056】

図１４に、本実施の形態で説明したように、５枚のフォトマスクを用いて作製した駆動用基板１１Ａにおけるトランジスタ部１０Ｂにおける電圧電流特性（ゲート電圧Ｖｇと駆動電流Ｉｄとの関係）について示す。このように、ソース・ドレイン電極層１８および平坦化層１７などの積層順序を入れ替えて形成した場合であっても、半導体層１４上に第１保護膜１５および第２保護膜１６を有する構造（エッチストッパ層を有する構造）であるため、信頼性の高いＴＦＴが形成できている。

【0057】

以上説明したように、本実施の形態では、積層膜２４の形成工程において、積層膜２４のうちの少なくとも２層以上を一括してパターニングする。ここでは、例えばフォトマスクＭ２を用いて、第１保護膜１５および半導体層１４を一括パターニングしている。また、平坦化膜１７をマスクとしてエッチングを行うことにより、領域１０Ｂ１，１０Ｃ１，１０Ｄ１に、コンタクトホールＨ１〜Ｈ３を一括形成する。これにより、製造プロセスにおいて、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。

【0058】

＜第２の実施の形態＞
次に、本発明の第２の実施の形態に係る表示装置（表示装置１Ｂ）について説明する。以下では、上記第１の実施の形態に係る表示装置１Ａと同様の構成要素については同一の符号を付し、適宜説明を省略する。

【0059】

［表示装置１Ｂの構成］
図１５は、表示装置１Ｂの断面構造を表すものである。表示装置１Ｂは、上記第１の実施の形態の表示装置１Ａと同様、アクティブマトリクス型の有機ＥＬディスプレイであり、駆動用基板１１Ｂ上に、機能層２０、共通電極２１、保護層２２および封止基板２３が設けられている。また、機能層２０において、後述の画素分離膜１９Ａの開口Ｈ４に対応する領域が発光部３０Ａとなっている。

【0060】

本実施の形態においても、駆動用基板１１Ｂでは、画素毎に、基板１１上に、画素駆動用のトランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄが設けられている。また、これらのトランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄが、基板１１上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。

【0061】

また、積層膜２４において、トランジスタ部１０Ｂ，容量部１０Ｃには、平坦化膜１７Ａ、第２保護膜１６および第１保護膜１５を貫通するコンタクトホールＨ３，Ｈ５が設けられ、配線コンタクト部１０Ｄには、平坦化膜１７Ａ、第２保護膜１６およびゲート絶縁膜１３を貫通するコンタクトホールＨ１が設けられている。また、ソース・ドレイン電極層１８が、平坦化膜１７Ａ上において、これらのコンタクトホールＨ１，Ｈ３，Ｈ５を埋め込むように形成された構造を有している。

【0062】

但し、本実施の形態では、発光部３０Ａに対応する領域において、半導体層１４の一部（１４ａ）が平坦化膜１７Ａおよび画素分離膜１９Ａから露出しており、この露出した半導体層１４上に機能層２０が接して設けられている。即ち、本実施の形態では、半導体層１４の領域１４ａが、表示用の画素電極（例えばアノード電極）として機能するようになっている。領域１４ａには、低抵抗化処理が施されたものであり、これにより、画素電極として適した抵抗値を示すようになっている。

【0063】

尚、ソース・ドレイン電極層１８は、上記第１の実施の形態と同様、トランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄのそれぞれに、分断されて配設されるが、本実施の形態では、発光部３０Ａに対応する領域において後述のパターニング工程により除去されている。

【0064】

また、表示装置１Ｂにおける発光方式は、上記第１の実施の形態と同様、トップエミッション方式であってもよいし、ボトムエミッション方式であってもよい。但し、トップエミッション方式の場合には、反射電極としては、ゲート電極１２ａ（電極層１２ｂ）を利用する。この場合、ゲート電極１２ａとしては、ＡｌＮｄ合金を積層するとよい。あるいは、ボトムエミッション方式の場合には、ゲート電極１２ａ（電極層１２ｂ）をできるだけ発光部３０Ａから回避した画素設計とするのがよい。尚、ボトムエミッション方式の場合、酸化物半導体の有する透明性を活用することができ、基板１１の下方から問題なく発光光を取り出すことができる。

【0065】

［製造方法］
上記のような表示装置１Ｂは、例えば次のようにして作製することができる。まず、駆動用基板１１Ｂ（ゲート電極１２ａおよび積層膜２４）を、上述のようなフォトリソグラフィ技術を用いてパターン形成する。

【0066】

但し、本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計４枚となっている。詳細には、ゲート電極１２ａ（電極層１２ｂ）のパターニング用として、１枚のフォトマスク（Ｍ１）を使用し、積層膜２４（半導体層１４、第１保護膜１５、第２保護膜１６、平坦化膜１７Ａ、ソース・ドレイン電極層１８および画素分離膜１９Ａ）のパターニング用として計３枚のフォトマスク（Ｍ２，Ｍ３Ａ，Ｍ４Ａ）を使用する。具体的には、以下のような手順で駆動用基板１１Ｂを作製する。

【0067】

即ち、まず、上記第１の実施の形態と同様にして、フォトリソグラフィ法により、図示しないフォトマスクＭ１を使用してゲート電極１２ａ（電極層１２ｂ）をパターン形成する。続いて、上記第１の実施の形態と同様にして、ゲート絶縁膜１３、半導体層１４、第１保護膜１５を順に成膜する。この後、上記第１の実施の形態と同様にして、フォトリソグラフィ法により図示しないフォトマスクＭ２を使用して、第１保護膜１５および半導体層１４を一括パターニングすることにより、領域１０Ｄ１に、コンタクトホールＨ１ａを形成する。続いて、上記第１の実施の形態と同様にして、第２保護膜１６および平坦化膜１７Ａを基板１１の全面にわたって塗布形成する。

【0068】

この後、図１６に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ３Ａを使用して、平坦化膜１７Ａをパターニングする。この際、上記第１の実施の形態と同様トランジスタ部１０Ｂに対応する領域１０Ｂ１にはコンタクトホールＨ３ｂを形成し、第２保護膜１６の表面を露出させる。また、平坦化膜１７Ａの配線コンタクト部１０Ｄに対応する領域１０Ｄ１にも、コンタクトホールＨ１ｂを形成し、第２保護膜１６の表面を露出させる。他方、容量部１０Ｃに対応する領域１０Ｃ１および発光部３０Ａに対応する領域３０Ａ１に渡って、コンタクトホールＨ５ｂを形成する。即ち、領域１０Ｂ１，１０Ｃ１，１０Ｄ１，３０Ａ１において、次工程においてマスク開口として機能するコンタクトホールＨ１ｂ，Ｈ５ｂ，Ｈ３ｂを形成する。

【0069】

続いて、図１７に示したように、パターニングした平坦化膜１７Ａをマスクとして、例えばドライエッチングを行うことにより、領域１０Ｂ１，１０Ｃ１，３０Ａ１では、第２保護膜１６および第１保護膜１５の選択的な領域を一括除去し、半導体層１４の表面を露出させる。これにより、平坦化膜１７Ａ、第２保護膜１６および第１保護膜１５を貫通するコンタクトホールＨ３，Ｈ５がそれぞれ形成される。一方、領域１０Ｄ１には、上記第１の実施の形態と同様、第２保護膜１６およびゲート絶縁膜１３を貫通するコンタクトホールＨ１が形成される。

【0070】

次いで、図１８に示したように、コンタクトホールＨ１，Ｈ３，Ｈ５形成後の平坦化膜１７Ａ上の全面にわたって、かつコンタクトホールＨ１，Ｈ３，Ｈ５の底面を覆うように、例えばスパッタ法により上述した材料を堆積させることにより、ソース・ドレイン電極層１８を成膜する。続いて、このソース・ドレイン電極層１８上に、基板１１の全面にわたって、上述した材料よりなる画素分離膜１９Ａを例えばコート法により成膜する。

【0071】

続いて、図１９に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ４Ａを使用して、画素分離膜１９Ａをパターニングする。具体的には、発光部３０Ａに対応する領域３０Ａ１に開口Ｈ４を形成すると共に、領域１０Ｂ１に分離溝Ｈ６ａ、領域１０Ｃ１と領域１０Ｄ１との間に分離溝Ｈ６ｂを形成する。

【0072】

続いて、図２０に示したように、パターニングした画素分離膜１９Ａをマスクとして、例えばウェットエッチングを行うことにより、ソース・ドレイン電極層１８における開口Ｈ４に対応する領域３０Ａ１と、分離溝Ｈ６ａ，Ｈ６ｂにそれぞれ対応する領域とを選択的に除去する。即ち、領域３０Ａ１において半導体層１４が露出すると共に、ソース・ドレイン電極層１８が所定箇所で分断される。これにより、トランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄがそれぞれ基板１１上に形成される。

【0073】

尚、このような画素分離膜１９Ａをマスクとして用いたソース・ドレイン電極層１８のパターニング後には、画素分離膜１９Ａの分離溝Ｈ６ａ，Ｈ６ｂ付近の領域では、エッチングの影響を受けて、いわゆるオーバーハング形状（図２０中に拡大して示したように、ソース・ドレイン電極１８ａの端部に覆い被さるような形状ｅ１）となる。このようなオーバーハング形状は、そのまま残すようにしてもよく、この場合、機能層２０蒸着時における、画素間リークが発生しにくくなる。

【0074】

あるいは、ソース・ドレイン電極層１８のパターニング後、画素分離膜１９Ａをリフローすることにより、分離溝Ｈ６ａ，Ｈ６ｂを埋め込むように画素分離膜１９Ａを平坦化膜１７上へ密着させる。これにより、有機材料劣化（発光層のカバレッジ異常に起因するアノードおよびカソード間の短絡も含む）の要因となる電極端を絶縁材料で覆うことができ、信頼性が向上する。ここでは、このようなリフローを行った場合を例に挙げている。

【0075】

続いて、図２１に示したように、露出した半導体層１４の一部を低抵抗化する処理を施す。具体的には、反応ガスとして、Ａｒ，Ｈ₂またはＮＨ₃を用いたプラズマ処理により、例えばシート抵抗値が５ｋΩ／ｓｑ．以下となるまで低抵抗化することが望ましい。ここで、図２２に、Ａｒプラズマ処理を施した場合の処理時間とシート抵抗値との関係を示す。このように、１Ｅ＋３［ｋΩ／ｓｑ．］まで、低抵抗化がなされた。これにより、半導体層１４の露出部分（１４ａ）をアノード電極として機能させることが可能となる。このようにして、駆動基板１１Ｂを作製する。

【0076】

この後、駆動用基板１１Ｂ上に、上記第１の実施の形態と同様、機能層２０、共通電極２１および保護層２２を順に成膜した後、この保護層２２上に封止基板２３を貼り合わせることにより、図１５に示した表示装置１Ｂを完成する。

【0077】

［作用、効果］
上述のように、本実施の形態では、表示装置１Ｂ（駆動用基板１１Ｂ）の製造プロセスにおいて、基板１１上にゲート電極１２ａ，電極層１２ｂを形成した後、このゲート電極１２ａ上に、ゲート絶縁膜１３を介して、半導体層１４、第１保護膜１５、第２保護膜１６、平坦化膜１７Ａ、ソース・ドレイン電極層１８および画素分離膜１９Ａを有する積層膜２４を、フォトリソグラフィ技術を用いて形成する。この後、有機ＥＬ層を含む機能層２０と共通電極２１とをこの順に形成する。積層膜２４の形成工程において、積層膜２４のうちの少なくとも一部において２層以上を一括してパターニングする。ここでは、例えば、上記第１の実施の形態と同様、フォトマスクＭ２を用いて、第１保護膜１５および半導体層１４を一括パターニングする。また、パターニング後の平坦化膜１７Ａをマスクとして、領域１０Ｂ１，３０Ａ１，１０Ｃ１では、第２保護膜１６および第１保護膜１５を、領域１０Ｄ１では、第２保護膜１６およびゲート絶縁膜１３を、それぞれ一括パターニングし、コンタクトホールＨ１，Ｈ３，Ｈ５を形成する。

【0078】

また、この一括パターニングにより形成したコンタクトホールＨ５において、半導体層１４の一部を露出させ、この露出部分に低抵抗化処理を施すことにより、半導体層１４の一部（１４ａ）をアノード電極として利用することができる。更に、コンタクトホールＨ５の一部およびコンタクトホールＨ１を利用して、画素駆動に必要な容量部１０Ｃや配線コンタクト部１０Ｄを、トランジスタ部１０Ｂの成膜工程と同工程において形成することができる。

【0079】

即ち、本実施の形態においても、積層膜２４における各層の構成や順序を工夫することにより、上述の比較例に比べ、フォトリソグラフィを用いたパターニング回数を少なくすることができる。これにより、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。

【0080】

＜第３の実施の形態＞
次に、本発明の第３の実施の形態に係る表示装置（表示装置１Ｃ）について説明する。以下では、上記第１の実施の形態に係る表示装置１Ａと同様の構成要素については同一の符号を付し、適宜説明を省略する。

【0081】

［表示装置１Ｃの構成］
図２３は、表示装置１Ｃの断面構造を表すものである。表示装置１Ｃは、上記第１の実施の形態の表示装置１Ａと同様、アクティブマトリクス型の有機ＥＬディスプレイであり、駆動用基板１１Ｃ上に、機能層２０、共通電極２１、保護層２２および封止基板２３が設けられたものである。また、機能層２０において、画素分離膜１９の開口Ｈ４に対応する領域が発光部３１Ａとなっている。表示装置１Ｃにおける発光方式は、上記第１の実施の形態と同様、トップエミッション方式であってもよいし、ボトムエミッション方式であってもよい。

【0082】

本実施の形態においても、駆動用基板１１Ｃでは、画素毎に、基板１１上に、画素駆動用のトランジスタ部１０Ｂおよび容量部１０Ｃが設けられている。また、これらのトランジスタ部１０Ｂおよび容量部１０Ｃが、基板１１上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。尚、ここでは、配線コンタクト部を図示していないが、後述の平坦化膜１７Ｂをマスクとしたエッチングの際に電極層１２ｂの表面までエッチングしてコンタクトホールを設け、このコンタクトホールを埋め込むように、アノード電極２５を形成することにより、配線コンタクト部を形成可能である。

【0083】

但し、本実施の形態では、積層膜２４において、第１保護膜１５上に、ソース・ドレイン電極層１８ｅおよび第２保護膜１６がこの順に設けられており、この第２保護膜１６上に平坦化膜１７Ｂが形成された構造を有している。また、この平坦化膜１７Ｂ上には、ソース・ドレイン電極層１８ｅと電気的に接続されたアノード電極２５が別途配設されている。このアノード電極２５上に画素分離膜１９の開口Ｈ４が形成されている。

【0084】

［製造方法］
上記のような表示装置１Ｃは、例えば次のようにして作製することができる。まず、駆動用基板１１Ｃ（ゲート電極１２ａおよび積層膜２４）を、上述のようなフォトリソグラフィ技術を用いてパターン形成する。

【0085】

但し、本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計６枚となっている。詳細には、ゲート電極１２ａ（電極層１２ｂ）のパターニング用として、１枚のフォトマスク（Ｍ１）を使用し、積層膜２４（半導体層１４、第１保護膜１５、ソース・ドレイン電極層１８ｅ、第２保護膜１６、平坦化膜１７Ｂ、アノード電極２５および画素分離膜１９）のパターニング用として計５枚のフォトマスク（Ｍ２Ｂ〜Ｍ６Ｂ）を使用する。具体的には、以下のような手順で駆動用基板１１Ｃを作製する。

【0086】

即ち、まず、上記第１の実施の形態と同様にして、フォトリソグラフィ法により、図示しないフォトマスクＭ１を使用してゲート電極１２ａ（電極層１２ｂ）をパターン形成する。続いて、上記第１の実施の形態と同様にして、ゲート絶縁膜１３、半導体層１４、第１保護膜１５を順に成膜する。この後、図２４（Ａ）に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ２Ｂを使用して、第１保護膜１５をパターニングする。

【0087】

続いて、ソース・ドレイン電極層１８ｅを成膜した後、図２４（Ｂ）に示したように、図示しないフォトマスクＭ３Ｂを用いて、ソース・ドレイン電極層１８ｅおよび半導体層１４を一括してパターニングし、電極層１２ｂに対応する領域に、貫通孔Ｈ７ａを形成する。

【0088】

この後、図２５に示したように、基板全面にわたって第２保護膜１６および平坦化膜１７Ｂを上述した手法により順に成膜する。続いて、図２６に示したように、図示しないフォトマスクＭ４Ｂを用いて平坦化膜１７Ｂをパターニングし、次工程においてマスク開口となるコンタクトホールＨ８ａを形成する。

【0089】

次いで、図２７に示したように、パターニングした平坦化膜１７Ｂをマスクとして、第２保護膜１６をエッチングする。これにより、ソース・ドレイン電極層１８ｅの表面を露出させ、アノード電極２５との電気的接続を確保するためのコンタクトホールＨ８を形成する。

【0090】

続いて、形成したコンタクトホールＨ８を埋め込むように、アノード電極２５を成膜した後、図２８に示したように、図示しないフォトマスクＭ５Ｂを用いてアノード電極２５をパターニングする。この後、基板全面にわたって画素分離膜１９を成膜した後、図２９に示したように、図示しないフォトマスクＭ６Ｂを用いて画素分離膜１９をパターニングし、発光領域を区画する開口Ｈ４を形成する。このようにして駆動用基板１１Ｃを作製する。

【0091】

この後、上記第１の実施の形態と同様にして、駆動用基板１１Ｃ上に機能層２０、共通電極２１および保護層２２を順に成膜した後、この保護層２２上に封止基板２３を貼り合わせることにより、図２３に示した表示装置１Ｃを完成する。

【0092】

［作用、効果］
上述のように、本実施の形態では、表示装置１Ｃ（駆動用基板１１Ｃ）の製造プロセスにおいて、基板１１上にゲート電極１２ａ，電極層１２ｂを形成した後、このゲート電極１２ａ上に、ゲート絶縁膜１３を介して、半導体層１４、第１保護膜１５、ソース・ドレイン電極層１８ｅ、第２保護膜１６、平坦化膜１７Ｂ、アノード電極２５および画素分離膜１９を有する積層膜２４を、フォトリソグラフィ技術を用いて形成する。この後、有機ＥＬ層を含む機能層２０と共通電極２１とをこの順に形成する。積層膜２４の形成工程では、少なくとも一部において２層以上を一括してパターニングする。ここでは、例えば、フォトマスクＭ３Ｂを用いて、ソース・ドレイン電極層１８ｅおよび半導体層１４を一括パターニングする（ソース・ドレイン電極層１８ｅおよび半導体層１４を貫通する貫通孔Ｈ７ａを形成する）。

【0093】

即ち、本実施の形態においても、積層膜２４における各層の構成や順序を工夫することにより、上述の比較例に比べ、フォトリソグラフィを用いたパターニング回数を少なくすることができる。これにより、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。

【0094】

＜第４の実施の形態＞
次に、本発明の第４の実施の形態に係る表示装置（表示装置１Ｄ）について説明する。以下では、上記第１，第３の実施の形態に係る表示装置１Ａ，１Ｃと同様の構成要素については同一の符号を付し、適宜説明を省略する。

【0095】

［表示装置１Ｄの構成］
図３０は、表示装置１Ｄの断面構造を表すものである。表示装置１Ｄは、上記第１の実施の形態の表示装置１Ａと同様、アクティブマトリクス型の有機ＥＬディスプレイであり、駆動用基板１１Ｄ上に、機能層２０、共通電極２１、保護層２２および封止基板２３が設けられたものである。また、機能層２０において、画素分離膜１９の開口Ｈ４に対応する領域が発光部３１Ａとなっている。表示装置１Ｄにおける発光方式は、上記第１の実施の形態と同様、トップエミッション方式であってもよいし、ボトムエミッション方式であってもよい。

【0096】

本実施の形態においても、画素毎に、基板１１上に、画素駆動用のトランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄが設けられている。また、これらのトランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄが、基板１１上に、フォトリソグラフィ技術を用いた薄膜形成プロセスによりパターン形成されている。

【0097】

但し、本実施の形態では、積層膜２４において、半導体層１４上に、２層の第１保護膜１５ａ，１５ｂが設けられ、第１保護膜１５ｂ上にソース・ドレイン電極層１８ｅおよび第２保護膜１６がこの順に設けられている。この第２保護膜１６上には、平坦化膜１７Ｂが形成されており、平坦化膜１７Ｂ上には、ソース・ドレイン電極層１８ｅと電気的に接続されたアノード電極２５が別途配設されている。このアノード電極２５上に画素分離膜１９の開口Ｈ４が形成されている。第１保護膜１５ａ，１５ｂは、上記第１の実施の形態における第１保護膜１５と同様、シリコン酸化物等により構成されている。

【0098】

［製造方法］
上記のような表示装置１Ｄは、例えば次のようにして作製することができる。まず、駆動用基板１１Ｄ（ゲート電極１２ａおよび積層膜２４）を、上述のようなフォトリソグラフィ技術を用いてパターン形成する。

【0099】

但し、本実施の形態では、そのようなフォトリソグラフィプロセスにおいて使用するフォトマスクの枚数が計７枚となっている。詳細には、ゲート電極１２ａ（電極層１２ｂ）のパターニング用として、１枚のフォトマスク（Ｍ１）を使用し、積層膜２４（半導体層１４、第１保護膜１５ａ，１５ｂ、ソース・ドレイン電極層１８ｅ、第２保護膜１６、平坦化膜１７Ｂ、アノード電極２５および画素分離膜１９）のパターニング用として計６枚のフォトマスク（Ｍ２Ｃ〜Ｍ７Ｃ）を使用する。具体的には、以下のような手順で駆動用基板１１Ｄを作製する。

【0100】

即ち、まず、上記第１の実施の形態と同様にして、フォトリソグラフィ法により、図示しないフォトマスクＭ１を使用してゲート電極１２ａ（電極層１２ｂ）をパターン形成する。続いて、上記第１の実施の形態と同様にして、ゲート絶縁膜１３および半導体層１４を順に成膜する。この後、第１保護膜１５ａを例えばＣＶＤ法により成膜した後、図３１（Ａ）に示したように、フォトリソグラフィ法により図示しないフォトマスクＭ２Ｃを使用して、第１保護膜１５ａおよび半導体層１４を一括してパターニングする。これにより、配線コンタクト部１０Ｄに対応する領域１０Ｄ１に、コンタクトホールＨ１ａを形成する。

【0101】

次いで、図３１（Ｂ）に示したように、基板全面にわたって第１保護膜１５ｂを例えばＣＶＤ法により成膜する。この後、図３２（Ａ）に示したように、図示しないフォトマスクＭ３Ｃを用いて、第１保護膜１５ａ，１５ｂを一括してパターニングする。この際、領域１０Ｄ１では、第１保護膜１５ｂとゲート絶縁膜１３とを一括してパターニングし、貫通孔Ｈ１ｃを形成する。

【0102】

続いて、ソース・ドレイン電極層１８ｅを成膜した後、図３２（Ｂ）に示したように、図示しないフォトマスクＭ４Ｃを用いて、ソース・ドレイン電極層１８ｅをパターニングして、領域１０Ｂ１，１０Ｃ１，１０Ｄ１毎に分断することにより、トランジスタ部１０Ｂ、容量部１０Ｃおよび配線コンタクト部１０Ｄが形成される。

【0103】

この後、図３３に示したように、基板全面にわたって第２保護膜１６および平坦化膜１７Ｂを上述した手法により順に成膜する。続いて、図３４に示したように、図示しないフォトマスクＭ５Ｃを用いて平坦化膜１７Ｂをパターニングし、次工程においてマスク開口となるコンタクトホールＨ８ａを形成する。

【0104】

次いで、図３５に示したように、パターニングした平坦化膜１７Ｂをマスクとして、第２保護膜１６をエッチングする。これにより、ソース・ドレイン電極層１８ｅの表面を露出させ、アノード電極２５との電気的接続を確保するためのコンタクトホールＨ８を形成する。

【0105】

続いて、形成したコンタクトホールＨ８を埋め込むように、アノード電極２５を成膜した後、図３６に示したように、図示しないフォトマスクＭ６Ｃを用いてアノード電極２５をパターニングする。この後、基板全面にわたって画素分離膜１９を成膜した後、図３７に示したように、図示しないフォトマスクＭ７Ｃを用いて画素分離膜１９をパターニングし、発光領域を区画する開口Ｈ４を形成する。このようにして駆動用基板１１Ｄを作製する。

【0106】

この後、上記第１の実施の形態と同様にして、駆動用基板１１Ｄ上に機能層２０、共通電極２１および保護層２２を順に成膜した後、この保護層２２上に封止基板２３を貼り合わせることにより、図３０に示した表示装置１Ｄを完成する。

【0107】

［作用、効果］
上述のように、本実施の形態では、表示装置１Ｄ（駆動用基板１１Ｄ）の製造プロセスにおいて、基板１１上にゲート電極１２ａ，電極層１２ｂを形成した後、このゲート電極１２ａ上に、ゲート絶縁膜１３を介して、半導体層１４、第１保護膜１５ａ，１５ｂ、ソース・ドレイン電極層１８ｅ、第２保護膜１６、平坦化膜１７Ｂ、アノード電極２５および画素分離膜１９を有する積層膜２４を、フォトリソグラフィ技術を用いて形成する。この後、有機ＥＬ層を含む機能層２０と共通電極２１とをこの順に形成する。積層膜２４の形成工程では、少なくとも一部において２層以上を一括してパターニングする。ここでは、例えば、フォトマスクＭ２Ｃを用いて、第１保護膜１５ａおよび半導体層１４を一括パターニングする。これにより、領域１０Ｄ１において、第１保護膜１５ａおよび半導体層１４を貫通するコンタクトホールＨ１ａを形成する。また、この後、フォトマスクＭ３Ｃを用いて、領域１０Ｄ１において、第１保護膜１５ｂとゲート絶縁膜１３とを一括パターニングすることにより、コンタクトホールＨ１ｃを形成する。

【0108】

即ち、本実施の形態においても、積層膜２４における各層の構成や順序を工夫することにより、上述の比較例に比べ、フォトリソグラフィを用いたパターニング回数を少なくすることができる。これにより、フォトマスク、フォトレジストなどの使用部材を減らし、工程数を削減することができる。よって、低コストかつ簡易なプロセスでの製造が可能となる。

【0109】

［表示装置の構成、画素回路構成］
次に、上記第１〜第４の実施の形態に係る表示装置１Ａ〜１Ｄ（以下、単に表示装置という）の全体構成および画素回路構成について説明する。図３８は、有機ＥＬディスプレイとして用いられる表示装置の周辺回路を含む全体構成を表すものである。このように、例えば基板１１上には、有機ＥＬ素子を含む複数の画素ＰＸＬＣがマトリクス状に配置されてなる表示領域５０が形成され、この表示領域５０の周辺に、信号線駆動回路としての水平セレクタ（ＨＳＥＬ）５１と、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）５２と、電源線駆動回路としての電源スキャナ（ＤＳＣＮ）５３とが設けられている。

【0110】

表示領域５０において、列方向には複数（整数ｎ個）の信号線ＤＴＬ１〜ＤＴＬｎが配置され、行方向には、複数（整数ｍ個）の走査線ＷＳＬ１〜ＷＳＬｍおよび電源線ＤＳＬ１〜ＤＳＬｍがそれぞれ配置されている。また、各信号線ＤＴＬと各走査線ＷＳＬとの交差点に、各画素ＰＸＬＣ（Ｒ、Ｇ、Ｂに対応する画素のいずれか１つ）が設けられている。各信号線ＤＴＬは水平セレクタ５１に接続され、この水平セレクタ５１から各信号線ＤＴＬへ映像信号が供給されるようになっている。各走査線ＷＳＬはライトスキャナ５２に接続され、このライトスキャナ５２から各走査線ＷＳＬへ走査信号（選択パルス）が供給されるようになっている。各電源線ＤＳＬは電源スキャナ５３に接続され、この電源スキャナ５３から各電源線ＤＳＬへ電源信号（制御パルス）が供給されるようになっている。

【0111】

図３９は、画素ＰＸＬＣにおける具体的な回路構成例を表したものである。各画素ＰＸＬＣは、有機ＥＬ素子５Ｄを含む画素回路５０ａを有している。この画素回路５０ａは、サンプリング用トランジスタ５Ａおよび駆動用トランジスタ５Ｂと、保持容量素子５Ｃと、有機ＥＬ素子５Ｄとを有するアクティブ型の駆動回路である。これらのうち、トランジスタ５Ａ（またはトランジスタ５Ｂ）が、上記実施の形態等のトランジスタ部１０Ｂに相当し、保持容量素子５Ｃが、上記実施の形態等の容量部１０Ｃに相当する。

【0112】

サンプリング用トランジスタ５Ａは、そのゲートが対応する走査線ＷＳＬに接続され、そのソースおよびドレインのうちの一方が対応する信号線ＤＴＬに接続され、他方が駆動用トランジスタ５Ｂのゲートに接続されている。駆動用トランジスタ５Ｂは、そのドレインが対応する電源線ＤＳＬに接続され、ソースが有機ＥＬ素子５Ｄのアノードに接続されている。また、この有機ＥＬ素子５Ｄのカソードは、接地配線５Ｈに接続されている。なお、この接地配線５Ｈは、全ての画素ＰＸＬＣに対して共通に配線されている。保持容量素子５Ｃは、駆動用トランジスタ５Ｂのソースとゲートとの間に配置されている。

【0113】

サンプリング用トランジスタ５Ａは、走査線ＷＳＬから供給される走査信号（選択パルス）に応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングし、保持容量素子５Ｃに保持するものである。駆動用トランジスタ５Ｂは、所定の第１電位（図示せず）に設定された電源線ＤＳＬから電流の供給を受け、保持容量素子５Ｃに保持された信号電位に応じて、駆動電流を有機ＥＬ素子５Ｄへ供給するものである。有機ＥＬ素子５Ｄは、この駆動用トランジスタ５Ｂから供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。

【0114】

このような回路構成では、走査線ＷＳＬから供給される走査信号（選択パルス）に応じてサンプリング用トランジスタ５Ａが導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされ、保持容量素子５Ｃに保持される。また、上記第１電位に設定された電源線ＤＳＬから駆動用トランジスタ５Ｂへ電流が供給され、保持容量素子５Ｃに保持された信号電位に応じて、駆動電流が有機ＥＬ素子５Ｄ（赤色、緑色および青色の各有機ＥＬ素子）へ供給される。そして、各有機ＥＬ素子５Ｄは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置において、映像信号に基づく映像表示がなされる。

【0115】

＜適用例＞
以下、上記のような表示装置（表示装置１Ａ〜１Ｄ）の電子機器への適用例について説明する。電子機器としては、例えばテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。

【0116】

（モジュール）
上記表示装置は、例えば図４０に示したようなモジュールとして、後述の適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、封止用基板６０から露出した領域２１０を設け、この露出した領域２１０に、水平セレクタ５１、ライトスキャナ５２および電源スキャナ５３の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。

【0117】

（適用例１）
図４１は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記表示装置に相当する。

【0118】

（適用例２）
図４２は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記表示装置に相当する。

【0119】

（適用例３）
図４３は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記表示装置に相当する。

【0120】

（適用例４）
図４４は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。この表示部６４０が上記表示装置に相当する。

【0121】

（適用例５）
図４５は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置に相当する。

【0122】

以上、実施の形態を挙げて本発明を説明したが、本発明はこれらの実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、ボトムゲート構造のＴＦＴにおいて、第１保護膜１５を有する構造を例に挙げて説明したが、この第１保護膜１５は必ずしも設けられていなくともよい。

【0123】

また、上記実施の形態では、駆動用基板をパターニング形成する際、４〜７枚のフォトマスク（積層膜２４の形成工程では３〜６枚のフォトマスク）を使用する場合を例に挙げたが、マスク枚数は８枚（積層膜２４の形成工程におけるマスク枚数が７枚）であってもよい。例えば、図８〜１３に示した比較例に係る製造プロセスにおいて、平坦化膜１０８をマスクとして利用して第２保護膜１０７をエッチングすることにより、比較例の製造プロセスよりもフォトマスクを１枚分減らすことができる。

【符号の説明】

【0124】

１Ａ〜１Ｄ…表示装置、１０Ａ，３０Ａ，３１Ａ…発光部、１０Ｂ…トランジスタ部、１０Ｃ…容量部、１０Ｄ…配線コンタクト部、１１Ａ〜１１Ｄ…駆動用基板、１１…基板、１２ａ…ゲート電極、１３…ゲート絶縁膜、１４…半導体層、１５，１５ａ，１５ｂ…第１保護膜、１６…第２保護膜、１７，１７Ａ，１７Ｂ…平坦化膜、１８…ソース・ドレイン電極層、２５…アノード電極、１９，１９Ａ…画素間絶縁膜、２１…共通電極、２２…保護層、２３…封止基板。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】