特許 5829072 電圧発生回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5829072

(24)【登録日】2015年10月30日

(45)【発行日】2015年12月9日

(54)【発明の名称】電圧発生回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20151119BHJP

【ＦＩ】

   G05F1/56 310C

   G05F1/56 310N

   G05F1/56 310V

【請求項の数】8

【全頁数】14

(21)【出願番号】特願2011-175775(P2011-175775)

(22)【出願日】2011年8月11日

(65)【公開番号】特開2013-37659(P2013-37659A)

(43)【公開日】2013年2月21日

【審査請求日】2014年5月1日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】中島 伸吾

【審査官】 マキロイ 寛済

(56)【参考文献】

【文献】 特開２００５−２３６５３５（ＪＰ，Ａ）

【文献】 特開２００４−１８０４７２（ＪＰ，Ａ）

【文献】 特開２００８−００９６８３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

Ｈ０３Ｋ １７／６８７

Ｈ０３Ｋ １７／０８

(57)【特許請求の範囲】

【請求項1】

出力端子を介して、内部電源電圧を内部回路へ供給する電圧発生回路であって、
第１電源と前記出力端子との間に配置される第１のドライブ素子を備え、前記第１のドライブ素子を制御することにより、基準電圧に基づく電圧を前記出力端子に供給するレギュレータと、
前記第１電源と前記出力端子との間に配置され、活性状態のときに、前記第１電源の電圧を前記出力端子へ供給する第２のドライブ素子と、
前記第１電源の電圧が、予め設定する検出電圧値以下である場合に、前記第１のドライブ素子と前記第２のドライブ素子とを活性状態に制御し、前記第１電源の電圧が前記検出電圧値を超えると、前記第２のドライブ素子を非活性状態に制御する制御部と、を備え、
前記制御部は、
前記第１電源の電圧が前記検出電圧値以下であるか否かを検出し、検出結果を出力する端子を前記第２のドライブ素子のゲートに接続する検出部と、
前記第１電源と前記第１のドライブ素子のゲートとの間に配置され、前記検出結果を出力する端子がゲートに接続される第３のドライブ素子と、を備える電圧発生回路。

【請求項2】

前記制御部は、前記第１のドライブ素子のゲートを制御する電圧を制御して、前記第１のドライブ素子を活性状態にすることを特徴とする請求項１記載の電圧発生回路。

【請求項3】

前記制御部は、前記第２のドライブ素子を活性状態から非活性状態に制御するタイミングにおいて、前記第１のドライブ素子が活性状態を維持するように構成されることを特徴とする請求項１または２記載の電圧発生回路。

【請求項4】

前記第３のドライブ素子は、前記第１電源の電圧が前記検出電圧値以下である場合、前記第１のドライブ素子のゲートへ前記第１電源の電圧を供給し、前記第１電源の電圧が前記検出電圧値を超えると、前記第１のドライブ素子のゲートに対して電圧の供給を停止することを特徴とする請求項１記載の電圧発生回路。

【請求項5】

前記検出部は、
能動負荷回路を構成する２つのトランジスタと、
差動対を構成する２つのトランジスタと、
前記能動負荷回路を構成する２つのトランジスタのゲートと第２電源との間に配置される容量素子と、を備えることを特徴とする請求項１又は４記載の電圧発生回路。

【請求項6】

前記制御部は、さらに、前記検出部と前記第３のドライブ素子との間に配置され、前記第１のドライブ素子のゲートを制御する電圧を緩やかに変化させるタイミング生成部を備えることを特徴とする請求項１、４及び５のいずれか一項に記載の電圧発生回路。

【請求項7】

前記タイミング生成部は、前記第１電源の電圧が前記検出電圧値を超えたときに、前記第１のドライブ素子のゲートを制御する電圧の降下を遅延させる遅延素子を有することを特徴とする請求項６記載の電圧発生回路。

【請求項8】

前記制御部は、さらに、前記検出部と前記第３のドライブ素子との間に配置され、前記第１のドライブ素子のゲートを制御する電圧を緩やかに変化させるタイミング生成部を備え、
前記タイミング生成部は、前記第１電源の電圧が前記検出電圧値を超えたときに、前記第１のドライブ素子のゲートを制御する電圧の降下を遅延させる遅延素子を有し、
前記タイミング生成部は、
一方の端子が前記第２電源に接続される制御素子と、
前記第３のドライブ素子と前記制御素子との間に接続され、前記遅延素子として機能する容量素子と、
前記検出部と前記制御素子との間に配置され、前記検出部が出力する前記検出結果に基づいて前記制御素子を制御するスイッチ部と、を備え、
前記スイッチ部は、前記第１電源の電圧が前記検出電圧値以下である場合、前記制御素子を活性状態に制御して前記容量素子を前記第２電源に接続し、前記第１電源の電圧が前記検出電圧値を超えると、タイミングを遅らせて前記制御素子を非活性状態に制御して前記容量素子を前記第２電源から切り離すことを特徴とする請求項５記載の電圧発生回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路の電源回路に関し、特にレギュレータ回路に関する。

【背景技術】

【0002】

従来、半導体内部回路の消費電流低減および内部回路に内部電源電圧の定格値以上の電圧が印加されないようにする目的で降圧レギュレータが使用されていた。しかし、レギュレータに供給する電圧が低下するとレギュレータの出力電圧が低下し、内部回路が安定して動作しなくなるという課題があった。そこで、外部電源電圧が内部電源電圧の定格値を超える場合には、レギュレータ回路によって降圧された電圧を内部電源電圧として供給し、外部電源電圧が内部電源電圧の定格値以下である場合には、レギュレータ回路を非活性化して外部電源配線より直接内部電源電圧を供給する構成とすることによって、消費電力を低減しつつ安定的に内部電源電圧を供給する技術が生まれた。特許文献１に関連する技術が開示されている。

【0003】

特許文献１は、半導体集積回路の消費電流低減および安定的に内部電源電圧を供給することを目的とし、半導体集積回路に供給される外部電源から内部回路に安定した電圧を供給するレギュレート機能を具備する特徴を有する。具体的には、外部電源電圧が内部電源電圧の定格値を超える場合には、レギュレータ回路によって降圧された電圧を内部電源電圧として供給し、外部電源電圧が内部電源電圧の定格値以下である場合には、レギュレータ回路を非活性化して外部電源配線より直接内部電源電圧を供給する。

【0004】

図８に、特許文献１に開示された電圧発生回路の構成を示す。電圧発生回路１００ｐは、外部電源電圧ＶＣＥが伝達される外部電源配線１０ｐと、負荷に対して内部電源電圧Ｖｃｃを供給するための内部電源配線２０ｐと、外部電源配線１０ｐを入力端子に受けて内部電源電圧Ｖｃｃの定格値である３．３Ｖを出力端子より出力するレギュレータ回路３０ｐと、ノードＮａの電圧レベルに応じて活性化されて外部電源配線１０ｐと内部電源配線２０ｐとを接続する電圧切換トランジスタ５０ｐとを備える。
レギュレータ回路３０ｐは、出力制御端子ＣＮＴをさらに有し、出力制御端子ＣＮＴにＨレベルの信号が入力されている場合には、レギュレータ回路３０ｐは非活性化され、出力端子ＯＵＴへの出力電圧（３．３Ｖ）の生成を停止する。すなわち、ノードＮａの電圧レベルに応じて、レギュレータ回路３０ｐおよび電圧切換トランジスタ５０ｐのいずれか一方が相補的に活性化される。

【0005】

電圧発生回路１００ｐは、外部電源電圧ＶＣＥに応じて、Ｎａの電圧レベルを定めるコンパレータ４０ｐをさらに備える。コンパレータ４０ｐは、外部電源電圧ＶＣＥが基準電圧Ｖ１より高い場合においてノードＮａにＨレベルを出力する。コンパレータ４０ｐは、オペアンプを用いた差動増幅回路等によって構成される。基準電圧Ｖ１は、内部電源電圧Ｖｃｃの定格値より高く、かつ外部電源電圧のピーク値よりも低い電圧に設定すればよく、図６においては、例えば３．９Ｖに設定される。電圧発生回路１００ｐは、さらに、外部電源配線１０ｐおよび内部電源配線２０ｐの電圧を安定化するためのキャパシタＣｉおよびＣｏをさらに備える。

【0006】

電圧発生回路１００ｐは、外部電源電圧ＶＣＥが、３．３Ｖ（≦Ｖ１）である場合には、コンパレータ４０ｐによってノードＮａの電圧をＬレベルとすることにより、レギュレータ回路３０ｐを非活性化し出力電圧の発生を停止させるとともに、電圧切換トランジスタ５０ｐをオンさせることによって、外部電源配線１０ｐと内部電源配線２０ｐとを接続する。これにより、外部電源電圧ＶＣＥが３．３Ｖである場合には、外部電源配線１０ｐより直接内部電源電圧が内部電源配線２０ｐに供給される。

【0007】

一方、外部電源電圧ＶＣＥが５Ｖ（≧Ｖ１）である場合には、コンパレータ４０ｐによってノードＮａにＨレベルの電圧が出力される。これにより、電圧切換トランジスタ５０ｐはオフするとともに、レギュレータ回路３０ｐの動作が活性化される。よって、外部電源電圧ＶＣＥが５Ｖである場合には、内部電源配線２０ｐと外部電源配線１０ｐとは遮断され、レギュレータ回路３０ｐの出力電圧が内部電源配線２０ｐに供給される。

【0008】

このように、外部電源電圧が内部電源電圧の定格値を超える場合には、レギュレータ回路によって降圧された電圧を内部電源電圧として供給し、外部電源電圧が内部電源電圧の定格値である場合には、レギュレータ回路を非活性化して外部電源配線より直接内部電源電圧を供給する構成とすることによって、電圧発生回路１００ｐは、全体の消費電力を低減しつつ安定的に内部電源電圧を供給することができる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０００−３３９０４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、特許文献１の技術は、降圧レギュレータと外部電源配線より直接内部電源電圧を供給する手段とを切替える際にレギュレータの出力電圧が変動し易いという課題が潜んでいる。言い換えると、外部電源電圧の変動に対して、レギュレータの出力電圧に変動が生じるという問題がある。その理由は、レギュレータ回路３０ｐおよび電圧切換トランジスタ５０ｐは、ノードＮａの電圧レベルに応じて相補的に活性化されるため、たとえば外部電源電圧ＶＣＥが基準電圧Ｖ１より低くなる場合は、電圧切換トランジスタ５０ｐがオフしてからレギュレータ回路３０ｐが活性化するまでにタイムラグが生じ、内部電源電圧Ｖｃｃの変動が生じてしまうからである。
この課題に対して、特許文献１の技術は、レギュレータ回路の出力外付け部品として安定化容量を備えており、このようにすれば出力電圧の変動を抑えることが可能となる。その一方、出力外付け部品としての安定化容量は、実装基盤上の領域確保や部品付与により装置のコストが増加するなどのデメリットがある。近年、外付け部品として安定化容量を必要としない電源回路の要求が強まっている。

【課題を解決するための手段】

【0011】

発明者らは、レギュレータが備えるドライブ素子を制御することにより、外部電源電圧の変動に対してレギュレータの出力電圧の変動を抑制することを発見した。

【0012】

本発明に係る電圧発生回路の一態様は、出力端子を介して、内部電源電圧を内部回路へ供給する電圧発生回路であって、レギュレータ、第２のドライブ素子、及び、制御部を備える。レギュレータは、第１電源と前記出力端子との間に配置される第１のドライブ素子を備え、前記第１のドライブ素子を制御することにより、基準電圧に基づく電圧を前記出力端子に供給する。第２のドライブ素子は、前記第１電源と前記出力端子との間に配置され、活性状態のときに、前記第１電源の電圧を前記出力端子へ供給する。制御部は、前記第１電源の電圧が、予め設定する検出電圧値以下である場合に、前記第１のドライブ素子と前記第２のドライブ素子とを活性状態に制御し、前記第１電源の電圧が前記検出電圧値を超えると、前記第２のドライブ素子を非活性状態に制御する。
第２のドライブ素子を活性状態にしている間、第１のドライブ素子を活性状態に制御することにより、第１電源の電圧が検出電圧値を超え、第２のドライブ素子が非活性状態に移行したときに、第１のドライブ素子が活性化されるまでの時間を要することなく、第１のドライブ素子を介して出力端子へ電流を供給することを可能とする。これにより、電圧の供給を第２のドライブ素子からレギュレータへ切り替える際に、内部回路に供給される電圧の変動を抑制することができる。

【発明の効果】

【0013】

本発明によれば、外部電源電圧の変動に対してレギュレータの出力電圧の変動を抑制することが可能となる。

【図面の簡単な説明】

【0014】

【図1】本発明の実施形態１の電圧発生回路の構成例を示す図である。

【図2】本発明の実施形態１の電圧発生回路が備える検出回路の構成例を示す図である。

【図3】本発明の実施形態１の電圧発生回路の動作例を示すタイミングチャートである。

【図4】本発明の実施形態２の電圧発生回路が備える検出回路の構成例を示す図である。

【図5】本発明の実施形態２の電圧発生回路の動作例を示すタイミングチャートである。

【図6】本発明の実施形態３の制御回路が備えるタイミング生成回路の構成例を示す図である。

【図7】本発明の実施形態３の電圧発生回路の動作例を示すタイミングチャートである。

【図8】特許文献１の電圧発生回路の構成を示す図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。

【0016】

実施形態１
実施形態１の構成
図１は、本発明の実施形態１の電源発生回路の構成例を示す図である。電源発生回路は、出力電圧配線（出力端子）５を介して、内部電源電圧を内部回路１６へ供給する回路であり、レギュレータ１０、ドライブ素子（第２のドライブ素子）２、制御回路（制御部）１３を備える。内部回路１６は、出力電圧配線から供給される内部電源電圧によって駆動される。

【0017】

レギュレータ１０は、外部電源ＶＤＤ（第１電源）３と出力電圧配線５との間に配置されるドライブ素子（第１のドライブ素子）１を備え、ドライブ素子１を制御することにより、基準電圧（第１基準電圧）６に基づく電圧を内部電源電圧として出力電圧配線５に供給する。
レギュレータ１０は、上述したドライブ素子１に加え、抵抗素子７、８、及び増幅回路１７を備える。
増幅回路１７は、一方の入力端子を基準電圧６に接続され、他方の入力端子を配線１５に接続され、基準電圧６と配線１５の電圧との差電圧を増幅し、増幅した電圧を出力配線１１へ出力する。配線１５は、増幅回路１７の他方の入力端子と、抵抗素子７及び抵抗素子８との間に配線され、抵抗素子７により、出力電圧配線５の電圧に比例した電圧が供給される。増幅回路１７の出力配線１１の電圧は、ドライブ素子１のゲートを制御する。
基準電圧６は、内部回路１６の内部電源電圧の定格値より低い電圧レベルが予め設定される。

【0018】

ドライブ素子２は、外部電源ＶＤＤ３と出力電圧配線５との間に配置され、活性状態のときに、外部電源ＶＤＤ３の電圧（以降、適宜「外部電源電圧」ともいう）を出力電圧配線５へ供給する。言い換えると、ドライブ素子２は、外部電源電圧を内部電源電圧として出力電圧配線５（内部回路１６）へ供給する電圧供給回路として機能する。

【0019】

制御回路１３は、外部電源ＶＤＤ３の電圧レベルが、基準電圧（第２基準電圧）２０に基づいて生成される検出電圧値以下である場合に、ドライブ素子１とドライブ素子２とを活性状態に制御し、外部電源ＶＤＤ３の電圧レベルが検出電圧値を超えると、ドライブ素子２を非活性状態に制御する。制御回路１３は、検出回路（検出部）１４と制御素子（第３のドライブ素子）１８とを備える。

【0020】

検出回路１４は、外部電源ＶＤＤ３に比例した電圧を検出する。具体的には、外部電源ＶＤＤ３の電圧レベルが検出電圧値以下であるか否かを検出し、検出結果として、ＬレベルまたはＨレベルの制御信号を出力配線（検出結果を出力する端子）１２へ出力する。検出回路１４は、出力配線１２をドライブ素子２のゲート及び制御素子１８のゲートに接続し、出力配線１２からの制御信号によりドライブ素子２及び制御素子１８の活性状態を制御する。具体的には、検出回路１４は、外部電源ＶＤＤ３の電圧レベルが検出電圧値以下である間、ドライブ素子２と制御素子１８とを活性状態にする制御信号を出力し、外部電源ＶＤＤ３の電圧レベルが検出電圧値を超えると、ドライブ素子２と制御素子１８とを非活性状態にする制御信号を出力する。

【0021】

制御素子１８は、外部電源ＶＤＤ３とドライブ素子１のゲートとの間に配置され、ゲートが検出回路１４の出力配線１２と接続され、検出回路１４からの制御信号により、活性状態が制御される。
制御素子１８は、ドライブ素子１のゲートを制御する電圧を制御して、ドライブ素子１の活性状態を制御するように構成されている。具体的には、制御素子１８は、外部電源ＶＤＤ３の電圧レベルが検出電圧値以下である場合（検出回路１４からの制御信号により活性状態になると）、ドライブ素子１のゲート（出力配線１１）へ外部電源ＶＤＤ３の電圧を供給し、外部電源ＶＤＤ３の電圧レベルが検出電圧値を超えると、ドライブ素子１のゲートに対して電圧の供給を停止する。
図１では、ドライブ素子１をＮ型トランジスタ、ドライブ素子２及び制御素子１８をＰ型トランジスタで構成している。

【0022】

上述した制御回路１３によって、ドライブ素子１は、増幅回路１７が出力する電圧にかかわらず、外部電源ＶＤＤ３の電圧レベルが検出電圧値以下である間、言い換えると、制御素子１８が活性状態である間、活性状態に制御されることになる。加えて、制御回路１３は、ドライブ素子２を活性状態から非活性状態に制御するタイミング（検出回路１４の制御信号がＬレベルからＨレベルへ移行するタイミング）において、ドライブ素子１が活性状態を維持するように構成される。この点については、図３を用いて後述する。従って、ドライブ素子１は、増幅回路１７が出力する電圧、あるいは、制御素子１８が出力する電圧によって、言い換えると、出力配線１１の電圧によって、制御されることになる。

【0023】

図２に、実施形態１の電圧発生回路が備える検出回路１４の構成例を示す。検出回路１４は、能動負荷回路を構成する２つのトランジスタ（負荷段トランジスタ）、差動対を構成し、外部電源ＶＤＤ３の電圧と基準電圧２０とを比較する２つのトランジスタ（差動段トランジスタ）、及び、増幅段回路２１を有する比較回路から構成される。負荷段トランジスタは、出力側負荷段トランジスタ２２と、負荷段カレントミラートランジスタ２３とからなる。差動段トランジスタは、負側の差動入力トランジスタ２７と、正側の差動入力トランジスタ２８とからなる。

【0024】

実施形態１の動作
図３は、本発明の実施形態１のタイミングチャートである。
基準電圧２０に基づいて生成する検出電圧値を"ＶＡ" （以降、適宜「検出回路１４の検出電圧値ＶＡ」ともいう）とする。
レギュレータ１０の特性によって決まる出力電圧が安定するときの電圧値を"ＶＢ" （以降、適宜「レギュレータ１０の出力電圧値ＶＢ」ともいう）とする。ここで、レギュレータ１０の特性によって決まる出力電圧とは、基準電圧６と、出力電圧配線５の電圧に比例する配線１５の電圧との差電圧を増幅する増幅回路１７、及びドライブ素子１で構成によって決まる出力電圧をいう。
レギュレータ１０が出力電圧値ＶＢを出力するときの増幅回路１７の出力配線１１の電圧値を"ＶＣ" （以降、適宜、「出力配線１１の電圧値ＶＣ」ともいう）とする。

【0025】

ここでは、検出回路１４の検出電圧値ＶＡは、レギュレータ１０の出力電圧値ＶＢより高く設定され、かつ、内部回路１６の内部電源電圧の定格値以下の電圧に設定されることを前提とする。加えて、外部電源ＶＤＤ３の電圧レベルが検出回路１４の検出電圧値ＶＡ以下のとき、検出回路はＬレベルの制御信号を出力配線１２へ出力し、外部電源ＶＤＤ３の電圧レベルが検出回路１４の検出電圧値ＶＡを超えると、Ｈレベルの制御信号を出力配線１２へ出力することを前提とする。
図３では、時間の経過（横軸）に伴って、外部電源ＶＤＤ３及び各配線において電圧が変化する様子を示す。外部電源ＶＤＤ３の電圧レベルが検出回路１４の検出電圧値ＶＡより高くなるタイミングを"ｔ１１"とする。

【0026】

外部電源ＶＤＤ３の電圧レベルが検出回路１４の検出電圧値ＶＡ以下ときには、制御回路１３の制御によってドライブ素子１およびドライブ素子２は活性状態になっており、外部電源ＶＤＤ３から内部回路１６に電荷を供給している。具体的には、ドライブ素子２及び制御素子１８は、外部電源ＶＤＤ３の電圧レベルが検出回路１４の検出電圧値ＶＡ以下の間、出力配線１２に出力される制御信号によって、活性状態（ＯＮ状態）に制御される。ドライブ素子１は、制御素子１８がオン状態であるためて、増幅回路１７の動作状態に関わらず強制的に活性状態に制御される。
従って、タイミングｔ１１までは増幅回路１７の出力配線１１とレギュレータ１０の出力電圧配線５との電圧は外部電源ＶＤＤ３の電圧レベルと同じとなる。

【0027】

外部電源ＶＤＤ３の電圧レベルが上昇して図３におけるタイミングｔ１１で検出回路１４の検出電圧値ＶＡより高くなると、制御回路１３の制御によってドライブ素子２が非活性状態となる。同時に、制御素子１８はオフ状態（非活性状態）となる。これに伴い、ドライブ素子１は増幅回路１７により制御されことになる。
従って、レギュレータ１０の出力電圧配線５と増幅回路１７の出力配線１１との電圧は、外部電源ＶＤＤ３の電圧レベルから降圧された電圧となる。このとき、電圧は緩やかに降下し、出力電圧配線５は、レギュレータ１０の出力電圧値ＶＢに、増幅回路１７の出力配線１１は、増幅回路１７の電圧値ＶＣへ到達する。その後、フィードバック制御により出力電圧値ＶＢあるいは電圧値ＶＣが維持される。

【0028】

実施形態１のメカニズムおよび効果
図３では、外部電源ＶＤＤ３の電圧レベルが検出電圧値ＶＡに上昇するまで（タイミングｔ１１まで）は、ドライブ素子２と制御素子１８とは、検出回路１４の出力配線１２の制御信号（Ｌレベル）によって、活性状態（オン状態）を維持する。このため、制御素子１８を介して、外部電源ＶＤＤ３から増幅回路１７の出力配線１１へ電流が供給され、ドライブ素子１のゲートを制御する電圧が上昇する。その結果、ドライブ素子１およびドライブ素子２が活性状態となる。このように、タイミングｔ１１までは、外部電源ＶＤＤ３から出力電圧配線５へ電流が供給されるため、出力電圧配線５の電圧レベルは外部電源ＶＤＤ３に追従して上昇する。

【0029】

加えて、外部電源ＶＤＤ３の電圧レベルが低い状態（例えば起動時）から検出電圧値ＶＡに上昇するまで（タイミングｔ１１まで）の間に、出力電圧配線５の電圧レベルがレギュレータ１０の出力電圧値ＶＢを上回ると、増幅回路１７はフィードバック制御によって出力配線１１の電圧を降下させようとする。このとき、出力電圧配線５の電圧レベルは上昇を続けているため、増幅回路１７から出力される電圧がＧＮＤレベルに到達する。しかし、制御素子１８のドレインがドライブ素子１のゲートに接続しているため、ドライブ素子１は強制的に活性状態に制御される。このようにして、外部電源ＶＤＤ３が検出回路１４の検出電圧値ＶＡより低い場合に、ドライブ素子１およびドライブ素子２がともに活性状態に維持されている。出力電圧配線５の電圧がレギュレータ１０の出力電圧値ＶＢのレベルを上回ったとしても、ドライブ素子１が活性状態から非活性状態に切り替わることがなく、活性状態を維持したままとなる。
その結果、タイミングｔ１１までは、増幅回路１７の出力配線１１とレギュレータ１０の出力電圧配線５では、外部電源ＶＤＤ３と同じ電圧レベルとなる。

【0030】

次に、タイミングｔ１１で外部電源ＶＤＤ３の電圧レベルが検出電圧値ＶＡを上回ると、検出回路１４からの制御信号がＬレベルからＨレベルになり、ドライブ素子２及び制御素子１８は、活性状態（オン状態）から非活性状態（オフ状態）に変わる。これにより、ドライブ素子２を介して、外部電源ＶＤＤ３から出力電圧配線５への電流の供給が止まるため、レギュレータ１０の出力電圧配線５の電圧は下がろうとする。同時に、制御素子１８を介して、外部電源ＶＤＤ３から出力配線１１への電流の供給が止まり、出力配線１１の電圧も下がろうとする。
ここで、出力配線１１の電圧は下がるものの、一定期間、ドライブ素子１が活性状態に維持される。このため、ドライブ素子１が活性状態に維持されている間には、外部電源ＶＤＤ３からドライブ素子１を介して出力電圧配線５へ電流が供給される。これは、検出回路１４の制御信号がＬレベルからＨレベルに変化すると、制御素子１８がオフ状態になるものの、ゲートを制御する電圧（出力配線１１の電圧）が、ドライブ素子１を活性状態に制御できる電圧レベルを維持している期間が存在することにより生じる。その結果、ドライブ素子１を介して、外部電源ＶＤＤ３から出力電圧配線５へ電流が供給され、出力電圧配線５の電圧低下速度が遅くなる。これにより、出力電圧配線５において急峻な電圧低下が抑制される。

【0031】

出力配線１１の電圧が電圧値ＶＣまで降下したタイミングを"ｔ１２"とする。タイミングｔ１２以降、出力配線１１の電圧が緩やかに降下することに応じて、増幅回路１７のフィードバック制御が機能して、出力配線１１へ出力する電圧が上昇することになる。
その結果、出力電圧配線５の電圧がレギュレータ１０の出力電圧値ＶＢに制御され、出力配線１１が増幅回路１７の電圧値ＶＣに制御されて、タイミングｔ１２以降では安定した電圧の供給ができる。

【0032】

このように、タイミングｔ１１からタイミングｔ１２の間において、ドライブ素子１が活性状態を維持することにより、出力電圧配線５の急峻な電圧変動を抑制する。これにより、従来技術のように、ドライブ素子１が活性化するまでにタイムラグが生じ、レギュレータの出力電圧の変動が生じることを回避することができる。

【0033】

さらに、本実施形態では、外付け容量素子によって出力電圧の落ち込みを緩和する必要がなくなるため、外付け容量素子を削除することができる。合わせて、レギュレータの出力配線に外付け容量素子を接続するための端子を削除することが可能となる。これにより、回路面積の縮小や、製造に要する時間等を含めたコストの削減が可能になる。

【0034】

なお、実施形態１では、本実施形態の特徴及び効果が顕著となるように、検出回路１４の検出電圧値ＶＡが出力電圧値ＶＢより大きい場合を説明した。しかしながら、検出電圧値ＶＡが出力電圧値ＶＢより小さい場合であっても、出力電圧配線５の急峻な電圧低下を抑制するという効果を奏することができることは言うまでもない。

【0035】

実施形態２
実施形態２の構成
図４に、本発明の実施形態２の検出回路１４−２の構成例を示す。実施形態２における検出回路１４−２は、図２に示す検出回路１４の構成に加え、出力側負荷段トランジスタ２２のゲートとＧＮＤ（第２電源、接地）４間に容量素子２９を有する。

【0036】

実施形態２の動作
図５は、本発明の実施形態２の電圧電源回路の動作例を示すタイミングチャートである。外部電源ＶＤＤ３が急峻に上昇した場合、外部電源ＶＤＤ３の電圧が検出電圧値ＶＡを上回るタイミングｔ２１において、容量素子２９が機能して出力側負荷段トランジスタ２２のゲート配線２５は緩やかに変化するため、出力側負荷段トランジスタ２２のドレイン２４の電圧は瞬時にハイレベルとなり、増幅段回路２１を介して出力配線１２は瞬時にハイレベルとなり、ドライブ素子２および制御素子１８が瞬時に非活性状態に移行する。

【0037】

実施形態２のメカニズムおよび効果
外部電源ＶＤＤ３が急峻に上昇した場合において、ドライブ素子２および制御素子１８が瞬時に非活性状態に移行するため、出力電圧配線５の電圧の上昇が抑えられる。

【0038】

実施形態３．
実施形態３の構成
図６は、本発明の実施形態３の制御回路１３−３が備えるタイミング生成回路の構成例を示す図である。タイミング生成回路３０（タイミング生成部）は、検出回路１４の出力配線１２と制御素子１８の出力配線１１との間に接続される。タイミング生成回路３０は、容量素子３４、制御トランジスタ（制御素子）３５、及び、スイッチ回路（スイッチ部）３９を備える。
容量素子３４は、制御素子１８と制御トランジスタ３５との間に配置され、制御トランジスタ３５を介してＧＮＤ４と接続される。
制御トランジスタ３５は、一方の端子がＧＮＤ４に接続され、他方の端子が容量素子３４に接続され、ゲートがスイッチ回路３９の出力端子に接続される。具体的には、制御トランジスタ３５は、Ｎ型トランジスタによって構成され、ソースをＧＮＤ４、ドレインを容量素子３４（配線３７）に接続され、ゲートをスイッチ回路３９の出力端子（配線３６）に接続される。

【0039】

スイッチ回路３９は、検出回路１４と制御トランジスタ３５との間に配置され、検出回路１４が出力する制御信号（出力配線１２の電圧）に基づいて制御トランジスタ３５を制御する。具体的には、スイッチ回路３９は、外部電源ＶＤＤ３の電圧が検出電圧値ＶＡ以下である場合、制御トランジスタ３５を活性状態に制御して容量素子３４をＧＮＤ４に接続し、外部電源ＶＤＤ３の電圧が検出電圧値を超えると、タイミングを遅らせて制御トランジスタ３５を非活性状態に制御して容量素子３４をＧＮＤ４から切り離す。具体的には、スイッチ回路３９は、Ｐ型トランジスタ３１、Ｎ型トランジスタ３２、抵抗素子３３、及び、容量素子３８から構成される。Ｐ型トランジスタ３１のドレインとＮ型トランジスタ３２のドレインとは、制御トランジスタ３５へ接続する配線３６に接続される。Ｐ型トランジスタ３１のソースは外部電源ＶＤＤ３に接続される。Ｎ型トランジスタ３２のソースは抵抗素子３３を介してＧＮＤ４に接続される。Ｐ型トランジスタ３１のゲートとＮ型トランジスタ３２のゲートは検出回路１４の出力配線１２に接続される。
容量素子３８は制御トランジスタ３５のゲートに接続する配線３６とＧＮＤ４との間に配置される。

【0040】

実施形態３の動作
図７は、本発明の実施形態３の電圧発生回路の動作例を示すタイミングチャートである。外部電源ＶＤＤ３の電圧レベルが検出回路１４の検出電圧値ＶＡより低い場合、出力配線１２はＧＮＤレベルになっており、Ｐ型トランジスタ３１はオン状態、Ｎ型トランジスタ３２はオフ状態であるためゲート配線３６の電圧は外部電源３の電圧レベルとなっている。そのため制御トランジスタ３５はオン状態に制御され、配線３７がＧＮＤレベルとなって容量素子３４が遅延素子として機能する。また、出力電圧配線５はドライブ素子２が活性状態にあるため外部電源３の電圧レベルとなっており、出力配線１１は制御素子１８がオン状態であるため、外部電源３の電圧レベルとなっている。

【0041】

外部電源ＶＤＤ３の電圧レベルが検出回路１４の検出電圧値ＶＡを上回る時点で、出力配線１２は外部電源３の電圧レベルとなり、Ｐ型トランジスタ３１はオフ状態、Ｎ型トランジスタ３２はオン状態であるため、ゲート配線３６の電圧は下がるが、電圧の低下スピードは抵抗素子３３と容量素子３８によって遅延が付くため緩やかに低下する。ゲート配線３６の電圧が制御トランジスタ３５の閾値電圧まで下がると制御トランジスタ３５がオフ状態となり、配線３７がフローティングとなって容量素子３４は遅延素子として機能しなくなる。

【0042】

実施形態３のメカニズムおよび効果
外部電源ＶＤＤ３が検出回路１４の検出電圧値ＶＡを超えてから制御トランジスタ３５がオフ状態になるまでに、抵抗素子３３と容量素子３８によって所定の時間が確保され、容量素子３４は遅延素子として機能する。このため、出力配線１１へ電圧が供給されることになり、増幅回路１７の出力配線１１の電圧レベルが緩やかに変化する。このとき、実施形態１に比べ、ドライブ素子１は、活性状態の期間が延長され、かつ、出力配線１１は、高い電圧レベルに維持される時間が長くすることができる。これにより、ドライブ素子１を介して、外部電源ＶＤＤ３から出力電圧配線５へ、実施形態１に比べ、より多くの電流が供給されることになり、出力電圧配線５の変化をより緩やかに変化させることができる。

【0043】

なお、制御トランジスタ３５がオフ状態になると容量素子３４は遅延素子として機能しなくなるため、制御トランジスタ３５がオフした状態ではレギュレータ動作に影響しない。

【0044】

その他の実施形態
上記各実施形態では、電圧発生回路の構成例を示したがこれに限られるわけではない。例えば、制御回路１３、１３−３は、ドライブ素子１のゲートを制御する電圧を用いて、ドライブ素子１を活性状態にするように構成されていること、あるいは、ドライブ素子２を活性状態から非活性状態に制御するタイミングにおいて、ドライブ素子１が活性状態を維持するように構成されることを満たす回路構成であれば、その他の構成により実現してもよい。

【0045】

実施形態３の図６では、実施形態１の検出回路１４を用いて説明したが、実施形態２の検出回路１４−２を用いる場合であってもよい。

【0046】

上記説明したように、本発明の各実施形態では、外部電源電圧の変動に対してレギュレータの出力電圧の変動を抑制することを可能にする半導体集積回路の電圧発生回路に関して説明した。電圧発生回路は、ドライブ素子１を介して外部電源電圧を降圧した電圧を内部回路に供給する機能、外部電源の電圧レベルが所定の検出電圧値ＶＡより低い場合に、ドライブ素子２を介して外部電源電圧を内部回路に供給する機能、及び、外部電源の電圧レベルが所定の検出電圧値ＶＡより低い場合に、第１のドライブ素子と第２のドライブ素子とをともに活性状態に制御する制御回路とを有する。

【0047】

制御回路は外部電源電圧に比例した電圧を検出する検出回路を有し、外部電源の電圧レベルが所定の検出電圧値ＶＡより低いときには、第１のドライブ素子および第２のドライブ素子はともに活性状態に制御することによって、外部電源から内部回路に電荷を供給し、外部電源の電圧レベルが所定の検出電圧値ＶＡより高くなると、第２のドライブ素子を非活性状態に制御するともに、第１のドライブ素子が増幅回路によりレギュレート制御されるように構成される。
このように、第２のドライブ素子が活性状態から非活性状態に移行するときに、第１のドライブ素子は活性状態にあり、第１のドライブ素子を非活性状態から活性状態にするまでのタイムラグがなくなる。これによって電圧発生回路が出力する出力電圧の落ち込みを抑えることが可能となる。

【0048】

なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。

【符号の説明】

【0049】

１、２ ドライブ素子
３ 外部電源ＶＤＤ
４ ＧＮＤ
５ 出力電圧配線
６ 基準電圧
７，８ 抵抗素子
１０ レギュレータ
１１ 増幅回路１７の出力配線
１２ 検出回路１４の出力配線
１３、１３−３ 制御回路
１４、１４−２ 検出回路
１５ 増幅回路１７の負側差動入力に接続される配線
１６ 内部回路
１７ 増幅回路
１８ 制御素子
２０ 検出回路１４の基準電圧
２１ 増幅段回路
２２ 出力側負荷段トランジスタ
２３ 負荷段カレントミラートランジスタ
２４ 増幅段回路２１の入力配線
２５ 負荷段トランジスタのゲート配線
２６ 負側の差動入力に接続される配線
２７ 負側の差動入力トランジスタ
２８ 正側の差動入力トランジスタ
２９ 配線２５とＧＮＤ４の間に接続される容量素子
３０ 制御回路１３−３におけるタイミング生成回路
３１ Ｐ型トランジスタ
３２ Ｎ型トランジスタ
３３ 抵抗素子
３４ 容量素子
３５ 容量素子３４の制御トランジスタ
３６ 制御トランジスタ３５のゲート配線
３７ 制御トランジスタ３５のドレイン配線
３８ 容量素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】