特許第5829317号(P5829317)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許5829317完全アモルファスの相変化メモリ細孔セルの化学機械研磨ストップ層
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5829317
(24)【登録日】2015年10月30日
(45)【発行日】2015年12月9日
(54)【発明の名称】完全アモルファスの相変化メモリ細孔セルの化学機械研磨ストップ層
(51)【国際特許分類】
   H01L 27/105 20060101AFI20151119BHJP
   H01L 45/00 20060101ALI20151119BHJP
【FI】
   H01L27/10 448
   H01L45/00 A
【請求項の数】6
【全頁数】12
(21)【出願番号】特願2014-142996(P2014-142996)
(22)【出願日】2014年7月11日
(62)【分割の表示】特願2012-526794(P2012-526794)の分割
【原出願日】2010年7月29日
(65)【公開番号】特開2014-222767(P2014-222767A)
(43)【公開日】2014年11月27日
【審査請求日】2014年7月11日
(31)【優先権主張番号】12/550,062
(32)【優先日】2009年8月28日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
(74)【代理人】
【識別番号】100108501
【弁理士】
【氏名又は名称】上野 剛史
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【復代理人】
【識別番号】100110607
【弁理士】
【氏名又は名称】間山 進也
(72)【発明者】
【氏名】ブレイトウィッシュ、マシュー、ジェイ.
(72)【発明者】
【氏名】ラム、チュン、エイチ.
【審査官】 小山 満
(56)【参考文献】
【文献】 米国特許出願公開第2009/0196094(US,A1)
【文献】 特開2007−186784(JP,A)
【文献】 特開2007−123908(JP,A)
【文献】 中国特許出願公開第101000946(CN,A)
【文献】 米国特許出願公開第2007/0160760(US,A1)
【文献】 欧州特許出願公開第01806427(EP,A2)
【文献】 韓国登録特許第10−0695168(KR,B1)
【文献】 米国特許出願公開第2007/0108488(US,A1)
【文献】 韓国登録特許第10−0657972(KR,B1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/105
H01L 45/00
(57)【特許請求の範囲】
【請求項1】
下部電極を含む下部電極層と、
前記下部電極層の上に形成されたメモリ・セル層と、
を含む相変化メモリ細孔セルであって、前記メモリ・セル層は、
前記下部電極層の上に形成された誘電体層と、
前記誘電体層の上に形成され、前記下部電極から離れている上部電極と、
を含み、前記誘電体層は、垂直配向され前記上部電極及び前記下部電極により境界を付けられている細孔を含み、前記細孔は、前記上部電極との境界の角部が丸みを帯びずに垂直配向されていて、前記上部電極及び前記下部電極と電気的に連絡しており、前記細孔は、電気特性状態間を切り替え可能な相変化物質を含み、
前記細孔は、均一な幅であり、前記細孔の前記均一な幅は、1nm〜40nmの間である、
相変化メモリ細孔セル。
【請求項2】
前記細孔は、前記上部電極及び前記下部電極と直接接触している、請求項1に記載の相変化メモリ細孔セル。
【請求項3】
前記細孔は、前記誘電体層の高さと同じ高さである、請求項2に記載の相変化メモリ細孔セル。
【請求項4】
1つ以上の相変化メモリ要素と、
前記1つ以上の相変化メモリ要素のうちの1つと接触している下部電極と、
前記1つ以上の相変化メモリ要素のうちの1つと接触し、前記下部電極から離れている上部電極と、
を含むメモリ・デバイスであって、
相変化メモリ要素はそれぞれ、
前記下部電極の上に形成された誘電体層
を含み、前記誘電体層は、垂直配向され前記上部電極及び前記下部電極により境界を付けられている細孔を含み、前記細孔は、前記上部電極との境界の角部が丸みを帯びずに垂直配向されていて、前記上部電極及び前記下部電極と電気的に連絡しており、前記細孔は、電気特性状態間を切り替え可能な相変化物質を含み、
前記細孔は、均一な幅であり、前記細孔の前記均一な幅は、1nm〜40nmの間である、
メモリ・デバイス。
【請求項5】
前記細孔は、前記上部電極及び前記下部電極と直接接触している、請求項に記載のメモリ・デバイス。
【請求項6】
前記細孔は、前記誘電体層の高さと同じ高さである、請求項に記載のメモリ・デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、相変化メモリ・セルに関し、特に、完全アモルファスの相変化メモリ細孔セ
ル(fully amorphous phase change memory po
re cell)の化学機械研磨(CMP:chemical mechanical
polishing)ストップ層に関する。完全アモルファスの相変化メモリ細孔セルと
は、細孔(pore)内に位置する相変化物質が、リセット動作の間、部分的に結晶の相
変化物質を細孔の体積内に少しも残さずに完全にアモルファス相に変わることを意味する
(リセット動作は、メモリ・セルの状態を高抵抗状態に変える動作である)。
【背景技術】
【0002】
高温データ保持は、相変化メモリの望まれる特徴である。保持は、アモルファス化した
相変化物質の意図されない再結晶化により制限される。結晶化は、アモルファス−結晶化
境界で生じることがある。相変化物質内にアモルファス−結晶境界がなければ、このデー
タ損失の原因が解消される。したがって、リセット動作中に相変化物質のすべてをアモル
ファス状態に変える相変化メモリ・セルは、より優れたデータ保持特徴を有する。相変化
メモリでは、電流を使用して、相変化物質においてアモルファス状態と結晶状態との間の
移行を生じさせることによって、データが記憶される。電流は、物質を加熱し、2つの状
態間の移行を生じさせる。アモルファス状態から結晶状態への変化は、結晶状態からアモ
ルファス状態への変化(リセット電流と呼ばれる)と比較すると低電流の動作である。リ
セット電流を最小限に抑えることが望ましい。
【0003】
図1〜9は、従来の相変化メモリ細孔セル1を製造する方法を示す。具体的には、図1
〜9は、典型的なキーホール転移(keyhole transfer)方法を示す。図
1では、下部電極層10と、下部電極層10の上のメモリ・セル層12とが設けられてい
る。下部電極層10は、誘電体充填層13と、誘電体充填層13内の、典型的にはタング
ステン又は窒化チタンで作られた下部電極14とを含む。第1の誘電体層15が、下部電
極層10上に形成され、絶縁層16が、第1の誘電体層15上に形成され、第2の誘電体
層17が、絶縁層16上に形成される。フォトレジスト層18が、第2の誘電体層17の
上に形成される。ビア20が、第1の誘電体層15に向かって延在するよう形成される。
図2では、フォトレジスト層18が除去され、絶縁層16が窪まされ、第2の誘電体層1
7の突出部17a及び17bが作られている。図3では、コンフォーマル膜(confo
rmal film)22が、ビア20内に堆積され、ビア20の下方の領域に空隙(す
なわちキーホール構造24)を形成するようピンチされる(pinched)。図4では
、コンフォーマル膜22が窪まされ、キーホール構造24が、細孔26を形成するよう第
1の誘電体層15の中へと、下方へ転移される。図5では、絶縁層16、第2の誘電体層
17、及びコンフォーマル膜22が除去され、その結果、第1の誘電体層15内に形成さ
れた細孔26が露出する。図6では、相変化物質28が、第1の誘電体層15上に堆積さ
れ、細孔26内に充填されている。次に、図7では、平坦化プロセスが実行されて、細孔
26の外に形成された相変化物質28が除去される。次に、続いて図8では、第1の誘電
体層15上に上部電極層30が形成される。続いて図9では、上部電極層30がエッチン
グされて、上部電極31が形成され、これは細孔26及び下部電極14と電気的に連絡(
electrical communication)する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
図1〜9に示した製造方法に関連する問題がいくつかある。例えば、細孔26がエッチ
ングされ、絶縁層16、第2の誘電体層17、及びコンフォーマル膜22が除去された後
、相変化物質28と、下部電極14との十分な電気伝導を確保するために、相変化物質2
8の堆積の前にスパッタリング・プロセスが利用される。図6に示されているように、ス
パッタリング・プロセスは、細孔26のテーパ角度26a及び26b、並びに上部の角部
26cの丸みを大きくする。細孔26の丸みが大きいほど、相変化メモリ細孔セル1を完
全にアモルファスにするために必要なリセット電流が高くなる。細孔26の丸みが大きす
ぎると、セル1は完全アモルファスとなることができないこともある。
【課題を解決するための手段】
【0005】
本発明は、相変化メモリ細孔セル、及びそれを製造する方法を提供し、犠牲層が、相変
化物質堆積の実行前に実行されるスパッタリング・プロセスによって生じる、細孔の角部
が丸みを帯びる影響を吸収する層としての機能を果たし、制御可能なCMPストップ層と
なる。したがって、本発明は、改善された相変化メモリ細孔構造を提供する。
【0006】
本発明の一実施形態によれば、相変化メモリ細孔セルを製造する方法が提供される。本
方法は、下部電極を形成するステップと、下部電極上に第1の誘電体層を形成するステッ
プと、第1の誘電体層上に犠牲層を形成するステップと、犠牲層上に絶縁層を形成するス
テップと、絶縁層上に第2の誘電体層を形成するステップとを含む。本方法はさらに、下
部電極の上方に位置し(overlie)犠牲層に向かって延在するビアを形成するステ
ップと、犠牲層及び第1の誘電体層を貫いて延在する画定された細孔を形成するために、
犠牲層を貫いて第1の誘電体層までをエッチングするステップと、犠牲層上及び細孔の中
に相変化物質を堆積させ、細孔の外に形成された相変化物質を除去するステップと、細孔
を露出させるために犠牲層を除去するステップであって、細孔は垂直配向されている(v
ertically aligned)、該ステップと、細孔の上に上部電極を形成する
ステップとを含む。
【0007】
本発明の別の実施形態によれば、相変化メモリ細孔セルが提供される。相変化メモリ細
孔セルは、下部電極を含む下部電極層と、下部電極層の上に形成されたメモリ・セル層と
を含む。メモリ・セル層は、下部電極層の上に形成された誘電体層と、誘電体層の上に形
成された上部電極とを含み、上部電極は、下部電極から離れている。誘電体層は、垂直配
向され上部電極及び下部電極により境界を付けられている細孔を含み、細孔は、上部電極
及び下部電極と電気的に連絡しており、電気特性状態間を切り替え可能な相変化物質を含
む。
【0008】
本発明の別の実施形態によれば、相変化メモリ・デバイスが提供される。相変化メモリ
・デバイスは、1つ以上の相変化メモリ要素と、該1つ以上の相変化メモリ要素のうちの
1つと接触している下部電極と、該1つ以上の相変化メモリ要素のうちの1つと接触し、
下部電極から離れている上部電極とを含む。相変化メモリ要素はそれぞれ、下部電極の上
に形成された誘電体層を含み、誘電体層は、垂直配向され上部電極及び下部電極によって
境界を付けられている細孔を含み、細孔は、上部電極及び下部電極と電気的に連絡してお
り、細孔は、電気特性状態間を切り替え可能な相変化物質を含む。
【0009】
さらなる特徴及び利点が、本発明の技術によって実現される。本発明の他の実施形態及
び側面が、本願明細書に詳しく記載され、請求される発明の一部と見なされる。利点及び
特徴と併せて本発明をより深く理解するには、本記載及び図面を参照されたい。
【0010】
本発明と見なされる主題は、本明細書の終わりにある特許請求の範囲において詳しく挙
げられ、明確に請求されている。本発明の前述の特徴及び利点、並びに他の特徴及び利点
は、添付の図面と併せて以下の詳細な説明を理解することによって明らかとなる。
【図面の簡単な説明】
【0011】
図1】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図2】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図3】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図4】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図5】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図6】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図7】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図8】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図9】従来の相変化メモリ細孔セルを製造する製造方法を示す図である。
図10】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図11】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図12】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図13】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図14】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図15】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図16】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図17】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図18】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
図19】本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
【発明を実施するための形態】
【0012】
以下、図10〜19を参照する。本発明は、本発明の実施形態による相変化メモリ細孔
セル100を製造する製造方法を提供する。図10では、メモリ細孔セル100が、下部
電極層101と、下部電極層101の上のメモリ・セル層102を含む。下部電極層10
1は、典型的には二酸化ケイ素で作られる誘電体充填層103と、誘電体充填層103の
中の、典型的にはタングステン(W)又は窒化チタン(TiN)で作られる下部電極10
4とを含む。メモリ・セル層102は、下部電極層101の上面上に第1の誘電体層10
5(すなわち分離層)を含む。第1の誘電体層105は、窒化ケイ素で作られてもよく、
従来の薄膜堆積技術を使用して形成される。本発明は、窒化ケイ素の使用に限定されず、
二酸化ケイ素など、他の誘電物質が使用されてもよい。犠牲層106が、第1の誘電体層
105上に形成される。本発明の実施形態によれば、犠牲層106は、摂氏200度の加
工温度(process temperature)で形成される、窒化ケイ素などの誘
電物質から形成されてもよい。犠牲層106は、約10nm〜約50nmの所定の厚さで
ある。本発明は、窒化ケイ素に限定されず、ケイ素又は二酸化ケイ素など、他の誘電体が
使用されてもよい。
【0013】
二酸化ケイ素を含む絶縁層107が、犠牲層106上に形成され、第2の誘電体層11
0が、絶縁層107上に形成される。第2の誘電体層110は、例えば、窒化ケイ素で作
られる。フォトレジスト層112が、第2の誘電体層110の上に形成される。次に、ビ
ア114が、下部電極104の上に延在するように、リソグラフィ・プロセスによって、
フォトレジスト層112、第2の誘電体層110、絶縁層107を貫いて犠牲層106ま
で形成される。犠牲層106は、この動作中、エッチング・ストップ層としての機能を果
たす。下部電極104は、誘電体充填層103を貫き、トランジスタ又はダイオード・タ
イプの絶縁デバイスなどの絶縁デバイス(図示せず)まで延在する。現在の実施形態で示
されているように、第1の誘電体層105は、単一の分離層であるが、本発明の別の実施
形態によれば、第1の誘電体層105は、2つの層を含んでもよい。
【0014】
図11は、製造プロセスの次の段階を示す。具体的には、図11は、本発明の実施形態
の中で実施可能な、相変化メモリ細孔セルの絶縁層107を窪ませる動作を示す図である
図11では、フォトレジスト層112が除去され、絶縁層107が窪まされている(す
なわち、希薄BOE又はフッ化水素酸を塗布して二酸化ケイ素を除去するなどの、選択的
エッチング・プロセスを使用して、第2の誘電体層110に対し後退するようエッチング
され、その結果、第2の誘電体層110の突出部110a及び110bが作られる)。フ
ォトレジスト層112は、典型的には、ストリッピング技術を使用して除去される。
【0015】
図12は、製造プロセスの次の段階を示す。具体的には、図12は、本発明の実施形態
の中で実施可能な、相変化メモリ細孔セルの中でのコンフォーマル膜の堆積を示す図であ
る。図12に示されているように、アモルファス・シリコンを含むコンフォーマル膜11
6が、化学蒸着(CVD:chemical vapor deposition)を使
用してビア114の中に形成され、ビア114の下方の領域に空隙(すなわちキーホール
構造118)を形成するようピンチされる。キーホール構造118のサイズは、第2の誘
電体層110に対して絶縁層107が窪まされる量によって決まる。原子層堆積、物理層
堆積、低圧化学蒸着(LPCVD:low−pressure chemical va
por deposition)、又は高密度プラズマ化学蒸着(HDPCVD:hig
h density plasma chemical vapor depositi
on)などの他の手段がコンフォーマル膜116の堆積に使用されてもよい。
【0016】
図13では、コンフォーマル膜116が、反応性イオン・エッチング(RIE:rea
ctive ion etching)プロセスを使用して窪まされ、キーホール構造1
18が、細孔120を形成するよう第1の誘電体層105の中へと、下方へ転移されてい
る。すなわち、コンフォーマル膜116は、キーホール構造118の幅によって決定され
る穴を有する。図のように、第1の誘電体層105は、コンフォーマル膜116を使用し
てエッチングされ、その結果、下部電極104の上面が露出する。
【0017】
図14では、絶縁層107及びコンフォーマル層116が、ウェット・エッチング・プ
ロセスによって除去されている。したがって、犠牲層106及び第1の誘電体層105の
中に形成された細孔120が露出している。図14に示されているように、絶縁層107
、第2の誘電体層110及びコンフォーマル層116の除去後、細孔120は、犠牲層1
06と、第1の誘電体層105との高さの合計に相当する高さである。
【0018】
図15は、本発明の実施形態の中で実施可能な、相変化メモリ細孔セルにおける相変化
物質の堆積動作を示す図である。相変化物質122の電着より前に、相変化物質122と
、下部電極104との十分な電気伝導を確保するために、スパッタリング・プロセスが実
行される。本発明の実施形態によれば、スパッタリング・プロセスの結果として、最上部
の角部の丸み及びテーパ状の角度は、第1の誘電体層105ではなく犠牲層106にある
。したがって、本発明の実施形態によれば、スパッタリング・プロセスによって生じるこ
とがある、細孔の角部が丸みを帯びる影響を吸収する層としての機能を、犠牲層106は
果たす。図15に示されているように、相変化物質122が、犠牲層106の上に堆積さ
れ、細孔120内に充填される。相変化物質122は、エネルギーの印加によって電気特
性状態間を切り替え可能な物質である。本発明の実施形態によれば、相変化物質122は
、ゲルマニウム・アンチモン・テルル(GeSbTe)、又はガリウム(Ga)/Sb、
インジウム(In)/Sb、In/セレン(Se)、Sb/Te、Ge/Te、In/S
b/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、銀(Ag)/In
/Sb/Te、Ge/Sb/Se/Te、Te/Ge/Sb/硫黄(S)の合金のうちの
1つで作られていてもよい。広範囲の合金組成物が使用され得る。
【0019】
本発明の実施形態によれば、犠牲層106は、上のマスキング層(すなわち、絶縁層1
07及び第2の誘電体層110)と比較して、選択的なウェット・エッチング速度を有す
る。本発明の実施形態によれば、犠牲層106は、摂氏約200度の加工温度を有する窒
化ケイ素(SiN)から形成され、第1の誘電体層105は、摂氏約400度の加工温度
を有する窒化ケイ素から形成される。なお、本発明はこれに限定されず、適宜変化させて
よい。
【0020】
図16は、本発明の実施形態の中で実施可能な、相変化メモリ細孔セルの製造中に実行
される平坦化動作を示す図である。図16では、化学機械研磨(CMP)動作などの平坦
化動作(すなわち、第1のCMPストップ・プロセス)が、細孔120の外の相変化物質
122を除去するために実行され、細孔120は相変化物質122で充填されたままにさ
れる。犠牲層106は、この動作中、CMPストップ層としての機能を果たす。犠牲層1
06は、選ばれた相変化物質122よりも遅いCMP速度、及び細孔120を含む第1の
誘電体層105よりも速いCMP速度を有する物質から成る。第1の誘電体層105及び
犠牲層106がどちらも窒化ケイ素を含む場合、これはより強いCMPストップ層を作る
【0021】
図17では、第2のCMPストップ・プロセスが、犠牲層106を除去するために実行
されている。第2のCMPストップ・プロセスは、犠牲層106を徐々に研磨除去して、
第1の誘電体層105を残す。図17に示されているように、細孔120は、垂直配向さ
れ、これにより、相変化メモリ細孔セル100を完全アモルファス状態に変えるために必
要なリセット電流の量が削減される。本発明の実施形態によれば、細孔120は均一な幅
である。細孔120の均一な幅は、約1nm〜約40nmである。本発明の実施形態によ
れば、細孔120は、実質的に垂直な側壁120a及び120bを含む。一実施形態によ
れば、側壁120a及び120bそれぞれの角度は、約75度〜約90度である。さらに
示されているように、第2のCMPストップ・プロセスの結果として、細孔120は、第
1の誘電体層105の高さと同じ高さである。本発明の細孔120は、改善されたプロフ
ァイルを有する。すなわち、角部の丸みが軽減され、従来技術のものよりも強く垂直配向
される。
【0022】
図18は、製造プロセスの次の段階を示す。具体的には、図18では、上部電極層12
4がメモリ細孔セル100の上に形成されている。本発明の実施形態によれば、上部電極
層124は、例えば窒化チタンから形成される。図19では、続いて上部電極層124が
、分離のためにパターニングされ、その結果、上部電極126が形成される。細孔120
は、上部電極126及び下部電極104と直接接触している。
【0023】
本発明は、相変化物質を堆積させる前に実行されるスパッタリング動作の実行によって
通常生じる、細孔の角部が丸みを帯びる影響を吸収する層としての機能を果たす、犠牲層
を用いる製造方法の結果として、改善された垂直の細孔構造を有する相変化メモリ細孔セ
ルを提供する。さらに、犠牲層は、制御可能なCMPストップ層ともなる。
【0024】
本願明細書で使用される専門用語は、特定の実施形態を説明するためのものでしかなく
、本発明の限定となることは目的としていない。本願明細書で使用される、単数形「a」
、「an」及び「the」は、文脈によりそうでないことが明確に示されていない限り、
複数形も含むものとする。さらに、当然のことながら、「含む」若しくは「含んでいる」
又はその両方の用語は、本明細書で使用されるとき、記載された機能、完全体、ステップ
、動作、構成要素、若しくは部品、又はその何れかの組み合わせの存在を指定するが、1
つ以上の他の機能、完全体、ステップ、動作、構成部品、若しくはそのグループ、又はそ
の何れかの組み合わせの存在又は追加を除外するものではない。
【0025】
以下の特許請求の範囲のミーンズ又はステップ・プラス・ファンクション構成要素すべ
ての対応する構造、物質、動作、及び等価物は、明確に請求されている他の請求される構
成要素とともに機能を実行する任意の構造、物質、又は動作を含むものとする。本発明の
記載は、例証及び説明のために示されたものであるが、包括的であることも、開示された
形態の発明に限定されることも目的としていない。当業者には、本発明の範囲及び意図か
ら逸脱することのない、多数の変更及び変形が明らかであろう。実施形態は、本発明の原
理及び実際の用途をもっともよく説明して、当業者が、意図される特定の用途に適する様
々な変更を用いた様々な実施形態に関して、本発明を理解できるように選ばれ、記載され
た。
【0026】
本願明細書で示されたフロー図は、1つの例にすぎない。この図又はそこに記載されて
いるステップ(若しくは動作)には、本発明の意図から逸脱することのない、多数の変形
があり得る。例えば、ステップが、異なる順序で実行されてもよく、又はステップが追加
、削除、若しくは変更されてもよい。こうした変形のすべてが、請求される発明の一部と
見なされる。
【0027】
本発明の好適な実施形態が記載されたが、当然のことながら、現在及び将来の両方にお
いて、当業者が、続く特許請求の範囲に記載の範囲内に入る様々な改良及び強化を行うこ
とがあり得る。この特許請求の範囲は、最初に記載された本発明の適切な保護を維持する
と解釈されるべきである。
図1
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