特許第5830212号(P5830212)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
特許58302123次元集積のための裏側ダミー・プラグを含む半導体構造およびこれを製造する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5830212
(24)【登録日】2015年10月30日
(45)【発行日】2015年12月9日
(54)【発明の名称】3次元集積のための裏側ダミー・プラグを含む半導体構造およびこれを製造する方法
(51)【国際特許分類】
   H01L 21/3205 20060101AFI20151119BHJP
   H01L 21/768 20060101ALI20151119BHJP
   H01L 23/522 20060101ALI20151119BHJP
   H01L 23/36 20060101ALI20151119BHJP
【FI】
   H01L21/88 S
   H01L21/88 J
   H01L23/36 D
【請求項の数】9
【全頁数】24
(21)【出願番号】特願2013-501235(P2013-501235)
(86)(22)【出願日】2010年12月6日
(65)【公表番号】特表2013-522929(P2013-522929A)
(43)【公表日】2013年6月13日
(86)【国際出願番号】US2010059085
(87)【国際公開番号】WO2011119192
(87)【国際公開日】20110929
【審査請求日】2013年9月5日
(31)【優先権主張番号】12/730,403
(32)【優先日】2010年3月24日
(33)【優先権主張国】US
【前置審査】
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
(74)【代理人】
【識別番号】100108501
【弁理士】
【氏名又は名称】上野 剛史
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【復代理人】
【識別番号】100134740
【弁理士】
【氏名又は名称】小池 文雄
(72)【発明者】
【氏名】コースター、スティーヴン、ジェイ
(72)【発明者】
【氏名】リウ、フェイ
【審査官】 長谷川 直也
(56)【参考文献】
【文献】 米国特許出願公開第2007/0166997(US,A1)
【文献】 特表2000−507045(JP,A)
【文献】 特開2009−206496(JP,A)
【文献】 特開2009−231371(JP,A)
【文献】 特表2005−514767(JP,A)
【文献】 特開2009−295851(JP,A)
【文献】 特開2004−128063(JP,A)
【文献】 特開2010−045162(JP,A)
【文献】 特開2004−186187(JP,A)
【文献】 特表2008−511981(JP,A)
【文献】 特開2004−172620(JP,A)
【文献】 米国特許出願公開第2008/0020488(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/3205−21/3213、21/768−23/29、
23/34−23/473、23/52−23/522、
H05K 1/00− 1/02、 3/46
(57)【特許請求の範囲】
【請求項1】
半導体層および相互接続誘電層を含み、前記半導体層と前記相互接続誘電層との間の界面に少なくとも1つの半導体デバイスが位置する基板と、
前記基板に埋め込まれ、導電材料を含み、少なくとも前記界面から前記基板の裏側表面まで延在する複数の基板貫通バイア(TSV)構造と、
前記基板に埋め込まれ、前記裏側表面から前記基板内のある深さを超えずにこの深さまで延在し、前記深さが前記裏側表面と前記界面との間の垂直方向の距離よりも小さい少なくとも1つの裏側ダミー・プラグであって、隣接する2つの前記TSV構造の間に少なくとも1つは配置され、前記TSV構造の導電材料から分離され電気的に絶縁されている導電材料を含む、少なくとも1つの裏側ダミー・プラグと、を含み、
前記裏側ダミー・プラグは複数存在し、少なくとも1つの前記裏側ダミー・プラグに誘電材料が部分的に充填され、かつ前記誘電材料により封入された空隙を含む、
半導体構造。
【請求項2】
前記深さが、前記裏側表面と前記界面との間の前記垂直方向の距離の10%と90%との間である、請求項1に記載の半導体構造。
【請求項3】
前記導電材料が、Au、Ag、Cu、及びWの中から選択された1つ、または2つ以上の組み合わせからなる、請求項1に記載の半導体構造。
【請求項4】
前記少なくとも1つの裏側ダミー・プラグに前記導電材料が部分的に充填され、前記少なくとも1つの裏側ダミー・プラグの各々が前記導電材料により封入された空隙を含む、請求項3に記載の半導体構造。
【請求項5】
前記少なくとも1つの裏側ダミー・プラグの各々が、前記裏側表面から前記基板内まで延在するトレンチを部分的に充填し、前記空隙が前記トレンチの下部内に位置し、前記トレンチの前記空隙の水平方向の断面領域が、前記裏側表面からもっと短い距離における水平方向の断面領域よりも大きい、請求項に記載の半導体構造。
【請求項6】
前記トレンチは、トレンチの下部が膨張したボトル形トレンチを含む、請求項に記載の半導体構造。
【請求項7】
前記誘電材料が、ドーピングされたシリケート・ガラスを含む、請求項1〜のいずれか1項に記載の半導体構造。
【請求項8】
前記TSVの端面および前記少なくとも1つの裏側ダミー・プラグの各々の端面が前記基板の前記裏側表面と同一平面である、請求項1〜のいずれか1項に記載の半導体構造。
【請求項9】
前記基板の前側表面に接合された別の基板を更に含み、前記基板が第1のボンディング・パッドを含み、前記第1のボンディング・パッドが前記基板の前記前側に位置して前記別の基板上に位置する第2のボンディング・パッドに接合し、前記TSV構造が前記第1のボンディング・パッドおよび前記第2のボンディング・パッドに電気的に短絡する、請求項1〜のいずれか1項に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板に裏側ダミー・プラグを含む半導体構造およびこれを製造する方法に関する。
【背景技術】
【0002】
3次元集積またはチップ積層は、2つ以上の半導体チップを組み立てて、相互に物理的に近接配置されたこれらの半導体チップが相互に電気的にも接続されるようにする方法のことである。典型的には、3次元集積は垂直方向に実行される。すなわち、あるチップが他のチップの上または下に配置される。2つのチップを垂直方向に組み合わせると、下にあるチップの上表面にある1組の導電コンタクト構造が、上にあるチップの下表面にある別の1組の導電コンタクト構造に整列する。導電構造は、金属相互接続構造の側面に形成することができ、または、半導体デバイスが形成されている基板の側面に形成することも可能である。
【0003】
3次元集積は、1対の基板間、1枚の基板および1組のチップ間、または多数のチップ対の間で実行することができる。3次元集積は、積層されたチップ間に垂直方向の信号経路を提供して、積層されたチップ間で電気信号を送信および受信するための広い帯域幅を与える。垂直方向の信号経路は基板貫通バイア(TSV:through−substrate via)によって実現され、これは少なくとも基板における半導体デバイス層の最上表面から基板の裏側の表面まで延在するバイアである。3次元集積は、信号経路の長さを効果的に縮小し、積層された半導体チップの様々な部分に位置する様々なデバイス・コンポーネント間の電気信号の送信を高速化することができる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
TSVの二次的な影響によって、3次元集積の利点に制限が加えられる。かかる制限の原因となるのは、例えばウェハ間熱伝導性、TSVにおける信号間のクロストーク、および積層構造の全動作寿命におけるTSVの構造的信頼性である。3次元集積に対するこれらの制限は、多数の半導体チップから成る積層構造の全システム・レベル性能を劣化させる恐れがある。
【0005】
システムにおける半導体チップの性能を犠牲にすることなくこれらの課題に対処することは難しい場合がある。例えば、ウェハ間熱伝導性を高めて電力を消費するチップ(プロセッサ・チップ等)を充分に冷却するためには、多数のTSVを均一に分散させることが望ましい。しかしながら、多数のTSVを形成するには、TSVのために広いチップ領域を用いる必要があり、これによってアクティブ領域として利用可能なチップ領域すなわち半導体デバイスを構築することができる領域が小さくなってしまう。TSVの数を増やすと、アクティブ領域が小さくなるかまたは全チップ・サイズが大きくなるという影響があり、多くの場合に実行可能な解決策とならない。
【0006】
信号クロストークの低減に関しては、TSVを横方向に囲んでTSVを介した電気信号間の信号結合を最小限に抑える遮蔽構造を設けることが望ましい。しかしながら、かかる遮蔽構造の形成には広いアクティブ領域が必要であるので、このような選択肢は実質的に実現不可能なものとなる。
【0007】
積層チップ構造の熱的な信頼性の向上に関しては、半導体チップにおける半導体材料の熱膨張係数(CTE)とTSVを構成する埋め込み導電材料のCTEとが不一致であると、熱圧縮接合ステップを含むいずれかの以降の高温処理ステップにおける温度サイクル中、および積層チップ構造の高温動作中に、機械的応力が発生する。TSVに応力が蓄積すると積層チップ構造に亀裂が発生し、その結果、一部のTSVが変位(dislodging)したり、その後に半導体チップ内でTSVが垂直方向に移動したりする等の構造的な信頼性の問題が起こる場合がある。
【課題を解決するための手段】
【0008】
本発明は、基板に埋め込まれた裏側ダミー・プラグを含む半導体構造を提供する。裏側ダミー・プラグは、半導体構造の垂直方向の熱伝導性を高めると共に基板内の基板貫通バイア(TSV)における信号の電気的分離を与える導電構造とすることができる。裏側ダミー・プラグは、基板内の他のコンポーネントにおける体積変化を吸収するための空隙を含むことができ、これによって熱サイクルおよび半導体チップの動作中に基板での機械的応力を低減する。空隙を含む裏側ダミー・プラグは、絶縁材料または導電材料で構成することができる。空隙は、直線トレンチにおいて形成するか、または、トレンチの開口部よりも横方向の寸法が大きいボトル形トレンチとして形成することができる。本発明の構造を用いて、垂直チップ集積を有する3次元構造を形成することができ、ウェハ間熱伝導性の向上、TSVを介した信号間のクロストークの軽減、またはTSVに対する機械的応力の低減、あるいはそれら全てを達成する。3次元相互接続構造における裏側ダミー・プラグは、追加のアクティブ領域を全く必要とすることなく、熱伝導性、TSVの信号完全性、またはTSVの信頼性あるいはそれら全てを向上させることができる。
【0009】
本発明の一実施形態によれば、半導体構造が提供される。この半導体構造は、半導体層および相互接続誘電層を含む基板と、基板に埋め込まれた基板貫通バイア(TSV)構造と、基板に埋め込まれた少なくとも1つの裏側ダミー・プラグと、を含む。半導体層と相互接続誘電層との間の界面に、少なくとも1つの半導体デバイスが位置する。TSV構造は、導電材料を含み、少なくとも界面から基板の裏側表面まで延在する。少なくとも1つの裏側ダミー・プラグは、裏側表面から基板内のある深さまで延在する。この深さは、裏側表面と界面との間の垂直方向の距離よりも小さい。
【0010】
本発明の別の態様によれば、半導体構造を形成する方法が提供される。この方法は、基板の前側表面上に少なくとも1つの半導体デバイスを形成することと、基板に基板貫通バイア(TSV)構造を形成することであって、TSV構造が導電材料を含み、少なくとも前側表面から裏側表面まで延在する、ことと、基板に少なくとも1つの裏側ダミー・プラグを形成することであって、少なくとも1つの裏側ダミー・プラグが裏側表面から基板内のある深さまで延在し、深さが前側表面と裏側表面との間の垂直方向の距離よりも小さい、ことと、を含む。
【図面の簡単な説明】
【0011】
図1】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図2】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図3】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図4】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図5】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図6】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図7】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図8】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図9】本発明の第1の実施形態に従った製造プロセスの段階における第1の例示的な半導体構造の垂直断面図である。
図10】本発明の第1の実施形態に従った第1の例示的な半導体構造の変形の垂直断面図である。
図11】本発明の第2の実施形態に従った製造プロセスの段階における第2の例示的な半導体構造の垂直断面図である。
図12】本発明の第2の実施形態に従った製造プロセスの段階における第2の例示的な半導体構造の垂直断面図である。
図13】本発明の第2の実施形態に従った製造プロセスの段階における第2の例示的な半導体構造の垂直断面図である。
図14】本発明の第2の実施形態に従った第2の例示的な半導体構造の変形の垂直断面図である。
図15】本発明の第3の実施形態に従った第3の例示的な半導体構造の垂直断面図である。
図16】本発明の第3の実施形態に従った第3の例示的な半導体構造の変形の垂直断面図である。
図17】本発明の第4の実施形態に従った製造プロセスの段階における第4の例示的な半導体構造の垂直断面図である。
図18】本発明の第4の実施形態に従った製造プロセスの段階における第4の例示的な半導体構造の垂直断面図である。
図19】本発明の第4の実施形態に従った製造プロセスの段階における第4の例示的な半導体構造の垂直断面図である。
図20】本発明の第4の実施形態に従った製造プロセスの段階における第4の例示的な半導体構造の垂直断面図である。
図21】本発明の第4の実施形態に従った製造プロセスの段階における第4の例示的な半導体構造の垂直断面図である。
図22】本発明の第4の実施形態に従った製造プロセスの段階における第4の例示的な半導体構造の垂直断面図である。
図23】本発明の第4の実施形態に従った第4の例示的な半導体構造の変形の垂直断面図である。
図24】本発明の第5の実施形態に従った第5の例示的な半導体構造の垂直断面図である。
図25】本発明の第5の実施形態に従った第5の例示的な半導体構造の変形の垂直断面図である。
【発明を実施するための形態】
【0012】
上述のように、本発明は、基板に裏側ダミー・プラグを含む半導体構造およびこれを製造する方法に関する。これらについて添付図面を参照して詳細に説明する。図面全体を通して、同一の参照番号または記号を用いて同様のまたは同等の要素を示す。図面は必ずしも一定の縮尺どおりに描かれているわけではない。
【0013】
本明細書において用いる場合、「半導体チップ」とは、集積回路、コンデンサ、抵抗、インダクタ、もしくはダイオード等の受動素子、または微小機械電気構造(MEMS:micro−mechanical−electrical structure)、またはそれらの組み合わせの少なくとも1つを含む構造であり、半導体材料を含む基板上に形成可能である。
【0014】
本明細書において用いる場合、ある要素が別の要素に「電気的に接続されている」とは、前記の要素と前記の別の要素との間に電気的導電経路が存在する場合を指す。
【0015】
本明細書において用いる場合、ある要素が別の要素から「電気的に分離されている」とは、前記の要素と前記の別の要素との間に電気的導電経路が存在しない場合を指す。
【0016】
図1を参照すると、本発明の第1の実施形態に従った第1の例示的な半導体構造は第1の基板2を含む。第1の基板2は、絶縁体上半導体(SOI:semiconductor−on−insulator)基板、バルク半導体基板、または少なくとも1つのSOI部分および少なくとも1つのバルク部分を含むハイブリッド基板を含むことができる。第1の基板2がSOI基板を含む場合、SOI基板は、下方から上方に、第1のハンドル基板10、第1の埋め込み絶縁層20、および第1の上部半導体層30を含むことができる。
【0017】
第1のハンドル基板10は、半導体材料、誘電材料、導電材料、またはそれらの組み合わせを含むことができる。典型的に、第1のハンドル基板10は半導体材料を含む。ハンドル基板10の厚さは100ミクロンから1000ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。第1の埋め込み絶縁層20は、酸化シリコン、窒化シリコン、または酸窒化シリコンあるいはそれら全て等の誘電材料を含む。第1の上部半導体層30は半導体材料から成り、これは限定ではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、ガリウムヒ素、インジウムヒ素、リン化インジウム、III−V族化合物半導体材料、II−VI族化合物半導体材料、有機半導体材料、および他の化合物半導体材料から選択することができる。半導体材料は、多結晶または単結晶とすることができ、好ましくは単結晶である。例えば、半導体材料は単結晶シリコンを含むことができる。第1の上部半導体層30の厚さは50ナノメートルから10ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
【0018】
第1の上部半導体層30の上表面上に少なくとも1つの第1の半導体デバイス32が形成されており、これは半導体材料を含む。少なくとも1つの第1の半導体デバイス32は、例えば電界効果トランジスタ、バイポーラ・トランジスタ、サイリスタ、バラクタ、ダイオード、電気ヒューズ、または当技術分野において既知の他のいずれかのタイプの半導体デバイスとすることができる。本明細書においては、第1の基板2の上側を第1の基板2の前側と称し、第1の基板2の下側を裏側と称する。
【0019】
第1の上部半導体層30の前側に、少なくとも1つの第1の半導体デバイス32を覆うように第1の相互接続誘電層40を形成することができる。第1の相互接続誘電層40は、酸化シリコン、窒化シリコン、オルガノシリケート・ガラス(OSG)、または当技術分野において金属相互接続層を構築するために用いられる他のいずれかの誘電材料等の誘電材料から構成することができる。第1の相互接続誘電層40は、均質な誘電材料の単一層とすることができ、または異なる組成を有する複数の層とすることができる。第1の相互接続誘電層40に、少なくとも1つの第1の金属相互接続構造42が形成されている。少なくとも1つの第1の金属相互接続構造42の各々は、導電バイア構造、導電ライン構造、または相互に電気的に接続され少なくとも1つの第1の半導体デバイス32の1つに電気的に接続された少なくとも1つの導電バイア構造および少なくとも1つの導電ライン構造の組み合わせとすることができる。少なくとも1つの第1の金属相互接続構造42は、第1の相互接続誘電層40に埋め込まれている。第1の相互接続誘電層40の厚さは100nmから20ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
【0020】
当技術分野において既知の方法によって、第1の基板2に少なくとも1つのトレンチ49が形成されている。例えば、少なくとも1つのトレンチ49は、エッチ・マスク(図示せず)のリソグラフィ・パターニングと、エッチ・マスクにおける開口の領域(複数の領域)に少なくとも1つのトレンチ49を形成する異方性エッチングとの組み合わせによって形成することができる。少なくとも1つのトレンチ49は複数のトレンチ49とすることができる。少なくとも1つのトレンチ49は、第1の基板2の最上表面から第1のハンドル基板10内のある深さまで延在する。少なくとも1つのトレンチ40の各々の横方向の寸法は0.5ミクロンから10ミクロンとすることができるが、これよりも小さい横方向寸法および大きい横方向寸法も使用可能である。典型的に、第1の基板2の最上表面からの少なくとも1つのトレンチ49の深さは30ミクロンから600ミクロンとすることができるが、これよりも小さい深さおよび大きい深さも使用可能である。
【0021】
図2を参照すると、少なくとも1つのトレンチ49の各々に、誘電材料層および導電充填材料が順次堆積され、これらが平坦化されて、第1の相互接続誘電層40の最上表面よりも上にある余分な材料が除去されている。誘電材料層の残りの部分が、少なくとも1つの基板貫通バイア(TSV)・ライナ51を構成し、これは少なくとも1つのトレンチ49の全側壁および下表面に接触している。
【0022】
少なくとも1つのTSVライナ51は、酸化シリコン、窒化シリコン、または他のいずれかの誘電材料等の誘電材料から構成されている。少なくとも1つのTSVライナ51は、全体に実質的に同一の厚さを有する実質的にコンフォーマルな構造として形成することができる。少なくとも1つのTSVライナ51の各々の厚さは10nmから500nmまでとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
【0023】
各TSVライナ51内に基板貫通バイア(TSV)構造50が形成されている。少なくとも1つのTSV構造50は複数のTSV構造50とすることができる。少なくとも1つのTSV構造50は導電材料で構成されており、これは元素金属、金属間合金、導電金属窒化物、ドーピングされた半導体材料、またはそれらの組み合わせとすることができる。一実施形態では、少なくとも1つのTSV構造50は、W、Au、Ag、Cu、Ni、またはそれらの合金で構成される。
【0024】
図3を参照すると、第1の相互接続誘電層40の上に第1の前側誘電層60が形成されている。第1の前側誘電層60は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせ等の誘電材料で構成されている。第1の前側誘電層60において、第1の前側金属パッド62が形成されて、第1の前側金属パッド62の各々が少なくとも1つのTSV構造50の少なくとも1つに電気的に接続されるようになっている。更に、第1の前側金属パッド62は、少なくとも1つの第1の金属相互接続構造42の少なくとも1つに電気的に接続することができる。第1の前側金属パッド62は第1の前側誘電層60に埋め込まれている。第1の前側誘電層60の厚さは0.2ミクロンから10ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
【0025】
図4を参照すると、第1の基板2は上下に反転することができ、当技術分野において既知の方法によって第1の基板2に第2の基板4が接合されている。第1の基板2および第2の基板4は共に接合基板8を構成する。第1の基板2の前側が第2の基板4の前側または裏側に接合される。例えば、第1の基板2の前側を第2の基板4の前側に接合する場合、第2の基板4は、第1の前側誘電層160に埋め込まれた第2の前側金属パッド162を含む。この場合、第2の基板4における第2の前側金属パッド162を第1の基板2の第1の前側金属パッド62に接合する。
【0026】
第2の基板4は、絶縁体上半導体(SOI)基板、バルク半導体基板、または少なくとも1つのSOI部分および少なくとも1つのバルク部分を含むハイブリッド基板を含むことができる。第2の基板4がSOI基板を含む場合、SOI基板は、下方から上方に、第2のハンドル基板110、第2の埋め込み絶縁層120、および第2の上部半導体層130を含むことができる。
【0027】
第2のハンドル基板110は、半導体材料、誘電材料、導電材料、またはそれらの組み合わせを含むことができる。第1の埋め込み絶縁層120は誘電材料を含む。第2の上部半導体層130は、上述のような第1の上部半導体層30に使用可能である半導体材料で構成されている。第2の上部半導体層130の厚さは50ナノメートルから10ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
【0028】
第2の上部半導体層130の上表面上に、少なくとも1つの第2の半導体デバイス132が存在する。第2の上部半導体層130の前側に、少なくとも1つの第2の半導体デバイス132を覆うように第2の相互接続誘電層140が存在することができる。第2の相互接続誘電層140は、上述のような第1の相互接続誘電層40に使用可能であるいずれかの誘電材料で構成することができる。第2の相互接続誘電層140に少なくとも1つの第2の金属相互接続構造142が形成されている。少なくとも1つの第2の金属相互接続構造142の各々は、導電バイア構造、導電ライン構造、または相互に電気的に接続され少なくとも1つの第2の半導体デバイス132の1つに電気的に接続された少なくとも1つの導電バイア構造および少なくとも1つの導電ライン構造の組み合わせとすることができる。少なくとも1つの第2の金属相互接続構造142は第2の相互接続誘電層140に埋め込まれている。第2の相互接続誘電層140の厚さは10nmから20ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
【0029】
第2の基板4の裏側が第1の基板2の前側に接合されている場合は、第2の基板4における基板貫通バイア(TSV)構造(図示せず)を用いて、第1の基板2における第1の前側金属パッド62と第2の基板4の前側に位置する半導体デバイスとの間に電気的接続を与えることができる。
【0030】
図5を参照すると、第1の基板2の裏側の表面(これは反転後の上表面である)を下降させて(recess)、少なくとも1つのTSV構造50の水平方向の端面を露出させている。少なくとも1つのTSV構造50の水平方向の端面は、第1の基板2を上下に反転させる前の少なくとも1つのTSV構造50の最下表面である。第1の基板2の裏側表面の下降は、例えば化学機械平坦化(CMP)、機械的研磨、ドライ・エッチング、またはそれらの組み合わせによって実現することができる。少なくとも1つのTSVライナ51の各々の水平部分が除去されるので、少なくとも1つのTSVライナ51は、トーラスとトポロジー的に同相である円筒形の構造となる、すなわち、新しい空間的特異点を形成することも既存の空間特異点を破壊することもなくトーラスの形状へと連続的に伸ばすことができる構造となる。一実施形態においては、第1の基板2の裏側表面の下降を実行する際には、少なくとも1つのTSV構造50および少なくとも1つのTSVライナ51の露出端面が下降の端部において第1のハンドル基板10の裏側表面と同一平面になるようにする。
【0031】
図6を参照すると、任意に、第1の基板2の裏側表面の下降は、少なくとも1つのTSV構造50および少なくとも1つのTSVライナ51の露出端面が下降の端部において第1のハンドル基板10の裏側表面よりも上に突出するように行うことができる。この場合、任意の平坦化誘電層80を堆積し平坦化して、任意の平坦化誘電層80の露出表面を少なくとも1つのTSV構造50および少なくとも1つのTSVライナ51の露出端面と同一平面とすることができる。
【0032】
図7を参照すると、第1の基板2の裏側表面から少なくとも1つのトレンチ69が形成されている。具体的には、少なくとも1つのトレンチ69は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。本明細書において、第1の基板2の裏側表面と少なくとも1つのトレンチ69の下表面との間の垂直方向の距離をトレンチ深さと称する。一実施形態においては、トレンチ深さはSOI基板(80、10、20、30)の厚さの10%と90%との間である。SOI基板(80、10、20、30)の厚さは、第1の基板2の裏側表面と、第1の上部半導体層30および第1の相互接続誘電層40間の界面との間の垂直方向の距離である。
【0033】
少なくとも1つのトレンチ69の横方向の寸法は0.5ミクロンから10ミクロンとすることができ、典型的には1ミクロンから5ミクロンであるが、これよりも小さい横方向寸法および大きい横方向寸法も使用可能である。少なくとも1つのトレンチ60の各々の垂直方向の断面プロファイルは実質的に垂直として、少なくとも1つのトレンチ60の各々の水平方向の断面領域が、水平方向の断面領域を測定する高さに左右されないようにすることができる。
【0034】
あるいは、少なくとも1つのトレンチ60の各々の垂直方向の断面プロファイルは内部に向かってテーパ状とすることができ、少なくとも1つのトレンチ60の各々の水平方向の断面領域が、水平方向の断面と第1の基板2の裏側表面(例えば任意の平坦化誘電層80の露出面)との間の距離と共に小さくなるようになっている。このため、少なくとも1つのトレンチ60の各々の水平方向の断面領域は、第1の基板2の裏側表面からの距離と共に小さくなるか、または第1の基板2の裏側表面からの距離に関わらず実質的に一定である。
【0035】
図8を参照すると、少なくとも1つのトレンチ60の各々に任意の誘電ライナ71を形成することができる。少なくとも1つの任意の誘電ライナ71は任意である、すなわち存在する場合も存在しない場合もある。少なくとも1つの任意の誘電ライナ71が存在する場合は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせ等の誘電材料で構成することができる。少なくとも1つの任意の誘電ライナ71は、20ranから1ミクロンの厚さを有することができ、実質的にコンフォーマルとすることができる。
【0036】
少なくとも1つのトレンチ69の各々における残りの容積に導電材料を充填して導電構造を形成する。これを本明細書では導電裏側ダミー・プラグ70と称する。例えば、任意の誘電ライナ71のための任意の誘電材料および導電材料を順次堆積して、少なくとも1つのトレンチ60を完全に充填する。導電充填材料は、元素金属、金属間合金、導電材料窒化物、ドーピングされた半導体材料、およびそれらの組み合わせから選択される。例えば、導電充填材料は、W、Au、Ag、Cu、Ni、またはそれらの合金から選択することができる。少なくとも1つの導電裏側ダミー・プラグ70の導電充填材料は、少なくとも1つのTSV構造50の導電材料と同一または異なるものとすることができる。少なくとも1つの導電裏側ダミー・プラグ70の各々は導電材料によって完全に充填することができる。
【0037】
この後、平坦化によって、第1の基板2の裏側表面(例えば任意の平坦化誘電層80の露出表面)よりも上にある余分な材料を除去する。平坦化は、例えば化学機械平坦化、リセス・エッチング、またはそれらの組み合わせによって実現することができる。平坦化の後、任意の誘電材料の残り部分が少なくとも1つの任意の誘電ライナ71を構成する。導電材料の残り部分が少なくとも1つの導電裏側ダミー・プラグ70を構成する。少なくとも1つの導電裏側ダミー・プラグ70は、アレイ状に配列された複数の導電裏側ダミー・プラグ70とすることができる。アレイは周期性のあるものまたは周期性のないものとすることができる。第1の基板2の裏側表面よりも上にある充填材料の部分を除去した後、少なくとも1つのTSV構造50の各々の端面および少なくとも1つの導電裏側ダミー・プラグ70の表面は、第1の基板2の裏側表面と同一平面である。
【0038】
少なくとも1つの導電裏側ダミー・プラグ70は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは実質的にトレンチ深さと同じである。この深さは、SOI基板(80、10、20、30)の前側表面と裏側表面との間の垂直方向の距離よりも小さい。トレンチ深さがSOI基板(80、10、20、30)の厚さの10%と90%との間である場合、少なくとも1つの導電裏側ダミー・プラグ70の垂直方向の寸法はSOI基板(80、10、20、30)の厚さの10%と90%との間である。
【0039】
少なくとも1つのTSV50の各々は、第1の基板2から電気的に分離されている。少なくとも1つの導電裏側ダミー・プラグ70は、第1のハンドル基板10に埋め込まれている。少なくとも1つの任意の誘電ライナ71が存在する場合、少なくとも1つの導電裏側ダミー・プラグ70は第1のハンドル基板10に対して電気的に短絡しない。第1のハンドル基板10は、半導体材料から構成された半導体材料層とすることができる。この場合、少なくとも1つの導電裏側ダミー・プラグ70は、半導体材料層のいずれの部分に対しても電気的に短絡しない。
【0040】
第1の基板2は、第1の上部半導体層30である半導体層と、第1の相互接続誘電層40と、を含む。少なくとも1つの半導体デバイス32は、半導体層と第1の相互接続誘電層40との間の界面に位置する。少なくとも1つのTSV構造50は第1の基板2に埋め込まれている。少なくとも1つのTSV構造50は導電材料を含み、少なくとも界面から、任意の平坦化誘電層80の外側表面である第1の基板2の裏側表面まで延在する。少なくとも1つの導電裏側ダミー・プラグ70は第1の基板2に埋め込まれている。少なくとも1つの導電裏側ダミー・プラグ70は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは、裏側表面と、半導体層および第1の相互接続誘電層40間の界面との間の垂直方向の距離よりも小さい。第2の基板4は、第1の基板2の前側表面に接合されている。第1の基板2は少なくとも1つの第1のボンディング・パッド62を含み、これは第1の基板2の前側に位置し、第2の基板4上に位置する少なくとも1つの第2のボンディング・パッド162に接合されている。少なくとも1つのTSV構造50の各々は、第1のボンディング・パッド62および第2のボンディング・パッド162に電気的に短絡することができる。
【0041】
図9を参照すると、第1の基板2の裏側表面に金属ラインを形成することができる。金属ラインは、少なくとも1つのTSV構造50の各々に電気的に接続された第1の金属ラインを含むことができる。これらの第1の金属ラインを本明細書では第1のC4配線ライン94と称する。金属ラインは、少なくとも1つの導電裏側ダミー・プラグ70に電気的に接続された第2の金属ラインを含むことができる。第2の金属ラインを本明細書では第2のC4配線ライン92と称する。
【0042】
第1のC4レベル配線ライン94および第2のC4レベル配線ライン92を覆うように、少なくとも1つのC4レベル誘電層90が形成されている。少なくとも1つのC4レベル誘電層90内には、C4レベル金属相互接続構造96が、金属ライン、金属バイア、またはそれらの組み合わせとして形成されている。少なくとも1つのC4レベル誘電層90およびC4レベル金属相互接続構造96の上にC4パッド98が形成されており、C4パッド98が少なくとも1つのTSV構造50に電気的に接続されるようになっている。C4パッド98の各々が少なくとも1つのTSV構造50の1つに電気的に接続されるように構成することができる。任意に、少なくとも1つの導電裏側ダミー・プラグ70のいくつかまたは全てをC4パッド98のいくつかに電気的に接続することができ、これは後に電気的に接地するか、または電源供給電圧等の一定のバイアス電圧を与える。このため、少なくとも1つの導電裏側ダミー・プラグ70は、電気的バイアスなしで電気的に浮動とすることができ、C4パッド98のいくつかによって電気的に接地することができ、またはC4パッド98のいくつかによって一定電圧で電気的にバイアスをかけることができる。少なくとも1つの導電裏側ダミー・プラグ70に可変信号は供給されない。
【0043】
図9の第1の例示的な半導体構造では、第1の上部半導体層30にアクティブ領域を必要とすることなく第1の基板2内の垂直方向の熱伝導性が向上する。なぜなら、少なくとも1つの導電裏側ダミー・プラグ70が、第1の上部半導体層30のいずれの部分にも延出することなく、第1の基板2の裏側表面と、第1のハンドル基板10および第1の埋め込み絶縁層20間の界面との間の熱伝達を促進するからである。
【0044】
更に、図9の第1の例示的な半導体構造は、隣接する対のTSV構造50間の信号を分離させる。なぜなら、少なくとも1つの導電裏側ダミー・プラグ70が隣接するTSV構造50からの電気信号を遮蔽するからである。電気信号の遮蔽の有効性は、少なくとも1つの導電裏側ダミー・プラグ70を接地することまたは一定の電圧供給に試みることによって高めることができる。これらのTSV構造50間の少なくとも1つの導電裏側ダミー・プラグ70に対する容量結合が大きいために、隣接する対のTSV構造50間のクロストークが軽減される。少なくとも1つの導電裏側ダミー・プラグ70が占める空間は第1のハンドル基板10内に限られているので、少なくとも1つの導電裏側ダミー・プラグ70の存在は第1の上部半導体層30内のアクティブ領域に悪影響を与えない。
【0045】
図10を参照すると、第1の例示的な半導体構造の変形は、SOI基板(80、10、20、30)の代わりに、第1の基板2のためにバルク基板12を用いる。バルク基板12は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板12の前側表面は、バルク基板12と第1の相互接続誘電層40との間の界面である。
【0046】
図11を参照すると、コンフォーマルでない誘電材料層74Lを堆積することによって、図7における第1の例示的な半導体構造から、本発明の第2の実施形態による第2の例示的な半導体構造が得られる。コンフォーマルでない誘電材料層74Lの厚さは、少なくとも1つのトレンチ69の横方向の寸法の半分よりも大きい。コンフォーマルでない誘電材料層74Lの厚さは、任意の平坦化誘電層80が存在する場合には任意の平坦化誘電層80の上表面よりも上で測定し、または任意の平坦化誘電層80が存在しない場合には第1のハンドル基板10の上表面よりも上で測定する。図7における少なくとも1つのトレンチ69の各々にはコンフォーマルでない誘電材料層74Lの誘電材料が部分的に充填され、これによって誘電材料により囲まれた空隙75が形成されている。少なくとも1つの空隙75の各々は、コンフォーマルでない誘電材料層74Lの誘電材料によって密閉されている。コンフォーマルでない誘電材料層74Lは、誘電材料を堆積するいずれかのコンフォーマルでない堆積プロセスによって形成することができる。例えば、コンフォーマルでない誘電材料層74Lは、プラズマ増強化学気相堆積(PECVD)または他のいずれかの化学気相堆積プロセスによって堆積することができる。
【0047】
図12を参照すると、任意の平坦化誘電層80の上表面よりも上にあるコンフォーマルでない誘電材料層74Lの部分が平坦化によって除去されている。この平坦化は例えば、化学機械平坦化(CMP)、リセス・エッチング、またはそれらの組み合わせによって実現可能である。コンフォーマルでない誘電材料層74Lの残りの部分は、少なくとも1つの誘電裏側ダミー・プラグ74を構成する。少なくとも1つの誘電裏側ダミー・プラグ74の各々は空隙75を内部に含む。少なくとも1つの誘電裏側ダミー・プラグ74の上表面は、平坦化の後、第1の基板2の裏側表面すなわち上表面と同一平面となる。
【0048】
図13を参照すると、第1の実施形態におけるのと同じ方法で、第1のC4配線ライン94、少なくとも1つのC4レベル誘電層90、C4レベル金属相互接続構造96、およびC4パッド98を形成することができる。少なくとも1つの誘電裏側ダミー・プラグ74は誘電材料で構成されているので、少なくとも1つの誘電裏側ダミー・プラグ74は電気的にバイアスされていない。
【0049】
少なくとも1つの誘電裏側ダミー・プラグ74は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さはトレンチ深さと実質的に同じである。この深さは、SOI基板(80、10、20、30)の前側表面と裏側表面との間の垂直方向の距離よりも小さい。トレンチ深さがSOI基板(80、10、20、30)の厚さの10%と90%との間である場合、少なくとも1つの誘電裏側ダミー・プラグ74の垂直方向の寸法は、SOI基板(80、10、20、30)の厚さの10%と90%との間である。
【0050】
少なくとも1つのTSV50の各々は第1の基板2から電気的に分離されている。少なくとも1つの誘電裏側ダミー・プラグ74は第1のハンドル基板10に埋め込まれている。少なくとも1つの誘電裏側ダミー・プラグ74は、誘電材料で構成されているので、第1のハンドル基板10に電気的に短絡しない。
【0051】
第1の基板2は、第1の上部半導体層30である半導体層と、第1の相互接続誘電層40と、を含む。少なくとも1つの半導体デバイス32は、半導体層と第1の相互接続誘電層40との間の界面に位置する。少なくとも1つのTSV構造50は第1の基板2に埋め込まれている。少なくとも1つのTSV構造50は導電材料を含み、少なくとも界面から、任意の平坦化誘電層80の外側表面である第1の基板2の裏側表面まで延在する。少なくとも1つの誘電裏側ダミー・プラグ74は第1の基板2に埋め込まれている。少なくとも1つの誘電裏側ダミー・プラグ74は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは、裏側表面と、半導体層および第1の相互接続誘電層40間の界面との間の垂直方向の距離よりも小さい。第2の基板4は、第1の基板2の前側表面に接合されている。第1の基板2は少なくとも1つの第1のボンディング・パッド62を含み、これは第1の基板2の前側に位置し、第2の基板4上に位置する少なくとも1つの第2のボンディング・パッド162に接合されている。少なくとも1つのTSV構造50の各々は、第1のボンディング・パッド62および第2のボンディング・パッド162に電気的に短絡することができる。
【0052】
少なくとも1つの誘電裏側ダミー・プラグ74は、第1の基板2における機械的応力を低減する。第1の基板2における機械的応力は、例えば、第1のハンドル基板10、第1の埋め込み絶縁層20、および第1の上部半導体層30の材料と、少なくとも1つのTSV構造50の材料との間の熱膨張係数(CTE)の不一致によって発生する場合がある。好ましくは、少なくとも1つの誘電裏側ダミー・プラグ74の誘電材料は、応力が加わると容易に変形する材料である。例えば、少なくとも1つの誘電裏側ダミー・プラグ74の誘電材料はドーピングされたシリケート・ガラスとすることができる。少なくとも1つの誘電裏側ダミー・プラグ74の誘電材料は、温度サイクル中の第1の基板2のコンポーネントの体積変化を蓄積する。例えば、少なくとも1つのTSV構造50が、熱圧縮接合ステップを含む以降の高温処理中に膨張した場合、第1のハンドル基板10の材料内には膨張可能な体積があり、これによって少なくとも1つのTSV構造50に加わる応力が低減され、第1の基板2内のいずれかの構造に亀裂が生じる確率が最小限に抑えられる。
【0053】
図14を参照すると、第2の例示的な半導体構造の変形は、SOI基板(80、10、20、30)の代わりに、第1の基板2のためにバルク基板12を用いる。バルク基板12は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板12の前側表面は、バルク基板12と第1の相互接続誘電層40との間の界面である。
【0054】
図15を参照すると、図11のコンフォーマルでない誘電材料層74Lの代わりにコンフォーマルでない導電材料層(図示せず)を堆積することによって、図7における第1の例示的な半導体構造から、本発明の第3の実施形態による第3の例示的な半導体構造が得られる。コンフォーマルでない導電材料層の厚さは、少なくとも1つのトレンチ69の横方向の寸法の半分よりも大きい。図15における少なくとも1つのトレンチ69の各々にはコンフォーマルでない導電材料層の導電材料が部分的に充填され、これによって導電材料により囲まれた空隙75が形成されている。少なくとも1つの空隙75の各々は、コンフォーマルでない導電材料層の導電材料によって密閉されている。コンフォーマルでない導電材料層は、導電材料を堆積するいずれかのコンフォーマルでない堆積プロセスによって形成することができる。例えば、コンフォーマルでない導電材料層は、物理気相堆積、コンフォーマルでない化学気相堆積、またはコンフォーマルでないめっきプロセスあるいはそれら全てによって堆積することができる。
【0055】
任意の平坦化誘電層80の上表面よりも上にあるコンフォーマルでない導電材料層の部分は、平坦化によって除去されている。この平坦化は例えば、化学機械平坦化(CMP)、リセス・エッチング、またはそれらの組み合わせによって実現可能である。コンフォーマルでない導電材料層の残りの部分は、少なくとも1つの導電裏側ダミー・プラグ84を構成する。少なくとも1つの導電裏側ダミー・プラグ84の各々は空隙75を内部に含む。少なくとも1つの導電裏側ダミー・プラグ84の上表面は、平坦化の後、第1の基板2の裏側表面すなわち上表面と同一平面となる。
【0056】
第1の実施形態におけるのと同じ方法で、第1のC4配線ライン94、第2のC4配線ライン92、少なくとも1つのC4レベル誘電層90、C4レベル金属相互接続構造96、およびC4パッド98を形成することができる。任意に、少なくとも1つの導電裏側ダミー・プラグ84の各々と第1のハンドル基板10との間に誘電ライナ(図示せず)を形成して、第1のハンドル基板10から少なくとも1つの導電裏側ダミー・プラグ84を電気的に分離することができる。
【0057】
少なくとも1つの導電裏側ダミー・プラグ84は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さはトレンチ深さと実質的に同じである。この深さは、SOI基板(80、10、20、30)の前側表面と裏側表面との間の垂直方向の距離よりも小さい。トレンチ深さがSOI基板(80、10、20、30)の厚さの10%と90%との間である場合、少なくとも1つの導電裏側ダミー・プラグ84の垂直方向の寸法はSOI基板(80、10、20、30)の厚さの10%と90%との間である。
【0058】
少なくとも1つのTSV50の各々は第1の基板2から電気的に分離されている。少なくとも1つの導電裏側ダミー・プラグ84は第1のハンドル基板10に埋め込まれている。少なくとも1つの導電裏側ダミー・プラグ84を囲む誘電ライナが存在する場合、少なくとも1つの導電裏側ダミー・プラグ84を第1のハンドル基板10から電気的に分離することができる。
【0059】
第1の基板2は、第1の上部半導体層30である半導体層と、第1の相互接続誘電層40と、を含む。少なくとも1つの半導体デバイス32は、半導体層と第1の相互接続誘電層40との間の界面に位置する。少なくとも1つのTSV構造50は第1の基板2に埋め込まれている。少なくとも1つのTSV構造50は導電材料を含み、少なくとも界面から、任意の平坦化誘電層80の外側表面である第1の基板2の裏側表面まで延在する。少なくとも1つの導電裏側ダミー・プラグ84は第1の基板2に埋め込まれている。少なくとも1つの導電裏側ダミー・プラグ84は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは、裏側表面と、半導体層および第1の相互接続誘電層40間の界面との間の垂直方向の距離よりも小さい。第2の基板4は、第1の基板2の前側表面に接合されている。第1の基板2は少なくとも1つの第1のボンディング・パッド62を含み、これは第1の基板2の前側に位置し、第2の基板4上に位置する少なくとも1つの第2のボンディング・パッド162に接合されている。少なくとも1つのTSV構造50の各々は、第1のボンディング・パッド62および第2のボンディング・パッド162に電気的に短絡することができる。
【0060】
少なくとも1つの導電裏側ダミー・プラグ84は、第1の基板2における機械的応力を低減する。好ましくは、少なくとも1つの導電裏側ダミー・プラグ84の導電材料は、応力が加わると容易に変形する可鍛性材料である。例えば、少なくとも1つの導電裏側ダミー・プラグ84の導電材料は、Au、Ag、Cu、またはWとすることができる。少なくとも1つの導電裏側ダミー・プラグ84の導電材料は、温度サイクル中の第1の基板2のコンポーネントの体積変化を蓄積する。
【0061】
図16を参照すると、第3の例示的な半導体構造の変形は、SOI基板(80、10、20、30)の代わりに、第1の基板2のためにバルク基板12を用いる。バルク基板12は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板12の前側表面は、バルク基板12と第1の相互接続誘電層40との間の界面である。
【0062】
図17を参照すると、図7の同じ処理ステップを用いることによって、図6における第1の例示的な半導体構造から、本発明の第4の実施形態による第4の例示的な半導体構造が得られる。第1の基板2の裏側表面に少なくとも1つのトレンチ69が形成されている。
【0063】
図18を参照すると、少なくとも1つのトレンチ69の各々に、単一の連続層として連続誘電ライナ76Lが形成されている。連続誘電ライナ76Lは、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせ等の誘電材料で構成したコンフォーマルな層とすることができる。連続誘電ライナ76Lの厚さは20nmから1ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
【0064】
図19を参照すると、異方性エッチングを用いて連続誘電ライナ76Lの水平方向の部分が除去されている。異方性エッチングは反応性イオン・エッチングとすることができる。連続誘電ライナ76Lの各残りの垂直方向部分は誘電ライナ76を構成し、これは少なくとも1つのトレンチ69の1つの側壁を覆う。少なくとも1つのトレンチ69の下面から連続誘電層76の誘電材料を除去して、少なくとも1つのトレンチ69の各々内で第1のハンドル基板10の材料が露出するようになっている。第1のハンドル基板10が半導体材料で構成されている場合、少なくとも1つのトレンチ69の下面は半導体表面となる。
【0065】
図20を参照すると、少なくとも1つのトレンチ60の各々の下部分を膨張させて少なくとも1つのボトル形トレンチ77が形成されている。少なくとも1つのトレンチ69の各々の下部分の膨張は、少なくとも1つのトレンチ69の各々の下面を介して基板の材料すなわち第1のハンドル基板10の材料をエッチングすることによって実現することができる。第1のハンドル基板10の材料をエッチングするために等方性エッチングを用いることができる。各ボトル形トレンチ77は、第1の基板2の裏側表面からある距離における水平方向の断面領域が、裏側表面からもっと短い距離における水平方向の断面領域よりも大きい。
【0066】
図21を参照すると、第2の実施形態に従った図11および図12の処理ステップにおけるものと同じ方法で、コンフォーマルでない誘電材料層が堆積されて平坦化されている。図20の少なくとも1つのボトル形トレンチ77の各々にはコンフォーマルでない誘電材料層の誘電材料が部分的に充填され、これによって、膨張領域内に位置し誘電材料により囲まれた空隙79が形成されている。少なくとも1つの空隙79の各々は、コンフォーマルでない誘電材料層の誘電材料によって密閉されている。任意の平坦化誘電層80の上表面よりも上にあるコンフォーマルでない誘電材料層の部分は、平坦化によって除去されている。コンフォーマルでない誘電材料層の残り部分は、少なくとも1つの誘電裏側ダミー・プラグ78を構成する。少なくとも1つの誘電裏側ダミー・プラグ78の各々は空隙79を内部に含む。少なくとも1つの誘電裏側ダミー・プラグ78の上表面は、平坦化の後、第1の基板2の裏側表面すなわち上表面と同一平面となる。少なくとも1つの空隙79の各々の最大横方向寸法は、同一のボトル形トレンチ内に位置する少なくとも1つの誘電裏側ダミー・プラグ78の上部の最大横方向寸法よりも大きくすることができる。少なくとも1つの誘電裏側ダミー・プラグ78の各々は、任意の平坦化誘電層80の上表面とすることができる第1の基板2の裏面の下のボトル形トレンチの全表面を完全に密閉することができる。
【0067】
図22を参照すると、第1の実施形態におけるのと同じ方法で、第1のC4配線ライン94、少なくとも1つのC4レベル誘電層90、C4レベル金属相互接続構造96、およびC4パッド98を形成することができる。少なくとも1つの誘電裏側ダミー・プラグ78は誘電材料から成るので、電気的にバイアスされていない。
【0068】
少なくとも1つの誘電裏側ダミー・プラグ78は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは、トレンチ深さすなわち少なくとも1つのトレンチ69の深さよりも大きい。膨張エッチによって、図20に対応する処理ステップで少なくとも1つのボトル形トレンチ77が形成されているからである。この深さは、SOI基板(80、10、20、30)の前側表面と裏側表面との間の垂直方向の距離よりも小さい。少なくとも1つの誘電裏側ダミー・プラグ78の垂直方向の寸法は、SOI基板(80、10、20、30)の厚さの10%と90%との間とすることができる。
【0069】
少なくとも1つのTSV50の各々は第1の基板2から電気的に分離されている。少なくとも1つの誘電裏側ダミー・プラグ78は第1のハンドル基板10に埋め込まれている。少なくとも1つの誘電裏側ダミー・プラグ78は誘電材料から成るので、第1のハンドル基板10に対して電気的に短絡されない。
【0070】
第1の基板2は、第1の上部半導体層30である半導体層と、第1の相互接続誘電層40と、を含む。少なくとも1つの半導体デバイス32は、半導体層と第1の相互接続誘電層40との間の界面に位置する。少なくとも1つのTSV構造50は第1の基板2に埋め込まれている。少なくとも1つのTSV構造50は導電材料を含み、少なくとも界面から、任意の平坦化誘電層80の外側面である第1の基板2の裏側表面まで延在する。少なくとも1つの誘電裏側ダミー・プラグ78は第1の基板2に埋め込まれている。少なくとも1つの誘電裏側ダミー・プラグ78は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは、裏側表面と、半導体層および第1の相互接続誘電層40間の界面との間の垂直方向の距離よりも小さい。第2の基板4は、第1の基板2の前側表面に接合されている。第1の基板2は少なくとも1つの第1のボンディング・パッド62を含み、これは第1の基板2の前側に位置し、第2の基板4上に位置する少なくとも1つの第2のボンディング・パッド162に接合されている。少なくとも1つのTSV構造50の各々は、第1のボンディング・パッド62および第2のボンディング・パッド162に電気的に短絡することができる。
【0071】
少なくとも1つの誘電裏側ダミー・プラグ78は、第1の基板2における機械的応力を低減する。好ましくは、少なくとも1つの誘電裏側ダミー・プラグ78の誘電材料は、応力が加わると容易に変形する材料である。例えば、少なくとも1つの誘電裏側ダミー・プラグ78の誘電材料はドーピングされたシリケート・ガラスとすることができる。少なくとも1つの誘電裏側ダミー・プラグ78の誘電材料は、温度サイクル中の第1の基板2のコンポーネントの体積変化を蓄積する。
【0072】
図23を参照すると、第4の例示的な半導体構造の変形は、SOI基板(80、10、20、30)の代わりに、第1の基板2のためにバルク基板12を用いる。バルク基板12は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板12の前側表面は、バルク基板12と第1の相互接続誘電層40との間の界面である。
【0073】
図24を参照すると、第3の実施形態におけるようなコンフォーマルでない誘電材料層の代わりにコンフォーマルでない導電材料層(図示せず)を堆積することによって、図20における第4の例示的な半導体構造から、本発明の第5の実施形態による第5の例示的な半導体構造が得られる。コンフォーマルでない導電材料層の厚さは、少なくとも1つのトレンチ69の横方向の寸法の半分よりも大きい。少なくとも1つのボトル形トレンチ77の各々にはコンフォーマルでない導電材料層の導電材料が部分的に充填され、これによって導電材料により囲まれた空隙79が形成されている。少なくとも1つの空隙79の各々は、コンフォーマルでない導電材料層の導電材料によって密閉されている。
【0074】
第3の実施形態においてと同様に、任意の平坦化誘電層80の上表面よりも上にあるコンフォーマルでない導電材料層の部分は平坦化によって除去されている。コンフォーマルでない導電材料層の残りの部分は、少なくとも1つの導電裏側ダミー・プラグ88を構成する。少なくとも1つの導電裏側ダミー・プラグ88の各々は空隙79を内部に含む。少なくとも1つの導電裏側ダミー・プラグ88の上表面は、平坦化の後、第1の基板2の裏側表面すなわち上表面と同一平面となる。
【0075】
第1および第3の実施形態におけるのと同じ方法で、第1のC4配線ライン94、第2のC4配線ライン92、少なくとも1つのC4レベル誘電層90、C4レベル金属相互接続構造96、およびC4パッド98を形成することができる。少なくとも1つの導電裏側ダミー・プラグ88は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは、トレンチ深さすなわち少なくとも1つのトレンチ60の深さよりも大きい。膨張エッチによって、図20に対応する処理ステップで少なくとも1つのボトル形トレンチ77が形成されているからである。この深さは、SOI基板(80、10、20、30)の前側表面と裏側表面との間の垂直方向の距離よりも小さい。少なくとも1つの導電裏側ダミー・プラグ88の垂直方向の寸法は、SOI基板(80、10、20、30)の厚さの10%と90%との間とすることができる。少なくとも1つのTSV50の各々は第1の基板2から電気的に分離されている。少なくとも1つの導電裏側ダミー・プラグ88は第1のハンドル基板10に埋め込まれている。
【0076】
第1の基板2は、第1の上部半導体層30である半導体層と、第1の相互接続誘電層40と、を含む。少なくとも1つの半導体デバイス32は、半導体層と第1の相互接続誘電層40との間の界面に位置する。少なくとも1つのTSV構造50は第1の基板2に埋め込まれている。少なくとも1つのTSV構造50は導電材料を含み、少なくとも界面から、任意の平坦化誘電層80の外側表面である第1の基板2の裏側表面まで延在する。少なくとも1つの導電裏側ダミー・プラグ88は第1の基板2に埋め込まれている。少なくとも1つの導電裏側ダミー・プラグ88は、第1の基板2の裏側表面から第1の基板2内のある深さまで延在する。この深さは、裏側表面と、半導体層および第1の相互接続誘電層40間の界面との間の垂直方向の距離よりも小さい。第2の基板4は、第1の基板2の前側表面に接合されている。第1の基板2は少なくとも1つの第1のボンディング・パッド62を含み、これは第1の基板2の前側に位置し、第2の基板4上に位置する少なくとも1つの第2のボンディング・パッド162に接合されている。少なくとも1つのTSV構造50の各々は、第1のボンディング・パッド62および第2のボンディング・パッド162に電気的に短絡することができる。
【0077】
少なくとも1つの導電裏側ダミー・プラグ88は、第1の基板2における機械的応力を低減する。好ましくは、少なくとも1つの導電裏側ダミー・プラグ88の導電材料は、応力が加わると容易に変形する可鍛性材料である。例えば、少なくとも1つの導電裏側ダミー・プラグ88の導電材料は、Au、Ag、Cu、またはWとすることができる。少なくとも1つの導電裏側ダミー・プラグ88の導電材料は、温度サイクル中の第1の基板2のコンポーネントの体積変化を蓄積する。
【0078】
図25を参照すると、第5の例示的な半導体構造の変形は、SOI基板(80、10、20、30)の代わりに、第1の基板2のためにバルク基板12を用いる。バルク基板12は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板12の前側表面は、バルク基板12と第1の相互接続誘電層40との間の界面である。
【0079】
本発明について具体的な実施形態の点から説明したが、前述の説明に鑑み、当業者には多数の代替、変更、および変形が明らかであることは明白である。従って、本発明は、本発明の範囲および精神ならびに以下の特許請求の範囲内に該当するそのような代替、変更、および変形を全て包含することが意図される。例えば、本発明を用いて3つまたはそれ以上のチップを積層することができ、またはシリコン貫通バイアを用いてチップを接続することができ、あるいはその両方を行うことができる。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25