特許第5832252号(P5832252)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5832252
(24)【登録日】2015年11月6日
(45)【発行日】2015年12月16日
(54)【発明の名称】ノイズ解析モデル及びノイズ解析方法
(51)【国際特許分類】
   H01L 21/82 20060101AFI20151126BHJP
   G06F 17/50 20060101ALI20151126BHJP
【FI】
   H01L21/82 T
   G06F17/50 666V
【請求項の数】20
【全頁数】21
(21)【出願番号】特願2011-251475(P2011-251475)
(22)【出願日】2011年11月17日
(65)【公開番号】特開2013-110147(P2013-110147A)
(43)【公開日】2013年6月6日
【審査請求日】2014年8月22日
【新規性喪失の例外の表示】特許法第30条第2項適用 平成23年7月14日発行 電子情報通信学会技術研究報告
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度 独立行政法人新エネルギー・産業技術総合開発機構 「次世代半導体材料・プロセス基盤(MIRAI)プロジェクト」委託研究、産業技術力強化法第19条の適用を受ける特許出願
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】早田 征明
【審査官】 宇多川 勉
(56)【参考文献】
【文献】 特開2002−134698(JP,A)
【文献】 特開2001−272441(JP,A)
【文献】 特開2002−158284(JP,A)
【文献】 特開2008−118098(JP,A)
【文献】 特開2010−061547(JP,A)
【文献】 特開2007−134661(JP,A)
【文献】 特表2009−503668(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/82
G06F 17/50
(57)【特許請求の範囲】
【請求項1】
ノイズ発生源と前記ノイズ発生源から半導体基板を介して基板ノイズが伝搬するトランジスタとの間の前記半導体基板中に設定された第1の点と、前記トランジスタのバックゲート直下の前記半導体基板中に設定された第2の点と、の間の前記半導体基板中の基板抵抗を模擬する第1の抵抗と、
前記第2の点と、前記トランジスタの周囲の固定電位領域と、の間の前記半導体基板中の基板抵抗を模擬する第2の抵抗と、
前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第3の抵抗と、を備える、
ノイズ解析モデル。
【請求項2】
前記トランジスタは、フィンガー構造を有する複数の分割ゲートを備え、
複数の前記分割ゲートのそれぞれのバックゲート直下の前記半導体基板中の点に対し、前記第1及び前記第2の抵抗が1つずつ接続されることを特徴とする、
請求項1に記載のノイズ解析モデル。
【請求項3】
前記第1の抵抗の抵抗値は、前記第1の点と前記第2の点との間の距離に比例して決定されることを特徴とする、
請求項1又は2に記載のノイズ解析モデル。
【請求項4】
前記固定電位領域は、固定電位と接続されるガードバンドであることを特徴とする、
請求項1乃至3のいずれか一項に記載のノイズ解析モデル。
【請求項5】
前記第2の抵抗の抵抗値は、前記固定電位領域と前記第2の点との間の距離に比例して決定されることを特徴とする、
請求項4に記載のノイズ解析モデル。
【請求項6】
前記固定電位領域と前記第2の点との間の距離は、当該固定電位領域とは異なる他の固定電位領域と前記第2の点との間の距離よりも短いことを特徴とする、
請求項4又は5に記載のノイズ解析モデル。
【請求項7】
前記第1の点は、前記半導体基板に形成される半導体装置のチップレベルの基板ノイズ解析を行うことにより基板ノイズのレベルが算出される点の一つであることを特徴とする、
請求項1乃至6のいずれか一項に記載のノイズ解析モデル。
【請求項8】
前記第1の点は、前記基板ノイズのレベルが算出される点のうちで、前記第2の点からの距離が最も短い点であることを特徴とする、
請求項7に記載のノイズ解析モデル。
【請求項9】
半導体装置の解析対象回路内のトランジスタの位置を特定し、
第1の点を、前記半導体装置が形成される半導体基板を介してノイズ発生源から前記トランジスタへ基板ノイズが伝搬する経路内の前記半導体基板中に設定し、
第2の点を、前記トランジスタのバックゲート直下の前記半導体基板中に設定し、
前記第1の点と前記第2の点との間の前記半導体基板中の基板抵抗を模擬する第1の抵抗を、前記第1の点と前記第2の点との間に配置し、
前記第2の点と前記トランジスタの周囲の固定電位領域との間の前記半導体基板中の基板抵抗を模擬する第2の抵抗を、前記第2の点と前記固定電位領域との間に配置し、
前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第3の抵抗を、前記固定電位領域と前記電源パッドとの間に配置することにより、ノイズ解析モデルを作成し、
前記ノイズ解析モデルを含む前記解析対象回路のネットリストを作成し、
前記解析対象回路のネットリストを用いて、前記トランジスタに到達する基板ノイズの影響を解析する、
ノイズ解析方法。
【請求項10】
前記第1の点に入力する第1の信号の出力波形と、前記解析対象回路のネットリストに含まれる前記ノイズ解析モデルを介して出力される第2の信号波形と、の振幅比から第1のノイズ伝搬係数を算出することを特徴とする、
請求項9に記載のノイズ解析方法。
【請求項11】
前記半導体装置のチップレベルの基板ノイズ解析を行うことにより、前記半導体基板上の点における基板ノイズのレベルを算出し、
基板ノイズのレベルを算出した前記点を、前記第1の点として設定することを特徴とする、
請求項9又は10に記載のノイズ解析方法。
【請求項12】
前記ノイズ発生源における基板ノイズの波形と、前記第1の点における前記基板ノイズの信号波形と、の振幅比から第2のノイズ伝搬係数を算出することを特徴とする、
請求項11に記載のノイズ解析方法。
【請求項13】
前記第1の及び第2のノイズ伝搬係数を乗算することにより、第3のノイズ伝搬係数を算出することを特徴とする、
請求項12に記載のノイズ解析方法。
【請求項14】
前記第1の点は、前記半導体装置のチップレベルの基板ノイズ解析を行うことにより基板ノイズのレベルが算出される複数の点の一つであることを特徴とする、
請求項11乃至13のいずれか一項に記載のノイズ解析方法。
【請求項15】
前記第1の点は、前記基板ノイズのレベルが算出される前記複数の点のうちで、前記第2の点からの距離が最も短い点であることを特徴とする、
請求項14に記載のノイズ解析方法。
【請求項16】
前記トランジスタは、フィンガー構造を有する複数の分割ゲートを備え、
複数の前記分割ゲートのそれぞれのバックゲート直下の前記半導体基板中の点に対し、前記第1及び前記第2の抵抗が1つずつ接続することを特徴とする、
請求項9乃至15のいずれか一項に記載のノイズ解析方法。
【請求項17】
前記第1の抵抗の抵抗値を、前記第1の点と前記第2の点との間の距離に比例して決定することを特徴とする、
請求項9乃至16のいずれか一項に記載のノイズ解析方法。
【請求項18】
前記固定電位領域は、固定電位と接続されるガードバンドであることを特徴とする、
請求項9乃至17のいずれか一項に記載のノイズ解析方法
【請求項19】
前記第2の抵抗の抵抗値を、前記固定電位領域と前記第2の点との間の距離に比例して決定することを特徴とする、
請求項18に記載のノイズ解析方法。
【請求項20】
前記固定電位領域と前記第2の点との間の距離は、当該固定電位領域とは異なる他の固定電位領域と前記第2の点との間の距離よりも短いことを特徴とする、
請求項18又は19に記載のノイズ解析方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はノイズ解析モデル及びノイズ解析方法に関し、特に基板を伝搬するノイズに対するノイズ解析モデル及びノイズ解析方法に関する。
【背景技術】
【0002】
電子機器などに搭載される半導体装置は、使用環境や半導体装置の回路基板上の他の素子の影響などにより、ノイズが入ることが有る。こうしたノイズは、半導体装置の基板を伝搬し、基板上に形成されたトランジスタなどの素子を誤動作させる原因となる。よって、半導体装置を正常に作動させるためには、半導体装置におけるノイズの影響を排除する必要がある。
【0003】
そのため、半導体装置を設計するにあたって、設計段階でノイズの影響を見積もり、ノイズの影響を考慮した回路レイアウトを行う必要がある。そのため、半導体装置の設計段階におけるノイズ解析が行われる。
【0004】
こうした半導体装置の基板を伝搬する基板ノイズの解析手法が既に提案されている(特許文献1)。この手法では、シリコンチップの基板結合ネットワーク及びグラウンド配線ネットワークを、抵抗メッシュ等価回路で表現している。そして、ノイズを発生する回路からノイズ感度を有する回路に至るシリコン基板のノイズ伝搬特性を、回路シミュレーションにより解析する。また、ノイズを発生する回路については、別途回路シミュレーションにより解析し、ノイズの発生量を得る。これらの独立した要素解析を統合することで、チップレベルのノイズ解析を実現している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−100718号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、発明者は、上述の手法には以下の問題点が有ることを見出した。上述の手法では、シリコンチップを、基板結合ネットワーク及びグラウンド配線ネットワークを抵抗メッシュ等価回路で表現する。これに対し、通常、シリコンチップは、一片が数ミリメートル程度の矩形で、0.5ミリメートル程度の厚さを有する。例えば、メッシュ分解能を10マイクロメートル程度とすると、抵抗メッシュ等価回路に含まれる抵抗要素は数万個にも上る。
【0007】
これに対し、最近のサブ100ナノメートル級CMOS(Complementary Metal Oxide Semiconductor)技術では、ノイズ感度を有する回路を構成するトランジスタは、1ミクロン程度の大きさである。よって、ノイズ感度を有する回路を構成するトランジスタは、10マイクロメートル程度のメッシュ分解能よりも十分に小さい。よって、このような微小なトランジスタ単位でのノイズ解析を行おうとすると、抵抗メッシュ等価回路に含まれる抵抗要素は更に増加してしまう。そのため、解析規模が膨大となり、大量の計算リソースが必要となる。その結果、許容され得る現実的な時間内に解析を完了させることが困難となる。
【課題を解決するための手段】
【0008】
本発明の一態様であるノイズ解析モデルは、ノイズ発生源と前記ノイズ発生源から半導体基板を介して基板ノイズが伝搬するトランジスタとの間の前記半導体基板中に設定された第1の点と、前記トランジスタのバックゲート直下の前記半導体基板中に設定された第2の点と、の間の前記半導体基板中の基板抵抗を模擬する第1の抵抗と、前記第2の点と、前記トランジスタから最短距離にある固定電位領域と、の間の前記半導体基板中の基板抵抗を模擬する第2の抵抗と、前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第3の抵抗と、を備える、ものである。これにより、解析対象回路の素子を単純構成のノイズ解析モデルを用いてノイズの伝搬を解析することが可能となる。その結果、チップレベルのみならず解析対象回路内の素子のそれぞれについてノイズの影響を解析することができる。
【0009】
本発明の一態様であるノイズ解析方法は、半導体装置の解析対象回路内のトランジスタの位置を特定し、第1の点を、前記半導体装置が形成される半導体基板を介してノイズ発生源から前記トランジスタへ基板ノイズが伝搬する経路内の前記半導体基板中に設定し、
第2の点を、前記トランジスタのバックゲート直下の前記半導体基板中に設定し、前記第1の点と前記第2の点との間の前記半導体基板中の基板抵抗を模擬する第1の抵抗を、前記第1の点と前記第2の点との間に配置し、前記第2の点と前記トランジスタから最短距離にある固定電位領域との間の前記半導体基板中の基板抵抗を模擬する第2の抵抗を、前記第2の点と前記固定電位領域との間に配置し、前記固定電位領域と接地電位を供給する電源パッドとを接続する配線の配線抵抗を模擬する第3の抵抗を、前記固定電位領域と前記電源パッドとの間に配置することにより、ノイズ解析モデルを作成し、前記ノイズ解析モデルを含む前記解析対象回路のネットリストを作成し、前記解析対象回路のネットリストを用いて、前記トランジスタに到達する基板ノイズの影響を解析するものである。これにより、解析対象回路の素子を単純構成のノイズ解析モデルを用いてノイズの伝搬を解析することが可能となる。その結果、チップレベルのみならず解析対象回路内の素子のそれぞれについてノイズの影響を解析することができる。
【発明の効果】
【0010】
本発明によれば、解析対象回路内に設けられた素子のそれぞれに対する基板ノイズの影響を解析することができるノイズ解析モデル及びノイズ解析方法を提供することができる。
【図面の簡単な説明】
【0011】
図1】ノイズ解析の対象となる半導体装置101の構成例を模式的に示す上面図である。
図2】半導体装置でのチップレベルのノイズ解析を模式的に示す上面図である。
図3A】半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。
図3B】半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。
図3C】半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。
図3D】半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。
図4】実施の形態1にかかる素子レベルのノイズ解析方法で用いるノイズ解析モデル100のモデル構成を模式的に示す上面図である。
図5A】実施の形態1にかかるノイズ解析モデル100の等価回路図である。
図5B図4で示した拡散層2とゲートフィンガーf1、f2、f3、f4で構成されたトランジスタ本体部分の等価回路を示す回路図である。
図5C】NMOSトランジスタを用いる場合のノイズ解析回路100及びトランジスタ本体部分の等価回路を示す回路図である。
図5D】PMOSトランジスタを用いる場合のノイズ解析回路100及びトランジスタ本体部分の等価回路を示す回路図である。
図6】抵抗RS1〜RS4の抵抗値の決定方法を示すノイズ解析モデルの上面図である。
図7】ノイズ解析モデル100で表されるトランジスタと接続点1との位置関係を模式的に示す要部の上面図である。
図8】複数のノイズ解析モデルを用いる場合の回路構成を示す回路図である。
図9】抵抗RGB1〜RGB4の抵抗値の決定方法を示すノイズ解析モデルの上面図である。
図10】実施の形態1にかかるノイズ解析方法のフローを示すフロー図である。
図11】実施の形態1にかかるノイズ解析モデル100の作成フローのステップS22の詳細を示すフロー図である。
図12】実施の形態2にかかるノイズ解析方法のフローを示すフロー図である。
図13A】実施例1にかかるノイズ解析で用いた半導体装置のレイアウトを模式的に示す上面図である。
図13B】実施例1にかかるノイズ解析で用いた半導体装置のレイアウトを模式的に示す上面図である。
図14A図12Aに示す配置における基板伝搬係数Gのゲートフィンガー数依存性を示すグラフである。
図14B図12Bに示す配置における基板伝搬係数Gのゲートフィンガー数依存性を示すグラフである。
【発明を実施するための形態】
【0012】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【0013】
実施の形態1
本発明の実施の形態1にかかる素子レベルのノイズ解析方法について説明する。まず、本実施の形態にかかる素子レベルのノイズ解析方法を理解するための前提として、半導体装置におけるノイズの伝搬について説明する。図1は、ノイズ解析の対象となる半導体装置101の構成例を模式的に示す上面図である。図1に示すように、ノイズ解析の対象となる半導体装置101は、半導体基板1011上にデジタル回路1012及びアナログ回路1013が形成されている。デジタル回路1012には、ノイズ発生源となる回路ブロックである、ノイズ発生ブロック1014が含まれている。ノイズ発生ブロック1014からは、ノイズ1015が周辺の回路に放射される。ノイズ1015は、半導体基板1011を伝搬して、デジタル回路1012の他のブロックや、アナログ回路1013に到達する。特に、アナログ回路1013にノイズ1015が到達すると、アナログ回路1013内の素子が誤動作を起こす原因となる。
【0014】
一般に、ノイズ発生源からアナログ回路までのチップレベルのノイズ解析は、以下のように行われる。図2は、半導体装置でのチップレベルのノイズ解析を模式的に示す上面図である。半導体装置102でのチップレベルでのノイズ解析では、半導体基板1011を抵抗メッシュに区分した抵抗メッシュ等価回路を作成する。そして、抵抗メッシュ等価回路を用いて、ノイズ発生源1024からアナログ回路1023までのノイズ1025の伝搬を解析する。
【0015】
前述のように、抵抗メッシュ等価回路を用いるのみでは、解析規模が膨大になるため、アナログ回路1013の素子レベルでのノイズ解析は、現実的に不可能である。例えば、正弦波等のノイズを仮定して、ノイズ感度を有する回路(アナログ回路1023)内の素子のサイズと比べて粗いメッシュの抵抗メッシュ等価回路を用いたチップレベルのノイズ解析を行ったとしても、ノイズに対するノイズ感度を有する回路(アナログ回路1023)の応答を大雑把に評価することしかできない。その結果、チップレベルのノイズ解析のみでは、ノイズ感度を有する回路内の各トランジスタのノイズの影響を予測する事ができず、精度の低いノイズ解析しかできない。
【0016】
しかも、今後のCMOSプロセスの微細化の進展により、トランジスタのサイズはより小さくなり、かつ、ノイズ感度を有する回路に含まれるトランジスタ数が多くなることが予想される。こうした状況においては、ノイズ解析の精度はより低下すると考え得る。
【0017】
これに対し、本実施の形態は、チップレベルのノイズ解析の結果を利用した素子レベルの解析を行うことにより、高精度のノイズ解析を行う方法にかかるものである。本方法では、素子レベルのノイズの影響を解析するためのノイズ解析モデルを用い、実現可能な処理時間内で、素子レベルのノイズの影響を考慮したノイズ解析が行われる。
【0018】
続いて、本実施の形態にかかる素子レベルのノイズ解析方法を詳細に説明する。本実施の形態にかかる素子レベルのノイズ解析方法は、アナログ回路へのノイズの導入点となる接続点の前後のノイズ伝搬を解析する。換言すれば、半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析と、接続点を介してアナログ回路内の素子に伝搬するノイズの解析と、が行われる。まず、半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析について説明する。図3A図3Dは、半導体基板上のノイズ発生源と接続点との間のチップレベルでのノイズ解析を模式的に示す概略図である。図3Aに示すように、半導体基板1011上には、デジタル回路中のノイズ発生源1024、アナログ回路中のトランジスタ103、アナログ回路をノイズから遮蔽するためのガードバンド4、ガードバンドにグランド電位を供給するメタル配線6、外部からグランド電位を供給するためのパッド7が配置される。そしてノイズ発生源1024からノイズ(図示せず)がトランジスタ103に半導体基板1011を介して伝搬する。図3Aに示すように、例えば半導体パッケージ中のワイヤーボンディング8によりチップ外部のグランド電位と接続されることにより、パッド7へグランド電位が供給される。図3Aに示すグランド電位の供給方法は一例であり、FCBGA(Flip Chip Ball Grid Array)パッケージに代表されるような、ワイヤーボンディングによらない方法等もある。
【0019】
半導体基板1011上のチップレベルでのノイズ発生源1024からのノイズ解析は、例えば、図3Bに示すように、チップ全体に亘り半導体基板1011上をメッシュ状に分割する。そして、図3Cに示すように、基板結合ネットワーク及びグラウンド配線ネットワークを抵抗メッシュ等価回路(抵抗メッシュ)1030で表現、解析することが可能である。この際、トランジスタがノイズ発生源から受けるノイズの伝搬は、抵抗メッシュの交点の1つである接続点1(第1の点)を介して伝搬されるものとする。また、ノイズ発生源1024からのノイズ発生点を点0とする。
【0020】
次いで、接続点を通じてアナログ回路内の素子に伝搬するノイズの解析について説明する。図3Dに示すように、前述したチップレベルでのノイズ解析では、抵抗メッシュ1030の交点の1つから接続点1(第1の点)を設定したが、これはトランジスタ103への伝搬ノイズの出力端子としてとらえることができる。一方、素子レベルのノイズ解析においては、この接続点1(第1の点)をトランジスタ103へのノイズ入力端子としてとらえることができる。よって、チップレベルでのノイズ解析により求めたトランジスタ103の位置までの伝搬ノイズの情報を、そのまま素子レベルのノイズ解析で使用することが可能となる。図3Dでは、符号A1がチップレベルでのノイズ解析に相当し、符号A2が素子レベルでのノイズ解析に相当する。
【0021】
また、このように接続点1(第1の点)を伝搬ノイズの受け渡しのために共有ノードして使うことで、チップレベルでのノイズ解析と素子レベルのノイズ解析を独立して行うことが可能となる。これにより、それぞれ最適に、かつ独立して解析することが可能となる。本実施の形態は、接続点1(第1の点)を共有することによって、素子レベルのノイズ解析の方に注力することにより、結果として、アナログ回路内の素子に対するノイズの影響をより詳細に解析することを可能とするものである。素子レベルの解析は、以下に示すノイズ解析モデルを用いて実現される。
【0022】
図4は、実施の形態1にかかる素子レベルのノイズ解析方法で用いるノイズ解析モデル100のモデル構成を模式的に示す上面図である。ノイズ解析モデル100は、複数のゲートフィンガーを有するMOSトランジスタにかかるモデルである。図4に示すように、ノイズ解析モデル100では、半導体基板(不図示)に、ソース・ドレイン領域を形成する拡散層2が形成される。拡散層2上には、ゲートフィンガーf1〜f4が形成される。また、半導体基板(不図示)には、接地抵抗RGNDを介して接地されたガードバンド4が形成されている。この接地抵抗RGNDは、例えば図3Aで示した、ガードバンド4からパッド7までを接続するメタル配線6の配線抵抗成分を表したものである。なお、図4は、4本のゲートフィンガーが形成されている例について表示しているが、ゲートフィンガーの数が4本に限られないことは勿論である。
【0023】
ノイズ解析モデル100では、上述のトランジスタ構造に対し、抵抗モデルを配置することにより構成される。まず、接続点1(第1の点)とゲートフィンガーf1〜f4の下に位置するバックゲート直下の半導体基板中の、例えばそれぞれ中央の点BG1〜BG4(第2の点)との間には、抵抗RS1〜RS4がそれぞれ配置される。抵抗RS1〜RS4は、接続点1(第1の点)からバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)のそれぞれまでの半導体基板を伝搬するノイズに作用する抵抗成分を表す。なお、抵抗RS1〜RS4は、半導体基板に存在するバックゲートと接続されていることを明示するため、ゲートフィンガーf1〜f4の位置については、破線で表示している。
【0024】
そして、ゲートフィンガーf1〜f4直下のバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)のそれぞれとガードバンド4との間には、抵抗RGB1〜RGB4が配置される。抵抗RGB1〜RGB4は、それぞれバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)からガードバンド4までの半導体基板を伝搬するノイズに作用する抵抗成分を表す。
【0025】
図5Aは、実施の形態1にかかるノイズ解析モデル100の等価回路図である。図5Aに示すように、ゲートフィンガーf1〜f4のそれぞれの直下のバックゲートに作用するノイズの伝搬経路は、接続点1(第1の点)とガードバンド4との間に直列に接続された2つの抵抗と、ガードバンドの接地抵抗により表現される。
【0026】
一方、図5Bは、図4で示した拡散層2とゲートフィンガーf1、f2、f3、f4で構成されたトランジスタ本体部分の等価回路を示す回路図である。そして、素子レベルのノイズ解析においては、後述する図5Cに示すように、ノイズ伝搬に寄与するノイズ解析モデル(図5A)とトランジスタ本体部分の等価回路(図5B)をバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)とが接続されるように組み合わせることで、素子レベルのノイズ解析が可能となる。このようにトランジスタレイアウトを反映させたトランジスタ等価回路(図5B)を用いるのと同様に、ノイズ解析モデルも実際のゲートフィンガーのレイアウトを反映させたもの(図5A)とすることで精度の高いノイズ解析が可能となる。
【0027】
図5Cは、NMOSトランジスタを用いる場合のノイズ解析回路100及びトランジスタ本体部分の等価回路を示す回路図である。また、図5Dは、PMOSトランジスタを用いる場合のノイズ解析回路100及びトランジスタ本体部分の等価回路を示す回路図である。なお、図5Dでは、寄生容量成分を追加で表示している。NMOSトランジスタの例と同様にノイズ伝搬に寄与するノイズ解析モデル(図5A)は、NMOSトランジスタもPMOSトランジスタも同じものが使われるが、図5Dでは、トランジスタ本体部分の等価回路についてはPMOSトランジスタという点で素子が異なる。それに加え、PMOSトランジスタの場合は、その断面構造が半導体基板(P型シリコン)中にNウェルが形成され、そのNウェルにトランジスタが形成される。そのため、図5Dに示すように、トランジスタのバックゲートとバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)の間にはそれぞれ、Nウェルの寄生容量成分が存在する。図5Dでは、寄生容量成分を、寄生容量C1〜C4で表示している。このように、寄生的な容量成分を素子レベルのノイズ解析モデルにさらに追加することで、解析精度をより高くすることが可能となる。
【0028】
続いて、抵抗RS1〜RS4及び抵抗RGB1〜RGB4の抵抗値の決定方法について説明する。図6は、抵抗RS1〜RS4の抵抗値の決定方法を示すノイズ解析モデルの上面図である。図6に示すように、抵抗RS1〜RS4の抵抗値は、接続点1(第1の点)とバックゲート直下の半導体基板中の点(第2の点)との距離に比例して決定される。例えば、接続点1(第1の点)と各バックゲートの直下の半導体基板中の点BGiとの距離をLとすると、抵抗RS1〜RS4の抵抗値は、以下の式(1)で示される。但し、cは任意の係数であり、iは1≦i≦4の整数である。

【数1】
【0029】
なお、接続点1(第1の点)は、ノイズ解析モデル100で表されるトランジスタの最も近くに位置する抵抗メッシュの交点が選択される。図7は、ノイズ解析モデル100で表されるトランジスタと接続点1(第1の点)との位置関係を模式的に示す抵抗メッシュ(抵抗素子は図示せず)1030の要部の上面図である。ノイズ解析モデル100で表されるトランジスタ103は、チップレベルのノイズ解析で抵抗メッシュ(図3Aに示す抵抗メッシュ構造)が設定された半導体基板上に設けられている。半導体基板上におけるトランジスタ103の位置は、ネットリストから容易に算出することが可能である。図7に示すように、境界線1031で区切られた抵抗メッシュには、境界線1031の交差点が存在する。本実施の形態では、抵抗メッシュに対して十分に小さいトランジスタ103に最も近い境界線1031の交差点を、接続点1(第1の点)とする。
【0030】
上述のように、抵抗RS1〜RS4の抵抗値は、接続点1(第1の点)とバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)との間の距離に比例する。よって、接続点1(第1の点)とバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)との間の距離が最短の場合に、抵抗RS1〜RS4の抵抗値は最小となる。つまり、トランジスタ103に最も近い境界線1031の交差点を、接続点1(第1の点)とすることで、バックゲートに伝搬するノイズのうち、最も電圧レベルが大きく、トランジスタの動作に最も支配的な影響を及ぼすノイズを解析することが可能となる。但し、より詳細な解析を行う場合には、接続点1(第1の点)以外の他の交差点1032〜1035をさらに接続点としたノイズ解析モデルを作成し、複数のノイズ解析モデルを用いたノイズ解析を行うことができることは勿論である。
【0031】
図8は、複数のノイズ解析モデルを用いる場合の回路構成を示す回路図である。図8は、ノイズが接続点1(第1の点)から入力される場合に加え、図7で示した接続点1034からもノイズが伝搬・流入してくる場合を考慮した状態を示している。そのため、図5Cと比べると、ノイズ解析モデル100のみではなく、ノイズ解析モデル101が追加される。ノイズ解析モデル101は、ノイズ解析モデル100と同様の構成を有する。しかし、ノイズ解析モデル101は接続点1034と接続されるので、接続点とバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)までのそれぞれの抵抗成分は、ノイズ解析モデル100と異なる。そのため、ノイズ解析モデル100の抵抗RS1〜RS4に対応する抵抗を、RS11〜RS14と表示している。
【0032】
図9は、抵抗RGB1〜RGB4の抵抗値の決定方法を示すノイズ解析モデルの上面図である。図9に示すように、抵抗RGB1〜RGB4の抵抗値は、バックゲート直下の半導体基板中の点(第2の点)とガードバンドとの距離に比例して決定される。例えば、各々のバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)とガードバンドの距離をそれぞれLG1〜LG4とすると、抵抗RGB1〜RGB4の抵抗値は、以下の式(2)で示される。但し、dは任意の係数である。

【数2】
【0033】
ガードバンドは、半導体基板上の各所に形成されているが、本実施の形態では、各バックゲート直下の半導体基板中の点(第2の点)に最も近いガードバンドが選択される。図9に示すように、例えばバックゲート直下の半導体基板中の点BG1を基準として、左右上下方向のガードバンドを検索する。半導体基板上には、ガードバンド4の他に、例えばガードバンド41及び42が形成されているが、本実施の形態では、バックゲート直下の半導体基板中の点BG1〜BG4(第2の点)は、最も近いガードバンド4と接続される。なお、この例では、バックゲート直下の半導体基板中の点BG1を基準としたが、バックゲート直下の半導体基板中の点BG2〜BG4を基準としてもよい。また、バックゲート直下の半導体基板中の点BG1〜BG4(第2の点)のそれぞれを基準としてガードバンドを検索し、バックゲート直下の半導体基板中の点BG1〜BG4(第2の点)からの平均距離が最短のガードバンドを用いてもよい。
【0034】
上述のように、抵抗RGB1〜RGB4の抵抗値は、バックゲート直下の半導体基板中の点(第2の点)とガードバンドとの距離に比例する。よって、バックゲート直下の半導体基板中の点(第2の点)とガードバンドとの距離が最短の場合に、抵抗RGB1〜RGB4の抵抗値は最小となる。つまり、バックゲート直下の半導体基板中の点BG1〜BG4(第2の点)から最も近い位置のガードバンドにバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)を接続することで、バックゲート直下の半導体基板中の点BG1〜BG4(第2の点)に伝搬するノイズのうち、最も電圧レベルが大きく、トランジスタの動作に最も支配的な影響を及ぼすノイズを解析することが可能となる。但し、より詳細な解析を行う場合には、最短距離にあるガードバンド4以外の他のガードバンドとの接続を考慮したノイズ解析モデルを作成し、複数のノイズ解析モデルを用いたノイズ解析を行うことができることは勿論である。その場合は、図8と同じように考えて、少なくとも、RGB1〜RGB4、RGNDの値が変わったノイズ解析モデルがもう一つ追加・接続された解析が行われることになる(図は省略)。
【0035】
続いて、本実施の形態にかかるノイズ解析方法の具体的手順について説明する。図10は、実施の形態1にかかるノイズ解析方法のフローを示すフロー図である。本ノイズ解析方法では、半導体装置の回路レイアウト情報を示すGDSデータ10と回路図データ12、そして、バイアス設定、入力・制御信号他の外部入力情報13を基に、ノイズ解析を行う。なお、図10では、半導体装置の回路レイアウトを示す情報としてGDSデータを用いたが、他の形式のレイアウトデータを用いることも可能である。
【0036】
まず、図10に示すように、ノイズ発生源から接続点1(第1の点)までのチップレベルの基板ノイズ解析が行われる(ステップS1)。ステップS1では、例えばSPICE(Simulation Program with Integrated Circuit Emphasis、図10に符号11で表示)により、GDSデータ10と回路図データ12、そして、バイアス設定、入力・制御信号他の外部入力情報13を用いて、チップレベルの基板ノイズ解析を行う(ステップS11)。具体的には、SPICE11によりノイズの基板伝搬解析を行い、複数(例えばn(nは1以上の整数)個)ある抵抗メッシュの交差点から接続点候補におけるノイズの電圧波形を取得する。これにより、各接続点候補におけるノイズの電圧レベルを取得できる。そして、後述するステップS2で決定される接続点1(第1の点)の情報INFに応じ、これら各接続点候補のノイズ電圧波形から接続点1(第1の点)に該当するもののみ選択し(ステップS12)、後述する素子レベル解析モデル(ステップS2)と組み合わせ(ステップS3)、最終的な解析を実行する(ステップS4)。なお、ノイズの基板伝搬解析を行う場合に、周波数をパラメータとすることで、各接続点候補におけるノイズの電圧レベルの周波数特性を取得することが可能である。
【0037】
他方、接続点1(第1の点)に接続されるアナログ回路などの解析対象回路における素子レベルでのノイズ解析を行うフロー(ステップS2)について説明する。ステップS2では、まず、例えば一般的なLPE(Layout Parameter Extractor)ツールにより、GDSデータ10からアナログ回路などの解析対象回路の位置情報を抽出する。そして、抽出した解析対象回路内の、基板ノイズを受けるトランジスタなどの素子の位置情報やレイアウトにおける寄生素子を含んだ素子情報を抽出する(ステップS21)。
【0038】
次いで、位置情報他の素子情報を抽出したトランジスタについて、図4に示す解析モデルを作成する(ステップS22)。図11は、実施の形態1にかかるノイズ解析モデル100の作成フローのステップS22の詳細を示すフロー図である。ステップS22では、ステップS21で抽出した素子情報21とステップS1で抽出された接続点候補位置情報22とを用いて、解析対象のトランジスタに対する接続点1(第1の点)を決定する(ステップS220)。そして、解析対象のトランジスタの各バックゲート直下の半導体基板中の点(第2の点)と接続点1(第1の点)までの距離Lを検出する(ステップS221)。その後、距離Lを式(1)に代入し、例えば各バックゲート直下の半導体基板中の点BG1〜BG4(第2の点)に接続される抵抗RS1〜RS4をそれぞれ算出する(ステップS222)。
【0039】
また、ステップS21で抽出した素子情報21を用いて、解析対象のトランジスタ周辺のガードバンドを検出する(ステップS223)。一般的には、まずは最短距離のガードバンドを検出するのが良い。そして、解析対象のトランジスタの各バックゲート直下の半導体基板中の点(第2の点)とガードバンドまでの距離LGiを検出する(ステップS224)。その後、距離LGiを式(2)に代入し、例えば各バックゲート直下の半導体基板中の点(第2の点)に接続される抵抗RGB1〜RGB4をそれぞれ算出する(ステップS225)。
【0040】
また、ガードバンド4に接続される接地抵抗RGNDの抵抗値についても、ステップS223で検出されたガードバンドと、その検出されたガードバンドからパッドまでの配線層他その抵抗成分等の接地抵抗情報23と、を用いて、各ガードバンドの接地抵抗RGNDjを検出する(ステップS226)。そして、ガードバンド4にかかる接地抵抗RGNDを検出する(ステップS227)。そして、例えば、抵抗RS1〜RS4、RGB1〜RGB4及び接地抵抗RGNDをもとに、図4に示すノイズ解析モデル100を作成する(ステップS228)。なお、解析対象となるアナログ回路には、複数のトランジスタが含まれるが、各トランジスタについて、上述の要領でノイズ解析モデル100を作成することが可能である。
【0041】
次いで、ステップS22で作成したノイズ解析モデル100を組み込んだ、解析対象回路のネットリストを作成する(ステップS23)。
【0042】
その後、ステップS2(ステップS21〜S23)で作成した解析対象回路のネットリストに、ステップS1で得たチップレベルでの基板ノイズ解析結果を統合する(ステップS3)。これにより、解析対象回路の素子におけるノイズ解析を行うことができる解析用ネットリストを作成することができる(ステップS4)。すでに図3Dの説明部分で前述したように、ステップS1でのチップレベルでの基板ノイズ解析とステップS2の素子レベルでの基板ノイズ解析の統合は接続点1(第1の点)を介して行われるが、接続点1(第1の点)はチップレベルでの基板ノイズ解析ではノイズの出力端子として働き、素子レベルでの基板ノイズ解析ではノイズの入力端子として働き、ノイズ情報の受け渡し点としての役割を果たしている。
【0043】
以上より、本実施の形態にかかるノイズ解析方法では、解析対象回路内の素子の影響を評価するためのノイズ解析モデル100を組み込んだ解析用ネットリストを作成することができる。この解析用ネットリストを用いて、例えばSPICEによりシミュレーションを行うことにより、素子レベルでの基板ノイズの影響を反映した半導体装置の出力波形解析を行うことが可能である。また、接続点1(第1の点)を介してチップレベルと素子レベルとのノイズ解析での必要な情報のやり取りが保証されているので、それぞれのレベルは互いに独立して解析を行うことが可能である。また、チップレベルのノイズ解析のメッシュ分解能を小さくすることなく、高分解能なノイズ解析が必要な解析対象回路内の素子レベルのノイズ解析においてのみ、高分解能化が可能である。よって、本ノイズ解析方法及びノイズ解析モデルによれば、現実的な解析時間で解析結果を得ることが可能である。
【0044】
なお、半導体装置の出力波形解析の結果、ノイズの影響を低減しなければない場合には、レイアウトの再設計等を行うことにより対処することが考え得る。特に、本実施の形態にかかるノイズ解析方法では、ノイズ解析モデル100を作成するにあたり、抵抗RGB1〜RGB4の抵抗値は、バックゲート直下の半導体基板中の点(第2の点)とガードバンドとの間の距離に依存する。そのため、ガードバンドの配置を変更することにより、抵抗RGB1〜RGB4の抵抗値を変化させることが可能である。例えば、バックゲート直下の半導体基板中の点(第2の点)から最短距離にあるガードバンドをさらにバックゲート直下の半導体基板中の点(第2の点)に接近させることにより、抵抗RGB1〜RGB4での電圧降下を低減することが可能となる。その結果、抵抗RS1〜RS4での電圧降下が大きくなるので、バックゲートに到達するノイズの電圧レベルを低減することができる。よって、本実施の形態にかかるノイズ解析方法による解析結果を利用することにより、半導体装置の回路レイアウト設計を行うに際し、解析対象回路内の素子の基板ノイズの影響低減の設計方針を容易に定めることが可能となる。
【0045】
実施の形態2
本発明の実施の形態2にかかる素子レベルのノイズ解析方法について説明する。本実施の形態においては、実施の形態1と同じノイズ解析モデル100を用いるが、具体的な手順が異なる。以下では、実施の形態2にかかるノイズ解析方法について、実施の形態1と異なる部分について説明する。図12は、実施の形態2にかかるノイズ解析方法のフローを示すフロー図である。本ノイズ解析方法では、実施の形態1と同様に、半導体装置の回路レイアウト情報を示すGDSデータ10と回路図データ12、そして、バイアス設定、入力・制御信号他の外部入力情報13を基に、ノイズ解析を行う。なお、図12では、半導体装置の回路レイアウトを示す情報としてGDSデータを用いたが、実施の形態1と同様に、他の形式のレイアウトデータを用いることも可能である。
【0046】
まず、図12に示すように、ノイズ発生源から接続点1(第1の点)までのチップレベルの基板ノイズ解析が行われる(ステップS5)。ステップS5のステップS51は図10のステップS11と同様であるので説明を省略する。
【0047】
ステップS51の後、ステップS51のノイズの基板伝搬解析から、ノイズ発生源の電圧波形と、各接続点候補での電圧波形を取得する。そして、ノイズ発生源の電圧波形及び各接続点候補での電圧波形の振幅比から、チップレベルの基板伝搬係数αを算出する(ステップS52)。そして、後述するように図10と同様に、後述のステップS6にて決定される接続点1(第1の点)の情報INFに応じ、これら各接続点候補のノイズ電圧波形から接続点1(第1の点)に該当するもののみ選択する(ステップS53)。
【0048】
他方、接続点1(第1の点)に接続されるアナログ回路などの解析対象回路における素子レベルでのノイズ解析を行う(ステップS6)。ステップS6のおけるステップS61〜S63は、図10のステップS2のステップS21〜S23と同様であるので、説明を省略する。
【0049】
ステップS63の後、例えば一般的なLPEツールにより、ノイズ解析モデル100を用いた素子レベルのノイズの基板伝搬解析を行う。具体的には、一般的なLPEツールによりノイズの基板伝搬解析を行い、接続点1(第1の点)からノイズ解析モデル100を通じて出力されるノイズの電圧波形を取得する。また、ノイズ発生源の電圧波形を取得する。そして、接続点での電圧波形及びノイズ解析モデル100を通じて出力されるノイズの電圧波形の振幅比から、素子レベルの基板伝搬係数βを算出する(ステップS64)。
【0050】
次いで、算出したチップレベルの基板伝搬係数αと素子レベルの基板伝搬係数βとを乗算し(ステップS7)、基板伝搬係数G=α・βを算出することができる(ステップS8)。
【0051】
以上より、本実施の形態にかかるノイズ解析方法では、ノイズ解析モデル100を用いて、解析対象回路内の素子を考慮したノイズの基板伝搬係数Gを算出することができる。これにより、解析対象回路内の素子に対する基板ノイズの影響を、定量的に評価することが可能となる。従って、チップレベルの基板ノイズ解析のみを行う場合に比べて、よりアナログ回路などの解析対象回路内の素子に対するノイズの影響をより詳細に評価することが可能となる。
【0052】
実施例1
ここで、実施の形態2にかかるノイズ解析方法の実施例1について説明する。図13A及び13Bは、実施例1にかかるノイズ解析で用いた半導体装置のレイアウトを模式的に示す上面図である。図13A及び13Bでは、差動対DPを構成するトランジスタQ1及びQ2が、中心線CLに対して線対称に配置される。また、ノイズ発生源NSは、差動対DP外部の中心線CL上に配置される。そして、図13Aでは、接続点CP1は、トランジスタQ1及びQ2の中間点に配置される。図13Bでは、接続点CP2は、接続点CP1よりもノイズ発生源NSに10μm近い位置に配置される。つまり、差動対に対しては、CP1のほうがCP2に比べより近くに位置していることになる。この条件で、トランジスタQ1及びQ2のゲートフィンガー数、すなわち実質的なチャネル幅を変化させて、トランジスタQ1及びQ2にかかる基板伝搬係数Gの依存性を調べた。
【0053】
実施例1では、ゲートフィンガー数を変化させたB01〜B05までのIDを有する5種類のトランジスタを用いた。これらのトランジスタB01〜B05でのゲートフィンガー幅(つまり、MOSトランジスタのゲート長)は0.1μm、ゲートフィンガーとソース・ドレイン拡散層とが接する領域のゲートフィンガーの長さ(つまり、フィンガー毎のMOSトランジスタのゲート幅)を11.45μmとした。トランジスタB01〜B05のゲートフィンガー数は、それぞれ1、2、4、8、16本とした。
【0054】
図14Aは、図13Aに示す配置における基板伝搬係数Gのゲートフィンガー数依存性を示すグラフである。この場合、ゲートフィンガー数が多い、すなわち実質的なチャネル幅が大きいトランジスタでは、各ゲートフィンガー位置の基板ノイズ量に対する感度が大きくなることが読み取れる。そのため、アナログ回路を構成するトランジスタのサイズによって、基板伝搬係数Gで表される基板ノイズ感度に差が生じる傾向が再現されていることがわかるが、素子レベルにおけるノイズ解析についてもフィンガーの形状を考慮した本実施例のモデルが解析精度を上げる上で重要であることが分かる。
【0055】
図14Bは、図13Bに示す配置における基板伝搬係数Gのゲートフィンガー数依存性を示すグラフである。この場合では、接続点CP2を、アナログ回路を構成するトランジスタからノイズ発生源方向に離した位置に設定している。つまり、差動対に対しては、CP1のほうがCP2に比べより近くに設定している。その結果、差動対に対し接続点が近い図14Aの結果の方が、相対的にノイズ感度が増加している傾向が再現されていることがわかる。これは、上述において説明した、「接続点1(第1の点)とバックゲート直下の半導体基板中の点BG1〜BG4(第2の点)との間の距離が最短の場合に、抵抗RS1〜RS4の抵抗値は最小となる。つまり、トランジスタ103に最も近い境界線1031の交差点を、接続点1(第1の点)とすることで、バックゲートに伝搬するノイズのうち、最も電圧レベルが大きく、トランジスタの動作に最も支配的な影響を及ぼすノイズを解析することが可能となる。」ということを裏付ける結果と言える。
【0056】
以上のように、本実施例では、基板ノイズ応答特性をトランジスタごとに解析可能であることが確認できる。また、本実施例におけるように、例えば、解析対象となるアナログ回路に対する接続点の位置によっても、トランジスタの基板ノイズ応答特性が変化することが確認できる。
【0057】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施例1は、実施の形態2にかかるノイズ解析方法についての実施例であるが、実施の形態1にかかるノイズ解析方法についても同様の結果が成立する。すなわち、実施の形態1にかかるノイズ解析方法についても、接続点を解析対象となるアナログ回路のレイアウト対称軸上に設定することが好適であると結論できる。また、アナログ回路を構成するトランジスタのなるべく近傍に接続点を設定することが好適であると結論できる。
【0058】
上述の実施の形態では、抵抗RGB1〜RGB4及び接地抵抗RGNDは、ガードバンド4と接続される例について説明したが、これは例示に過ぎない。すなわち、固定電位が供給される固定電位領域に抵抗RGB1〜RGB4及び接地抵抗RGNDが接続されるのであれば、ガードバンドには限定されない。
【符号の説明】
【0059】
0、CP1、CP2 接続点
1 接続点(第1の点)
2 拡散層
4、41、42 ガードバンド
5 素子
6 メタル配線
7 パッド
8 パッケージのワイヤーボンディング
10 GDSデータ
11 SPICE
21 素子情報
22 接続点候補位置情報
23 接地抵抗情報
100 ノイズ解析モデル
101、102 半導体装置
103、Q1、Q2 トランジスタ
1011 半導体基板
1012 デジタル回路
1013、1023 アナログ回路
1014 ノイズ発生ブロック
1015、1025 ノイズ
1024、NS ノイズ発生源
1030 抵抗メッシュ
1031 境界線
1032〜1035 交差点
BG1〜BG4 バックゲート直下の半導体基板中の点(第2の点)
C1〜C4 寄生容量
CL 中心線
DP 差動対
f1〜f4 ゲートフィンガー
GB1〜RGB4、RS1〜RS4 抵抗
GND 接地抵抗
図1
図2
図3A
図3B
図3C
図3D
図4
図5A
図5B
図5C
図5D
図6
図7
図8
図9
図10
図11
図12
図13A
図13B
図14A
図14B