特許第5832336号(P5832336)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5832336
(24)【登録日】2015年11月6日
(45)【発行日】2015年12月16日
(54)【発明の名称】センスアンプ回路及び半導体記憶装置
(51)【国際特許分類】
   G11C 16/06 20060101AFI20151126BHJP
   G11C 11/419 20060101ALI20151126BHJP
【FI】
   G11C17/00 634C
   G11C17/00 634B
   G11C11/34 311
【請求項の数】21
【全頁数】31
(21)【出願番号】特願2012-38511(P2012-38511)
(22)【出願日】2012年2月24日
(65)【公開番号】特開2013-175251(P2013-175251A)
(43)【公開日】2013年9月5日
【審査請求日】2014年8月14日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】尾添 英利
(72)【発明者】
【氏名】頓田 保弘
(72)【発明者】
【氏名】谷口 一貴
【審査官】 滝谷 亮一
(56)【参考文献】
【文献】 特開平11−162177(JP,A)
【文献】 特開2009−181599(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 16/06
G11C 11/419
(57)【特許請求の範囲】
【請求項1】
第1の電源と、メモリセルまで延在するメモリセル接続線を介した第2の電源との間に接続されたセンシングトランジスタと、
前記センシングトランジスタの制御端子と前記第1の電源との間に接続された抵抗素子と、
前記センシングトランジスタの制御端子と前記第2の電源との間に接続された容量素子と、
を備え
前記第2の電源の電位は接地電位である、
センスアンプ回路。
【請求項2】
前記センシングトランジスタから前記容量素子を介した前記第2の電源までの第1の容量は、前記センシングトランジスタから前記メモリセル接続線を介した前記第2の電源までの第2の容量に等しい容量である、
請求項1に記載のセンスアンプ回路。
【請求項3】
前記センシングトランジスタに流れる電流をミラーするカレントミラー回路を有し、
前記センシングトランジスタから前記容量素子を介した前記第2の電源までの第1の容量は、前記センシングトランジスタから前記メモリセル接続線を介した前記第2の電源までの第2の容量と、前記カレントミラー回路の出力側の回路の第3の容量とに基づいた容量である、
請求項1に記載のセンスアンプ回路。
【請求項4】
前記第3の容量は、前記カレントミラー回路の出力側トランジスタの寄生容量、前記出力側トランジスタから前記センスアンプ回路の出力回路である出力インバータまでの出力配線の全体の寄生容量、前記出力インバータの寄生容量を合計した容量である、
請求項3に記載のセンスアンプ回路。
【請求項5】
前記出力配線は、出力制御トランジスタとの接続を含む経路で前記出力側トランジスタと前記出力インバータとを接続し、
前記出力配線の全体の寄生容量は、前記出力側トランジスタから前記出力インバータまでの配線の寄生容量、前記出力制御トランジスタの寄生容量を合計した容量である、
請求項4に記載のセンスアンプ回路。
【請求項6】
前記第1の容量は、前記容量素子の容量、前記センシングトランジスタの寄生容量、前記容量素子から前記センシングトランジスタまで接続する容量配線の全体の寄生容量を合計した容量である、
請求項2乃至5のいずれか一項に記載のセンスアンプ回路。
【請求項7】
前記容量配線は、入力制御トランジスタとの接続を含む経路で前記センシングトランジスタと前記容量素子とを接続し、
前記容量配線の全体の寄生容量は、前記センシングトランジスタから前記容量素子までの配線の寄生容量と、前記入力制御トランジスタの寄生容量を合計した容量である、
請求項6に記載のセンスアンプ回路。
【請求項8】
前記第2の容量は、前記センシングトランジスタの寄生容量、前記メモリセル接続線の全体の寄生容量、メモリセルの寄生容量を合計した容量である、
請求項2乃至7のいずれか一項に記載のセンスアンプ回路。
【請求項9】
前記メモリセル接続線は、メモリセルの列を選択する列選択回路を介して前記センシングトランジスタとメモリセルとを接続し、
前記メモリセル接続線の全体の寄生容量は、前記センシングトランジスタから前記列選択回路までのデータ線の寄生容量、前記列選択回路の寄生容量、前記列選択回路から前記メモリセルまでのビット線の寄生容量を合成した容量である、
請求項8に記載のセンスアンプ回路。
【請求項10】
前記抵抗素子の抵抗値は、前記第2の電源の電位側へ電位変動するノイズの周波数と前記第1の容量とに基づいた値である、
請求項2乃至9のいずれか一項に記載のセンスアンプ回路。
【請求項11】
前記容量素子は、MOSトランジスタで構成され、
前記容量素子の容量は、前記MOSトランジスタのゲート容量である、
請求項1乃至10のいずれか一項に記載のセンスアンプ回路。
【請求項12】
前記容量素子は、前記センスアンプ回路を含む半導体装置において、同一配線層内で離間して平行に延在配置された2つの配線により構成され、
前記容量素子の容量は、前記2つの配線間の絶縁膜の容量である、
請求項1乃至10のいずれか一項に記載のセンスアンプ回路。
【請求項13】
前記容量素子は、前記センスアンプ回路を含む半導体装置において、上層配線層の上層配線と下層配線層の下層配線により構成され、
前記容量素子の容量は、前記上層配線と前記下層配線間の絶縁膜の容量である、
請求項1乃至10のいずれか一項に記載のセンスアンプ回路。
【請求項14】
第1の電源とデータ線との間に直列に接続された第1及び第2のトランジスタと、
前記第1及び第2のトランジスタ間の中間ノードを含む経路で接続された出力インバータと、
前記第2のトランジスタのゲートと前記第1の電源との間に接続された抵抗素子と、
前記第2のトランジスタのゲートと第2の電源との間に接続された容量素子と、
を備え
前記第2の電源の電位は接地電位である、
センスアンプ回路。
【請求項15】
前記第1のトランジスタとカレントミラー接続された第3のトランジスタと、
前記第1の電源と前記第2の電源との間に、前記第3のトランジスタと直列に接続された第4のトランジスタと、を備え、
前記出力インバータは、前記第3及び第4のトランジスタ間の中間ノードに接続されている、
請求項14に記載のセンスアンプ回路。
【請求項16】
前記第1の電源と前記第2の電源との間に接続され、インバータを構成する第5及び第6のトランジスタを備え、
前記第2のトランジスタのゲートは、前記第5及び第6のトランジスタの中間ノードに接続され、
直列に接続された前記抵抗素子と前記容量素子の中間ノードは、前記第5のトランジスタの前記第1の電源側の端子に接続されている、
請求項14または15に記載のセンスアンプ回路。
【請求項17】
前記第1の電源と前記第2の電源との間に接続され、インバータを構成する第5及び第6のトランジスタを備え、
前記第2のトランジスタのゲートは、前記第5及び第6のトランジスタの中間ノードに接続され、
前記抵抗素子は、前記第1の電源と前記第5のトランジスタの間に接続され、
前記容量素子は、一端が前記第2のトランジスタのゲートに接続されている、
請求項14または15に記載のセンスアンプ回路。
【請求項18】
前記第1の電源と前記第2の電源との間に接続され、インバータを構成する第5及び第6のトランジスタを備え、
前記第2のトランジスタのゲートは、前記第5及び第6のトランジスタの中間ノードに接続され、
前記抵抗素子は、前記第5及び第6のトランジスタの間に接続され、
前記容量素子は、一端が前記第2のトランジスタのゲートに接続されている、
請求項14または15に記載のセンスアンプ回路。
【請求項19】
前記第2のトランジスタのゲートに接続され、当該ゲートの充電速度を切り替えるための充電制御トランジスタを備えている、
請求項14乃至18のいずれか一項に記載のセンスアンプ回路。
【請求項20】
前記第2のトランジスタのゲート、前記第5のトランジスタのゲート、前記第6のトランジスタのゲートにそれぞれ接続され、前記センスアンプ回路の読出モードを切り替えるためのモード切替回路を備えている、
請求項16乃至18のいずれか一項に記載のセンスアンプ回路。
【請求項21】
複数のメモリセルが行方向及び列方向にアレイ状に配列されたメモリセルアレイと、
前記列方向に延在し前記複数のメモリセルに接続される複数のビット線と、
前記複数のビット線に接続される複数のセンスアンプ回路と、を備え、
前記複数のセンスアンプ回路の各々は、
第1の電源と前記複数のビット線のいずれかとの間に接続されたセンシングトランジスタと、
前記センシングトランジスタの制御端子と前記第1の電源との間に接続された抵抗素子と、
前記センシングトランジスタの制御端子と第2の電源との間に接続された容量素子と、
を備え
前記第2の電源の電位は接地電位である、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、センスアンプ回路及び半導体記憶装置に関し、例えば、センシングトランジスタを備えたセンスアンプ回路及び半導体記憶装置に好適に利用できるものである。
【背景技術】
【0002】
近年、フラッシュメモリなどのメモリを含む半導体装置であるマイコン製品の用途は、高性能電子機器とは別に低価格電子機器にまで拡がっている。この低価格電子機器の市場においては、コストが重要視されるためチップサイズが縮小傾向にある。
【0003】
半導体装置のチップサイズが小さくなるに伴い、チップ内部の電源および接地容量も相対的に小さくなる。そうすると、電源および接地電位に発生するノイズに対するノイズ耐性が悪化してしまう。特に、EMS(Electro Magnetic Susceptibility:電磁感受性)については規格化が推進されているため、ノイズ耐性の向上が必要となっている。
【0004】
このような半導体装置の一例として、従来のセンスアンプ回路を含む半導体記憶装置が、特許文献1に記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009−181599号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
一実施の形態では、半導体装置に使用されている回路の中で、特に、半導体記憶装置におけるセンスアンプ回路がノイズに敏感であることに着目した。
【0007】
すなわち、センスアンプ回路は、メモリセルに流れる電流に応じて信号レベルを判定し記憶データを読み出す。このため、ノイズの影響を受けると、正常に信号レベルを判定することができなくなり、記憶データの"0"と"1"とを誤って誤読出しする恐れがある。
【0008】
したがって、特許文献1のような従来のセンスアンプ回路では、ノイズの影響を受けやすいため、読出し精度が悪いという問題がある。
【0009】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0010】
一実施の形態によれば、センスアンプ回路は、第1の電源と、メモリセルまで延在するメモリセル接続線を介した第2の電源との間に接続されたセンシングトランジスタと、前記センシングトランジスタの制御端子と前記第1の電源との間に接続された抵抗素子と、前記センシングトランジスタの制御端子と前記第2の電源との間に接続された容量素子と、を備えるものである。
【0011】
一実施の形態によれば、センスアンプ回路は、第1の電源とデータ線との間に直列に接続された第1及び第2のトランジスタと、前記第1及び第2のトランジスタ間の中間ノードを含む経路で接続された出力インバータと、前記第2のトランジスタのゲートと前記第1の電源との間に接続された抵抗素子と、前記第2のトランジスタのゲートと第2の電源との間に接続された容量素子と、を備えるものである。
【0012】
一実施の形態によれば、半導体記憶装置は、複数のメモリセルが行方向及び列方向にアレイ状に配列されたメモリセルアレイと、前記列方向に延在し前記複数のメモリセルに接続される複数のビット線と、前記複数のビット線に接続される複数のセンスアンプ回路と、を備え、前記複数のセンスアンプ回路の各々は、第1の電源と前記複数のビット線のいずれかとの間に接続されたセンシングトランジスタと、前記センシングトランジスタの制御端子と前記第1の電源との間に接続された抵抗素子と、前記センシングトランジスタの制御端子と前記第2の電源との間に接続された容量素子と、を備えるものである。
【発明の効果】
【0013】
前記一実施の形態によれば、センスアンプ回路及び半導体記憶装置の読出し精度を向上することができる。
【図面の簡単な説明】
【0014】
図1】実施の形態1に係るフラッシュメモリのシステム構成を示す構成図である。
図2】実施の形態1に係るセンスアンプ回路の回路構成を示す回路図である。
図3】実施の形態1に係るセンスアンプ回路の容量素子の構成を示す図である。
図4】実施の形態1に係るセンスアンプ回路の容量素子の構成を示す図である。
図5】実施の形態1に係るセンスアンプ回路の動作を示すタイミングチャートである。
図6】実施の形態1に係るセンスアンプ回路の動作を示す波形図である。
図7】実施の形態2に係るセンスアンプ回路の回路構成を示す回路図である。
図8】実施の形態2に係るセンスアンプ回路の回路構成を示す回路図である。
図9】実施の形態3に係るセンスアンプ回路の回路構成を示す回路図である。
図10】実施の形態3に係るセンスアンプ回路の動作を示す波形図である。
図11】実施の形態4に係るセンスアンプ回路の回路構成を示す回路図である。
図12】実施の形態4に係るセンスアンプ回路の動作を示すタイミングチャートである。
図13】実施の形態5に係るセンスアンプ回路の回路構成を示す回路図である。
図14】実施の形態5に係るセンスアンプ回路の動作モードを示す真理値表である。
図15】実施の形態6に係るセンスアンプ回路の回路構成を示す回路図である。
図16】実施の形態6に係るセンスアンプ回路の動作を示す波形図である。
図17】実施の形態7に係るセンスアンプ回路の回路構成を示す回路図である。
図18】参考例のセンスアンプ回路の回路構成を示す回路図である。
図19】参考例のセンスアンプ回路の動作を示す波形図である。
図20】参考例のセンスアンプ回路の動作を示す波形図である。
【発明を実施するための形態】
【0015】
(参考例)
実施の形態を説明する前に、実施の形態を適用する前の参考例について説明する。
【0016】
図18は、参考例のセンスアンプ回路900の構成を示している。参考例のセンスアンプ回路900は、特許文献1に記載された回路の出力端子にインバータを接続して構成されている。
【0017】
参考例のセンスアンプ回路900は、メモリセル802に印加する電圧を制御するセンス回路901と、センス回路901に基準電圧を供給する基準電圧発生回路903とを具備する。
【0018】
センス回路901には、信号STOP及び信号STOPBと、モード切り替え信号HSとが入力される。
【0019】
センス回路901は、電流ミラー回路を形成するP型FET(電界効果トランジスタ)Q901、Q903、及びN型FETQ902と、ゲートが基準電圧出力端子809を介して基準電圧発生回路903に接続されるN型FETQ904と、電流源を形成するP型FETQ910を備える。又、センス回路901は、接点807を介してメモリセル802に接続される。さらに、接点808を介してインバータINV902に接続される。
【0020】
基準電圧発生回路903は、メモリセル802を模した構成のリファレンスセル804と、電流ミラー回路を形成するP型FETQ905、Q907、及びN型FETQ906と、ゲートが基準電圧出力端子809を介してセンス回路901に接続されるN型FETQ908と、電流源を形成するP型FETQ911と、NORゲートNOR902とを備える。
【0021】
また、参考例のセンスアンプ回路900は、信号切り替え回路902を備え、N型FETQ902のゲートが接点909を介して信号切り替え回路902に接続される。
【0022】
信号切り替え回路902は、インバータINV901、2入力ORゲートOR901、2入力NORゲートNOR901、トランスファゲートCTRS901、CTRS902を備える。
【0023】
2入力ORゲートOR901は、信号STOPと信号HSの反転信号の論理和を出力する。2入力NORゲートNOR901は、2入力ORゲートOR901の出力と、接点807の否定論理和を出力する。
【0024】
トランスファゲートCTRS901は、2入力ORゲートOR901の出力と接点909との間の接続を制御する。トランスファゲートCTRS902は、2入力NORゲートNOR902の出力と接点909との間の接続を制御する。
【0025】
参考例のセンスアンプ回路900は、メモリセル802に流れる電流とリファレンスセル804に流れる電流とに基づいて、接点807(ビット線)を介してメモリセル802に記録されたデータを読み取り、インバータINV902を介して出力端子914に出力する。このとき、信号切り替え回路902は、入力される信号HSに応じて、メモリセル802に高速にアクセス可能な高速動作モードと、低消費電力の低速動作モードとを切り替える。
【0026】
高速動作モードでは、信号切り替え回路902における2入力NORゲートNOR901(第1帰還制御回路)が、接点807の電圧に応じてN型FETQ902のオンオフを制御し、接点807(メモリセル)の電圧を制御する。したがって、高速動作モードにおいては、メモリセル802に流れる電流量に応じてN型FETQ902の電流量が調整されるとともに、リファレンスセル804に流れる電流量に応じてN型FETQ906の電流量が調整される。
【0027】
一方、低速動作モードでは、第1帰還制御回路(NOR901)の動作を停止し、基準電圧発生回路903における2入力NORゲートNOR902(第2帰還制御回路)が、N型FETQ902のオンオフを制御して接点807(メモリセル)の電圧を制御する。したがって、低速動作モードにおいては、リファレンスセル804に流れる電流量に応じてN型FETQ902及びQ906の電流量が調整される。
【0028】
参考例のセンスアンプ回路900では、低速動作モードにおいて、メモリセル802に印加する電圧の制御に用いない第1帰還制御回路NOR901は動作しない。このため、低速動作モードにおける第1帰還制御回路NOR901の貫通電流はなくなり、センスアンプ回路900の消費電流は低減される。
【0029】
このような参考例のセンスアンプ回路900では、電源VCCおよび接地GNDにマイナスノイズ(マイナス側の電位へ変動するノイズ)が発生した場合、誤読出しになるという問題がある。すなわち、センス回路901は、低速動作モードになると搭載されるマイコンの接地GNDの電位がマイナス側−Vへ変動し、接点(データ線)807の電位が"N型FETのゲート電圧−閾値"より低下してしまう。結果、書込状態のオフしたメモリセル(以降オフセルと称す)の読出しにも関わらず、センス回路901からデータ線807に電流が流れ、消去状態のオンしたメモリセル(以降オンセルと称す)と同じ状態が読み出され、間違ったデータが出力端子914へ出力されてしまう。
【0030】
この誤読出しについて、図19及び図20を用いてさらに説明する。
【0031】
図19は、マイナスノイズが発生したときの参考例のセンスアンプ回路900の動作波形を示しており、図20は、図19のT10〜T20を拡大した動作波形である。
【0032】
まず、低速動作モードでは、センス回路901のN型FETQ902のゲートが電源VCCの電位となり、接点909の接地GNDへのパスが高インピーダンス状態に設定されている。
【0033】
図19の時間T0では、接地GNDの電位および接点808の電位は0Vにあり、データ線807の電位および接点808を受けるインバータINV902の閾値は0V〜電源VCCの中間電位に、接点909の電位は電源VCCの電位になっている。例えば、接点909の電位は3.6V、データ線807の電位は1.8V、接点808の閾値は1.7Vである。
【0034】
時間T10では、搭載されるマイコン内で接地GNDにマイナスノイズが発生すると、接点808の電位、データ線807の電位、インバータINV902の閾値および接点909の電位は接地GNDの電位に追従してマイナス側−Vへ電位変動を開始する。
【0035】
図19における各接点が接地GNDの電位に追従してマイナス側−Vへ電位変動する動作について、図20に詳細に示すと、時間T11ではセンス回路901の接点909のみがプラス側+Vへ戻り始める。そうすると、データ線807と接点909の電位差が拡がるため、N型FETQ902のゲートとソースの電位差であるVgsは拡がり、N型FETQ902の電流が増加する。増加した電流は、N型FETQ902と直列に接続されたP型FETQ901にも流れる。さらに、この増加した電流は、P型FETQ901と電流ミラーを構成しているP型FETQ903にも流れるため、接点808の電位が上昇する。例えば、接地GNDの電位が0Vから−1.5Vになると、接点909の電位は3.6Vから2.3Vとなり、データ線807の電位とインバータINV902の閾値は1.8Vから0.2Vとなる。そして、接点808の電位は0Vから−1.5Vとなる。
【0036】
図20の時間T12では、接点808の電位はインバータINV902の閾値を越える。N型FETQ902のゲートが電源VCCの電位となる低速動作モードのため、接点909の接地GNDへのパスが高インピーダンス状態になっている。したがって、接点808の電位がインバータINV902の閾値を越えると、オフセル読出し時にオンセルと誤読出してしまうことになる。例えば、接地GNDの電位が−1.5Vから−1.8Vになり、接点909の電位は3.6Vから一旦、2.3Vとなってから2.5Vとなり、データ線807の電位は1.8Vから0Vとなる。インバータINV902の閾値は1.8Vから0Vとなり、接点808の電位は−1.6Vから0Vとなる。そして、接点808の電位はインバータINV902の閾値と同電位となる。
【0037】
図20の時間T13では、接点808の電位はピークとなる。接点808の電位はインバータINV902の閾値を超えるため、結果、オフセルを読出し時にオンセルとして誤読出しする。例えば、接地GNDの電位が−1.6Vから−2.0Vになり接点909の電位は2.5Vから2.7Vとなると、データ線807の電位とインバータINV902の閾値は0V近傍にあるが、接点808の電位は0Vから1.7Vとなり、接点808を入力とするインバータINV902の閾値を越えてしまう。
【0038】
その後、図19に示すように時間T20から時間T30にかけて、接点808の電位、データ線807の電位、インバータINV902の閾値および接点909の電位も接地GNDの電位に追従して時間T10の状態へ戻り始める。例えば、接地GNDの電位と接点808の電位は−2.3Vから0Vへ、接点909の電位は3.4Vから3.6Vへ、データ線807の電位とインバータINV902の閾値の電位は0Vから1.7Vへ戻る。そして、接地GNDの電位、接点808の電位、データ線807の電位、インバータINV902の閾値および接点909の電位は、時間T0と同じ電位の状態となる。
【0039】
以上のように参考例のセンスアンプ回路900では、低速動作モードにおいて、接地GNDがマイナス側−Vへ変動すると、接点808の電位がインバータINV902の閾値を越えることが生じることから、オフセル読出し時にオンセルとして誤読出しするという問題がある。
【0040】
(実施の形態1)
以下、図面を参照して実施の形態1について説明する。図1は、本実施の形態に係るフラッシュメモリのシステム構成を示している。フラッシュメモリ202は、CPU201によって指定されたアドレスのメモリセルに対しデータの読出し/書込みを行う半導体記憶装置である。なお、CPU201とフラッシュメモリ202とは、1チップの半導体装置として構成してもよいし、別々のチップを1パッケージの半導体装置として構成してもよい。
【0041】
図1に示すように、本実施の形態のフラッシュメモリ202は、入出力制御回路211、読出回路212、書込回路213、アドレスデコーダ214、列選択回路215、行選択回路216、メモリセルアレイ217、基準電圧発生回路218を備えている。
【0042】
メモリセルアレイ217には、0〜xの行アドレス(Xアドレス)に対応する複数のワード線228(WL〜WLx)が行方向に延在し、0〜yの列アドレス(Yアドレス)及びビット数nに対応する複数のビット線229(BL00〜BLyn)が列方向に延在している。メモリセルアレイ217には、複数のワード線228と複数のビット線229とが交差する位置に、複数のメモリセルQM(QM000〜QMxyn)がマトリックス状にアレイ配置されている。なお、近年、半導体記憶装置の大容量化に伴い、メモリセルアレイを構成するメモリセル数が増加しているため、ビット線の長さ(図1の距離L1)が長くなる傾向にあり、ビット線229に寄生する寄生容量が増大している。したがって、ビット線229の寄生容量の増大により、センスアンプ回路からメモリセルまでの寄生容量と、センスアンプ内の寄生容量との差が大きくなっており、図20のような誤読出しとなる可能性が高まっている。
【0043】
基準電圧発生回路218は、基準電圧VREFを生成し、読出回路212の基準電圧入力端子1へ基準電圧VREFを出力する。
【0044】
CPU201は、読出回路212や書込回路213の動作を制御するための外部制御信号221を出力し、データ入力端子225へ書込みデータを出力し、読出し/書込みを行うメモリセルのアドレスを指定するアドレス信号222をフラッシュメモリ202へ出力する。
【0045】
入出力制御回路211は、CPU201から外部制御信号221を受け、内部制御信号223として読出回路212及び書込回路213へ出力する。
【0046】
アドレスデコーダ214は、CPU201からアドレス信号222を受け、アドレス信号222を列アドレスおよび行アドレスにデコードして、列アドレスデコード信号226(YS0〜YSy)および行アドレスデコード信号227を出力する。
【0047】
行選択回路216は、複数のワード線228(WL〜WLx)を介してメモリセルアレイ217のメモリセルと行単位に接続されている。行選択回路216は、行アドレスデコード信号227を受け、行アドレスデコード信号227に対応するワード線228を選択し、メモリセルを行単位に駆動する。
【0048】
列選択回路215は、複数のビット線229(BL00〜BLyn)を介してメモリセルアレイ217のメモリセルと列単位に接続され、複数のデータ線2(DL0〜DLn)を介して読出回路212の複数のセンスアンプ回路101(SA0〜SAn)及び書込回路213に接続されている。列選択回路215は、列アドレスデコード信号226を受け、列アドレスデコード信号226に対応するビット線229を選択する。列選択回路215は、複数のビット線229に対応して複数のN型FETQS(QS00〜QSyn)を有している。N型FETQSは、列アドレスデコード信号226に応じてオンすることでビット線229を選択し、nビットのビット線229とデータ線2とを接続する。
【0049】
行選択回路216及び列選択回路215により選択されたメモリセルQMは、読出回路212によりデータが読み出され、または、書込回路213によりデータが書き込まれる。
【0050】
読出回路212は、内部制御信号223により動作モードが制御され、データ線2を介して接続されるメモリセルQMのデータを読出し、読出したデータをデータ出力端子224へデータ出力線DO0〜DOnを介して出力する。読出回路212は、複数のデータ線2(DL0〜DLn)に対応して複数のセンスアンプ回路101(SA0〜SAn)を有している。後述するように、センスアンプ回路101は、スタンバイ制御端子7に内部制御信号223がスタンバイ制御信号VSTBとして入力され、基準電圧VREFが入力され、さらに、メモリセルQMの電流を検出することで、メモリセルQMの記憶データを読み出す。
【0051】
書込回路213は、内部制御信号223により動作モードが制御され、データ入力端子225から書込みデータが入力され、データ線2を介して接続されるメモリセルQMへ書込み電圧を印加することで、メモリセルQMへデータを書き込む。
【0052】
図2は、本実施の形態に係るセンスアンプ回路101の構成を示している。センスアンプ回路101は、スタンバイ制御信号VSTBに基づいて動作モードを切り替え、データ線2に接続されたメモリセルGMの記憶状態及び基準電圧VREFに基づいて、メモリセルGMの読出しデータである出力信号VOUTを出力する。
【0053】
図2に示すように、センスアンプ回路101は、センス回路102、インバータINV1、制御回路103を備えている。
【0054】
センス回路102は、データ線2に接続されたメモリセルGMの電流をセンス(検出)し、メモリセルGMの電流及び基準電圧VREFに基づいたセンス信号VSENSを出力する。
【0055】
インバータINV1(出力インバータ)は、センス回路102がセンスしたセンス信号VSENSのレベルを閾値VTHと比較して、メモリセルGMの読出しデータとして出力信号VOUTを出力する。
【0056】
制御回路103は、センス回路102の動作モードを制御するセンス制御信号VCTLを出力する。また、本実施の形態では、センス制御信号VCTLのフィルタリングも行う。
【0057】
センス回路102は、電源VCCとデータ線2(データ線信号VLINE)との間に直列に接続されたP型FETQ1及びN型FETQ2と、電源VCCと接地GNDとの間に直列に接続されたP型FETQ3及びN型FETQ4とを備えている。また、P型FETQ1とP型FETQ3とは、接点4(ミラー信号VMIRR)を介してカレントミラー接続されたカレントミラー回路を構成している。P型FETQ1をカレントミラー回路の入力側のトランジスタとし、P型FETQ3をカレントミラー回路の出力側のトランジスタとする。
【0058】
N型FETQ2は、データ線2に接続されており、データ線2を介してメモリセルGMに流れる電流をセンスするセンシングトランジスタである。図1に示したように、メモリセルGMとセンスアンプ回路101の間は、データ線2及びビット線229を介して接続されている。データ線2及びビット線229を含む、メモリセルGMとセンスアンプ回路101の間を接続する配線をメモリセル接続線という。例えば、図1のL2がメモリ接続線となる。すなわち、N型FETQ2は、センスアンプ回路からメモリセルまで延在するメモリセル接続線を介して接続されている。さらに、メモリセルは接地GNDに接続されているため、N型FETQ2はメモリセル接続線(データ線及びビット線)を介して接地GNDに接続されている。また、N型FETQ2は、制御回路103から供給されるセンス制御信号VCTLに応じて動作モードが制御される。
【0059】
P型FETQ1及びP型FETQ3は、N型FETQ2に流れる電流をミラーして接点5(センス回路102の出力端子)へ出力する。N型FETQ4は、基準電圧VREFが制御信号として供給され、接点5の電位(センス信号VSENS)を基準電圧VREFに応じて制御する。
【0060】
具体的には、P型FETQ1は、ゲートとドレインが接点4に接続され、ソースが電源VCCに接続されている。N型FETQ2は、ゲート(N型FETQ2の制御端子)が接点3に接続され、ドレインがP型FETQ1のドレイン(接点4)に接続され、ソースがデータ線2に接続されている。
【0061】
P型FETQ3は、ゲートが接点4に接続され、ドレインが接点5に接続され、ソースが電源VCCに接続されている。N型FETQ4は、ゲート(N型FETQ4の制御端子)が基準電圧VREFを入力する基準電圧入力端子1に接続され、ドレインが接点5に接続され、ソースが接地GNDに接続されている。
【0062】
インバータINV1は、入力が接点5に接続され出力が出力端子6に接続されている。インバータINV1は、CMOSインバータであり、電源VCCと接地GNDとの間に直列に接続されたP型FET及びN型FET(不図示)から構成されている。
【0063】
制御回路103は、インバータINV10(バッファ)とフィルタPF1とを有している。
【0064】
インバータINV10は、スタンバイ制御信号VSTBが入力され、スタンバイ制御信号VSTBを反転したセンス制御信号VCTLを接点3(N型FETQ2のゲート)へ出力する。インバータINV10は、電源VCCと接地GNDとの間に直列に接続されたP型FETQ5及びN型FETQ6を有している。インバータINV10は、N型FETQ2を制御する入力制御インバータであり、P型FETQ5及びN型FETQ6は、入力制御トランジスタであるともいえる。
【0065】
フィルタPF1は、接点3のセンス制御信号VCTLのノイズをフィルタするハイパスフィルタであり、後述するようにデータ線2の寄生容量に基づいた周波数特性を有する。フィルタPF1は、電源VCCと接地GNDとの間に直列に接続された抵抗素子R1及び容量素子C1を有している。本実施の形態では、抵抗素子R1と容量素子C1間の接点8が、P型FETQ5に接続されている。P型FETQ5がオンの状態では、接点3と接点8が接続された状態となるため、図2の場合でも、接点3と電源VCCの間に抵抗素子R1が接続され、接点3と接地GNDの間に容量素子C1が接続されているといえる。
【0066】
具体的には、P型FETQ5は、ゲートがスタンバイ制御信号VSTBの入力されるスタンバイ制御端子7及びN型FETQ6のゲートに接続され、ドレインが接点3及びN型FETQ6のドレインに接続され、ソースが接点8に接続されている。N型FETQ6は、ゲートがスタンバイ制御端子7に接続され、ドレインが接点3に接続され、ソースが接地GNDに接続されている。
【0067】
容量素子C1は、接地GNDからのノイズによるデータ線2の電位変動をN型FETQ2のゲートへ同様に伝えるための素子であり、接点8と接地GNDとの間に接続されている。抵抗素子R1は、電源VCCの高周波成分を遮断するための素子であり、電源VCCと接点8との間に接続されている。
【0068】
フィルタPF1の容量素子C1及び抵抗素子R1の設定方法について説明する。本実施の形態では、容量素子C1により、接地GNDからのノイズによるデータ線2の電位変動を同様に伝えるために、容量素子C1を、データ線2の寄生容量CDと同じ容量に設定する。すなわち、N型FETQ2から容量素子C1を介した接地GNDまでの第1の容量を、N型FETQ2からデータ線、ビット線を介した接地GNDまでの第2の容量と等しい容量とする。
【0069】
まず、接点3の寄生容量C3を求める。寄生容量C3は、次の式1に示すような寄生容量の総和である。
寄生容量C3=N型FETQ2のゲート容量+接点3の配線容量+N型FETQ6ドレイン側接合容量 ・・・(式1)
【0070】
次に、接点8の寄生容量C8を求める。寄生容量C8は、接点8の配線容量のみである。寄生容量C3と寄生容量C8は、接地GNDからのノイズにより接点3の電位を変動させる。したがって、接地GNDからのノイズによる電位変動をデータ線2と接点8とで等しくさせるには、次の式2が成り立てばよい。
CD=C1+C3+C8 ・・・(式2)
【0071】
式2より、容量素子C1の設定値を次の式3により求める。
C1=CD−C3−C8 ・・・(式3)
【0072】
ここで、データ線2の寄生容量CDは、次の式4に示すような寄生容量の総和である。なお、式4では、メモリセルアレイのメモリセルをQM0とQMxとするが、実際にはQM0〜Qmxまで複数のメモリセルが存在するため、それぞれのメモリセルの容量が加算された容量となる。
CD=N型FETQ2のソース側接合容量+データ線2(例えば図1のDL0)の配線容量+N型FETQS(例えば図1のQS00)のドレイン側接合容量+N型FETQS(例えば図1のQS00)のソース側接合容量+ビット線BL(例えば図1のBL00)の配線容量+メモリセルQM0(例えば図1のQM000)のドレイン側接合容量+メモリセルQMx(例えば図1のQMx00)のドレイン側接合容量 ・・・(式4)
【0073】
また、抵抗素子R1は、接地GNDからのノイズと容量素子C1との周波数特性に合わせハイパスフィルタとなるように設定する。ハイパスフィルタの遮断周波数を接地GNDからのノイズの周波数fに合わせ、抵抗素子R1の設定値を次の式5により求める。
R1=1/{2π・f・(C1+C3+C8)} ・・・(式5)
【0074】
例えば、容量素子C1は、図3及び図4に示すように形成される。
【0075】
図3(a)及び図3(b)では、容量素子C1をMOSトランジスタ構造により形成し、ゲート容量により容量素子として構成されている。図3(a)は、容量素子C1をNwell容量により構成する例である。図3(a)に示すように、接地GNDに接続されるP型半導体基板301の主面側にN型ウェル領域302Nが形成される。N型ウェル領域302N内の基板表面に、ソース領域及びドレイン領域に相当する長さLのN+型活性領域303が並列に2つ形成される。N+型活性領域303間のチャネル領域に相当するN型ウェル領域302N上に、ゲート絶縁膜に相当する膜厚dのSiO2膜304を介して、ゲート電極に相当する幅Wのポリシリコン膜305が形成されている。そして、このポリシリコン膜305に接点8が接続され、N+型活性領域303が接地GNDに接続されて、図2の容量素子C1が形成される。
【0076】
図3(a)のNwell容量の容量は、次の式6となる。
C=ε・εr・S/d ・・・(式6)
なお、式6において、εは誘電率、εrはSiO2の比誘電率、Sは面積(S=W・L)、dはSiO2の膜厚を示している。
【0077】
図3(b)は、容量素子C1をMOS容量により構成する例である。図3(b)に示すように、接地GNDに接続されるP型半導体基板301の主面側にP型ウェル領域302Pが形成される。P型ウェル領域302P内の基板表面に、ソース領域及びドレイン領域に相当する長さLのN+型活性領域303が並列に2つ形成される。N+型活性領域303間のチャネル領域に相当するP型ウェル領域302P上に、ゲート絶縁膜に相当する膜厚dのSiO2膜304を介して、ゲート電極に相当する幅Wのポリシリコン膜305が形成されている。そして、このポリシリコン膜305に接点8が接続され、N+型活性領域303が接地GNDに接続されて、図2の容量素子C1が形成される。なお、図3(b)のMOS容量の容量は、図3(a)と同じ式6となる。
【0078】
図4(a)は、容量素子C1を平行平板メタル容量により構成する例である。図4(a)に示すように、半導体装置に積層形成される複数の配線層のうち、同一の配線層に、配線311が長さL及び幅Wとなるように形成されている。
配線312が、配線311と間隔d離れて並列に形成されている。配線311と配線312の間に層間絶縁膜であるSiO2膜313が形成されている。そして、配線311に接点8が接続され、配線312が接地GNDに接続されて、図2の容量素子C1が形成される。なお、図4(a)の平行平板メタル容量の容量は、図3(a)と同じ式6となる。
【0079】
図4(b)は、容量素子C1を上下層間メタル容量により構成する例である。図4(b)に示すように、半導体装置に積層形成される複数の配線層のうち、下層配線層の配線(下層配線)311が長さL及び幅Wとなるように形成されている。下層配線層より一層上の上層配線層に、配線(上層)312が配線311と間隔d離れて並列に形成されている。配線311と配線312の間に層間絶縁膜であるSiO2膜313が形成されている。そして、配線311が接点8に接続され、配線312が接地GNDに接続されて、図2の容量素子C1が形成される。なお、図4(b)の上下層メタル容量の容量は、図3(a)と同じ式6となる。
【0080】
図5は、本実施の形態に係るセンスアンプ回路101の動作を示すタイミングチャートである。時間Tm0〜Tm1では、スタンバイ状態における各信号を示し、時間Tm1〜Tm2では、読出モード状態でオフセルを読み出す場合の各信号を示し、時間Tm2〜Tm3では、読出モード状態でオフセルを読み出す場合の各信号を示している。
【0081】
まず、時間Tm0では、スタンバイ状態とするため、スタンバイ制御信号VSTB、基準電圧VREFにハイレベルが入力される。すなわち、スタンバイ制御端子7の電位及び基準電圧入力端子1の電位は電源VCCの電位となる(S101,S102)。
【0082】
インバータINV10によりスタンバイ制御信号VSTBが反転されてセンス制御信号VCTLとなるため、センスアンプ回路101の接点3の電位は電源VCCの反転である0Vとなる(S103)。
【0083】
センスアンプ回路101のN型FETQ2のゲートに供給されるセンス制御信号VCTLが0Vであることから、N型FETQ2はオフとなり、データ線2が電源VCCから切り離される。このため、データ線2の電位(VLINE)は0Vとなる(S104)。
【0084】
また、N型FETQ2のゲートが0Vであることから電源VCCからデータ線2への電流パスがなくなるため、センスアンプ回路101の接点4の電位(VMIRR)は、電源VCCの電位となる(S105)。
【0085】
そうすると、ミラー信号VMIRRによりP型FETQ3のゲートが電源VCCの電位であることからP型FETQ3はオフする。さらに、基準電圧VREFによりN型FETQ4のゲートが電源VCCの電位であることからN型FETQ4はオフである。したがって、センスアンプ回路101の接点5の電位(VSENS)は0Vとなる(S106)。
【0086】
さらに、インバータINV1によりセンス信号VSENSが反転されて出力信号VOUTとなるため、出力端子6の電位は0Vの反転で電源VCCの電位となる(S107)。このようにして、読出回路212(センスアンプ回路101)がスタンバイ状態となる。
【0087】
次に、時間Tm1では、読出モード状態とするため、スタンバイ制御信号VSTBにローレベルが入力され、基準電圧VREFに中間レベルが入力される。すなわち、スタンバイ制御端子7の電位が電源VCCの電位から0Vとなり、基準電圧入力端子1の電位が電源VCCの電位から0V〜電源VCCの中間電位となる(S111、S112)。
【0088】
インバータINV10によりスタンバイ制御信号VSTBが反転されてセンス制御信号VCTLとなるため、接点3の電位は0Vの反転であり、0Vから電源VCCの電位となる(S113)。
【0089】
センスアンプ回路101のN型FETQ2のゲートに供給されるセンス制御信号VCTLが0Vから電源VCCとなるため、N型FETQ2が導通を開始し、データ線2と電源VCCが接続されてメモリセルQMを読出し可能な状態となる。時間Tm1ではオフセルを選択して読み出すため、データ線2の電位(VLINE)は"電源VCC電位−N型FETQ2の閾値"以上の電位となる(S114)。
【0090】
また、N型FETQ2のゲートが電源VCCの電位であることから電源VCCからデータ線2への電流パスが発生するため、接点4の電位(VMIRR)は、"電源VCC電位−P型FETQ1の閾値"以上の電位となる(S115)。
【0091】
そうすると、ミラー信号VMIRRによりP型FETQ3が導通を開始し、さらに、基準電圧VREFによりN型FETQ4も導通を開始する。このため、P型FETQ3とN型FETQ4のレシオ状態となる。このとき、P型FETQ3のゲートが"電源VCC電位−P型FETQ1の閾値"以上の電位のため、接点5の電位(VSENS)は、0V〜電源VCCの電位の間でインバータINV1の閾値以下の電位となる(S116)。
【0092】
さらに、インバータINV1によりセンス信号VSENSが反転されて出力信号VOUTとなるため、出力端子6の電位は、インバータINV1の閾値以下の電位を反転増幅した電源VCCの電位となる(S117)。このようにして、読出回路212(センスアンプ回路101)がオフセルの読出モード状態となる。
【0093】
次に、時間Tm2では、読出モード状態であるため、S111〜S113と同様に、スタンバイ制御端子7の電位は0V、基準電圧入力端子1の電位は中間電位、接点3の電位は電源VCCとなり(S121〜S123)、N型FETQ2がデータ線2と電源VCCを接続してメモリセルQMを読出し可能な状態となる。
【0094】
そして、時間Tm2ではオンセルを選択して読み出すため、データ線2の電位(VLINE)は"電源VCC電位−N型FETQ2閾値"以下の電位となる(S124)。
【0095】
また、N型FETQ2により電源VCCからデータ線2への電流パスが発生しているため、接点4の電位(VMIRR)は、"電源VCC電位−P型FETQ1の閾値"以下の電位となる(S125)。
【0096】
そうすると、P型FETQ3とN型FETQ4のレシオ状態であり、P型FETQ3のゲートが"電源VCC電位−P型FETQ1閾値"以下の電位のため、接点5の電位(VSENS)は、0V〜電源VCCの電位の間でインバータINV1の閾値以上の電位となる(S126)。
【0097】
さらに、インバータINV1によって、出力端子6の電位(VOUT)は、接点5を反転増幅した0Vとなる(S127)。このようにして、読出回路212(センスアンプ回路101)がオンセルの読出モード状態となる。
【0098】
図6は、本実施の形態に係るセンスアンプ回路101における、マイナスノイズを受けたときの動作波形を示している。図6は、図20と同様に、マイナスノイズが発生したときのT10〜T20の各信号を示している。
【0099】
まず、センスアンプ回路101がオフセルの読出モード状態であるとすると、時間T10では、接地GNDの電位および接点5の電位(VSENS)は0Vであり、データ線2の電位(VLINE)およびインバータINV1の閾値(VTH)は0V〜電源VCCの中間電位であり、接点3の電位(VCTL)は電源VCCの電位である。例えば、接点3の電位は3.6V、データ線2の電位は1.8V、インバータINV1の閾値は1.7Vである。
【0100】
次に、時間T10から時間T11では、フラッシュメモリ202が搭載されるマイコン(半導体装置)内で接地GNDにマイナスノイズが発生すると、データ線2の電位(VLINE)、接点3の電位(VCTL)、接点5の電位(VSENS)およびインバータINV1の閾値(VTH)は、接地GNDの電位に追従してマイナス側−Vへ電位変動を開始する。
【0101】
次に、時間T11になると、データ線2の電位(VLINE)、接点3の電位(VCTL)、接点5の電位(VSENS)およびインバータINV1の閾値(VTH)は、接地GNDの電位に追従する。例えば、接地GNDの電位は0Vから−1.6Vとなると、接点3の電位は3.6Vから2.1Vへ、データ線2の電位は1.8Vから0.2Vへ、インバータINV1の閾値は1.7Vから0.2Vへ、接点5の電位は0Vから−1.6Vとなり、インバータINV1の閾値と接点5の電位差は1.8Vが保たれる。
【0102】
本実施の形態では、容量素子C1を接点8に接続し、マイナスノイズの発生時の影響がデータ線2と接点3とで同等となるように容量素子C1を設定したため、接点5の電位が、インバータINV1の閾値を超えることがない。
【0103】
したがって、時間T11以降においてもデータ線2の電位(VLINE)、接点3の電位(VCTL)、接点5の電位(VSENS)およびインバータINV1の閾値(VTH)は接地GNDの電位に追従し、時間T20まで追随し続ける。
【0104】
さらに、時間T20の電位を示すと、例えば、接地GNDの電位は−1.6Vから−2.4Vとなると、接点3の電位は2.1Vから1.6Vへ、データ線2の電位は−0.4Vへ、インバータINV1の閾値は0.2Vから0Vへ、接点5の電位は−1.6Vから−2.4Vとなり、インバータINV1の閾値と接点5の電位差は2.4Vが保たれる。
【0105】
このように、本実施の形態のセンスアンプ回路101は、読出モードになると搭載されるマイコンの接地GNDの電位がマイナス側−Vへ変動したとしても、データ線2の電位が"N型FETのゲート電圧−閾値"より低下することはない。よって、オフセルの読出しにおいて、間違ったデータが出力端子6へ出力されることはなくなる。
【0106】
その理由は、容量素子C1を接点8に接続し上記のような容量に設定したことにより、図6に示すように時間T11以降においても、データ線2と接点3の電位差は一定のためN型FETQ2のゲートとソースの電位差であるVgsも一定のため電流は変化しない。N型FETQ2と直列接続されたP型FETQ1も電流変化はなく、P型FETQ1と電流ミラーを構成しているP型FETQ3も電流変化はない。したがって、接点5の電位は接地GNDの電位に追従するのみでインバータINV1の閾値を越えることはないため、オフセルを読出し時にオンセルと誤読出しされることはない。
【0107】
以上のように本実施の形態では、接地GNDからのノイズによるデータ線の電位変動をセンシングトランジスタのゲートに同様に伝える容量素子C1と、バッファ(INV10)の電源インピーダンスを高める抵抗素子R1とを有するようにした。
【0108】
これにより、接地GNDからのノイズによりデータ線の電位が押し下げられると、センシングトランジスタのソースの電位は下がるが、同時に容量素子C1によりセンシングトランジスタのゲートの電位も下がる。このため、センシングトランジスタのゲートとソースの電位差であるVgsは一定となり電流も一定状態と動作することにより、オフセル読出し時に電流が増加することなくオンセルと誤読出しされることを回避することが可能となる。したがって、センスアンプ回路の読出し精度を向上することができる。
【0109】
(実施の形態2)
以下、図面を参照して実施の形態2について説明する。本実施の形態は、実施の形態1のセンスアンプ回路に対し、抵抗素子R1と容量素子C1の接続位置を変更した例である。なお、その他の構成については、実施の形態1と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
【0110】
図7及び図8は、本実施の形態に係るセンスアンプ回路の構成を示している。図7の例では、図2のセンスアンプ回路に対し、容量素子C1の接続位置を変更している。すなわち、図2のセンスアンプ回路では、容量素子C1は、一端が接点8に接続され、他端が接地GNDに接続されていた。本実施の形態では、図7に示すように、容量素子C1は、一端が接点3に接続され、他端が接地GNDに接続されている。この場合、P型FETQ5を介して、抵抗素子R1と容量素子C1とが直列接続されてフィルタPF1を構成する。また、容量素子C1及び抵抗素子R1の設定値について、実施の形態1では寄生容量C8を含めて計算していたが(式3、式5)、図7の例では、寄生容量C8を含めずに計算してもよい。
【0111】
また、図8の例では、図2のセンスアンプ回路に対し、抵抗素子R1及び容量素子C1の位置を変更している。すなわち、図2のセンスアンプ回路では、抵抗素子R1は、一端が電源VCCに接続され、他端が接点8に接続され、容量素子C1は、一端が接点8に接続され、他端が接地GNDに接続されていた。本実施の形態では、図8に示すように、P型FETQ5のソースを電源VCCに接続し、抵抗素子R1は、一端がP型FETQ5のドレインに接続され、他端が接点3(N型FETQ6のドレイン)に接続されている。また、容量素子C1は、一端が接点3に接続され、他端が接地GNDに接続されている。この場合、接点3を介して、抵抗素子R1と容量素子C1とが直列接続されてフィルタPF1を構成する。図8の場合も、図7と同様に、容量素子C1及び抵抗素子R1の設定値について、寄生容量C8を考慮する必要がない。
【0112】
このように、実施の形態1における容量素子C1及び抵抗素子R1の接続位置を変更した場合でも、実施の形態1と同様の効果を得ることができる。すなわち、少なくとも、接点3よりも接地GND側に容量素子を接続し、接点3よりも電源VCC側に抵抗素子R1を接続する構成であればよい。そして、容量素子C1の容量を寄生容量CDに基づいて設定することで、ノイズの発生による誤読出しを防止することができる。
【0113】
(実施の形態3)
以下、図面を参照して実施の形態3について説明する。本実施の形態は、実施の形態1のセンスアンプ回路に対し、容量素子C1及び抵抗素子R1の設定値の計算を変更した例である。なお、その他の構成については、実施の形態1と同様である。また、本実施の形態の設定値を、その他の実施の形態に適用することも可能である。
【0114】
図9は、本実施の形態に係るセンスアンプ回路の構成を示している。図8に示すセンスアンプ回路101は、実施の形態1の図2と同様の素子及び接続関係で構成されている。実施の形態1のセンスアンプ回路101に対して、実施の形態3のセンスアンプ回路101は、接点5と接地GNDとの間に寄生する寄生容量CLを考慮する。すなわち、N型FETQ2から容量素子C1を介した接地GNDまでの第1の容量を、N型FETQ2からデータ線、ビット線を介した接地GNDまでの第2の容量と、センス回路102の出力段に寄生する第3の容量とに基づいた容量とする。本実施の形態では、接地GNDからのノイズによるデータ線2の電位変動を、インバータINV1の閾値を超えない程度、少なくとも誤読出しとならない程度の容量を容量素子C1に設定する。具体的には、以下のように容量素子C1及び抵抗素子R1を設定する。
【0115】
まず、寄生容量CLを求める。寄生容量CLは、次の式11に示すような寄生容量の総和である。
寄生容量CL=P型FETQ3のドレイン側接合容量+N型FETQ4のドレイン側接合容量+インバータINV1の入力容量+接点5の配線容量 ・・・(式11)
【0116】
オフセル読出し時にオンセルと誤読出ししないための条件は、接点5の電位がインバータINV1の閾値を越えないことである。接点5がノイズを受けていない安定状態での電位をV5とし、インバータINV1の閾値(VTH)をVINV1とすると、接点5に許容される電位変動量ΔV5は、次の式12となる。
ΔV5=VINV1−V5 ・・・(式12)
【0117】
P型FETQ3に許容される電流増加分をΔIQ3とすると、この電流増加分ΔIQ3は、寄生容量CLと接地GNDからのノイズ発生期間Tより、次の式13となる。
ΔIQ3=ΔV5・CL/T ・・・(式13)
【0118】
P型FETQ1の電流をIQ1とし、P型FETQ3の電流をIQ3とし、電流ミラーを構成しているP型FETQ1とP型FETQ3のミラー比をMとすると、このミラー比Mは、次の式14となる。
M=IQ3/IQ1 ・・・(式14)
【0119】
P型FETQ1に許容される電流増加分をΔIQ1とすると、この電流増加分ΔIQ1は、式14より次の式15となる。
ΔIQ1=ΔIQ3/M ・・・(式15)
【0120】
P型FETQ1とN型FETQ2は直列接続のため、N型FETQ2に許容される電流増加分をΔIQ2とすると、この電流増加分ΔIQ2は、次の式16となる。
ΔIQ2=ΔIQ1 ・・・(式16)
【0121】
データ線2がノイズを受けていない安定状態での電位をV2とし、接点3がノイズを受けていない安定状態での電位をV3とすると、N型FETQ2の電流IQ2はショックレーの式より、次の式17が成り立つ。なお、"^"はべき乗を示している。
IQ2=1/2・β・((V3−V2)−Vt)^2 ・・・(式17)
【0122】
接地GNDからのノイズによるデータ線2の電位変動量をΔV2とし、接点3に許容される電位変動量をΔV3とすると、N型FETQ2に許容される電流IQ2dはショックレーの式より、次の式18が成り立つ。
IQ2d=1/2・β・(((V3+ΔV3)−(V2+ΔV2))−Vt)^2 ・・・(式18)
【0123】
N型FETQ2に許容される電流増加分ΔIQ2は、次の式19となる。
ΔIQ2=IQ2d−IQ2 ・・・(式19)
【0124】
上記式17と式18を式19に代入し、ΔV3の式にすると、次の式20となる。
ΔV3=−(V3−V2−Vt)+√((V3−V2−Vt)^2+2・ΔIQ2/β)+ΔV2 ・・・(式20)
【0125】
容量素子C1、接点3の寄生容量C3および接点8の寄生容量C8とデータ線2の寄生容量CDの容量比と、接点3の電位変動量ΔV3とデータ線2の電位変動量ΔV2の電位変動量比の関係は、次の式21である。
(C1+C3+C8)/CD=ΔV3/ΔV2 ・・・(式21)
【0126】
式21をC1の式にすると次の式22となる。
C1=CD・ΔV3/ΔV2−C3−C8 ・・・(式22)
【0127】
以上の式より、式22に式20を代入して、次の式23により容量素子C1を求めることができる。
C1=CD・(−(V3−V2−Vt)+√((V3−V2−Vt)^2+2・(((VINV1−V5)・CL/T)/(IQ3/IQ1))/β)+ΔV2)/ΔV2−C3−C8 ・・・式(23)
【0128】
また、抵抗素子R1は、容量素子C1の設定値から実施の形態1と同様に、次の式24により求めることができる。
R1=1/{2π・f・(C1+C3+C8)} ・・・(式24)
【0129】
図10は、本実施の形態に係るセンスアンプ回路における、マイナスノイズを受けたときの動作波形を示している。図10は、図20図6と同様に、マイナスノイズが発生したときのT10〜T20の各信号を示している。
【0130】
まず、センスアンプ回路101がオフセルの読出モード状態であるとすると、時間T10では、接地GNDの電位および接点5の電位(VSENS)は0Vであり、データ線2の電位(VLINE)およびインバータINV1の閾値(VTH)は0V〜電源VCCの中間電位であり、接点3の電位(VCTL)は電源VCCの電位である。例えば、接点3の電位は3.6V、データ線2の電位は1.8V、インバータINV1の閾値は1.7Vである(図9の例では、データ線2の電位は約1.3V)。
【0131】
次に、時間T10から時間T11では、フラッシュメモリ202が搭載されるマイコン(半導体装置)内で接地GNDにマイナスノイズが発生すると、データ線2の電位(VLINE)、接点3の電位(VCTL)、接点5の電位(VSENS)およびインバータINV1の閾値(VTH)は、接地GNDの電位に追従してマイナス側−Vへ電位変動を開始する。例えば、接地GNDの電位が0Vから−1.5Vになると、接点3の電位は3.6Vから2.3Vとなり、データ線2の電位とインバータINV1の閾値は1.8Vから0.2Vとなる(図9の例では、データ線2の電位は約−0.2V)。そして、接点5の電位は0Vから−1.5Vとなる。
【0132】
次に、時間T11では、接点3の電位(VCTL)のみがプラス側+Vへ戻り始め、データ線2と接点3の電位差が拡がるため、N型FETQ2のゲートとソースの電位差であるVgsは拡がり、N型FETQ2の電流が増加する。増加した電流はN型FETQ2と直列に接続されたP型FETQ1にも流れるため、P型FETQ1と電流ミラーを構成しているP型FETQ3の電流も増加することから、接点5の電位(VSENS)が上昇する。
【0133】
次に、時間T13では、接点5の電位(VSENS)はピークとなる。接点5の電位(VSENS)がピークの状態でもインバータINV1の閾値(VTH)を越えない。本実施の形態では、容量素子C1を接点8に接続し、容量素子C1の容量を寄生容量CDに加えて、寄生容量CLに基づいて設定したため、接点5の電位が、インバータINV1の閾値を超えることがない。例えば、接地GNDの電位が−1.6Vから−2.0Vになり、接点3の電位は2.5Vから2.7Vとなると、データ線2の電位とインバータINV1の閾値は0V近傍にあるが(図9の例では、データ線2の電位は約−0.5V)、接点5の電位は0Vから−1.0Vとなり、インバータINV1の閾値を越えることはない。
【0134】
このように、本実施の形態のセンスアンプ回路101は、読出モードになると搭載されるマイコンの接地GNDの電位がマイナス側−Vへ変動し、データ線2の電位が"N型FETのゲート電圧−閾値"より低下してしまうが、一定量の低下に押さえ込まれる。よって、オフセルの読出しにおいて、間違ったデータが出力端子6へ出力されることはなくなる。
【0135】
その理由は、容量素子C1を接点8に接続し上記のような容量に設定したことにより、図10に示すように時間T13において、データ線2と接点3の電位差は一定量拡がり、N型FETQ2のゲートとソースの電位差であるVgsも一定量拡がり電流が一定量増加する。N型FETQ2と直列接続されたP型FETQ1も電流が一定量増加し、P型FETQ1と電流ミラーを構成しているP型FETQ3も電流が一定量増加し、接点5の電位は上昇するが一定量に押さえ込まれているためインバータINV1の閾値を越えることはなく、オフセルを読出し時にオンセルと誤読出しされることはない。
【0136】
以上のように本実施の形態では、実施の形態1と同様の回路構成において、さらに寄生容量CLを考慮して、容量素子C1の容量を設定するようにした。これにより、実施の形態1と同様に、ノイズの発生による誤読出しを防止することができるとともに、容量素子C1の面積を抑制することが可能となる。
【0137】
(実施の形態4)
以下、図面を参照して実施の形態4について説明する。本実施の形態は、実施の形態1のセンスアンプ回路に対し、N型FETQ2(センシングトランジスタ)の急速充電機能を追加した例である。なお、その他の構成については、実施の形態1と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
【0138】
図11は、本実施の形態に係るセンスアンプ回路の構成を示している。図11に示すセンスアンプ回路101は、実施の形態1の図2のセンスアンプ回路101に対して、P型FETQ7が追加されている。P型FETQ7は、N型FETQ2のゲートへの急速充電を制御するためのトランジスタである。P型FETQ7は、ソースが電源VCCに接続され、ゲートが急速充電制御信号VFASTの入力される急速充電制御端子9に接続され、ドレインが接点3に接続されている。
【0139】
図12は、本実施の形態に係るセンスアンプ回路のタイミングチャートである。時間Ts0〜Tm1では、スタンバイ状態における各信号を示し、時間Ts1〜Ts2では、セットアップ状態で読み出す場合の各信号を示し、時間Ts2〜Ts3では、通常の読出モード状態で読み出す場合の各信号を示している。
【0140】
まず、時間Ts0では、スタンバイ状態とするため、スタンバイ制御信号VSTB、急速充電制御信号VFASTにハイレベルが入力される。すなわち、スタンバイ制御端子7の電位および急速充電制御端子9の電位は電源VCCの電位となる(S201、S202)。
【0141】
インバータINV10によりスタンバイ制御信号VSTBが反転されてセンス制御信号VCTLとなる。また、急速充電制御信号VFASTによりP型FETQ7はオフである。このため、接点3の電位は電源VCCの反転である0Vとなる(S203)。このようにして、センスアンプ回路101はスタンバイ状態となる。
【0142】
次に、時間Ts1で急速充電無の場合は、スタンバイ制御信号VSTBにローレベル、急速充電制御信号VFASTにハイレベルが入力される(S211、S212a)。すなわち、急速充電制御信号VFASTによりP型FETQ7はオフのままである。スタンバイ制御端子7の電位が電源VCCの電位から0Vになると、接点3の電位(VCTL)は、抵抗素子R1およびP型FETQ5を介して0Vから電源VCCの電位に充電される(S213a)。これにより、N型FETQ2はメモリセルの読出しが可能となり、センスアンプ回路101はセットアップ状態となる。この場合、接点3の充電速度は抵抗素子R1およびP型FETQ5の電流によってリミットされるため、接点3の電位は緩やかに上昇する。
【0143】
一方、時間Ts1で急速充電有の場合は、スタンバイ制御信号VSTBにローレベル、急速充電制御信号VFASTにローレベルが入力される(S211、S212b)。すなわち、急速充電制御信号VFASTによりP型FETQ7はオンとなる。スタンバイ制御端子7の電位および急速充電制御端子9の電位が電源VCCの電位から0Vになると、接点3の電位(VCTL)は、抵抗素子R1およびP型FETQ5を介した電流パスと、電源VCCからP型FETQ7を介した電流パスとを介して0Vから電源VCCの電位に充電される(S213b)。これにより、N型FETQ2はメモリセルの読出しが可能となり、センスアンプ回路101はセットアップ状態となる。この場合、接点3の充電速度は抵抗素子R1およびP型FETQ5の電流またはP型FETQ7の電流の大きい方によってリミットされる。したがって、P型FETQ7の電流の設定によって、接点3(N型FETQ2のゲート)の電位が急峻に上昇するように急速充電することができる。
【0144】
次に、時間Ts2では、急速充電制御信号VFASTにハイレベルが入力され、急速充電制御端子9の電位が0Vから電源VCCの電位になると(S221)、読出モード状態となる。読出モード状態では、実施の形態1の図5と同様の動作となる。
【0145】
以上のように、セットアップ状態において急速充電無の場合は、抵抗素子R1がハイパスフィルタとして設定されているため充電速度は制限されてしまう。しかし、セットアップ状態において急速充電有の場合は、P型FETQ7を自由に設定できるため充電速度を制御することが可能となる。すなわち、急速充電有の場合は、"P型FETQ7の電流>抵抗素子R1の電流"に設定することで接点3を急速充電することが可能となる。
【0146】
(実施の形態5)
以下、図面を参照して実施の形態5について説明する。本実施の形態は、実施の形態1のセンスアンプ回路に対し、低速読出モード/高速読出モードを切り替える機能を追加した例である。なお、その他の構成については、実施の形態1と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
【0147】
図13は、本実施の形態に係るセンスアンプ回路の構成を示している。図13のセンスアンプ回路101では、図2のセンスアンプ回路101に対して、モード切替回路104が追加されている。
【0148】
モード切替回路104は、スタンバイ制御信号VSTB及びモード切替制御信号VMODEに応じて、センスアンプ回路101の動作モードをスタンバイモード/低速読出モード/高速読出モードに切り替える回路である。図13に示すように、モード切替回路104は、インバータINV2、インバータINV3、NANDゲートNAND1、NORゲートNOR1、クロックドインバータCINVを有している。
【0149】
インバータINV2は、入力がスタンバイ制御信号VSTBの入力されるスタンバイ制御端子7に接続され、出力が接点11(NANDゲートNAND1の一方の入力端)に接続されている。インバータINV3は、入力がモード切替制御信号VMODEの入力されるモード切替制御端子10に接続され、出力が接点13(NORゲートの一方の入力端)に接続されている。
【0150】
NANDゲートNAND1は、2つの入力端を有し、一方の入力端が接点11に接続され、他方の入力端が接点13に接続され、出力が接点12(P型FETQのゲート)に接続されている。NORゲートNOR1は、2つの入力端を有し、一方の入力端が接点13に接続され、他方の入力端がスタンバイ制御端子7に接続され、出力が接点14(クロックドインバータCINVの制御端子)に接続されている。
【0151】
クロックドインバータCINVは、制御入力端が接点14に接続され、信号入力端がデータ線2に接続され、出力端が接点3(N型FETQ2のゲート)に接続されている。
【0152】
図14は、本実施の形態に係るセンスアンプ回路の動作真理値表である。スタンバイ制御端子7の電位(VSTB)が0Vで、モード切替制御端子10の電位(VMODE)が0Vのとき、P型FETQ5がオン、N型FETQ6がオフ、クロックドインバータCINVがノンアクティブとなる。接点3の電位(VCTL)は、P型FETQ5のオンにより電源VCCの電位となる。したがって、N型FETQ2のゲートの電位が電源VCCの電位に固定された低速読出モード状態となる。
【0153】
スタンバイ制御端子7の電位(VSTB)が0Vで、モード切替制御端子10の電位(VMODE)が電源VCCの電位のとき、P型FETQ5がオフ、N型FETQ6がオフ、クロックドインバータCINVがアクティブとなる。接点3の電位(VCTL)は、クロックドインバータCINVのアクティブによって、データ線2の反転増幅した電位となる。したがって、N型FETQ2のゲートが増幅制御される高速読出モード状態となる。
【0154】
スタンバイ制御端子7の電位(VSTB)が電源VCCの電位で、モード切替制御端子10の電位(VMODE)が0Vまたは電源VCCの電位のとき、P型FETQ5がオフ、N型FETQ6がオン、クロックドインバータCINVがノンアクティブとなる。接点3の電位(VCTL)は、N型FETQ6のオンにより0Vとなる。したがって、N型FETQ2のゲートの電位が0Vに固定されたスタンバイ状態となる。
【0155】
このように、モード切替制御端子10によって、高速読出モードと、低消費電力かつ低電圧動作可能な低速読出モードの2つの状態を切り替えることが可能となり、低速読出モードでは実施の形態1と同じノイズ耐性の高い状態を得られる。
【0156】
その理由は、高速読出モードにおいて、データ線2の電位の微小振幅をクロックドインバータCINVが反転増幅しN型FETQ2のゲートを制御することでオンセルまたはオフセルの電流に合わせてN型FETQ2のインピーダンスを可変させることで高速に接点4の電位を変化させることが可能となる。
【0157】
低速読出モードにおいては、N型FETQ2のゲートの電位が電源VCCに固定された状態ではP型FETQ5からの電流パスは存在しないため消費電力が削減される。また、N型FETQ2のゲートの電位が電源VCCの電位を維持できるのは接点8の電位がP型FETQ5の閾値に到達するまでである。ここで、抵抗素子R1には電流パスが存在しないため接点8の電位は電源VCCの電位と同じであるため最低動作電圧は論理ゲートと同じであるため低電圧動作可能となる。さらに、接点3に対して抵抗素子R1、容量素子C1およびP型FETQ5が、実施の形態1と同じ構成で且つ同じ動作をしているためノイズ耐性が高い状態にすることが可能となる。
【0158】
(実施の形態6)
以下、図面を参照して実施の形態6について説明する。本実施の形態は、実施の形態1のセンスアンプ回路に対し、スタンバイ制御信号VSTBの入力を省略した例である。なお、その他の構成については、実施の形態1と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
【0159】
図15は、本実施の形態に係るセンスアンプ回路の構成を示している。図15のセンスアンプ回路101は、図2のセンスアンプ回路101に対し、インバータINV10の無い構成となっている。本実施の形態では、図15に示すように、抵抗素子R1は、一端が電源VCCに接続され、他端が接点3(N型FETQ2のゲート)及び容量素子C1の一端に接続されている。容量素子C1は、一端が接点3及び抵抗素子R1の他端に接続され、他端が接地GNDに接続されている。
【0160】
そして、容量素子C1および抵抗素子R1の設定値は、実施の形態1と同様に求められるが、図2の寄生容量C8は考慮する必要がない。したがって、容量素子C1は次の式21となり、抵抗素子R1は次の式22となる。
C1=CD−C3 ・・・式(21)
R1=1/{2π・f・(C1−C3)} ・・・式(22)
【0161】
図16は、本実施の形態に係るセンスアンプ回路101における、マイナスノイズを受けたときの動作波形を示している。図16は、図20図6等と同様に、マイナスノイズが発生したときのT10〜T20の各信号を示している。
【0162】
まず、センスアンプ回路101がオフセルの読出モード状態であるとすると、時間T10では、接地GNDの電位および接点5の電位(VSENS)は0Vであり、データ線2の電位(VLINE)およびインバータINV1の閾値(VTH)は0V〜電源VCCの中間電位であり、接点3の電位(VCTL)は電源VCCの電位である。例えば、接点3の電位は3.6V、データ線2の電位は1.8V、インバータINV1の閾値は1.7Vである。
【0163】
次に、時間T10から時間T11では、フラッシュメモリ202が搭載されるマイコン(半導体装置)内で接地GNDにマイナスノイズが発生すると、データ線2の電位(VLINE)、接点3の電位(VCTL)、接点5の電位(VSENS)およびインバータINV1の閾値(VTH)は接地GNDの電位に追従してマイナス側−Vへ電位変動を開始する。
【0164】
次に、時間T11になると、データ線2の電位(VLINE)、接点3の電位(VCTL)、接点5の電位(VSENS)およびインバータINV1の閾値(VTH)は、接地GNDの電位に追従する。例えば、接地GNDの電位は0Vから−1.6Vとなると、接点3の電位は3.6Vから2.1Vへ、データ線2の電位は1.8Vから0.2Vへ、インバータINV1の閾値は1.7Vから0.2Vへ、接点5の電位は0Vから−1.6Vとなり、インバータINV1の閾値と接点5の電位差は1.8Vが保たれる。
【0165】
本実施の形態では、容量素子C1を接点3に接続し、実施の形態1と同様に、マイナスノイズの発生時の影響を、データ線2と接点3とで同等にしたため、接点5の電位が、インバータINV1の閾値を超えることがない。
【0166】
したがって、時間T11以降においてもデータ線2の電位(VLINE)、接点3の電位(VCTL)、接点5の電位(VSENS)およびインバータINV1の閾値(VTH)は接地GNDの電位に追従し、時間T20まで追随し続ける。
【0167】
さらに、時間T20の電位を示すと、例えば、接地GNDの電位は−1.6Vから−2.4Vとなると、接点3の電位は2.1Vから1.6Vへ、データ線2の電位は−0.4Vへ、インバータINV1の閾値は0.2Vから0Vへ、接点5の電位は−1.6Vから−2.4Vとなり、インバータINV1の閾値と接点5の電位差は2.4Vが保たれる。
【0168】
このように、本実施形態のセンスアンプ回路101は、搭載されるマイコンの接地GNDの電位がマイナス側−Vへ変動したとしても、データ線2の電位が"N型FETのゲート電圧−閾値"より低下することはない。よって、オフセルの読出しにおいて、間違ったデータが出力端子6へ出力されることはなくなる。
【0169】
その理由は、容量素子C1を接点3に接続し上記のような容量に設定したことにより、図16に示すように時間T11以降においても、データ線2と接点3の電位差は一定のためN型FETQ2のゲートとソースの電位差であるVgsも一定のため電流は変化しない。N型FETQ2と直列接続されたP型FETQ1も電流変化はなく、P型FETQ1と電流ミラーを構成しているP型FETQ3も電流変化はなく、接点5の電位は接地GNDの電位に追従するのみでインバータINV1の閾値を越えることはなく、オフセルを読出し時にオンセルと誤読出しされることはない。
【0170】
(実施の形態7)
以下、図面を参照して実施の形態7について説明する。本実施の形態では、実施の形態6のセンスアンプ回路に対し、センス回路102の出力段の構成を変更した例について説明する。なお、その他の構成については、実施の形態6と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
【0171】
図17は、本実施の形態に係るセンスアンプ回路の構成を示している。図17のセンスアンプ回路101は、図15のセンスアンプ回路101に対し、P型FETQ3及びN型FETQ4が無く、P型FETQ1に基準電圧VREFが入力される構成となっている。
【0172】
すなわち、図17に示すように、センス回路102は、電源VCCとデータ線2との間に直列に接続されたP型FETQ1及びN型FETQ2により構成されている。P型FETQ1は、ゲートが基準電圧入力端子1に接続され、ソースが電源VCCに接続され、ドレインが接点5(センス回路102の出力端子)に接続されている。N型FETQ2は、ゲートが接点3(抵抗素子R1と容量素子C1の中間)に接続され、ドレインがP型FETQ1のドレイン(接点5)に接続され、ソースがデータ線2に接続されている。すなわち、P型FETQ1及びN型FETQ2の間のノードを含む経路でインバータINV1に接続されている。
【0173】
本実施の形態のように、センス回路の構成を、実施の形態6等のようなカレントミラーではなく、その他の回路構成に変更した場合でも、同様の効果を得ることができる。すなわち、少なくとも、データ線2にセンシングトランジスタ(N型FETQ2)が接続され、接点3に抵抗素子R1及び容量素子C1が接続された構成であればよい。そして、容量素子C1の容量を寄生容量CDに基づいて設定することで、ノイズの発生による誤読出しを防止することができる。
【0174】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0175】
例えば、上記実施の形態では、フラッシュメモリのセンスアンプ回路について説明したが、フラッシュメモリに限らず、その他のROM等の不揮発性メモリや、SRAM,DRAM等の揮発性メモリであってもよい。
【符号の説明】
【0176】
1 基準電圧入力端子(基準電圧VREF)
2 データ線(データ線信号VLINE)
3 接点(センス制御信号VCTL)
4 接点(ミラー信号VMIRR)
5 接点(センス信号VSENS)
6 出力端子(出力信号VOUT)
7 スタンバイ制御端子(スタンバイ制御信号VSTB)
8 接点
9 急速充電制御端子(急速充電制御信号VFAST)
10 モード切替制御端子(モード切替制御信号VMODE)
11〜14 接点
101 センスアンプ回路
102 センス回路
103 制御回路
104 モード切替回路
202 フラッシュメモリ
211 入出力制御回路
212 読出回路
213 書込回路
214 アドレスデコーダ
215 列選択回路
216 行選択回路
217 メモリセルアレイ
218 基準電圧発生回路
221 外部制御信号
222 アドレス信号
223 内部制御信号
224 データ出力端子
225 データ入力端子
226 列アドレスデコード信号
227 行アドレスデコード信号
228 ワード線
229 ビット線
301 P型半導体基板
302N N型ウェル領域
302P P型ウェル領域
303 N+型活性領域
304 SiO2膜
305 ポリシリコン膜
311、312 配線
313 SiO2膜
C1 容量素子
R1 抵抗素子
PF1 フィルタ
CD、C3、C8、CL 寄生容量
Q1、Q3、Q5、Q7 P型FET(電界効果トランジスタ)
Q2、Q4、Q6 N型FET(電界効果トランジスタ)
INV1、INV2、INV3、INV10 インバータ
CINV クロックドインバータ
NAND1 NANDゲート
NOR1 NORゲート
図1
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