特許第5832398号(P5832398)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5832398
(24)【登録日】2015年11月6日
(45)【発行日】2015年12月16日
(54)【発明の名称】信号伝送回路
(51)【国際特許分類】
   H03K 17/04 20060101AFI20151126BHJP
   H04L 25/02 20060101ALI20151126BHJP
   H03K 17/687 20060101ALI20151126BHJP
   G06F 1/08 20060101ALI20151126BHJP
【FI】
   H03K17/04 E
   H04L25/02 S
   H03K17/687 A
   G06F1/08 510
【請求項の数】9
【全頁数】13
(21)【出願番号】特願2012-198259(P2012-198259)
(22)【出願日】2012年9月10日
(65)【公開番号】特開2014-53840(P2014-53840A)
(43)【公開日】2014年3月20日
【審査請求日】2015年1月27日
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成22年度、独立行政法人新エネルギー・産業技術総合開発機構、極低電力回路・システム技術開発(グリーンITプロジェクト)事業、産業技術力強化法第19条の適用を受ける特許出願
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000017
【氏名又は名称】特許業務法人アイテック国際特許事務所
(72)【発明者】
【氏名】更田 裕司
(72)【発明者】
【氏名】高宮 真
(72)【発明者】
【氏名】桜井 貴康
【審査官】 白井 亮
(56)【参考文献】
【文献】 特開平09−036721(JP,A)
【文献】 特表2010−511942(JP,A)
【文献】 特開2003−224966(JP,A)
【文献】 特開平03−020778(JP,A)
【文献】 国際公開第2008/053562(WO,A1)
【文献】 特開2010−056593(JP,A)
【文献】 特開2001−136738(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 17/04
G06F 1/08
H03K 17/687
H04L 25/02
(57)【特許請求の範囲】
【請求項1】
第1の電圧が供給される第1電圧供給点に接続された共振リアクトルと、
第2の電圧が供給される第2電圧供給点と出力端子との間に接続された共振キャパシタと、
前記共振リアクトルと前記出力端子との間に接続され、第1の切替信号によりオンまたはオフされる第1のスイッチング素子と、
前記出力端子と前記第2電圧供給点との間に接続され、第2の切替信号によりオンまたはオフされる第2のスイッチング素子と、
を備える信号伝送回路。
【請求項2】
請求項1記載の信号伝送回路であって、
前記第1の切替信号および前記第2の切替信号は、時間経過と共に周期的に前記第1のスイッチング素子および前記第2のスイッチング素子をオンオフ制御する信号であるものとすることもできる。
信号伝送回路。
【請求項3】
請求項2記載の信号伝送回路であって、
前記出力端子から1サイクル前に出力された信号の電圧である1サイクル前電圧を記憶し、前記1サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第1の切替信号および前記第2の切替信号の遷移のタイミングを調整するタイミング調整回路
を備える信号伝送回路。
【請求項4】
請求項3記載の信号伝送回路であって、
前記タイミング調整回路は、
前記第2電圧供給点に接続された第1の調整用キャパシタと、
前記第2電圧供給点に接続された第2の調整用キャパシタと、
第1の調整用切替信号により、前記出力端子と前記第1の調整用キャパシタとの間の接続と、前記出力端子と前記第2の調整用キャパシタとの接続とを切り替える切替スイッチと、
前記第2の調整用切替信号の立ち上がりまたは立ち下がりのタイミングで前記第1の調整用キャパシタの電圧と前記第2の調整用キャパシタとの電圧を比較し、比較結果を出力する比較回路と、
クロック信号が入力され、前記比較回路の比較結果に基づいて入力された入力クロック信号のパルス幅を調整し、前記パルス幅が調整されたクロック信号を前記第1の切替信号として前記第1のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第2の切替信号として前記第2のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第1の調整用切替信号として前記切替スイッチに供給し、前記パルス幅が調整されたクロック信号を前記第2の調整用切替信号として前記比較回路に供給するクロック信号供給回路と、
を有する回路である
信号伝送回路
【請求項5】
請求項1ないし4いずれか一つの請求項に記載の信号伝送回路であって、
前記第1の電圧は、前記第2の電圧より高い電圧である
信号伝送回路。
【請求項6】
請求項1記載の信号伝送回路であって、
第3の電圧が供給される第3電圧供給点と前記出力端子との間に接続され、第3の切替信号によりオンまたはオフされる第3のスイッチング素子
を備える信号伝送回路。
【請求項7】
請求項6記載の信号伝送回路であって、
前記第1の切替信号および前記第2の切替信号および前記第3の切替信号は、時間経過と共に周期的に前記第1のスイッチング素子および前記第2のスイッチング素子および前記第3のスイッチング素子をオンオフ制御する信号である
信号伝送回路。
【請求項8】
請求項7記載の信号伝送回路であって、
該出力端子から1サイクル前に出力された信号の電圧である1サイクル前電圧を記憶し、前記1サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第1の切替信号および前記第2の切替信号および前記第3の切替信号の遷移のタイミングを調整するタイミング調整回路
を備える信号伝送回路。
【請求項9】
請求項6ないし8いずれか一つの請求項に記載の信号伝送回路であって、
前記第1の電圧は、前記第2の電圧より高く前記第3の電圧より低い電圧である
信号伝送回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号伝送回路に関する。
【背景技術】
【0002】
従来、この種の信号伝送回路としては、一方端がクロックツリーに接続され他方端がキャパシタを介して電源vddに接続されたインダクタと、一方端がインダクタの一方端に接続され他方端が接地されたキャパシタとを備えるものが提案されている(例えば、非特許文献1参照)。この回路では、インダクタとキャパシタとで構成されるLC共振回路における共振を用いて信号を伝送しているから、消費電力を低減することができるとしている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】Steven C.Chan, et al., "A Resonant Global Clock Distribution for the Cell Broadband Engine Processor", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, No.1, p.64-p.72. JANUARY 2009
【発明の概要】
【発明が解決しようとする課題】
【0004】
一般に、こうした信号伝送回路では、広範囲な周波数領域において低消費電力で且つ適正に信号を出力することが望まれている。しかしながら、上述の信号伝送回路では、共振周波数より低い周波数の信号が入力されると消費電力が増大したり適正に動作しない場合がある。
【0005】
本発明の信号伝送回路は、より広範囲な周波数の信号を低消費電力で出力することを主目的とする。
【課題を解決するための手段】
【0006】
本発明の信号伝送回路は、上述の主目的を達成するために以下の手段を採った。
【0007】
本発明の信号伝送回路は、
第1の電圧が供給される第1電圧供給点に接続された共振リアクトルと、
第2の電圧が供給される第2電圧供給点と出力端子との間に接続された共振キャパシタと、
前記共振リアクトルと前記出力端子との間に接続され、第1の切替信号によりオンまたはオフされる第1のスイッチング素子と、
前記出力端子と前記第2電圧供給点との間に接続され、第2の切替信号によりオンまたはオフされる第2のスイッチング素子と、
を備えることを要旨とする。
【0008】
この本発明の信号伝送回路では、第1の切替信号により第1のスイッチング素子をオンすると共に第2の切替信号により第2のスイッチング素子をオフすると、共振リアクトルと共振キャパシタンスとの共振により出力端子の電圧がパルス状に変化する。そして、出力端子の電圧が第2の電圧近傍になったタイミングで、第1の切替信号により第1のスイッチング素子をオフすると共に第2の切替信号により第2のスイッチング素子をオンにして出力端子の電圧を第2の電圧近傍の電圧に維持する。これにより、出力端子からパルス状の信号を出力することができる。このとき、第1の切替信号により第1のスイッチング素子をオフすると共に第2の切替信号により第2のスイッチング素子をオンにする時間を調整することにより、共振リアクトルと共振キャパシタンスとの共振周期より長い周期であれば、任意の周期のパルス状の信号を出力端子から出力することができる。これにより、より広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルと共振キャパシタンスとの共振を用いるため、消費電力の低減を図ることができる。これにより、広範囲な周波数の信号を低消費電力で出力することができる。
【0009】
こうした本発明の信号伝送回路において、前記第1の切替信号および前記第2の切替信号は、時間経過と共に周期的に前記第1のスイッチング素子および前記第2のスイッチング素子をオンオフ制御する信号であるものとすることもできる。こうすれば、出力端子からクロック信号を出力することができる。
【0010】
第1の切替信号および前記第2の切替信号が時間経過と共に周期的に第1のスイッチング素子,第2のスイッチング素子をオンオフ制御する信号である態様の本発明の信号伝送回路において、前記出力端子から1サイクル前に出力された信号の電圧である1サイクル前電圧を記憶し、前記1サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第1の切替信号および前記第2の切替信号の遷移のタイミングを調整するタイミング調整回路を備えるものとすることもできる。製造ばらつき等により、共振リアクトルのリアクタンスや共振キャパシタの容量値はばらつくため、第1の切替信号や第2の切替信号で第1のスイッチング素子や第2のスイッチング素子をオンオフするタイミングを予め適正に定めるのは困難である。したがって、出力端子から1サイクル前に出力された信号の電圧である1サイクル前電圧を記憶し、1サイクル前電圧と出力端子から出力された信号の電圧とを比較し、比較結果に基づいて前記第1の切替信号および前記第2の切替信号の遷移のタイミングを調整することにより、より適正なタイミングで第1のスイッチング素子や第2のスイッチング素子をオンオフすることができる。
【0011】
タイミング調整回路を備える態様の本発明の信号伝送回路において、前記タイミング調整回路は、前記第2電圧供給点に接続された第1の調整用キャパシタと、前記第2電圧供給点に接続された第2の調整用キャパシタと、第1の調整用切替信号により、前記出力端子と前記第1の調整用キャパシタとの間の接続と、前記出力端子と前記第2の調整用キャパシタとの接続とを切り替える切替スイッチと、前記第2の調整用切替信号の立ち上がりまたは立ち下がりのタイミングで前記第1の調整用キャパシタの電圧と前記第2の調整用キャパシタとの電圧を比較し、比較結果を出力する比較回路と、クロック信号が入力され、前記比較回路の比較結果に基づいて入力されたクロック信号のパルス幅を調整し、前記パルス幅が調整されたクロック信号を前記第1の切替信号として前記第1のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第2の切替信号として前記第2のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第1の調整用切替信号として前記切替スイッチに供給し、前記パルス幅が調整されたクロック信号を前記第2の調整用切替信号として前記比較回路に供給するクロック信号供給回路と、を有する回路であるものとすることもできる。
【0012】
また、本発明の信号伝送回路において、前記第1の電圧は、前記第2の電圧より高い電圧であるものとすることもできる。
【0013】
さらに、本発明の信号伝送回路において、第3の電圧が供給される第3電圧供給点と前記出力端子との間に接続され、第3の切替信号によりオンまたはオフされる第3のスイッチング素子を備えるものとすることもできる。この場合、第1の切替信号と第3の切替信号とにより第1のスイッチング素子および第3のスイッチング素子をオフすると共に第2の切替信号により第2のスイッチング素子オンすることにより出力端子の電圧が第2の電圧近傍の電圧となる。そして、第1の切替信号により第1のスイッチング素子をオンすると共に第2の切替信号と第3の切替信号とにより第2のスイッチング素子および第3のスイッチング素子をオフすると、共振リアクトルと共振キャパシタンスとの共振により出力端子の電圧が第3の電圧に向けて変化する。そして、共振リアクトルと共振キャパシタンスとの共振周期の半周期分の時間が経過したときに、第1の切替信号と第2の切替信号とにより第1のスイッチング素子および第2のスイッチング素子をオフすると共に第3の切替信号により第3のスイッチング素子をオフすることにより出力端子の電圧が第3の電圧近傍の電圧になる。さらに、所定時間経過後に、第1の切替信号により第1のスイッチング素子をオンすると共に第2の切替信号と第3の切替信号とにより第2のスイッチング素子および第3のスイッチング素子をオフすると、共振リアクトルと共振キャパシタンスとの共振により出力端子の電圧が第2の電圧に向けて変化する。そして、第1の切替信号と第3の切替信号とにより第1のスイッチング素子および第3のスイッチング素子をオフすると共に第2の切替信号により第2のスイッチング素子オンすることにより出力端子の電圧が第2の電圧近傍の電圧となる。これにより、出力端子からデューティ比が任意の信号を出力することができる。このとき、第1の切替信号により第1のスイッチング素子をオンすると共に第2の切替信号と第3の切替信号とにより第2のスイッチング素子および第3のスイッチング素子をオフする時間を調整することにより、共振リアクトルと共振キャパシタンスとの共振周期より長い周期であれば、任意の周期の信号を出力端子から出力することができる。したがってより広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルと共振キャパシタンスとの共振を用いるため、消費電力の低減を図ることができる。よって、広範囲な周波数の信号をより適正に且つより低消費電力で出力することができる。
【0014】
第3のスイッチング素子を備える態様の本発明の信号伝送回路において、前記第1の切替信号および前記第2の切替信号および前記第3の切替信号は、時間経過と共に周期的に前記第1のスイッチング素子および前記第2のスイッチング素子および前記第3のスイッチング素子をオンオフ制御する信号であるものとすることもできる。こうすれば、出力端子からクロック信号を出力することができる。
【0015】
第1の切替信号,第2の切替信号,第3の切替信号が時間経過と共に周期的に第1のスイッチング素子,第2のスイッチング素子,第3のスイッチング素子をオンオフ制御する信号である態様の本発明の信号伝送回路において、該出力端子から1サイクル前に出力された信号の電圧である1サイクル前電圧を記憶し、前記1サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第1の切替信号および前記第2の切替信号および前記第3の切替信号の遷移のタイミングを調整するタイミング調整回路を備えるものとすることもできる。製造ばらつき等により、共振リアクトルのリアクタンスや共振キャパシタの容量値はばらつくため、第1の切替信号や第2の切替信号,第3の切替信号で第1のスイッチング素子や第2のスイッチング素子,第3のスイッチング素子をオンオフするタイミングを予め適正に定めるのは困難である。したがって、出力端子から1サイクル前に出力された信号の電圧である1サイクル前電圧を記憶し、1サイクル前電圧と出力端子から出力された信号の電圧とを比較し、比較結果に基づいて前記第1の切替信号および前記第2の切替信号および第3の切替信号の遷移のタイミングを調整することにより、より適正なタイミングで第1のスイッチング素子や第2のスイッチング素子,第3のスイッチング素子とをオンオフすることができる。
【0016】
第3のスイッチング素子を備える態様の本発明の信号伝送回路において、前記第1の電圧は、前記第2の電圧より高く前記第3の電圧より低い電圧であるものとすることもできる。
【図面の簡単な説明】
【0017】
図1】本発明の第1実施例としてのクロック生成回路10の構成の概略を示す構成図である。
図2】クロック信号φ1と出力端子TVoutからの電圧Voutとの関係の一例を示すタイミングチャートである。
図3】本発明の第2実施例としてのクロック生成回路100の構成の概略を示す構成図である。
図4】クロック信号φ1と比較回路Compからの出力との関係の一例を示すタイミングチャートである。
図5】本発明の第3実施例としてのクロック生成回路210の構成の概略を示す構成図である。
図6】クロック信号φ1〜φ3と出力端子TVoutからの電圧Voutとの関係の一例を示すタイミングチャートである。
【発明を実施するための形態】
【0018】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例1】
【0019】
図1は、本発明の第1実施例としてのクロック生成回路10の構成の概略を示す構成図である。クロック生成回路10は、図示するように、電源電圧VDD(例えば、1.0V)の2分の1の電圧(VDD/2)が印加されるハーフ電圧供給点TV1に接続されたリアクタンスLの共振リアクトルLrと、接地電位Vssが供給される接地電圧供給点TVssと出力端子TVoutとの間に接続された容量値Cの共振キャパシタCLと、共振リアクトルLrと共振キャパシタCLとの間に接続されたp型のMOS(Metal Oxide Smiconductor)トランジスタであるトランジスタMP1と、出力端子Voutに接続されゲートがトランジスタMN1のゲートに接続されたn型のMOSトランジスタであるトランジスタMN1とを備える。トランジスタMP1,MN1のゲートには、接地電圧Vssから電源電圧VDDの振幅のクロック信号φ1が印加される。
【0020】
図2は、クロック信号φ1と出力端子TVoutからの電圧Voutとの関係の一例を示すタイミングチャートである。クロック信号φ1をロー(電圧Vss)にすると、トランジスタMP1がオンになると共にトランジスタMN1がオフになり、共振リアクトルLrと共振キャパシタCLとの共振により出力端子TVoutの電圧Voutがパルス状に変化する。このときのパルス幅は、共振リアクトルLrと共振キャパシタCLとの共振周期Tres(=2π・√(L・C))程度となる。
【0021】
続いて、クロック信号φ1をハイ(電圧VDD)にすると、トランジスタMP1がオフになると共にトランジスタMN1がオンになり、出力端子TVoutの電圧Voutが接地電位Vssとなる。ここで、クロック信号φ1は、出力端子Voutの電圧が電圧Vss近傍になるタイミングとして予め定めたタイミングでハイにするものとした。この状態で、所定時間trefが経過した後に、クロック信号φ1をロー(電圧Vss)にすると、トランジスタMP1がオンになると共にトランジスタMN1がオフになり、再び出力端子Voutの電圧Voutがパルス状に変化する。こうした動作を繰り返すことにより、出力端子TVoutからクロック信号CLKを出力することができる。
【0022】
このとき、クロック信号φ1がハイになっている時間である所定時間trefを予め調整しておくことにより、共振周期Tresより長い周期であれば、任意の周期のクロック信号CLKを出力端子Tvoutから出力することができる。これにより、より広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルLrと共振キャパシタCLとの共振を用いてクロック信号CLKを生成するから、消費電力の低減を図ることができる。したがって、広範囲な周波数の信号を低消費電力で出力することができる。
【0023】
以上説明した第1実施例のクロック生成回路10では、ハーフ電圧供給点TV1に接続された共振リアクトルLrと、接地電圧供給点TVssと出力端子TVoutとの間に接続された共振キャパシタCLと、共振リアクトルLrと共振キャパシタCLとの間に接続されたるトランジスタMP1と、出力端子Voutに接続されたトランジスタMN1とを備え、トランジスタMP1,MN1のゲートに印加されるクロック信号φ1がハイになっている時間を調整することにより、広範囲な周波数の信号を低消費電力で出力することができる。
【実施例2】
【0024】
第1実施例のクロック生成回路10では、トランジスタMP1,MN1のゲートにハイになるタイミングが予め定められたクロック信号φ1を印加するものとしたが、製造ばらつき等により、共振リアクトルLrのリアクタンスLや共振キャパシタCLの容量値Cがばらつくため、クロック信号φ1の遷移のタイミングを予め定めるのは困難である。第2実施例のクロック生成回路100は、こうした不都合を回避するために、クロック信号φ1がハイになるタイミングを調整するタイミング調整回路120を備えている。図3は、本発明の第2実施例としてのクロック生成回路100の構成の概略を示す構成図である。クロック生成回路100は、クロック信号を生成するクロック生成部110と、クロック信号φ1の周期を調整するタイミング調整回路120とを備える。クロック生成部110の構成については、第1実施例のクロック生成回路10と同様であるため、同一の構成には同一の符号を付し、詳細な説明を省略する。上述重複した説明を避けるため、その説明を省略する。
【0025】
タイミング調整回路120は、接地電圧供給点TVssに接続された調整用キャパシタCr1,Cr2と、フリップフロップFFを介して入力されるクロック信号φ1により制御され出力端子Tvoutと調整用キャパシタCr1との接続と出力端子Tvoutと調整用キャパシタCr2との接続とを切り替える切替スイッチSWと、クロック信号φ1の立ち上がりのタイミングで調整用キャパシタCr1の電圧Vcr1と調整用キャパシタCr2との電圧Vcr2とを比較して比較結果を出力する比較回路Compと、参照クロック信号CLKrefと比較回路Compによる比較結果に基づくパルス幅指令Pwreqが入力されレジスタRegに記憶されているパルス幅指令Pwreqに応じて参照クロック信号CLKrefのパルス幅を調整してクロック信号φ1としてクロック生成部110,フリップフロップFF,切替スイッチSW,比較回路Compに出力するクロック信号供給回路Cspとを備える。
【0026】
比較回路Compは、クロック信号φ1の立ち上がりのタイミングで、切替スイッチSWが接続されていないほうの調整用キャパシタの電圧を判定用閾値電圧にして、切替スイッチSWが接続されているほうの調整用キャパシタの電圧が判定用閾値電圧より低いか否かを判定する。例えば、あるクロック信号φ1の立ち上がりのタイミングで切替スイッチSWが調整用キャパシタCr1に接続されている場合には、電圧Vcr2を判定用閾値電圧にして、電圧Vcr1が電圧Vcr2より低いときにはクロック信号供給回路Cspにパルス幅を長くするようパルス幅指令Pwreqを送信し、電圧Vcr1が電圧Vcr2以上であるときにはクロック信号供給回路Cspにパルス幅を短くするようパルス幅指令Pwreqを送信する。そして、次のクロック信号φ1の立ち上がりのタイミングで切替スイッチSWが調整用キャパシタCr2に接続されると、電圧Vcr1を判定用閾値電圧にして、電圧Vcr2が電圧Vcr1より低いときにはクロック信号供給回路Cspにパルス幅を長くするようパルス幅指令Pwreqを送信し、電圧Vcr2が電圧Vcr1以上であるときにはクロック信号供給回路Cspにパルス幅を短くするようパルス幅指令Pwreqを送信する。このように、比較回路Compは、クロック信号φ1の立ち上がりのタイミングで、切替スイッチSWが接続されていないほうの調整用キャパシタの電圧を判定用閾値電圧にして、切替スイッチSWが接続されているほうの調整用キャパシタの電圧が判定用閾値電圧より低いか否かを判定する。
【0027】
次に、こうして構成されたクロック生成回路100の動作について説明する。図4は、クロック信号φ1と比較回路Compからの出力との関係の一例を示すタイミングチャートである。図中、一点鎖線は調整用キャパシタCr2の電圧Vcr2を示している。まずは、切替スイッチSWにより、出力端子Tvoutと調整用キャパシタCr1とが接続されており、調整用キャパシタCr1が1サイクル前にクロック信号φ1が立ち上がったときの出力端子TVoutの電圧Vcr2を保持しているとする。クロック信号φ1がローのときには(時間0〜時間t1)、調整用キャパシタCr1の電圧Vcr1が共振リアクトルLrと共振キャパシタCLとの共振周期Tresでパルス状に変化する。
【0028】
次に、クロック信号φ1が立ち上がったタイミング(時間t1)で、比較回路Compにより、電圧Vcr2を判定用閾値電圧(1サイクル前の電圧)として、調整用キャパシタCr1の電圧Vcr1と調整用キャパシタCr2の電圧Vcr2とが比較される。電圧Vcr1が1サイクル前の電圧である電圧Vcr2より低いときには、クロック信号φ1の立ち上がりのタイミングが早すぎるため、次のサイクルでは、クロック信号φ1のパルス幅が長くなるようクロック信号供給回路Cspが参照クロック信号CLKrefのパルス幅を調整してクロック信号φ1として出力すると共に切替スイッチSWにより出力端子Tvoutと調整用キャパシタCr2とが接続される。このとき、切替スイッチSWにより出力端子Tvoutと調整用キャパシタCr2とが接続されているから、次に切替スイッチSWが切り換えられるまで、調整用キャパシタCr1の電圧Vcr1の電圧は維持され、トランジスタMP1がオフすると共にトランジスタMN1がオンするため、電圧Vcr2は電圧Vss近傍に変化する。
【0029】
そして、クロック信号φ1がローになると(時間t2)、トランジスタMP1がオンすると共にトランジスタMN1がオフするため、調整用キャパシタCr2の電圧Vcr2が共振リアクトルLrと共振キャパシタCLとの共振周期Tresでパルス状に変化する。
【0030】
そして、クロック信号φ1が立ち上がったタイミング(時間t3)で、比較回路Compにより、電圧Vcr1を判定用閾値電圧(1サイクル前の電圧)として、調整用キャパシタCr1の電圧Vcr1と調整用キャパシタCr2との電圧Vcr2とが比較される。電圧Vcr2が判定用閾値電圧である電圧Vcr1より低いときには、クロック信号φ1の立ち上がりのタイミングが早すぎるため、次のサイクルでは、クロック信号φ1のパルス幅が長くなるようクロック信号供給回路Cspが参照クロック信号CLKrefのパルス幅を調整してクロック信号φ1として出力すると共に切替スイッチSWにより出力端子Tvoutと調整用キャパシタCr1とが接続される。このとき、切替スイッチSWにより出力端子Tvoutと調整用キャパシタCr1とが接続されているから、次に切替スイッチSWが切り換えられるまで、調整用キャパシタCr2の電圧Vcr2の電圧は維持され、トランジスタMP1がオフすると共にトランジスタMN1がオンするため、電圧Vcr1は電圧Vss近傍に変化する。
【0031】
そして、クロック信号φ1がローになると(時間t4)、トランジスタMP1がオンすると共にトランジスタMN1がオフするため、調整用キャパシタCr1の電圧Vcr1が共振リアクトルLrと共振キャパシタCLとの共振周期Tresでパルス状に変化する。
【0032】
その後、クロック信号φ1が立ち上がったタイミングで(時間t5)、比較回路Compにより、電圧Vcr2を判定用閾値電圧として、調整用キャパシタCr1の電圧Vcr1と調整用キャパシタCr2との電圧Vcr2とが比較される。電圧Vcr1が電圧Vcr2より高いときには、クロック信号φ1の立ち上がりのタイミングが遅すぎるため、次のサイクルでは、クロック信号φ1のパルス幅が短くなるようクロック信号供給回路Cspが参照クロック信号CLKrefのパルス幅を調整してクロック信号φ1として出力すると共に切替られる。このような動作により、クロック信号φ1のパルス幅を調整することにより、クロック信号φ1がハイに遷移するタイミングを出力端子Tvoutの電圧Voutが立ち下がったタイミングに調整することができ、より適正なクロック信号CLKを出力することができる。
【0033】
以上説明した第2実施例のクロック生成回路100は、クロック信号φ1がハイになるタイミングを調整するタイミング調整回路120を備えているから、製造ばらつき等により共振リアクトルLrのリアクタンスLや共振キャパシタCLの容量値Cがばらついた場合でもより適正なクロック信号CLKを出力することができる。
【0034】
第2実施例のクロック生成回路100では、比較回路Compを図3に例示した構成であるものとしたが、比較回路Compは図3に例示した構成に限定されるものではなく、出力端子Tvoutから1サイクル前に出力された信号の電圧である1サイクル前電圧を記憶し、1サイクル前電圧と出力端子Tvoutから出力された信号の電圧とを比較し、比較結果をクロック信号供給回路Cspに供給するものであれば如何なるものとしても構わない。
【0035】
第2実施例のクロック生成回路100では、クロック信号供給回路Cspを図3に例示した構成であるものとしたが、クロック信号供給回路Cspは図3に例示した構成に限定されるものではなく、比較回路Compの比較結果に基づいてクロック信号φ1の遷移のタイミングを調整するものであれば如何なるものとしても構わない。
【0036】
第1実施例のクロック生成回路10,第2実施例のクロック生成部110では、トランジスタMP1,MN1の共通接続されたゲートにクロック信号φ1が供給されるものとしたが、トランジスタMP1,MN1のゲートを共通接続せずに、それぞれ個別にクロック信号φ1,φ2を供給するものとしてもよい。この場合、クロック信号φ1,φ2は同相のクロック信号であるものとすればよい。
【実施例3】
【0037】
図5は、本発明の第3実施例としてのクロック生成回路210の構成の概略を示す構成図である。クロック生成回路210は、図示するように、電源電圧VDD(例えば、1.0V)の2分の1の電圧(VDD/2)が印加されるハーフ電圧供給点TV1に接続されたリアクタンスLの共振リアクトルLrと、接地電位Vssが供給される接地電圧供給点TVssと出力端子TVoutとの間に接続された容量Cの共振キャパシタCLと、共振リアクトルLrと共振キャパシタCLとの間に接続されたp型のMOSトランジスタであるトランジスタMP1と、出力端子Voutに接続されゲートがトランジスタMN1のゲートに接続されたn型のMOSトランジスタであるトランジスタMN1と、電源電圧VDDが印加される電源電圧供給点TVDDと出力端子Tvoutとの間に接続されたp型のMOSトランジスタであるトランジスタMP2とを備える。トランジスタMP1のゲートには接地電圧Vssから電源電圧VDDの振幅のクロック信号φ1が印加され、トランジスタMN1のゲートには接地電圧Vssから電源電圧VDDの振幅のクロック信号φ2が印加され、トランジスタMP2のゲートには、接地電圧Vssから電源電圧VDDの振幅のクロック信号φ3が印加される。
【0038】
図6は、クロック信号φ1,φ3と逆相の信号φ1,φ3、クロック信号φ2,出力端子TVoutの電圧Voutとの関係の一例を示すタイミングチャートである。クロック信号φ1をロー(電圧Vss),クロック信号φ2をロー,クロック信号φ3をハイ(電圧VDD)にすると(時間t31)、トランジスタMP1がオン,トランジスタMN1がオフ,トランジスタMP2がオフになり、共振リアクトルLrと共振キャパシタCLとの共振により出力端子TVoutの電圧が共振リアクトルLrと共振キャパシタCLとの共振周期Tres(=2π・√(L・C))の2分の1の時間である共振半周期(Tres/2)で上昇する。
【0039】
そして、出力端子TVoutが上昇したタイミングで、クロック信号φ1をハイ,クロック信号φ3をローにすると(時間t32)、トランジスタMP1がオフ,トランジスタMN1がオフ,トランジスタMP2がオンになり、出力端子VToutの電圧が電圧VDDに上昇して維持される。
【0040】
さらに、クロック信号φ1をハイ,クロック信号φ3をローにしたタイミング(時間t32)から所定時間経過したタイミングでクロック信号φ1をロー,クロック信号φ2をロー,クロック信号φ3をハイにすると(時間t33)、トランジスタMP1がオン,トランジスタMN1がオフ,トランジスタMP2がオフになり、共振リアクトルLrと共振キャパシタCLとの共振により出力端子TVoutの電圧Voutが共振半周期(Tres/2)で下降する。
【0041】
出力端子TVoutの電圧Voutが電圧Vss近傍に下降したタイミングで、クロックφ1をハイ、クロック信号φ2をハイにすると(時間t34)、トランジスタMP1がオフ,トランジスタMN1がオン,トランジスタMP2がオフになり、出力端子VToutの電圧が電圧Vssで維持される。こうした動作を繰り替えすことにより、出力端子Tvoutからクロック信号CLKを出力することができる。
【0042】
このとき、クロック信号φ1によりトランジスタMP1のみがオンする時間(図6における時間t32〜時間t33,時間t34〜時間t35)を調整することにより、共振リアクトルLrと共振キャパシタCLとの共振周期より長い周期であれば、任意の周期の信号を出力端子から出力することができる。これにより、より広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルLrと共振キャパシタンスCrとの共振を用いるため、消費電力の低減を図ることができる。これにより、広範囲な周波数の信号をより適正に且つより低消費電力で出力することができる。
【0043】
以上説明した第3実施例のクロック生成回路210では、ハーフ電圧供給点TV1に接続された共振リアクトルLrと、接地電圧供給点TVssと出力端子TVoutとの間に接続された共振キャパシタCLと、共振リアクトルLrと共振キャパシタCLとの間に接続されたるトランジスタMP1と、出力端子Voutに接続されたトランジスタMN1と、電源電圧供給点TVDDと出力端子Tvoutとの間に接続されたトランジスタMP2とを設け、トランジスタMP1,MN1,MP2のゲートに印加されるクロック信号φ1〜φ3を調整することにより、広範囲な周波数の信号を低消費電力で出力することができる。
【0044】
第1,第3実施例のクロック生成回路10,110,第2実施例のクロック生成回路210のクロック生成部110では、トランジスタMP1,MN1,MP2はMOSトランジスタで構成されるものとしたが、クロック信号φ1〜φ3でオンオフするスイッチング素子であればよく、例えば、MOSトランジスタとは異なる種類のトランジスタであっても構わない。この場合、クロック信号φ1〜φ3がハイであるかローであるかは、スイッチング素子のオンオフのタイミングが上述したトランジスタMP1,MN1,MP2のオンオフのタイミングとなるよう適宜定めれるものすればよい。
【0045】
第1,第3実施例のクロック生成回路10,110,第2実施例のクロック生成回路210のクロック生成部110では、クロック信号φ1〜φ3を接地電圧Vssから電源電圧VDDの振幅を持っているものとしたが、クロック信号φ1〜φ3の振幅を大きくしトランジスタMP1,MN1,MP2のゲート幅をより大きくし、トランジスタMP1,MN1,MP2をサブスレッショルド領域で動作させるものとしてもよい。これにより、消費電力をより低減させることができる。
【0046】
第1〜第3実施例のクロック生成回路10〜210は、クロック信号φ1〜φ3を入力することによりクロック信号を生成するものとしたが、クロック信号φ1〜φ3に替えて、パルス状に立ち上がって立ち下がる信号を入力して逆相または同相の信号を出力することにより信号を伝送する信号伝送回路として機能させるものとしてもよい。
【0047】
第1〜第3実施例のクロック生成回路10では、共振リアクトルLrが接続されたハーフ電圧供給点TV1に電源電圧VDDの2分の1の電圧(VDD/2)が供給されるものとしたが、ハーフ電圧供給点TV1に供給する電圧は電源電圧VDDの2分の1の電圧に限定されるものではなく、例えば、電源電圧VDDをハーフ電圧供給点TV1に供給するものとしてもよい。
【0048】
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、共振リアクトルLrが「共振リアクトル」に相当し、共振キャパシタCLが「共振キャパシタ」に相当し、トランジスタMP1が「第1のトランジスタ」に相当し、トランジスタMN1が「第2のトランジスタ」に相当する。また、タイミング調整回路120が「タイミング調整回路」に相当し、トランジスタMP2が「第3のトランジスタ」に相当する。
【0049】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【0050】
本発明は、信号伝送回路の製造産業などに利用可能である。
【符号の説明】
【0051】
10,100,210 クロック信号生成回路、110 クロック生成部、120 タイミング調整回路、CL 共振キャパシタンス、Comp 比較回路、Csp クロック信号供給回路、FF フリップフロップ、Lr 共振リアクトル、MP1,MP2,MN1 トランジスタ、Reg レジスタ、TVDD 電源電圧供給点、TV1 ハーフ電圧供給点、TVss 接地電圧供給点、TVout 出力端子。
図1
図2
図3
図4
図5
図6