特許第5833119号(P5833119)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許5833119フリップフロップ、シフトレジスタ、表示パネル、及び表示装置
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5833119
(24)【登録日】2015年11月6日
(45)【発行日】2015年12月16日
(54)【発明の名称】フリップフロップ、シフトレジスタ、表示パネル、及び表示装置
(51)【国際特許分類】
   H03K 3/356 20060101AFI20151126BHJP
【FI】
   H03K3/356 Z
【請求項の数】11
【全頁数】33
(21)【出願番号】特願2013-522852(P2013-522852)
(86)(22)【出願日】2012年6月25日
(86)【国際出願番号】JP2012066193
(87)【国際公開番号】WO2013002190
(87)【国際公開日】20130103
【審査請求日】2014年2月19日
(31)【優先権主張番号】特願2011-146534(P2011-146534)
(32)【優先日】2011年6月30日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000005049
【氏名又は名称】シャープ株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】特許業務法人HARAKENZO WORLD PATENT & TRADEMARK
(72)【発明者】
【氏名】古田 成
(72)【発明者】
【氏名】村上 祐一郎
(72)【発明者】
【氏名】横山 真
(72)【発明者】
【氏名】業天 誠二郎
【審査官】 柳下 勝幸
(56)【参考文献】
【文献】 国際公開第2010/146756(WO,A1)
【文献】 特開平11−243326(JP,A)
【文献】 特開平09−008612(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 3/00−3/36
(57)【特許請求の範囲】
【請求項1】
Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第1CMOS回路と、Pチャネル型の第3トランジスタとNチャネル型の第4トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第2CMOS回路と、第1入力端子及び第2入力端子と、第1及び第2出力端子とを備え、上記第1CMOS回路のゲート側と上記第2CMOS回路のドレイン側と上記第1出力端子とが互いに接続されるとともに、上記第1CMOS回路のドレイン側と上記第2CMOS回路のゲート側と上記第2出力端子とが互いに接続され
上記第1入力端子に入力される第1入力信号がアクティブか非アクティブであるかと、上記第2入力端子に入力される第2入力信号がアクティブか非アクティブであるかと、に基づいた信号を出力するセットリセット型フリップフロップであって、
ゲート端子が上記第1入力端子に接続され、ソース端子が上記第2入力端子に接続され、ドレイン端子が上記第1CMOS回路及び上記第2CMOS回路に接続された入力トランジスタと、
上記第1CMOS回路または上記第2CMOS回路に接続されるとともに、上記第1入力信号が非アクティブからアクティブに変化したときに、上記第1〜第4トランジスタのうち何れかのトランジスタ及び上記入力トランジスタを介して上記第2入力端子に電気的に接続される電源と、
抵抗と、を備えており、
当該第1〜第4トランジスタのうち何れかのトランジスタと、ドレイン端子が該トランジスタのドレイン端子に接続されるトランジスタと、これらトランジスタのドレイン端子に接続される上記第1または第2出力端子と、の接続点を第1接続点としたとき、上記抵抗は上記電源と上記第1接続点との間に設けられていることを特徴とするセットリセット型フリップフロップ。
【請求項2】
上記抵抗は、上記第1〜第4トランジスタのうち上記電源に接続されるトランジスタの駆動能力を低下させることを特徴とする請求項1に記載のセットリセット型フリップフロップ。
【請求項3】
Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第1CMOS回路と、Pチャネル型の第3トランジスタとNチャネル型の第4トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第2CMOS回路と、第1入力端子及び第2入力端子と、第1及び第2出力端子とを備え、上記第1CMOS回路のゲート側と上記第2CMOS回路のドレイン側と上記第1出力端子とが互いに接続されるとともに、上記第1CMOS回路のドレイン側と上記第2CMOS回路のゲート側と上記第2出力端子とが互いに接続され、
上記第1入力端子に入力される第1入力信号がアクティブか非アクティブであるかと、上記第2入力端子に入力される第2入力信号がアクティブか非アクティブであるかと、に基づいた信号を出力するセットリセット型フリップフロップであって、
ゲート端子が上記第1入力端子に接続され、ソース端子が上記第2入力端子に接続され、ドレイン端子が上記第1CMOS回路及び上記第2CMOS回路に接続された入力トランジスタと、
上記第1CMOS回路または上記第2CMOS回路に接続されるとともに、上記第1入力信号が非アクティブからアクティブに変化したときに、上記第1〜第4トランジスタのうち何れかのトランジスタ及び上記入力トランジスタを介して上記第2入力端子に電気的に接続される電源と、を備えており、
当該第1〜第4トランジスタのうち何れかの当該トランジスタのチャネル長は、上記入力トランジスタのチャネル長よりも長く設定されていることを特徴とするセットリセット型フリップフロップ。
【請求項4】
上記入力トランジスタはPチャネル型であって、上記第2入力端子に入力される第2入力信号は、非アクティブ時に第1電位となり、アクティブ時に第1電位よりも低い第2電位となることを特徴とする請求項1〜の何れか1項に記載のセットリセット型フリップフロップ。
【請求項5】
上記入力トランジスタはNチャネル型であって、上記第2入力端子に入力される第2入力信号は、アクティブ時に第1電位となり、非アクティブ時に第1電位よりも低い第2電位となることを特徴とする請求項1〜の何れか1項に記載のセットリセット型フリップフロップ。
【請求項6】
Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第1CMOS回路と、Pチャネル型の第3トランジスタとNチャネル型の第4トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第2CMOS回路と、第1入力端子及び第2入力端子と、第1及び第2出力端子とを備え、上記第1CMOS回路のゲート側と上記第2CMOS回路のドレイン側と上記第1出力端子とが互いに接続されるとともに、上記第1CMOS回路のドレイン側と上記第2CMOS回路のゲート側と上記第2出力端子とが互いに接続され、
上記第1入力端子に入力される第1入力信号がアクティブか非アクティブであるかと、上記第2入力端子に入力される第2入力信号がアクティブか非アクティブであるかと、に基づいた信号を出力するセットリセット型フリップフロップであって、
ゲート端子が上記第1入力端子に接続され、ソース端子が高電位側電源に接続され、ドレイン端子が上記第1CMOS回路及び上記第2CMOS回路に接続されたPチャネル型の入力トランジスタと、
上記第1CMOS回路または上記第2CMOS回路に接続されるとともに、上記第1入力信号が非アクティブからアクティブに変化したときに、上記第1〜第4トランジスタのうち何れかのトランジスタ及び上記入力トランジスタを介して上記高電位側電源に電気的に接続される電源と、
抵抗と、を備えており、
当該第1〜第4トランジスタのうち何れかのトランジスタと、ドレイン端子が該トランジスタのドレイン端子に接続されるトランジスタと、これらトランジスタのドレイン端子に接続される上記第1または第2出力端子と、の接続点を第1接続点としたとき、上記抵抗は上記電源と上記第1接続点との間に設けられていることを特徴とするセットリセット型フリップフロップ。
【請求項7】
Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第1CMOS回路と、Pチャネル型の第3トランジスタとNチャネル型の第4トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第2CMOS回路と、第1入力端子及び第2入力端子と、第1及び第2出力端子とを備え、上記第1CMOS回路のゲート側と上記第2CMOS回路のドレイン側と上記第1出力端子とが互いに接続されるとともに、上記第1CMOS回路のドレイン側と上記第2CMOS回路のゲート側と上記第2出力端子とが互いに接続され、
上記第1入力端子に入力される第1入力信号がアクティブか非アクティブであるかと、上記第2入力端子に入力される第2入力信号がアクティブか非アクティブであるかと、に基づいた信号を出力するセットリセット型フリップフロップであって、
ゲート端子が上記第1入力端子に接続され、ソース端子が低電位側電源に接続され、ドレイン端子が上記第1CMOS回路及び上記第2CMOS回路に接続されたNチャネル型の入力トランジスタと、
上記第1CMOS回路または上記第2CMOS回路に接続されるとともに、上記第1入力信号が非アクティブからアクティブに変化したときに、上記第1〜第4トランジスタのうち何れかのトランジスタ及び上記入力トランジスタを介して上記低電位側電源に電気的に接続される電源と、
抵抗と、を備えており、
当該第1〜第4トランジスタのうち何れかのトランジスタと、ドレイン端子が該トランジスタのドレイン端子に接続されるトランジスタと、これらトランジスタのドレイン端子に接続される上記第1または第2出力端子と、の接続点を第1接続点としたとき、上記抵抗は上記電源と上記第1接続点との間に設けられていることを特徴とするセットリセット型フリップフロップ。
【請求項8】
初期化用信号が入力される第3入力端子をさらに備え、
上記第3入力端子は、上記第1〜第4トランジスタの何れか1つのソース端子に接続されていることを特徴とする請求項1〜の何れか1項に記載のセットリセット型フリップフロップ。
【請求項9】
各段に請求項1〜の何れか1項に記載のセットリセット型フリップフロップを備え、
各段は、上記セットリセット型フリップフロップの出力信号に基づいて自段の出力信号を出力することを特徴とするシフトレジスタ。
【請求項10】
請求項に記載のシフトレジスタと画素回路とがモノリシックに形成されていることを特徴とする表示パネル。
【請求項11】
請求項に記載のシフトレジスタを備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フリップフロップ及び各シフトレジスタに関する。
【背景技術】
【0002】
近年、液晶表示装置の狭額縁化を図るため、液晶パネルを駆動する表示駆動回路の縮小化が求められている。表示駆動回路の規模は、回路を構成するトランジスタの素子数に大きく影響するため、トランジスタ数を削減することが重要である。
【0003】
図20の(a)は、従来の液晶表示装置の各種表示駆動回路に用いられるフリップフロップの構成を示す回路図である。同図に示すように、フリップフロップ100aは、CMOS回路を構成するPチャネル型トランジスタp22及びNチャネル型トランジスタn21と、CMOS回路を構成するPチャネル型トランジスタp23及びNチャネル型トランジスタn22と、Pチャネル型トランジスタp21と、SB端子と、RB端子と、INIT端子と、Q端子、QB端子とを備えている。
【0004】
トランジスタp22のゲート端子と、トランジスタn21のゲート端子と、トランジスタp23のドレイン端子と、トランジスタn22のドレイン端子と、トランジスタp21のドレイン端子と、Q端子とが、接続されているとともに、トランジスタp22のドレイン端子と、トランジスタn21のドレイン端子と、トランジスタp23のゲート端子と、トランジスタn22のゲート端子と、QB端子とが、接続されている。SB端子がトランジスタp21のゲート端子に接続され、RB端子がトランジスタp21のソース端子とトランジスタp23のソース端子とに接続され、INIT端子がトランジスタn21のソース端子に接続され、トランジスタn22のソース端子がVSSに接続されている。トランジスタp22、n21、p23及びn22がラッチ回路LCを構成し、トランジスタp21がセットトランジスタSTとして機能する。
【0005】
図20の(b)は、フリップフロップ100aの動作を示すタイミングチャート(INIT信号が非アクティブの場合)であり、図20の(c)は、フリップフロップ100aの真理値表(INIT信号が非アクティブの場合)である。図20の(b)及び(c)に示すように、フリップフロップ100aのQ信号は、SB信号がローレベル(アクティブ)かつRB信号がローレベル(アクティブ)の期間にローレベル(非アクティブ)、SB信号がローレベル(アクティブ)かつRB信号がハイレベル(非アクティブ)の期間にハイレベル(アクティブ)、SB信号がハイレベル(非アクティブ)かつRB信号がローレベル(アクティブ)の期間にローレベル(非アクティブ)、SB信号がハイレベル(非アクティブ)かつRB信号がハイレベル(非アクティブ)の期間に保持状態となる。
【0006】
例えば、図20の(b)の期間t1では、Q端子にRB端子のVdd(ハイレベル)が出力されてトランジスタn21がオンするため、QB端子にはVss(ローレベル)が出力される。期間t2では、SB信号がハイレベルとなってトランジスタp21がオフするため、期間t1の状態を維持する。期間t3では、RB信号がローレベルとなるため、トランジスタp23を介してQ端子に一旦Vss+Vth(トランジスタp23の閾値電圧)が出力され、これにより、トランジスタp22がオンしてQB端子にVdd(ハイレベル)が出力される。さらに、QB端子がVddになるため、トランジスタn22がオンしてQ端子にVssが出力される。なお、SB信号及びRB信号がともにローレベル(アクティブ)になった場合は、Q端子にトランジスタp21を介して一旦Vss+Vthが出力され、これにより、トランジスタp22がオンしてQB端子にVdd(ハイレベル)が出力される。さらに、QB端子がVddになるため、トランジスタn22がオンしてQ端子にVssが出力される。
【0007】
このように、フリップフロップ100aでは、トランジスタp22、n21、p23及びn22(2つのCMOS回路)でラッチ回路を構成するとともに、RB端子を、セットトランジスタSTとして機能するトランジスタp21のソース端子とトランジスタp23のソース端子とに接続し、かつトランジスタn21のソース端子をINIT端子に接続することで、セット、ラッチ、リセット、SB信号とRB信号が同時にアクティブになったときの優先決定、及び初期化の各動作を実現している。上記のとおり、フリップフロップ100aではSB信号及びRB信号が同時にアクティブになったときにはRB信号(リセット)が優先され、Q信号、QB信号は非アクティブになる。
【0008】
図21の(a)は、図20の(a)の一変形例であるフリップフロップ100bの構成を示す回路図である。同図に示すように、フリップフロップ100bは、CMOS回路を構成するPチャネル型トランジスタp24及びNチャネル型トランジスタn24と、CMOS回路を構成するPチャネル型トランジスタp25及びNチャネル型トランジスタn25と、Nチャネル型トランジスタn23と、S端子と、R端子と、INITB端子と、Q端子、QB端子とを備えている。
【0009】
トランジスタp24のゲート端子と、トランジスタn24のゲート端子と、トランジスタp25のドレイン端子と、トランジスタn25のドレイン端子と、トランジスタn23のドレイン端子と、QB端子とが、接続されているとともに、トランジスタp24のドレイン端子と、トランジスタn24のドレイン端子と、トランジスタp25のゲート端子と、トランジスタn25のゲート端子と、Q端子とが、接続されている。S端子がトランジスタn23のゲート端子に接続され、R端子がトランジスタn23のソース端子とトランジスタn25のソース端子に接続され、INITB端子がトランジスタp24のソース端子に接続され、トランジスタp25のソース端子がVDDに接続され、トランジスタn24のソース端子がVSSに接続されている。ここでは、トランジスタp24、n24、p25及びn25がラッチ回路LCを構成し、トランジスタn23がセットトランジスタSTとして機能する。
【0010】
図21の(b)は、フリップフロップ100bの動作を示すタイミングチャート(INITB信号が非アクティブの場合)であり、図21の(c)は、フリップフロップ100bの真理値表(INITB信号が非アクティブの場合)である。図21の(b)及び(c)に示すように、フリップフロップ100のQ信号は、S信号がローレベル(非アクティブ)かつR信号がローレベル(非アクティブ)の期間に保持状態、S信号がローレベル(非アクティブ)かつR信号がハイレベル(アクティブ)の期間にローレベル(非アクティブ)、S信号がハイレベル(アクティブ)かつR信号がローレベル(非アクティブ)の期間にハイレベル(アクティブ)、S信号がハイレベル(アクティブ)かつR信号がハイレベル(アクティブ)の期間にローレベル(非アクティブ)になる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】国際公開公報「WO2010/146756(2010年12月23日公開)」
【発明の概要】
【発明が解決しようとする課題】
【0012】
上記従来のフリップフロップでは、トランジスタ数が少なく、これを用いた表示駆動回路の面積を削減することができるが、例えば入力信号(SB端子)の電位レベルが所定値に満たない場合や、セットトランジスタSTの駆動能力が低い場合には、誤動作を引き起こす虞がある。
【0013】
例えば、SB信号がアクティブ(ローレベル)でRB信号が非アクティブ(ハイレベル)となる場合(期間t1)において、SB信号がアクティブ(ローレベル)になると、それ以前にQ信号がローレベルでQB信号がハイレベルであった場合にはトランジスタp22がオン状態であるため、トランジスタn22のソース端子に接続されたVSSと、トランジスタp21のソース端子に接続されたRB端子とが短絡する。このとき、SB信号の電位レベル(ローレベル)がVssよりも高い場合や、セットトランジスタSTのp21の駆動能力がトランジスタn22の駆動能力よりも低い場合には、Q端子がVddに充分に近づかない。これにより、トランジスタn21が正常にオンしないため、Q端子がVdd、QB端子がVssにならず、誤動作を引き起こす。
【0014】
本発明は、動作不具合を生じることなく、フリップフロップ及びこれを用いたシフトレジスタの小型化を図ることを目的とする。
【課題を解決するための手段】
【0015】
本発明のフリップフロップは、上記課題を解決するために、
Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第1CMOS回路と、Pチャネル型の第3トランジスタとNチャネル型の第4トランジスタのゲート端子同士及びドレイン端子同士が互いに接続された第2CMOS回路と、複数の入力端子と、第1及び第2出力端子とを備え、上記第1CMOS回路のゲート側と上記第2CMOS回路のドレイン側と上記第1出力端子とが互いに接続されるとともに、上記第1CMOS回路のドレイン側と上記第2CMOS回路のゲート側と上記第2出力端子とが互いに接続されたフリップフロップであって、
ゲート端子が第1入力端子に接続され、ソース端子が第2入力端子に接続され、ドレイン端子が上記第1CMOS回路及び上記第2CMOS回路に接続された入力トランジスタと、
上記第1CMOS回路または上記第2CMOS回路に接続されるとともに、上記第1入力端子に入力される第1入力信号がアクティブになったときに、上記第2入力端子に電気的に接続される電源と、
上記第2入力端子と上記電源とが電気的に接続されたときの両者の間の電位を調整する調整回路と、を備えていることを特徴とする。
【0016】
本発明のフリップフロップでは、第2入力端子と電源とが電気的に接続されたときの両者の間の電位を調整する調整回路を備えている。そのため、調整回路として例えば抵抗を設けることにより(図1等参照)、上記電源側のトランジスタの駆動能力を低下させることができる。これにより、第2入力端子に接続される出力端子の電位が、第2入力端子に入力される入力信号の電位に近づくため、フリップフロップを適切に動作させることができる。また、上記の構成により、フリップフロップ及びこれを用いるシフトレジスタの小型化を実現することができる。
【発明の効果】
【0017】
以上のように、本発明のフリップフロップは、上記第2入力端子と上記電源とが電気的に接続されたときの両者の間の電位を調整する調整回路を備えている構成である。これにより、動作不具合を生じることなく、フリップフロップ及びこれを用いるシフトレジスタの小型化を図ることができる。
【図面の簡単な説明】
【0018】
図1】(a)は実施の形態1に係るフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路の動作を示すタイミングチャート(INIT信号が非アクティブの場合)であり、(c)は該フリップフロップ回路の真理値表(INIT信号が非アクティブの場合)である。
図2】(a)は図1の(a)の一変形例であるフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のS信号、R信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INITB信号が非アクティブの場合)である。
図3】(a)は実施の形態2に係るフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路の動作を示すタイミングチャート(INITB信号が非アクティブの場合)であり、(c)は該フリップフロップ回路の真理値表(INITB信号が非アクティブの場合)である。
図4】(a)は図3の(a)の一変形例であるフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路の動作を示すタイミングチャート(INITB信号が非アクティブの場合)であり、(c)は該フリップフロップ回路の真理値表(INITB信号が非アクティブの場合)である。
図5】(a)は実施の形態3に係るフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のS信号、R信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INITB信号が非アクティブの場合)である。
図6】(a)及び(b)は、図5のフリップフロップ回路の変形例を示す回路図である。
図7図5のフリップフロップ回路の変形例を示す回路図である。
図8】(a)は、図5の(a)の一変形例であるフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のSB信号、RB信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INIT信号が非アクティブの場合)である。
図9】(a)は実施の形態4に係るフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のS信号、R信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INITB信号が非アクティブの場合)である。
図10】(a)は図9の(a)の一変形例であるフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のSB信号、RB信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INIT信号が非アクティブの場合)である。
図11】(a)は実施の形態5に係るフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のS信号、R信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INITB信号が非アクティブの場合)である。
図12】(a)は図11の(a)の一変形例であるフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のSB信号、RB信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INIT信号が非アクティブの場合)である。
図13】(a)は実施の形態6に係るフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のS信号、R信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INITB信号が非アクティブの場合)である。
図14】(a)は図13の(a)の一変形例であるフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路のSB信号、RB信号、Q信号のタイミングチャートであり、(c)は該フリップフロップ回路の真理値表(INIT信号が非アクティブの場合)である。
図15】本発明の液晶表示装置の概略構成を示すブロック図である。
図16図15の液晶表示装置の画素の電気的構成を示す等価回路図である。
図17】本液晶表示装置に係るシフトレジスタに含まれる単位回路の構成を示すブロック図である。
図18】本液晶表示装置に係るシフトレジスタに含まれる単位回路の回路図である。
図19】本液晶表示装置に係るシフトレジスタの動作時のタイミングチャートである。
図20】(a)は従来のフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路の動作を示すタイミングチャート(INIT信号が非アクティブの場合)であり、(c)は該フリップフロップ回路の真理値表(INIT信号が非アクティブの場合)である。
図21】(a)は従来のフリップフロップ回路の構成を示す回路図であり、(b)は該フリップフロップ回路の動作を示すタイミングチャート(INIT信号が非アクティブの場合)であり、(c)は該フリップフロップ回路の真理値表(INIT信号が非アクティブの場合)である。
【発明を実施するための形態】
【0019】
本発明に係る実施の形態1について、以下に説明する。なお、以下では、セットリセット型フリップフロップ回路(フリップフロップ)のセット用端子(S端子またはSB端子)(第1入力端子)にはセット用信号(S信号またはSB信号)(第1入力信号)が入力され、リセット用端子(R端子またはRB端子)(第2入力端子)にはリセット用信号(R信号またはRB信号)(第2入力信号)が入力され、初期化用端子(INIT端子またはINITB端子)(第3入力端子)には初期化用信号(INIT信号またはINITB信号)が入力されるものとし、出力端子(Q端子:第1出力端子)からはQ信号が出力され、反転出力端子(QB端子:第2出力端子)からはQB信号が出力されるものとする。なお、高電位側電源(VDD)の電位をVdd(以下、適宜ハイレベルと記載)とし、低電位側電源(VSS)の電位をVss(以下、適宜ローレベルと記載)とする。S信号(セット信号)、R信号(リセット信号)、INIT信号(イニシャル信号)及びQ信号(出力信号)はアクティブ時にハイレベルとなる信号であり、SB信号(セットバー信号)、RB信号(リセットバー信号)、INITB信号(イニシャルバー信号)及びQB信号(反転出力信号)はアクティブ時にローレベルとなる信号である。
【0020】
〔フリップフロップ回路の形態1〕
図1の(a)は、実施の形態1に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路11aは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Pチャネル型トランジスタTr19と、抵抗R3aと、SB端子と、RB端子と、INIT端子と、Q端子と、QB端子とを備えている。
【0021】
トランジスタTr12のゲート端子と、トランジスタTr13のゲート端子と、トランジスタTr14のドレイン端子と、トランジスタTr15のドレイン端子と、トランジスタTr19のドレイン端子と、Q端子とが、接続されているとともに、トランジスタTr12のドレイン端子と、トランジスタTr13のドレイン端子と、トランジスタTr14のゲート端子と、トランジスタTr15のゲート端子と、QB端子とが、接続されている。SB端子がトランジスタTr19のゲート端子に接続され、RB端子がトランジスタTr19のソース端子とトランジスタTr14のソース端子とに接続され、INIT端子がトランジスタTr13のソース端子に接続され、抵抗R3aの一端がトランジスタTr15のソース端子に接続され、抵抗R3aの他端が電源VSSに接続され、トランジスタTr12のソース端子が電源VDDに接続されている。
【0022】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R3aがラッチ調整回路RC(調整回路)を構成し、トランジスタTr16がセットトランジスタSTとして機能する。以下、ゲート端子(制御端子)に与えたときにトランジスタをオン状態にする電圧(信号のレベル)をオン電圧(オンレベル)といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧(信号のレベル)をオフ電圧(オフレベル)という。Nチャネル型トランジスタでは、ハイ電圧がオン電圧(ハイレベルがオンレベル)、ロー電圧がオフ電圧(ローレベルがオフレベル)になり、Pチャネル型トランジスタではその逆になる。
【0023】
図1の(b)は、フリップフロップ回路11aの動作を示すタイミングチャート(INIT信号が非アクティブの場合)であり、図1の(c)は、フリップフロップ回路11aの真理値表(INIT信号が非アクティブの場合)である。
【0024】
SB信号がアクティブ(ローレベル)でRB信号が非アクティブ(ハイレベル)となる場合(期間t1)のフリップフロップ回路11aの動作は以下のとおりである。
【0025】
SB信号がアクティブ(ローレベル)になる以前にQ信号がローレベルでQB信号がハイレベルであった場合には、トランジスタTr19のドレイン端子と電源VSSとが短絡した状態になっている。ここで、SB信号が例えばVssよりも高い場合は、図20に示す従来の構成では、トランジスタTr19が確実にオン状態にならない。この点、フリップフロップ回路11aは、トランジスタTr19のドレイン端子と電源VSSとの間に抵抗R3aが設けられており、トランジスタTr15の駆動能力が低下するため、S信号が例えば電源電圧Vssより高い場合でもQ端子はVdd(ハイレベル)に近い電位(インバータの反転レベルよりも高い電位)まで上昇する。
【0026】
Q端子の電位がVdd近くになると、トランジスタTr13がオン状態になり、トランジスタTr12がオフ状態になる。これにより、INIT信号がローレベル(非アクティブ)のためQB信号はローレベルになる。QB端子はトランジスタTr14のゲート端子及びトランジスタTr15のゲート端子に接続されているため、QB信号がローレベルになると、トランジスタTr14がオン状態になりトランジスタTr15がオフ状態になる。これにより、Q信号はハイレベル(Vdd)になる。
【0027】
SB信号が非アクティブ(ハイレベル)でRB信号が非アクティブ(ハイレベル)となる場合(期間t2)のフリップフロップ回路11aの動作は以下のとおりである。
【0028】
SB信号が非アクティブ(ハイレベル)でRB信号が非アクティブ(ハイレベル)になると、トランジスタTr19がオフ状態になり、SB信号が変化する前の状態が保持され、期間t2は期間t1の状態(Q信号がハイレベルでQB信号がローレベル)が保持される。
【0029】
SB信号が非アクティブ(ハイレベル)でRB信号がアクティブ(ローレベル)となる場合(期間t3)のフリップフロップ回路11aの動作は以下のとおりである。
【0030】
RB信号がアクティブ(ローレベル)になる前にQ信号がハイレベルでQB信号がローレベルであった場合には、トランジスタTr14がオン状態になっているため、RB端子がQ端子に接続されている。ここでRB信号がアクティブ(ローレベル)になると、トランジスタTr14は、Q端子がVss+Vth(閾値)になるとオフし、Q端子はVSS+Vthより下がらない。Q端子はトランジスタTr12とトランジスタTr13のゲート端子に接続されているため、Q端子がVssに近づくと、トランジスタTr12がオンしトランジスタTr13がオフする。トランジスタTr13の閾値がVth以上である場合にはトランジスタTr13は完全にオフする。トランジスタTr12がオンすると、QB端子と電源VDDとが接続され、QB端子はVddになる。QB端子はトランジスタTr14、Tr15のゲート端子に接続されているため、QB端子がVddになると、トランジスタTr14がオフし、Q端子はRB端子から切り離される。また、トランジスタTr15がオンするため、Q端子は電源VSSに接続されVssになる。また、Q端子がVssになると、トランジスタTr12がオンし、トランジスタTr13がオフするため、QB端子は電源VDDに接続されVddになる。
【0031】
このように瞬間的には、Q端子がVss+Vthに移行しようとするものの、ラッチ回路LCによって出力がフィードバックされて、安定したVssを出力することができる。
【0032】
SB信号が非アクティブ(ハイレベル)でRB信号が非アクティブ(ハイレベル)となる場合(期間t4)のフリップフロップ回路11aは以下のとおりである。
【0033】
SB信号が非アクティブ(ハイレベル)でRB信号が非アクティブ(ハイレベル)になると、ラッチ回路LCがONになる。したがって、RB信号が変化する前の状態が保持され、期間t4は期間t3の状態(Q信号がローレベルでQB信号がハイレベル)が保持される。
【0034】
このように、フリップフロップ回路11aでは、セット用信号(SB信号)がアクティブのときにリセット用信号(RB信号)の入力端子(RB)に電気的に接続される電源(VSS)と、セットトランジスタST(トランジスタTr19)との間に抵抗R3aが設けられているため、例えばSB信号の電位レベル(ローレベル)がVssよりも高い場合や、セットトランジスタST(トランジスタTr19)の駆動能力がトランジスタTr15の駆動能力よりも低い場合であっても、Q端子はVdd近くに上昇する。これにより、トランジスタTr13は正常にオンするため、Q端子はVddになりQB端子はVssになる。よって、従来の構成(図20)において生じ得る誤動作を防ぐことができる。
【0035】
(初期化動作)
INIT信号がアクティブ(ハイレベル)となるとき(初期化時)のフリップフロップ回路11aの動作は以下のとおりである。
【0036】
まず、INIT信号がアクティブとなる以前にQ信号がローレベルでQB信号がハイレベルであった場合には、トランジスタTr13がオフしているため、INIT信号がハイレベルになってもフリップフロップ回路11aの出力には影響しない(Q信号はローレベル、QB信号はハイレベル)。INIT信号がアクティブとなる以前にQ信号がハイレベルでQB信号がローレベルであった場合には、トランジスタTr13がオンしているため、QB端子の電位が、Vdd−Vth(閾値電圧)まで上昇する。QB端子の電位がVdd近くになると、トランジスタTr15がオンする一方、トランジスタTr14がオフし(トランジスタTr14の閾値がVth以上である場合にはトランジスタTr14は完全にオフする)、Q端子は電源VSSに接続され、Q信号はローレベル(Vss)となる。Q端子はトランジスタTr12のゲート端子及びトランジスタTr13のゲート端子に接続されているため、Q信号がローレベルになると、トランジスタTr13がオフしてトランジスタTr12がオンする。トランジスタTr12がオンすると、QB端子は電源VDDに接続され、QB信号はハイレベルとなる。なお、QB信号がハイレベルのときは、トランジスタTr15がオンでトランジスタTr14がオフであるため、Q端子はRB端子から切り離されて、ローレベル(Vss)を出力する。このようにQB信号は、瞬間的にはVdd−Vthに移行しようとするものの、ラッチ回路LCによってQ信号がフィードバックされて、ハイレベル(Vdd)に安定する。以上の方法で初期化が可能である。
【0037】
(変形例)
図2の(a)は、図1の(a)の一変形例であるフリップフロップ回路11bの構成を示す回路図である。
【0038】
同図に示すように、フリップフロップ回路11bは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Nチャネル型トランジスタTr17と、抵抗R3bと、S端子と、R端子と、INITB端子と、Q端子と、QB端子とを備えている。
【0039】
トランジスタTr12のゲート端子と、トランジスタTr13のゲート端子と、トランジスタTr14のドレイン端子と、トランジスタTr15のドレイン端子と、トランジスタTr17のドレイン端子と、QB端子とが、接続されているとともに、トランジスタTr12のドレイン端子と、トランジスタTr13のドレイン端子と、トランジスタTr14のゲート端子と、トランジスタTr15のゲート端子と、Q端子とが、接続されている。S端子がトランジスタTr17のゲート端子に接続され、R端子がトランジスタTr17のソース端子とトランジスタTr15のソース端子とに接続され、INITB端子がトランジスタTr12のソース端子に接続され、トランジスタTr14のソース端子が抵抗R3bの一端に接続され、抵抗R3bの他端が電源VDDに接続され、トランジスタTr13のソース端子が電源VSSに接続されている。
【0040】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R3bがラッチ調整回路RC(調整回路)を構成し、トランジスタTr17がセットトランジスタST(入力トランジスタ)として機能する。
【0041】
図2の(b)は、フリップフロップ回路11bのS信号、R信号、Q信号のタイミングチャートであり、図2の(c)はフリップフロップ回路11bの真理値表(INITB信号が非アクティブの場合)である。図2の(c)に示されるように、フリップフロップ回路11bのQ信号は、S信号がローレベル(L:非アクティブ)かつR信号がローレベル(L:非アクティブ)の期間に保持状態、S信号がローレベル(L:非アクティブ)かつR信号がハイレベル(H:アクティブ)の期間にローレベル(L:非アクティブ)、S信号がハイレベル(H:アクティブ)かつR信号がローレベル(L:非アクティブ)の期間にハイレベル(H:アクティブ)、S信号がハイレベル(H:アクティブ)かつR信号がハイレベル(H:アクティブ)の期間にローレベル(L:非アクティブ)となる。
【0042】
上記フリップフロップ回路11bでは、セット用信号(S信号)がアクティブのときにリセット用信号(R信号)の入力端子(R)に電気的に接続される電源(VDD)と、セットトランジスタST(トランジスタTr17)との間に抵抗R3bが設けられているため、例えばS信号の電位レベル(ハイレベル)がVddよりも低い場合や、セットトランジスタST(トランジスタTr17)の駆動能力がトランジスタTr14の駆動能力よりも低い場合であっても、QB端子はVss近くに低下する。これにより、トランジスタTr12は正常にオンするため、Q端子はVddになりQB端子はVssになる。よって、従来の構成(図21)において生じ得る誤動作を防ぐことができる。
【0043】
〔フリップフロップ回路の形態2〕
図3の(a)は、実施の形態2に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路12aは、CMOS回路(第1CMOS回路)を構成するPチャネル型トランジスタTr1及びNチャネル型トランジスタTr2と、CMOS回路(第2CMOS回路)を構成するPチャネル型トランジスタTr3及びNチャネル型トランジスタTr4と、CMOS回路を構成するPチャネル型トランジスタTr5及びNチャネル型トランジスタTr6と、抵抗R1aと、S端子と、R端子と、INITB端子と、Q端子と、QB端子とを備えている。
【0044】
トランジスタTr1のゲート端子と、トランジスタTr2のゲート端子と、トランジスタTr3のドレイン端子と、トランジスタTr4のドレイン端子と、Q端子とが、接続されているとともに、トランジスタTr1のドレイン端子と、トランジスタTr2のドレイン端子と、トランジスタTr3のゲート端子と、トランジスタTr4のゲート端子と、トランジスタTr5のドレイン端子と、トランジスタTr6のドレイン端子と、QB端子とが、接続されている。S端子がトランジスタTr6のゲート端子に接続され、R端子がトランジスタTr2のソース端子とトランジスタTr6のソース端子とに接続され、INITB端子がトランジスタTr5のゲート端子に接続され、抵抗R1aの一端がトランジスタTr1のソース端子に接続され、抵抗R1aの他端が電源VDDに接続され、トランジスタTr3のソース端子が電源VDDに接続され、トランジスタTr4のソース端子が電源VSSに接続され、トランジスタTr5のソース端子が電源VDDに接続されている。トランジスタTr1、Tr2、Tr3及びTr4がラッチ回路LCを構成し、抵抗R1aがラッチ調整回路RC(調整回路)を構成し、トランジスタTr6がセットトランジスタST(入力トランジスタ)として機能する。
【0045】
図3の(b)は、フリップフロップ回路12aの動作を示すタイミングチャート(INITB信号が非アクティブの場合)であり、図3の(c)はフリップフロップ回路12aの真理値表(INITB信号が非アクティブの場合)である。
【0046】
S信号がアクティブ(ハイレベル)でR信号が非アクティブ(ローレベル)となる場合(期間t1)のフリップフロップ回路12aの動作は以下のとおりである。
【0047】
S信号がアクティブ(ハイレベル)になる以前にQ信号がローレベルでQB信号がハイレベルであった場合には、トランジスタTr6のドレイン端子と電源VDDとが短絡した状態になっている。ここで、トランジスタTr6のドレイン端子と電源VDDとの間に抵抗R1aが設けられており、トランジスタTr1の駆動能力が低下するため、S信号が例えば電源電圧Vddより低い場合でもQB端子はVss(ローレベル)に近い電位(インバータの反転レベルよりも低い電位)まで低下する。
【0048】
QB端子の電位がVss近くになると、トランジスタTr3がオン状態になり、トランジスタTr4がオフ状態になる。これにより、Q信号はハイレベルになる。Q端子はトランジスタTr1のゲート端子及びトランジスタTr2のゲート端子に接続されているため、Q信号がハイレベルになると、トランジスタTr1がオフ状態になりトランジスタTr2がオン状態になる。トランジスタTr2がオン状態になると、R信号はVSS(ローレベル)であるため、QB信号もローレベル(Vss)になる。なお、QB信号がローレベルのときは、トランジスタTr3がオン状態でトランジスタTr4がオフ状態であるため、Q端子は電源VSSから切り離されて、ハイレベル(Vdd)を出力する。
【0049】
S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)となる場合(期間t2)のフリップフロップ回路12aの動作は以下のとおりである。
【0050】
S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)になると、トランジスタTr6がオフ状態になり、S信号が変化する前の状態が保持され、期間t2は期間t1の状態(Q信号がハイレベルでQB信号がローレベル)が保持される。
【0051】
S信号が非アクティブ(ローレベル)でR信号がアクティブ(ハイレベル)となる場合(期間t3)のフリップフロップ回路12aの動作は以下のとおりである。
【0052】
R信号がアクティブ(ハイレベル)になる前にQ信号がハイレベルでQB信号がローレベルであった場合には、トランジスタTr2がオン状態になっているため、QB端子は、Vdd(ハイレベル)に近い電位(インバータの反転レベルよりも高い電位)まで上昇する。
【0053】
QB端子の電位がVdd近くになると、トランジスタTr3がオフ状態になり、トランジスタTr4がオン状態になる。これにより、Q信号はローレベルになる。Q端子はトランジスタTr1のゲート端子及びトランジスタTr2のゲート端子に接続されているため、Q信号がローレベルになると、トランジスタTr1がオン状態になりトランジスタTr2がオフ状態になる。トランジスタTr1がオン状態になることにより、QB信号がハイレベル(Vdd)になる。なお、QB信号がハイレベルのときは、トランジスタTr3がオフ状態でトランジスタTr4がオン状態であるため、Q端子は電源VDDから切り離されて、ローレベル(Vss)を出力する。
【0054】
S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)となる場合(期間t4)のフリップフロップ回路12aは以下のとおりである。S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)になると、ラッチ回路LCがオンになる。したがって、R信号が変化する前の状態が保持され、期間t4は期間t3の状態(Q信号がローレベルでQB信号がハイレベル)が保持される。
【0055】
このように、フリップフロップ回路12aでは、セット用信号(S信号)がアクティブのときにリセット用信号(R信号)の入力端子(R)に電気的に接続される電源(VDD)と、セットトランジスタST(トランジスタTr6)との間に抵抗R1aが設けられているため、例えばS信号の電位レベル(ハイレベル)がVddよりも低い場合や、セットトランジスタST(トランジスタTr6)の駆動能力がトランジスタTr1の駆動能力よりも低い場合であっても、QB端子はVss近くに低下する。これにより、トランジスタTr3が正常にオンするため、Q端子はVddになりQB端子はVssになる。よって、入力信号の電位レベルやトランジスタ特性に起因する誤動作を防ぐことができる。
【0056】
(初期化動作)
S信号及びR信号が非アクティブ(ローレベル)の状態で、INITB信号がアクティブ(ローレベル)となるとき(初期化時)のフリップフロップ回路12aの動作は以下のとおりである。
【0057】
まず、INITB信号がアクティブとなる以前にQ信号がローレベルでQB信号がハイレベルであった場合には、INITB信号がアクティブ(ローレベル)になると電源VDDとQB端子とが接続されるため、フリップフロップ回路11aの出力には影響しない(Q信号はローレベル、QB信号はハイレベル)。INITB信号がアクティブとなる以前にQ信号がハイレベルでQB信号がローレベルであった場合には、INITB信号がアクティブ(ローレベル)になることにより、QB端子の電位がVddまで上昇する。QB端子の電位がVdd近くになると、トランジスタTr4がオンする一方、トランジスタTr3がオフし(トランジスタTr3の閾値がVth以上である場合にはトランジスタTr3は完全にオフする)、Q端子は電源VSSに接続され、Q信号はローレベル(Vss)となる。Q端子はトランジスタTr1のゲート端子及びトランジスタTr2のゲート端子に接続されているため、Q信号がローレベルになると、トランジスタTr2がオフしてトランジスタTr1がオンする。トランジスタTr1がオンすると、QB端子は電源VDDに接続され、QB信号はハイレベルとなる。なお、QB信号がハイレベルのときは、トランジスタTr4がオンでトランジスタTr3がオフであるため、Q端子は電源VDDから切り離されて、ローレベル(Vss)を出力する。以上の方法により初期化が可能である。
【0058】
(変形例)
図4の(a)は、図3の(a)の一変形例であるフリップフロップ回路12bの構成を示す回路図である。図4の(a)に示すように、フリップフロップ回路12bは、CMOS回路(第1CMOS回路)を構成するPチャネル型トランジスタTr1及びNチャネル型トランジスタTr2と、CMOS回路(第2CMOS回路)を構成するPチャネル型トランジスタTr3及びNチャネル型トランジスタTr4と、CMOS回路を構成するPチャネル型トランジスタTr5及びNチャネル型トランジスタTr6と、抵抗R1bと、SB端子と、RB端子と、INIT端子と、Q端子と、QB端子とを備えている。
【0059】
トランジスタTr1のゲート端子と、トランジスタTr2のゲート端子と、トランジスタTr3のドレイン端子と、トランジスタTr4のドレイン端子と、QB端子とが、接続されているとともに、トランジスタTr1のドレイン端子と、トランジスタTr2のドレイン端子と、トランジスタTr3のゲート端子と、トランジスタTr4のゲート端子と、トランジスタTr5のドレイン端子と、トランジスタTr6のドレイン端子と、Q端子とが、接続されている。SB端子がトランジスタTr5のゲート端子に接続され、RB端子がトランジスタTr1のソース端子とトランジスタTr5のソース端子とに接続され、INIT端子がトランジスタTr6のゲート端子に接続され、抵抗R1bの一端がトランジスタTr2のソース端子に接続され、抵抗R1bの他端が電源VSSに接続され、トランジスタTr3のソース端子が電源VDDに接続され、トランジスタTr4のソース端子が電源VSSに接続され、トランジスタTr6のソース端子が電源VSSに接続されている。
【0060】
トランジスタTr1、Tr2、Tr3及びTr4がラッチ回路LCを構成し、抵抗R1bがラッチ調整回路RC(調整回路)を構成し、トランジスタTr5がセットトランジスタST(入力トランジスタ)として機能する。
【0061】
図4の(b)はフリップフロップ回路12bの動作を示すタイミングチャート(INITB信号が非アクティブの場合)であり、図4の(c)はフリップフロップ回路12bの真理値表(INITB信号が非アクティブの場合)である。図4の(b)及び(c)に示されるように、フリップフロップ回路12bのQ信号は、SB信号がローレベル(L:アクティブ)かつRB信号がローレベル(L:アクティブ)の期間に(L:非アクティブ)、SB信号がローレベル(L:アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間にハイレベル(H:アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にローレベル(L:非アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間に保持状態となる。
【0062】
〔フリップフロップ回路の形態3〕
図5の(a)は、実施の形態3に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路13aは、CMOS回路(第1CMOS回路)を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路(第2CMOS回路)を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Pチャネル型トランジスタTr16と、Nチャネル型トランジスタTr17と、抵抗R2aと、S端子と、R端子と、INITB端子と、Q端子と、QB端子とを備えている。
【0063】
トランジスタTr12のゲート端子と、トランジスタTr13のゲート端子と、トランジスタTr14のドレイン端子と、トランジスタTr15のドレイン端子と、トランジスタTr16のドレイン端子と、トランジスタTr17のドレイン端子と、QB端子とが、接続されているとともに、トランジスタTr12のドレイン端子と、トランジスタTr13のドレイン端子と、トランジスタTr14のゲート端子と、トランジスタTr15のゲート端子と、Q端子とが、接続されている。S端子がトランジスタTr17のゲート端子に接続され、R端子がトランジスタTr17のソース端子とトランジスタTr15のソース端子とに接続され、INITB端子がトランジスタTr16のゲート端子に接続され、抵抗R2aの一端がトランジスタTr14のソース端子に接続され、抵抗R2aの他端が電源VDDに接続され、トランジスタTr13のソース端子が電源VSSに接続され、トランジスタTr12のソース端子が電源VDDに接続され、トランジスタTr16のソース端子が電源VDDに接続されている。
【0064】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R2aがラッチ調整回路RC(調整回路)を構成し、トランジスタTr17がセットトランジスタSTとして機能する。
【0065】
図5の(b)は、フリップフロップ回路13aのS信号、R信号、Q信号のタイミングチャートであり、図5の(c)は、フリップフロップ回路13aの真理値表(INITB信号が非アクティブの場合)である。
【0066】
S信号がアクティブ(ハイレベル)でR信号が非アクティブ(ローレベル)となる場合(期間t1)のフリップフロップ回路13aの動作は以下のとおりである。
【0067】
S信号がアクティブ(ハイレベル)になる以前にQ信号がローレベルでQB信号がハイレベルであった場合には、トランジスタTr17のドレイン端子と、トランジスタTr14のソース端子に入力されるVddの電源VDDとが短絡した状態になっている。ここで、トランジスタTr17のドレイン端子と電源VDDとの間に抵抗R2aが設けられており、トランジスタTr14の駆動能力が低下するため、S信号が例えば電源電圧Vddより低い場合でもQB端子はVss(ローレベル)に近い電位(インバータの反転レベルよりも低い電位)まで低下する。
【0068】
QB端子の電位がVSS近くになると、トランジスタTr12がオン状態になり、トランジスタTr13がオフ状態になる。これにより、Q信号はハイレベルになる。Q端子はトランジスタTr14のゲート端子及びトランジスタTr15のゲート端子に接続されているため、Q信号がハイレベルになると、トランジスタTr14がオフ状態になりトランジスタTr15がオン状態になる。トランジスタTr15がオン状態になると、R信号はVSS(ローレベル)であるため、QB信号もローレベル(Vss)になる。なお、QB信号がローレベルのときは、トランジスタTr12がオン状態でトランジスタTr13がオフ状態であるため、Q端子はVSSから切り離されて、ハイレベル(Vdd)を出力する。
【0069】
S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)となる場合(期間t2)のフリップフロップ回路13aの動作は以下のとおりである。
【0070】
S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)になると、トランジスタTr17がオフ状態になり、したがって、S信号が変化する前の状態が保持され、期間t2は期間t1の状態(Q信号がハイレベルでQB信号がローレベル)が保持される。
【0071】
S信号が非アクティブ(ローレベル)でR信号がアクティブ(ハイレベル)となる場合(期間t3)のフリップフロップ回路13aの動作は以下のとおりである。R信号がアクティブ(ハイレベル)になる以前にQ信号がハイレベルでQB信号がローレベルであった場合には、トランジスタTr15がオン状態になっているため、QB端子は、Vdd(ハイレベル)に近い電位(インバータの反転レベルよりも高い電位)まで上昇する。
【0072】
QB端子の電位がVdd近くになると、トランジスタTr12がオフ状態になり、トランジスタTr13がオン状態になる。これにより、Q信号はローレベルになる。Q端子はトランジスタTr14のゲート端子及びトランジスタTr15のゲート端子に接続されているため、Q信号がローレベルになると、トランジスタTr14がオン状態になりトランジスタTr15がオフ状態になる。トランジスタTr14がオン状態になることにより、QB信号がハイレベル(Vdd)になる。なお、QB信号がハイレベルのときは、トランジスタTr12がオフ状態でトランジスタTr13がオン状態であるため、Q端子は電源VDDから切り離されて、ローレベル(Vss)を出力する。
【0073】
S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)となる場合(期間t4)のフリップフロップ回路13aは以下のとおりである。
【0074】
S信号が非アクティブ(ローレベル)でR信号が非アクティブ(ローレベル)になると、ラッチ回路LCがオンになる。したがって、R信号が変化する前の状態が保持され、期間t4は期間t3の状態(Q信号がローレベルでQB信号がハイレベル)が保持される。
【0075】
ここで、抵抗R2aが設けられる位置は図5の(a)に限定されない。トランジスタTr14のドレイン端子と、トランジスタTr15のドレイン端子と、QB端子との接続点(第1接続点)をノードn10とし、トランジスタTr17のドレイン端子と、トランジスタTr12のゲート端子と、トランジスタTr13のゲート端子との接続点(第2接続点)をノードn20とすると、抵抗R2aは、図6の(a)に示すように、トランジスタTr14のドレイン端子とノードn10との間に設けられていてもよく、また、図6の(b)に示すように、ノードn10とn20との間に設けられていてもよい。すなわち、抵抗R2aは、電源VDDとノードn20との間に設けられていればよい。さらに、図7に示すように、抵抗R2aを省略して、トランジスタTr14のチャネル長Lを長く、またはトランジスタTr14のチャネル幅Wを小さくしても良い。この場合、トランジスタTr14がラッチ調整回路RC(調整回路)を構成する。図6及び図7の構成でも、トランジスタTr14の駆動能力を低下させることができるため、上記と同様の効果が得られる。
【0076】
(変形例)
図8の(a)は、図5の(a)の一変形例であるフリップフロップ回路13bの構成を示す回路図である。同図に示すように、フリップフロップ回路13bは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Nチャネル型トランジスタTr18と、Pチャネル型トランジスタTr19と、抵抗R2b(調整回路)と、SB端子と、RB端子と、INIT端子と、Q端子と、QB端子とを備えている。
【0077】
トランジスタTr12、Tr13のゲート端子同士と、トランジスタTr14、Tr15のドレイン端子同士と、トランジスタTr18のドレイン端子と、トランジスタTr19のドレイン端子と、Q端子とが互いに接続されている。トランジスタTr12、Tr13のドレイン端子同士と、トランジスタTr14、Tr15のゲート端子同士と、QB端子とが互いに接続されている。トランジスタTr18のゲート端子はINIT端子に接続され、ソース端子は電源VSSに接続されている。トランジスタTr19のゲート端子はSB端子に接続され、ソース端子はRB端子に接続されている。トランジスタTr14のソース端子がRB端子に接続され、抵抗R2bは一端が電源VSSに接続され、他端がトランジスタTr15のソース端子に接続されている。
【0078】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R2bがラッチ調整回路RC(調整回路)を構成し、トランジスタTr19がセットトランジスタST(入力トランジスタ)として機能する。
【0079】
図8の(b)は、フリップフロップ回路13bのSB信号、RB信号、Q信号のタイミングチャートであり、図8の(c)は、フリップフロップ回路13bの真理値表(INIT信号が非アクティブの場合)である。図8の(c)に示されるように、フリップフロップ回路13bのQ信号は、SB信号がローレベル(L:アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にローレベル(L:非アクティブ)、SB信号がローレベル(L:アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間にハイレベル(H:アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にローレベル(L:非アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間に保持状態となる。
【0080】
〔フリップフロップ回路の形態4〕
図9の(a)は、実施の形態4に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路14aは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Nチャネル型トランジスタTr17及びTr20と、抵抗R2a及びR4aと、S端子と、R端子と、INIT端子と、Q端子と、QB端子とを備えている。
【0081】
トランジスタTr12、Tr13のゲート端子同士と、トランジスタTr14、Tr15のドレイン端子同士と、トランジスタTr17のドレイン端子と、QB端子とが互いに接続されている。トランジスタTr12、Tr13のドレイン端子同士と、トランジスタTr14、Tr15のゲート端子同士と、トランジスタTr20のドレイン端子と、Q端子とが互いに接続されている。トランジスタTr20のゲート端子はR端子に接続され、ソース端子は電源VSSに接続されている。トランジスタTr15のソース端子がINIT端子に接続されている。抵抗R2aは一端が電源VDDに接続され、他端がトランジスタTr14のソース端子に接続され、抵抗R4aは一端が電源VDDに接続され、他端がトランジスタTr12のソース端子に接続されている。
【0082】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R2a、R4aがラッチ調整回路RC(調整回路)を構成し、トランジスタTr17がセットトランジスタSTとして機能し、トランジスタTr20がリセットトランジスタRT(入力トランジスタ)として機能する。
【0083】
図9の(b)は、フリップフロップ回路14aのS信号、R信号、Q信号のタイミングチャートであり、図9の(c)はフリップフロップ回路14aの真理値表(INITB信号が非アクティブの場合)である。図9の(c)に示されるように、フリップフロップ回路14aのQ信号は、S信号がローレベル(L:非アクティブ)かつR信号がローレベル(L:非アクティブ)の期間に保持状態、S信号がローレベル(L:非アクティブ)かつR信号がハイレベル(H:アクティブ)の期間にローレベル(L:非アクティブ)、S信号がハイレベル(H:アクティブ)かつR信号がローレベル(L:非アクティブ)の期間にハイレベル(H:アクティブ)、S信号がハイレベル(H:アクティブ)かつR信号がハイレベル(H:アクティブ)の期間にローレベル(L:非アクティブ)となる。
【0084】
(変形例)
図10の(a)は、図9の(a)の一変形例であるフリップフロップ回路14bの構成を示す回路図である。図10の(a)に示すように、フリップフロップ回路14bは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Pチャネル型トランジスタTr19及びTr21と、抵抗R2b及びR4bと、SB端子と、RB端子と、INITB端子と、Q端子と、QB端子とを備えている。
【0085】
トランジスタTr12、Tr13のゲート端子同士と、トランジスタTr14、Tr15のドレイン端子同士と、トランジスタTr21のドレイン端子と、QB端子とが互いに接続され、トランジスタTr12、Tr13のドレイン端子同士と、トランジスタTr14、Tr15のゲート端子同士と、トランジスタTr19のドレイン端子と、Q端子とが互いに接続されている。トランジスタTr19のゲート端子はSB端子に接続され、ソース端子はRB端子に接続されている。トランジスタTr21のゲート端子はRB端子に接続され、ソース端子は電源VDDに接続されている。トランジスタTr12のソース端子がINITB端子に接続されている。抵抗R2bは一端が電源VSSに接続され、他端がトランジスタTr15のソース端子に接続され、抵抗R4bは一端が電源VSSに接続され、他端がトランジスタTr13のソース端子に接続されている。
【0086】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R2b、R4bがラッチ調整回路RC(調整回路)を構成し、トランジスタTr19がセットトランジスタSTとして機能し、トランジスタTr21がリセットトランジスタRT(入力トランジスタ)として機能する。
【0087】
図10の(b)は、フリップフロップ回路14bのSB信号、RB信号、Q信号のタイミングチャートであり、図10の(c)はフリップフロップ回路14bの真理値表(INIT信号が非アクティブの場合)である。図10の(c)に示されるように、フリップフロップ回路14bのQ信号は、SB信号がローレベル(L:アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にローレベル(L:非アクティブ)、SB信号がローレベル(L:アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間にハイレベル(H:アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にローレベル(L:非アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間に保持状態となる。
【0088】
〔フリップフロップ回路の形態5〕
図11の(a)は、実施の形態5に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路15aは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Nチャネル型トランジスタTr20と、抵抗R4aと、S端子と、R端子と、INIT端子と、Q端子と、QB端子とを備えている。
【0089】
トランジスタTr12、Tr13のゲート端子同士と、トランジスタTr14、Tr15のドレイン端子同士と、QB端子とが互いに接続されている。トランジスタTr12、Tr13のドレイン端子同士と、トランジスタTr14、Tr15のゲート端子同士と、トランジスタTr20のドレイン端子と、Q端子とが互いに接続されている。S端子がトランジスタTr13のソース端子及びトランジスタTr20のソース端子に接続され、R端子がトランジスタTr20のゲート端子に接続されている。トランジスタTr15のソース端子がINIT端子に接続され、抵抗R4aは一端が電源VDDに接続され、他端がトランジスタTr12のソース端子に接続されている。
【0090】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R4aがラッチ調整回路RC(調整回路)を構成し、トランジスタTr20がリセットトランジスタRTとして機能する。
【0091】
図11の(b)は、フリップフロップ回路15aのS信号、R信号、Q信号のタイミングチャートであり、図11の(c)はフリップフロップ回路15aの真理値表(INITB信号が非アクティブの場合)である。図11の(c)に示されるように、フリップフロップ回路15aのQ信号は、S信号がローレベル(L:非アクティブ)かつR信号がローレベル(L:非アクティブ)の期間に保持状態、S信号がローレベル(L:非アクティブ)かつR信号がハイレベル(H:アクティブ)の期間にローレベル(L:非アクティブ)、S信号がハイレベル(H:アクティブ)かつR信号がローレベル(L:非アクティブ)の期間にハイレベル(H:アクティブ)、S信号がハイレベル(H:アクティブ)かつR信号がハイレベル(H:アクティブ)の期間にハイレベル(H:アクティブ)となる。
【0092】
(変形例)
図12の(a)は、図11の(a)の一変形例であるフリップフロップ回路15bの構成を示す回路図である。図12の(a)に示すように、フリップフロップ回路15bは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Pチャネル型トランジスタTr21と、抵抗R2bと、SB端子と、RB端子と、INITB端子と、Q端子と、QB端子とを備えている。
【0093】
トランジスタTr12、Tr13のゲート端子同士と、トランジスタTr14、Tr15のドレイン端子同士と、トランジスタTr21のドレイン端子と、QB端子とが互いに接続され、トランジスタTr12、Tr13のドレイン端子同士と、トランジスタTr14、Tr15のゲート端子同士と、Q端子とが互いに接続されている。SB端子がトランジスタTr14のソース端子及びトランジスタTr21のソース端子に接続され、RB端子がトランジスタTr21のゲート端子に接続されている。トランジスタTr12のソース端子がINITB端子に接続されている。抵抗R2bは一端が電源VSSに接続され、他端がトランジスタTr15のソース端子に接続されている。
【0094】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R2bがラッチ調整回路RC(調整回路)を構成し、トランジスタTr21がリセットトランジスタRTとして機能する。
【0095】
図12の(b)は、フリップフロップ回路15bのSB信号、RB信号、Q信号のタイミングチャートであり、図12の(c)はフリップフロップ回路15bの真理値表(INIT信号が非アクティブの場合)である。図12の(c)に示されるように、フリップフロップ回路15bのQ信号は、SB信号がローレベル(L:アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にハイレベル(H:アクティブ)、SB信号がローレベル(L:アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間にハイレベル(H:アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にローレベル(L:非アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間に保持状態となる。
【0096】
〔フリップフロップ回路の形態6〕
図13の(a)は、実施の形態6に係るフリップフロップ回路の構成を示す回路図である。同図に示すように、フリップフロップ回路16aは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Nチャネル型トランジスタTr20と、抵抗R4aと、S端子と、R端子と、INIT端子と、Q端子と、QB端子とを備えている。
【0097】
トランジスタTr12、Tr13のゲート端子同士と、トランジスタTr14、Tr15のドレイン端子同士と、QB端子とが互いに接続されている。トランジスタTr12、Tr13のドレイン端子同士と、トランジスタTr14、Tr15のゲート端子同士と、トランジスタTr20のドレイン端子と、Q端子とが互いに接続されている。S端子がトランジスタTr13のソース端子に接続され、R端子がトランジスタTr20のゲート端子に接続され、トランジスタTr20のソース端子が電源VSSに接続されている。トランジスタTr15のソース端子がINIT端子に接続され、抵抗R4aは一端が電源VDDに接続され、他端がトランジスタTr12のソース端子に接続されている。
【0098】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R4aがラッチ調整回路RC(調整回路)を構成し、トランジスタTr20がリセットトランジスタRTとして機能する。
【0099】
図13の(b)は、フリップフロップ回路16aのS信号、R信号、Q信号のタイミングチャートであり、図13の(c)はフリップフロップ回路16aの真理値表(INITB信号が非アクティブの場合)である。図13の(c)に示されるように、フリップフロップ回路16aのQ信号は、S信号がローレベル(L:非アクティブ)かつR信号がローレベル(L:非アクティブ)の期間に保持状態、S信号がローレベル(L:非アクティブ)かつR信号がハイレベル(H:アクティブ)の期間にローレベル(L:非アクティブ)、S信号がハイレベル(H:アクティブ)かつR信号がローレベル(L:非アクティブ)の期間にハイレベル(H:アクティブ)となり、S信号がハイレベル(H:アクティブ)かつR信号がハイレベル(H:アクティブ)の期間は不定となる。
【0100】
(変形例)
図14の(a)は、図13の(a)の一変形例であるフリップフロップ回路16bの構成を示す回路図である。図14の(a)に示すように、フリップフロップ回路16bは、CMOS回路を構成するPチャネル型トランジスタTr12及びNチャネル型トランジスタTr13と、CMOS回路を構成するPチャネル型トランジスタTr14及びNチャネル型トランジスタTr15と、Pチャネル型トランジスタTr21と、抵抗R2bと、SB端子と、RB端子と、INITB端子と、Q端子と、QB端子とを備えている。
【0101】
トランジスタTr12、Tr13のゲート端子同士と、トランジスタTr14、Tr15のドレイン端子同士と、トランジスタTr21のドレイン端子と、QB端子とが互いに接続され、トランジスタTr12、Tr13のドレイン端子同士と、トランジスタTr14、Tr15のゲート端子同士と、Q端子とが互いに接続されている。SB端子がトランジスタTr14のソース端子に接続され、RB端子がトランジスタTr21のゲート端子に接続され、トランジスタTr21のソース端子が電源VDDに接続されている。トランジスタTr12のソース端子がINITB端子に接続されている。抵抗R2bは一端が電源VSSに接続され、他端がトランジスタTr15のソース端子に接続されている。
【0102】
トランジスタTr12、Tr13、Tr14及びTr15がラッチ回路LCを構成し、抵抗R2bがラッチ調整回路RC(調整回路)を構成し、トランジスタTr21がリセットトランジスタRTとして機能する。
【0103】
図14の(b)は、フリップフロップ回路16bのSB信号、RB信号、Q信号のタイミングチャートであり、図14の(c)はフリップフロップ回路16bの真理値表(INIT信号が非アクティブの場合)である。図14の(c)に示されるように、フリップフロップ回路16bのQ信号は、SB信号がローレベル(L:アクティブ)かつRB信号がローレベル(L:アクティブ)の期間は不定となり、SB信号がローレベル(L:アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間にハイレベル(H:アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がローレベル(L:アクティブ)の期間にローレベル(L:非アクティブ)、SB信号がハイレベル(H:非アクティブ)かつRB信号がハイレベル(H:非アクティブ)の期間に保持状態となる。
【0104】
上述した各フリップフロップ回路は、液晶表示装置のシフトレジスタあるいは各種表示駆動回路に適用することができる。以下、一例を挙げる。
【0105】
〔シフトレジスタへの適用形態〕
図15は、液晶表示装置1の概略構成を示すブロック図であり、図16は、液晶表示装置1の画素の電気的構成を示す等価回路図である。
【0106】
まず、図15及び図16を用いて液晶表示装置1の概略構成について説明する。液晶表示装置1は、走査信号線駆動回路100、データ信号線駆動回路300、及び表示パネル400を備えている。また、液晶表示装置1には、各駆動回路を制御する制御回路(図示せず)が含まれる。なお、各駆動回路はアクティブマトリクス基板にモノリシックに作り込まれていてもよい。
【0107】
表示パネル400は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素P(図16)を有している。
【0108】
そして、表示パネル400は、アクティブマトリクス基板上に、走査信号線41(GLn)、データ信号線43(SLi)、薄膜トランジスタ(Thin Film Transistor;以下「TFT」とも言う)44、及び画素電極45を備え、対向基板上にコモンライン(共通電極配線)42(CMLn)を備えている。なお、i、nは2以上の整数である。
【0109】
走査信号線41は行方向(横方向)に互いに平行となるように各行に1本ずつ形成されており、データ信号線43は、列方向(縦方向)に互いに平行となるように各列に1本ずつ形成されている。図16に示すように、TFT44及び画素電極45は、走査信号線41とデータ信号線43との各交点に対応してそれぞれ形成されており、TFT44のゲート電極gが走査信号線41に、ソース電極sがデータ信号線43に、ドレイン電極dが画素電極45にそれぞれ接続されている。また、画素電極45は、コモンライン42との間に容量Clc(液晶容量を含む)を形成している。
【0110】
これにより、走査信号線41に供給されるゲート信号(走査信号)によってTFT44のゲートをオン状態にし、データ信号線43からのソース信号(データ信号)を画素電極45に書き込んで画素電極45を上記ソース信号に応じた電位に設定し、コモンライン42との間に介在する液晶に対して上記ソース信号に応じた電圧を印加することによって、上記ソース信号に応じた階調表示を実現することができる。
【0111】
上記構成の表示パネル400は、走査信号線駆動回路100、データ信号線駆動回路300、及びこれらを制御する制御回路によって駆動される。
【0112】
本実施の形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間(有効走査期間)において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
【0113】
そのため、走査信号線駆動回路100は、TFT44をオンするためのゲート信号を各行の水平走査期間に同期して当該行の走査信号線41に対して順次出力する。
【0114】
データ信号線駆動回路300は、各データ信号線43に対してソース信号を出力する。このソース信号は、液晶表示装置1の外部から制御回路を介してデータ信号線駆動回路300に供給された映像信号を、データ信号線駆動回路300において各列に割り当て、昇圧等を施した信号である。
【0115】
制御回路は、上述した走査信号線駆動回路100、及びデータ信号線駆動回路300を制御することにより、これら各回路から、ゲート信号、ソース信号、及びコモン信号を出力させる。
【0116】
走査信号線駆動回路100を構成するシフトレジスタ10は、m個(mは2以上の整数)の単位回路11を多段接続して構成されている。単位回路11は、図15に示すように、クロック用端子(CK端子)、セット用端子(S端子)、リセット用端子(R端子)、初期化用端子(INITB端子)、及び出力端子OUTを有している。
【0117】
シフトレジスタ10には、外部からスタートパルス(図示せず)と2相のクロック信号CK1、CK2が供給される。スタートパルスは、1段目の単位回路11のS端子に与えられる。クロック信号CK1は、奇数段目の単位回路11のCK端子に与えられ、クロック信号CK2は、偶数段目の単位回路11のCK端子に与えられる。単位回路11の出力は、出力端子OUTから、出力信号SROUTとして対応する走査信号線GLに出力されるとともに、後段の単位回路11のS端子及び前段の単位回路11のR端子に与えられる。
【0118】
具体的には、図15に示すように、シフトレジスタ10のk段目(kは1以上m以下の整数)の単位回路11のS端子に、(k−1)段目の単位回路11の出力信号SROUT(k−1)が入力され、当該k段目の単位回路11は、出力信号SROUTkを走査信号線GLkに出力する。このように、シフトレジスタ10は、シフト動作によって、出力信号SROUT1〜SROUTnを、走査信号線GL1〜GLnに順に出力する。なお、k段目の単位回路11の出力信号SROUTkは、(k−1)段目の単位回路11のR端子及び(k+1)段目の単位回路11のS端子に入力される。
【0119】
以下、シフトレジスタ10の詳細な構成について説明する。
【0120】
図17及び図18は、シフトレジスタ10の各段を構成する単位回路11の回路図である。両図に示すように、単位回路11は、セットリセット型のフリップフロップ回路12a(図3参照)、スイッチ回路12b、及びフローティング制御回路12cを含んで構成される。フリップフロップ回路12aのS端子にはセット用信号が入力され、R端子にはリセット用信号が入力され、INIT端子には初期化用信号(INIT信号)が入力され、Q端子からはQ信号が出力され、QB端子からはQB信号が出力される。なお、S信号(セット信号)、R信号(リセット信号)、INIT信号(イニシャル信号)およびQ信号(出力信号)はアクティブ時にハイレベルとなる信号であり、SB信号(セットバー信号)、RB信号(リセットバー信号)、INITB信号(イニシャルバー信号)およびQB信号(反転出力信号)はアクティブ時にローレベルとなる信号である。
【0121】
フリップフロップ回路12aは、図18に示すように、CMOS回路(第1CMOS回路)を構成するPチャネル型トランジスタTr1及びNチャネル型トランジスタTr2と、CMOS回路(第2CMOS回路)を構成するPチャネル型トランジスタTr3及びNチャネル型トランジスタTr4と、CMOS回路を構成するPチャネル型トランジスタTr5及びNチャネル型トランジスタTr6と、抵抗R1a(ラッチ調整回路RC)とにより構成されている。
【0122】
スイッチ回路12bは、Nチャネル型トランジスタTr7(出力トランジスタ)、Tr8及び容量C1により構成されている。
【0123】
フローティング制御回路12cは、Nチャネル型トランジスタTr9(制御トランジスタ)により構成されている。なお、容量C1は、素子として設けられていても良いし、寄生容量として形成されるものでも良い。
【0124】
トランジスタTr6は、ゲート端子がS端子に接続され、ソース端子がR端子に接続され、ドレイン端子がトランジスタTr3、Tr4のゲート端子に接続されている。トランジスタTr5は、ゲート端子がINITB端子に接続され、ソース端子が電源VDDに接続され、ドレイン端子がトランジスタTr3、Tr4のゲート端子に接続されている。トランジスタTr3は、ゲート端子がトランジスタTr5、Tr6のドレイン端子に接続され、ソース端子が電源VDDに接続され、ドレイン端子がQ端子に接続されている。トランジスタTr4は、ゲート端子がトランジスタTr5、Tr6のドレイン端子に接続され、ソース端子が電源VSSに接続され、ドレイン端子がQ端子に接続されている。抵抗R1aの一方の端子は電源VDDに接続されている。トランジスタTr1は、ゲート端子がトランジスタTr3、Tr4のドレイン端子及びQ端子に接続され、ソース端子が抵抗R1aの他方の端子に接続され、ドレイン端子がトランジスタTr3、Tr4のゲート端子及びQB端子に接続されている。トランジスタTr2は、ゲート端子がトランジスタTr3、Tr4のドレイン端子及びQ端子に接続され、ソース端子がR端子に接続され、ドレイン端子がトランジスタTr3、Tr4のゲート端子及びQB端子に接続されている。
【0125】
フローティング制御回路12cのトランジスタTr9は、ゲート端子が電源VDDに接続され、ソース端子がQ端子に接続されている。スイッチ回路12bのトランジスタTr7は、ゲート端子がトランジスタTr9のドレイン端子に接続され、ソース端子がCK端子に接続され、ドレイン端子が出力端子OUTに接続されている。トランジスタTr8は、ゲート端子がQB端子に接続され、ソース端子が電源VSSに接続され、ドレイン端子が出力端子OUTに接続されている。容量C1は、トランジスタTr7のゲート端子とドレイン端子との間に設けられている。なお、容量C1とトランジスタTr7のゲート端子とトランジスタTr9のドレイン端子との接続点をノードn1とする。
【0126】
これにより、k段目の単位回路11のS端子には(k−1)段目の単位回路11の出力信号SROUT(k−1)が入力され、k段目の単位回路11の出力端子OUTから、出力信号SROUTkがk行目の走査信号線GLkに供給される。また、出力信号SROUTkは、(k+1)段目の単位回路11のS端子、及び、(k−1)段目の単位回路11のR端子に入力される。
【0127】
(動作について)
シフトレジスタ10の動作について図19を用いて説明する。図19は、シフトレジスタ10の動作時のタイミングチャートである。図19では、(k−1)段目の単位回路11、k段目の単位回路11、(k+1)段目の単位回路11における入出力信号を示している。
【0128】
SR(k−2)、SR(k−1)、SRk、SR(k+1)は、それぞれ、シフトレジスタ10の(k−2)段目の単位回路11、(k−1)段目の単位回路11、k段目の単位回路11、(k+1)段目の単位回路11の出力信号SROUT(k−2)、SROUT(k−1)、SROUTk、SROUT(k+1)の電位を示している。n1は、図18に示すノードn1の電位を示している。なお、出力信号SROUT(k−2)が出力されてから次の出力信号SROUT(k−2)が出力されるまでの期間が1垂直走査期間(1フレーム)に相当する。また、図19では、任意の連続するフレームF(t)、F(t+1)、F(t+2)について示している。
【0129】
各段の単位回路11の動作は同一であるため、以下では、k段目の単位回路11の動作について説明する。
【0130】
初めに、セット動作について説明する。フレームF1において、k段目の単位回路11のS端子(図18参照)に、シフトレジスタ10の(k−1)段目の単位回路11の出力信号SROUT(k−1)(ハイレベル(アクティブ))が入力される。ここで、ハイレベルの出力信号SROUT(k−1)が入力される前は、Q信号がローレベル、QB信号がハイレベルであり、トランジスタTr6のドレイン端子と電源VDDが短絡した状態になっている。そのため、S端子に入力されるSROUT(k−1)の電位が閾値(Vth)落ちして電源電圧Vddよりも低い場合は、トランジスタTr6が確実にオン状態にならない。この点、単位回路11は、トランジスタTr6のドレイン端子と電源VDDとの間に抵抗R1a(調整回路)が設けられており、トランジスタTr1の駆動能力を下げることができるため、トランジスタTr6をオン状態にさせ、ドレイン端子の電位を、VSS(ローレベル)に近い電位(インバータの反転レベルよりも低い電位)まで低下させることができる。よって、フリップフロップ回路12aの動作不具合を防ぐことができる。
【0131】
出力信号SROUT(k−1)がハイレベル(アクティブ)のとき、(k+1)段目の単位回路11の出力信号SROUT(k+1)はローレベル(非アクティブ)であるため、トランジスタTr3がオン状態、トランジスタTr4がオフ状態になり、Q信号はハイレベル、QB信号はローレベルになる。Q信号がハイレベルになると、ノードn1の電位がVDD−Vth(閾値)にチャージされた後、トランジスタTr9はオフ状態になる。そして、VDD−Vthが与えられたトランジスタTr7はオン状態になる。
【0132】
その後、S端子の出力信号SROUT(k−1)がローレベル(非アクティブ)になると、トランジスタTr6がオフ状態になる。ここで、トランジスタTr1、Tr2のゲート端子にはQ信号(ハイレベル)が入力(フィードバック)され、トランジスタTr2がオン状態になるため、R端子のローレベルがトランジスタTr2を介してトランジスタTr3、Tr4のゲート端子に入力される。これにより、フリップフロップ回路12aの出力(Q信号)はハイレベルに保持される。
【0133】
続いて、クロック信号CK2がハイレベル(VDD)になると、トランジスタTr7のドレイン端子はVDD−Vthとなる。このとき、トランジスタTr9がオフ状態でノードn1がフローティング状態のため、容量C1により、ノードn1の電位がVDD−Vth+αに突き上げられる。これにより、トランジスタTr7のゲート端子にVDD以上の電位が与えられるため、クロック信号CK2のVDDが閾値落ちせずにトランジスタTr7を通過する(ブートストラップ動作)。これにより、ハイレベル(VDD)の出力信号SROUTkがそのまま出力される。その後、トランジスタTr9はオフ状態のため、ノードn1の電位はVDD−Vth+αに保持され、出力信号SROUTkはハイレベル(VDD)を維持する。なお、出力信号SROUTkは、(k−1)段目の単位回路11のR端子、及び、(k+1)段目の単位回路11のS端子に入力される。また、トランジスタTr9はオフ状態のため、フリップフロップ回路12aの出力(Q信号)は、ノードn1が高電圧になった際も、ハイレベル以上の高電圧になることはない。これにより、フリップフロップ回路12aを構成するトランジスタTr2やTr4が耐圧破壊を起こすことを防ぐことができる。
【0134】
その後、クロック信号CK2がローレベル(VSS)になると、出力信号SROUTkはローレベル(VSS)に切り替わる。このとき、ノードn1の電位はVDD−Vthになる。
【0135】
(k+1)段目の単位回路11では、上記k段目の単位回路11からハイレベル(VDD)の出力信号SROUTkが入力されると、上記k段目の単位回路11と同一の動作が行われ、(k+1)段目の単位回路11から、ハイレベル(VDD)の出力信号SROUT(k+1)が出力される。この出力信号SROUT(k+1)は、上記k段目の単位回路11のR端子、及び(k+2)段目の単位回路11のS端子に入力される。
【0136】
続いて、k段目の単位回路11のリセット動作について説明する。
【0137】
k段目の単位回路11のR端子に、ハイレベル(VDD)の出力信号SROUT(k+1)が入力されると、この時点ではQ信号(ハイレベル)によりトランジスタTr2がオン状態になっているため、トランジスタTr2を介してQB端子がローレベルからハイレベルに切り替わる。また、同時にトランジスタTr4がオン状態になるため、Q信号がハイレベルからローレベルに切り替わる。Q信号がローレベルになり、QB信号がハイレベルになると、ノードn1がローレベル(VSS)になり、トランジスタTr7がオフ状態になり、トランジスタTr8がオン状態になる。これにより、出力信号SROUTkはハイレベル(VDD)からローレベル(VSS)に切り替わる。
【0138】
ここで、トランジスタTr1、Tr2のゲート端子にはQ信号(ローレベル)が入力され、トランジスタTr2がオフ状態、トランジスタTr1がオン状態になるため、電源電圧VddがトランジスタTr3、Tr4のゲート端子に入力される。これにより、フリップフロップ回路12aの出力(Q信号)がローレベルに保持される。そのため、その後に出力信号SROUT(k+1)がローレベル(非アクティブ)になっても、出力信号SROUTkはローレベル(VSS)に保持される。
【0139】
フレームF2において、k段目の単位回路11のS端子に、(k−1)段目の単位回路11の出力信号SROUT(k−1)(ハイレベル(アクティブ))が入力されることにより、再び上記の動作(セット動作、リセット動作)が行われる。このようにして、出力信号SROUT1〜SROUTnが、走査信号線GL1〜GLnに順に出力される。
【0140】
(初期化動作)
ここで、初期化用信号INITBは、通常動作時にハイレベル(VDD)になり、初期化時にローレベル(VSS)になる信号である。初期化時は、各段の単位回路11のトランジスタTr5のゲート端子にローレベルが与えられることにより、トランジスタTr5がオン状態になり、電源電圧VddがトランジスタTr4のゲート端子に与えられる。これにより、Q信号がVSS(ローレベル)、QB信号がVDD(ハイレベル)になり、トランジスタTr7がオフ状態、Tr8がオン状態になる。これにより、シフトレジスタ10の全段の単位回路11の出力信号SROUT1〜SROUTnがローレベルに固定される。
【0141】
上記液晶表示装置1によれば、上述のフリップフロップ回路12aを備えているため、回路面積を縮小化しつつ、走査信号線駆動回路100の出力信号の電位レベルの低下を防いで安定した動作を行うことができる。
【0142】
なお、単位回路11に含まれるフリップフロップ回路は、上記フリップフロップ回路12aに限定されるものではなく、上述した各形態1〜6のフリップフロップ回路を適用することができる。
【0143】
また、本実施の形態に係るフリップフロップ回路が適用可能なシフトレジスタは、上記シフトレジスタ10に限定されるものではなく、周知のシフトレジスタに適用可能である。また、上記各フリップフロップ回路は、液晶表示装置を構成する各種表示駆動回路に適用することもできる。
【0144】
本発明の実施の形態に係るフリップフロップでは、上記調整回路は、上記第1〜第4トランジスタのうち上記電源に接続されるトランジスタの駆動能力を低下させる構成とすることもできる。
【0145】
本発明の実施の形態に係るフリップフロップでは、上記調整回路は抵抗により構成することもできる。
【0146】
本発明の実施の形態に係るフリップフロップでは、上記電源に接続されるトランジスタと、ドレイン端子が該トランジスタのドレイン端子に接続されるトランジスタと、これらトランジスタのドレイン端子に接続される上記第1または第2出力端子と、の接続点を第1接続点としたとき、上記抵抗は、上記電源と上記第1接続点との間に設けられている構成とすることもできる。
【0147】
本発明の実施の形態に係るフリップフロップでは、上記調整回路は、上記第1〜第4トランジスタの何れか1つにより構成されており、上記調整回路としてのトランジスタのチャネル長は、上記入力トランジスタのチャネル長よりも長く設定されている構成とすることもできる。
【0148】
本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはPチャネル型であって、上記第2入力端子には、非アクティブ時に第1電位となり、アクティブ時に第1電位よりも低い第2電位となる信号が入力される構成とすることもできる。
【0149】
本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはNチャネル型であって、上記第2入力端子には、アクティブ時に第1電位となり、非アクティブ時に第1電位よりも低い第2電位となる信号が入力される構成とすることもできる。
【0150】
本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはPチャネル型であって、上記第2入力端子は高電位側電源に接続されている構成とすることもできる。
【0151】
本発明の実施の形態に係るフリップフロップでは、上記入力トランジスタはNチャネル型であって、上記第2入力端子は低電位側電源に接続されている構成とすることもできる。
【0152】
本発明の実施の形態に係るフリップフロップでは、上記第1入力端子にはセット用信号が入力され、上記第2入力端子にはリセット用信号が入力される構成とすることもできる。
【0153】
本発明の実施の形態に係るフリップフロップでは、上記第1入力端子にはリセット用信号が入力され、上記第2入力端子にはセット用信号が入力される構成とすることもできる。
【0154】
本発明の実施の形態に係るフリップフロップでは、初期化用信号が入力される第3入力端子をさらに備え、上記第3入力端子は、上記第1〜第4トランジスタの何れか1つのソース端子に接続されている構成とすることもできる。
【0155】
本発明の実施の形態に係るシフトレジスタは、各段に上記何れかに記載のフリップフロップを備え、各段は、上記フリップフロップの出力信号に基づいて自段の出力信号を出力することを特徴とする。
【0156】
本発明の実施の形態に係る表示パネルは、上記シフトレジスタと画素回路とがモノリシックに形成されていることを特徴とする。
【0157】
本発明の実施の形態に係る表示装置は、上記シフトレジスタを備えていることを特徴とする。
【0158】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【0159】
本発明は、表示装置の各駆動回路に好適である。
【符号の説明】
【0160】
1 液晶表示装置(表示装置)
10 シフトレジスタ
11 シフトレジスタの単位回路
11a フリップフロップ回路(フリップフロップ)
41 走査信号線(ゲートライン)
42 共通電極配線(コモンライン)
43 データ信号線(ソースライン)
44 TFT
45 画素電極
100 走査信号線駆動回路(ゲートドライバ)
300 データ信号線駆動回路(ソースドライバ)
400 表示パネル
Tr1、Tr12 トランジスタ(第1トランジスタ)
Tr2、Tr13 トランジスタ(第2トランジスタ)
Tr3、Tr14 トランジスタ(第3トランジスタ)
Tr4、Tr15 トランジスタ(第4トランジスタ)
Tr5、Tr6、Tr17、Tr19、 セットトランジスタ(入力トランジスタ)
Tr20、Tr21 リセットトランジスタ(入力トランジスタ)
Q 端子(第1出力端子)
QB 端子(第2出力端子)
ST セットトランジスタ(入力トランジスタ)
RT リセットセットトランジスタ(入力トランジスタ)
LC ラッチ回路
RC ラッチ調整回路(調整回路)
S、SB セット用端子(第1入力端子)
R、RB リセット用端子(第2入力端子)
INIT 初期化用端子(第3入力端子)
図1
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