特許 5834984 適応位相等化のためのシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5834984

(24)【登録日】2015年11月13日

(45)【発行日】2015年12月24日

(54)【発明の名称】適応位相等化のためのシステム及び方法

(51)【国際特許分類】

   H04B 7/005 20060101AFI20151203BHJP

   H03G 3/10 20060101ALI20151203BHJP

   H04B 3/04 20060101ALI20151203BHJP

【ＦＩ】

   H04B7/005

   H03G3/10 B

   H04B3/04 C

【請求項の数】7

【全頁数】21

(21)【出願番号】特願2012-29789(P2012-29789)

(22)【出願日】2012年2月14日

(65)【公開番号】特開2012-170079(P2012-170079A)

(43)【公開日】2012年9月6日

【審査請求日】2014年10月7日

(31)【優先権主張番号】13/027,258

(32)【優先日】2011年2月14日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100146776

【弁理士】

【氏名又は名称】山口 昭則

(72)【発明者】

【氏名】日高 康雄

【審査官】 川口 貴裕

(56)【参考文献】

【文献】 特開２００５−３０３６０７（ＪＰ，Ａ）

【文献】 特開２００８−０７２７１６（ＪＰ，Ａ）

【文献】 特開平０５−２９１９７２（ＪＰ，Ａ）

【文献】 特開２００８−０２２５３７（ＪＰ，Ａ）

【文献】 特開２００５−２３７００３（ＪＰ，Ａ）

【文献】 Yasuo Hidaka et al.，A 4-Channel 1.25-10.3 Gb/s Backplane Transceiver Macro With 35 dB Equalizer and Sign-Based Zero-Forcing Adaptive Control，IEEE JOURNAL OF SOLID-STATE CIRCUITS，２００９年１２月，Vol. 44, No. 12，p.3547-3559

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｂ ７／００５ − ７／０１５

Ｈ０４Ｂ ３／００ − ３／４４

Ｈ０４Ｂ ３／５０ − ３／６０

Ｈ０４Ｂ １／７６

Ｈ０３Ｇ ３／１０

(57)【特許請求の範囲】

【請求項1】

データ送信側の出力部又はデータ受信側の入力部に配置され、位相等化信号を生成する位相等化部と、
前記位相等化信号に含まれる送信データに基づき前記位相等化信号から回復データ信号を生成するよう構成されるデータ検出部と、
前記位相等化信号及び前記回復データ信号を互いに比較し、該比較に基づき位相歪みレベルを決定し、該位相歪みレベルに基づき位相歪みレベル信号を生成するよう構成される位相歪み検出部と、
前記位相歪みレベル信号を積分することで位相等化レベル信号を生成するよう構成される積算部と
を有し、
前記位相等化信号は、前記位相等化部が前記データ送信側に配置される場合に該位相等化部によって生成される第１の位相等化信号、又は前記位相等化部が前記データ受信側に配置される場合に該位相等化部によって生成される第２の位相等化信号を有し、
前記位相等化部は、前記データ送信側に配置される場合には、前記データ送信側から通信チャネルを介して前記データ受信側へ送信されるべき送信データ信号を調整して位相前置歪み信号を生成し、該位相前置歪み信号が前記通信チャネルを介して前記データ受信側へ送信されることで前記第１の位相等化信号が生成されるようにし、あるいは、前記データ受信側に配置される場合には、前記通信チャネルにわたる送信によって前記送信データ信号において位相歪みが生じることで生成された位相歪み信号を調整して前記第２の位相等化信号を生成し、
前記位相等化部による信号の調整は、前記位相等化レベル信号に基づき、
前記位相歪み検出部は、異なる周波数の間の１又はそれ以上の位相差を検出する１又はそれ以上のフィルタパターンデコーダを有する、システム。

【請求項2】

前記位相歪み検出部は、第１の時間インデックスにあるプレカーソルＩＳＩ及び第２の時間インデックスにあるポストカーソルＩＳＩを検出する１又はそれ以上のフィルタパターンデコーダを有し、
前記プレカーソルＩＳＩ及び前記ポストカーソルＩＳＩは、大きさが同じで極性が逆であるよう重み付けられ、
前記第１の時間インデックス及び前記第２の時間インデックスは、大きさが同じで極性が逆である、
請求項１に記載のシステム。

【請求項3】

前記位相等化部は、１又はそれ以上のプレカーソルタップを有する有限インパルス応答フィルタである、
請求項１に記載のシステム。

【請求項4】

前記位相等化部が前記位相等化レベル信号に基づき前記送信データ信号を調整することは、前記位相等化部のタップ係数として位相等化レベルを組み込むことを含む、
請求項１に記載のシステム。

【請求項5】

前記位相等化部は、振幅等化部である、
請求項１に記載のシステム。

【請求項6】

前記データ検出部は、判定帰還等化部である、
請求項１に記載のシステム。

【請求項7】

データ送信側の出力部又はデータ受信側の入力部に配置される位相等化部によって、位相等化信号を生成するステップと、
データ検出部によって、前記位相等化信号に含まれる送信データに基づき前記位相等化信号から回復データ信号を生成するステップと、
位相歪み検出部によって、前記位相等化信号及び前記回復データ信号を互いに比較するステップと、
前記比較に基づき、前記位相歪み検出部によって、位相歪みレベルを決定するステップと、
前記位相歪み検出部によって、前記位相歪みレベルに基づき位相歪みレベル信号を生成するステップと、
積算部によって、前記位相歪みレベル信号を積分することで位相等化レベル信号を生成するステップと
を有し、
前記位相等化信号は、前記位相等化部が前記データ送信側に配置される場合に該位相等化部によって生成される第１の位相等化信号、又は前記位相等化部が前記データ受信側に配置される場合に該位相等化部によって生成される第２の位相等化信号を有し、
前記位相等化信号を生成するステップは、前記位相等化部が前記データ送信側に配置される場合には、前記データ送信側から通信チャネルを介して前記データ受信側へ送信されるべき送信データ信号を調整して位相前置歪み信号を生成し、該位相前置歪み信号が前記通信チャネルを介して前記データ受信側へ送信されることで前記第１の位相等化信号が生成されるようにするステップを含み、あるいは、前記位相等化部が前記データ受信側に配置される場合には、前記通信チャネルにわたる送信によって前記送信データ信号において位相歪みが生じることで生成された位相歪み信号を調整して前記第２の位相等化信号を生成するステップを含み、
前記位相等化部による信号の調整は、前記位相等化レベル信号に基づき、
前記位相歪み検出部は、異なる周波数の間の１又はそれ以上の位相差を検出する１又はそれ以上のフィルタパターンデコーダを有する、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、高速通信に係る。

【背景技術】

【0002】

高速電気通信において、受信される信号は、例えば表皮効果及び誘電損失のような周波数依存損失によりしばしば歪み、符号間干渉（Inter-Symbol Interference（ＩＳＩ））を引き起こす。等化器は、最大チャネル長さを増大させ又は通信速度を上げるようＩＳＩを補償するためにしばしば使用される。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明は、ＩＳＩによる信号歪みを補償する適応位相等化のためのシステム及び方法を提供することを目的とする。

【課題を解決するための手段】

【0004】

上記の目的を達成するよう、本発明の実施形態は、位相等化信号に含まれる送信データに基づき前記位相等化信号から回復データ信号を生成するよう構成されるデータ検出部と、前記位相等化信号及び前記回復データ信号を互いに比較し、該比較に基づき位相歪みレベルを決定し、該位相歪みレベルに基づき位相歪みレベル信号を生成するよう構成される位相歪み検出部と、前記位相歪みレベル信号に基づき位相等化レベル信号を生成するよう構成される積算部と、前記位相等化レベル信号に基づき前記送信データを含む送信データ信号を調整するよう構成される位相等化部とを有し、前記送信データ信号の調整により、前記位相等化信号、又は通信チャネルにわたる送信によって前記位相等化信号へと歪むよう構成された位相前置歪み信号が提供される、システムを提供する。

【0005】

本発明の実施形態は、更に、データ検出部によって、位相等化信号に含まれる送信データに基づき前記位相等化信号から回復データ信号を生成するステップと、位相歪み検出部によって、前記位相等化信号及び前記回復データ信号を互いに比較するステップと、前記比較に基づき、前記位相歪み検出部によって、位相歪みレベルを決定するステップと、前記位相歪み検出部によって、前記位相歪みレベルに基づき位相歪みレベル信号を生成するステップと、積算部によって、前記位相歪みレベル信号に基づき位相等化レベル信号を生成するステップと、位相等化部によって、前記位相等化レベル信号に基づき前記送信データを含む送信データ信号を調整するステップとを有し、前記送信データ信号の調整により、前記位相等化信号、又は通信チャネルにわたる送信によって前記位相等化信号へと歪むよう構成された位相前置歪み信号が提供される、方法を提供する。

【発明の効果】

【0006】

本発明の実施形態によれば、ＩＳＩによる信号歪みを補償する適応位相等化を提供することが可能となる。

【図面の簡単な説明】

【0007】

【図1】ＩＳＩを伴うチャネルのパルス応答の例を表す。

【図2】等化器の例を表す。

【図3】プレカーソルタップ及びポストカーソルタップを１つずつ有する３タップ有限インパルス応答（ＦＩＲ）フィルタの例を表す。

【図4】適応位相等化器システムの例を表す。

【図5】適応位相等化器システムの他の例を表す。

【図6】適応位相等化器システムの他の例を表す。

【図7】例となる３タップＦＩＲフィルタのプリエンファシス係数及び線形等化器ゲインのための適応制御の例を表す。

【図8】位相等化器の効果の例を表す。

【図9】位相歪みの例を表す。

【図10】ｆｓ／４からｆｓ／６の間の周波数依存の位相を検出するフィルタパターンデコーダ（ＦＰＤ）の例を表す。

【図11】位相歪み検出器の例を表す。

【図12】ｆｓ／２からｆｓ／４の間の周波数依存の位相を検出するＦＰＤの例を表す。

【図13】ｆｓ／６からｆｓ／８の間の周波数依存の位相を検出するＦＰＤの例を表す。

【図14】ｆｓ／４からｆｓ／６の間の周波数依存の位相を検出するＦＰＤ及びｆｓ／６からｆｓ／８の間の周波数依存の位相を検出する他のＦＰＤを含む複数のＦＰＤを用いる多次元位相歪み検出器の例を表す。

【図15】データクロックによってサンプリングされるエラーに基づく符号間干渉のために複数のＦＰＤを用いる位相歪み検出器の例を表す。

【図16】データクロックによってサンプリングされるエラー情報に基づく位相歪みのためのＦＰＤの例を表す。

【図17】判定帰還等化器（ＤＦＥ）のためのクロック回復方法を表す。

【図18】位相誤差検出器を表す。

【図19】例となる判定帰還等化器（ＤＦＥ）のための例となるクロック回復方法のための位相誤差検出器の例を表す。

【図20】１つのプレカーソルタップを有する２タップＦＩＲフィルタの例を表す。

【図21】２つのプレカーソルタップを有する４タップＦＩＲフィルタの例を表す。

【図22】位相等化器のための一次連続時間線形等化器（ＣＴＬＥ）の例を表す。

【図23】例となる位相等化器のための例となる一次ＣＴＬＥの実施例を表す。

【図24】例となる位相等化器のための例となる一次ＣＴＬＥの他の実施例を表す。

【図25】一次ＣＴＬＥの例を表す。

【図26】一次ＣＴＬＥの他の例を表す。

【図27】例となる位相等化器のための二次ＣＴＬＥの例を表す。

【図28】例となる位相等化器のための例となる二次ＣＴＬＥの実施例を表す。

【図29】例となる位相等化器のための例となる二次ＣＴＬＥの他の実施例を表す。

【発明を実施するための形態】

【0008】

高速電気通信において、受信される信号は、例えば表皮効果及び誘電損失のような周波数依存損失によりしばしば歪み、これは符号間干渉（Inter-Symbol Interference（ＩＳＩ））を引き起こす。図１は、例となるＩＳＩを伴うチャネルのパルス応答の例を表す。パルス応答は、ピークパルス応答（カーソル）、カーソルの前のＩＳＩ（プレカーソルＩＳＩ）、及びカーソルの後のＩＳＩ（ポストカーソルＩＳＩ）を含む。プレカーソルＩＳＩ及びポストカーソルＩＳＩはいずれも、隣接ビットの受信と干渉し、ビットエラーレート（bit error rate（ＢＥＲ））を悪化させうる。チャネル長さが増大するにつれて、パルス応答は、時間においてより幅広く広がって、より高いＩＳＩを引き起こす。データレートが増大するにつれて、送信側（すなわち、Ｔｘ）出力における理想的なパルス幅は減少するが、受信側（すなわち、Ｒｘ）入力でのパルス幅は絶対時間スケールにおいてほとんど変化しない。単位インターバル（ＵＩ）は、データレートが増大するにつれて減少するので、ＩＳＩは有効に増大する。

【0009】

等化器は、最大チャネル長さを増大させ又は通信速度を上げるようＩＳＩを補償するためにしばしば使用される。一般的に、等化器は、チャネルによる歪みを相殺するようチャネル伝達関数の逆関数を近似するフィルタである。等化器は、線形等化器（linear equalizer（ＬＥ））、判定帰還等化器（decision-feedback equalizer（ＤＦＥ））、又はＬＥ及びＤＦＥの組み合わせであってよい。

【0010】

図２は、例となる等化器を表す。ＬＥ入力は、チャネルにおける高周波減衰に起因してプレカーソルＩＳＩ及びポストカーソルＩＳＩを有しうる。ＬＥ増幅器は、プレカーソルＩＳＩ及びポストカーソルＩＳＩの一部を相殺するよう、減衰された高周波成分を増幅する。ＤＦＥ入力での残留ＩＳＩは、判定回路出力を用いてＤＦＥ内のフィードバックフィルタによってエミュレートされる。エミュレートされたＩＳＩはＤＦＥ入力信号から減じられ、それにより、ＩＳＩは判定回路入力で完全に相殺され得る。

【0011】

ＤＦＥがなかった場合には、ＬＥは、特定の実施形態において、全てのポストカーソルＩＳＩを相殺しうるが、ＬＥのみの方式は、高周波ノイズを増幅する傾向があるという欠点を有する。図２において、ＬＥの後にＤＦＥを用いると、ＬＥは、ＤＦＥによって相殺される一部のポストカーソルＩＳＩを残すことができる。判定回路はノイズを取り除くので、エミュレートされたＩＳＩは実質的にノイズレスである。従って、ＤＦＥの利点は、それがノイズを増幅することなくＩＳＩを実質的に相殺するということである。しかし、ＤＦＥは、フィードバックフィルタの各タップが唯１つの単位インターバル（ＵＩ）の時間スパンについてしかＩＳＩをエミュレートすることができないので、ＩＳＩを相殺する能力が限られている。更に、ＤＦＥは、ＤＦＥが前の判定を用いてＩＳＩをエミュレートするので、プレカーソルＩＳＩを実質的に相殺することができない。ＤＦＥの他の欠点はエラー伝搬である。すなわち、回復されたデータにエラーが存在すると、エラーは、ＤＦＥによる不適切なフィードバックにより、連続するデータにおいて再び起こる可能性がある。

【0012】

ＬＥ特性は、離散時間領域又は連続時間領域において伝達関数によって表される。離散時間領域におけるＬＥは、有限インパルス応答（ＦＩＲ）フィルタ又は無限インパルス応答（ＩＩＲ）フィルタのいずれかである。連続時間領域におけるＬＥは、連続時間線形等化器（continuous-time linear equalizer（ＣＴＬＥ））である。ＬＥは、ＦＩＲフィルタ、ＩＩＲフィルタ、及びＣＴＬＥの組み合わせであってよい。

【0013】

ＬＥは図２においてＲｘ側にあるが、それはＴｘ側に配置されてよく、それにより、信号は送信前に予め歪ませられる。代替案として、それは、Ｔｘ側及びＲｘ側に分割されてよい。他方で、ＤＦＥは、直前に受信されるデータ値を用いるので、Ｒｘ側にあるべきである。

【0014】

図３は、プレカーソルタップ及びポストカーソルタップを１つずつ有する３タップＦＩＲフィルタの例を表す。図３において、Ｚ^−１は単位遅延を表す。Ｃ_０は、タップ係数の中で大きさが最大であるカーソルタップ係数である。カーソルタップは、センタータップ又はメインタップとも呼ばれる。Ｃ_−１は、主としてプレカーソルＩＳＩを相殺するプレカーソルタップである。Ｃ_１は、主としてポストカーソルＩＳＩを相殺するポストカーソルＩＳＩである。特定の実施形態において、チャネル特性は未知でありうるから、係数を自動的にチャネル特性に適応させることが望ましい。

【0015】

図４は、適応位相等化器システムの例を表す。図４において、送信データは、チャネルにわたる伝送の間に位相歪みを生じることがある。特定の実施形態において、位相歪み信号は、位相等化信号を生成するよう、プレカーソルタップを備えたＦＩＲフィルタ等の位相等化器によって、位相等化されてよい。特定の実施形態において、データ検出器は、位相等化信号から送信信号を回復してよい。特定の実施形態において、位相歪み検出器は、データ検出器入力において残留位相歪みを検出するよう、データ検出器出力によりデータ検出器入力を確認してよい。特定の実施形態において、残留位相歪みは、位相等化レベルを生成するよう、積算器によって積分されてよい。特定の実施形態において、位相等化レベルは、位相等化器の係数として使用されてよい。特定の実施形態において、適応位相等化器システムは、振幅等化器を含んでよい。特定の実施形態において、位相等化器は、位相歪みとともに振幅歪みを均等化してよく、データ検出器はＤＦＥを含んでよい。

【0016】

特定の実施形態において、適応位相等化器システムの位相等化器は、図５が表すように、Ｔｘ側に配置されてよい。位相等化器は、チャネルにわたる信号の伝送の前に、信号を予め歪ませるので、信号は、チャネル出力で位相等化される。バックワードチャネルは、Ｔｘ側に係数制御情報を返すために必要とされてよい。特定の実施形態において、位相等化器の機能は、ＴｘとＲｘとの間で分けられてよい。

【0017】

図６は、適応位相等化器システムの他の例を表す。図６が表すように、位相等化器回路は、Ｔｘ側にあるプレカーソルタップを備えた３タップＦＩＲフィルタによって実現されてよい。Ｒｘ側は、線形等化器、ＤＦＥを有するデータ及びエラー検出器、デマルチプレクサ、クロック回復回路、及び等化器制御回路を有してよい。特定の実施形態において、等化器制御は、ＬＥ制御、検出器及びＤＦＥ制御、及びプリエンファシス制御を生成してよい。特定の実施形態において、プリエンファシス制御のための情報は、バックワード制御チャネルを介してＴｘ側に返送されてよい。図６において、Ｄａｔａは、受信信号から回復されたデータであり、Ｅｒｒｏｒは、クロック回復及び等化器制御のためのエラー情報である。

【0018】

図７は、３タップＦＩＲフィルタのプリエンファシス係数及びＬＥゲインのための適応制御の例を表す。特定の実施形態において、ＩＳＩのためのフィルタパターンデコーダ（filter-pattern decoder（ＦＰＤ））は、「Detecting Residual Intersymbol Interference （ISI） Components Using Two Data Patterns」と題された米国特許出願第２００９／０３１６７６７号明細書において記載されるように、残留ＩＳＩを検出し、４回のステップでＲｅｓＩＳＩ信号を生成してよい。なお、この特許文献は、限定ではなく一例として参照により本願に援用される。特定の実施形態において、４回のステップにおけるＲｅｓＩＳＩ信号は、重み定数を乗じられ、フィルタパターン平衡器によって選択され、ＱＲＧａｉｎを生成するよう積分されてよい。ＱＲＧａｉｎは、直流（ＤＣ）に対する４分の１レートでの線形等化器のゲインを表す。特定の実施形態において、収束は、「Sign-Based General Zero-Forcing Adaptive Equalizer Control」と題された米国特許出願第２００９／０３１６７７１号明細書において記載されるように、ＲｅｓＩＳＩ信号の平均の加重和をゼロに向かわせてよい。なお、この特許文献は、限定ではなく一例として参照により本願に援用される。特定の実施形態において、単一の制御ループは、Ｒｘ線形等化器とＴｘプリエンファシスとの間で、それらの強さを均等化して、２つの同じ制御ループの間のカップリングを回避するよう、共有されてよい。特定の実施形態において、ＱＲＧａｉｎは、ＰＥＧａｉｎテーブルにおいて埋め込まれるアンチディザリングを用いて、テーブル索引によってＬＥＧａｉｎ及びＰＥＧａｉｎに変換されてよい。

【0019】

図７の下部の経路は、図４及び図５が表す位相歪み検出器及び積算器の例を表す。特定の実施形態において、位相歪み回路のためのＦＰＤは、残留位相歪みを検出し、位相歪みを表すＲｅｓＰＤを生成してよい。特定の実施形態において、ＲｅｓＰＤは、位相等化の必要とされるレベルを表すＰｈａｓｅＥＱに組み入れられてよい。特定の実施形態において、収束は、ＲｅｓＰＤをゼロに向かわせてよい。

【0020】

特定の実施形態は、ＰＥＧａｉｎをＣ（０）／｛Ｃ（０）＋Ｃ（−１）＋Ｃ（＋１）｝｝と定義する。これは、ＤＣに対する４分の１レートでの相対ゲインを近似することができる。特定の実施形態は、ＰｈａｓｅＥＱを−Ｃ（−１）／Ｃ（０）と定義する。これは、位相等化の量を近似することができる。特定の実施形態において、Ｃ（０）、Ｃ（−１）及びＣ（＋１）は、係数符号に対する制限及び係数の大きさの一定和を用いてＰＥＧａｉｎ及びＰｈａｓｅＥＱから導出されてよい。

【0021】

図８は、例となる位相等化の例となる効果を表す。図８において、様々な周期を有する周期的な波形は、ナイキスト周波数で３２ｄＢ損失を伴うチャネルにわたる伝送の後に、Ｒｘ側にある１タップＤＦＥの入力で測定される。振幅等化は１タップＤＦＥのために最適でありうるが、位相等化は異なってよい。０１０１の振幅パターンは回復されないが、これは、ＤＦＥがナイキスト周波数成分を回復するので、ＤＦＥを用いるデータ回復にとって必ずしも問題ではない。

【0022】

位相等化を用いないと、４ＵＩ周期パターン（００１１００１１）は、８ＵＩ（００００１１１１）パターン及び１６ＵＩ（０×８／１×８）パターンよりも後に来る。これは、プレカーソルタップが使用されない場合である。実質的に最適な位相等化を用いると、４ＵＩ、８ＵＩ、及び１６ＵＩパターンは満足に整列される。過度の位相等化を用いると、４ＵＩパターンは、８ＵＩ及び１６ＵＩパターンよりも先に来る。図８において、時間線はダイアグラム間で整列されている。位相等化が増大するにつれて、４ＵＩ、８ＵＩ、及び１６ＵＩパターンは異なるレートで遅延されるが、２ＵＩ周期パターン（０１０１）は、プレカーソルタップがポストカーソルタップと実質的に同じであるために、遅延されない。結果として、最適な位相等化によれば、０１０１パターンは他のパターンとは位相がずれている。先と同じく、これは、ＤＦＥがナイキスト周波数成分を回復するので、ＤＦＥを用いるデータ回復にとって問題ではない。

【0023】

図８に基づき、特定の実施形態は、図９が表すように、周波数依存の位相として位相歪みを定義してよい。位相等化が不十分である場合、低周波パターン（例えば、１６ＵＩ又は８ＵＩ周期パターン）は早発位相（early phase）を有してよく、一方、高周波パターン（例えば、４UI周期パターン）は後発位相（late phase）を有してよい。位相等化が過度である場合、低周波パターンは後発位相を有してよく、一方、高周波パターンは早発位相を有してよい。超高周波パターン（例えば、２ＵＩ周期パターン）は、振幅が均等化されない限り、実質的に無視されてよい。

【0024】

図１０は、ｆｓ／４とｆｓ／６との間の周波数依存の位相を検出するＦＰＤの例を表す。特定の実施形態は、ＦＰ０（０００Ｅ１１１）及びＦＰ１（１００Ｅ１１０）での位相誤差を比較することによって、位相歪みを検出してよい。なお、Ｅは、立ち上がりの場所を表す。特定の実施形態において、立ち下がりを有する反転されたパターン、例えば、１１１Ｅ０００及び０１１Ｅ００１が使用されてよい。図１０において、ＦＰ０は、少なくとも６ＵＩの周期を有する低周波パターンを表してよく、ＦＰ１は、４ＵＩの周期を有する高周波パターンを表してよい。

【0025】

図１０において、位相誤差がＦＰ０では遅く、ＦＰ１では早い場合、ＲｅｓＰＤは、不十分な位相等化を示す＋１を割り当てられよい。位相誤差がＦＰ０では早く、ＦＰ１では遅い場合、ＲｅｓＰＤは、過度の位相等化を示す−１を割り当てられてよい。

【0026】

図１０において、位相誤差がＦＰ０及びＦＰ１の両方について早く、又はＦＰ０及びＦＰ１の両方について遅い場合、ＲｅｓＰＤは、ゼロ平均出力を生成するよう＋１及び−１を割り当てられてよい。特定の実施形態において、平均ＲｅｓＰＤが受信データシーケンスの統計値に関わらずそのような条件において完全にゼロになることを確かにするよう、ＦＰＤは、同じ回数だけ各フィルタパターンを交互に確認してよい。

【0027】

図１０における位相歪みのためのＦＰＤは、同時に反対の極性を用いながら、＋２．５ＵＩ及び−２．５ＵＩの時間インデックスについて２つのＩＳＩ成分の検出を実行してよい。限定でなく一例として、Ｄ_０からＥ_２．５までの効果は、＋２．５ＵＩの時間インデックスでのポストカーソルＩＳＩであってよく、一方、Ｄ_５からＥ_２．５までの効果は、−２．５ＵＩの時間インデックスでのプレカーソルＩＳＩであってよい。ＲｅｓＰＤは、肯定的にプレカーソルＩＳＩと、及び否定的にポストカーソルＩＳＩと関連づけられてよい。特定の実施形態において、位相歪みは、＋２．５ＵＩ及び−２．５ＵＩの時間インデックス間のような、プレカーソルＩＳＩとポストカーソルＩＳＩとの間の不均衡として検出されてよい。

【0028】

特定の実施形態は、図１１が表すように、ＩＳＩのための複数のＦＰＤを備える位相歪み検出器を実施してよい。図１１において、ＲｅｓＩＳＩ_−２．５のためのＦＰＤは、−２．５ＵＩの時間インデックスで残留プレカーソルＩＳＩを検出してよく、ＲｅｓＩＳＩ_＋２．５のためのＦＰＤは、＋２．５ＵＩの時間インデックスで残留ポストカーソルＩＳＩを検出してよい。特定の実施形態において、−２．５ＵＩの時間インデックスでの残留プレカーソルＩＳＩ及び＋２．５ＵＩの時間インデックスでの残留ポストカーソルＩＳＩは、信号ＲｅｓＰＤを生成するよう、反対の極性において重み付けられ、フィルタパターン平衡器によって等しく選択されてよい。

【0029】

図１２は、ｆｓ／２とｆｓ／４との間の周波数依存の位相を検出するＦＰＤの例を表す。図１２において、プレカーソルＩＳＩのためのＦＰＤは、−１．５ＵＩの時間インデックスで残留プレカーソルＩＳＩを検出してよく、ポストカーソルＩＳＩのためのＦＰＤは、＋１．５ＵＩの時間インデックスで残留ポストカーソルＩＳＩを検出してよい。特定の実施形態は、図１３が表すように、ｆｓ／４よりも低い周波数において位相歪みを検出してよい。図１３において、位相歪みは、ｆｓ／６とｆｓ／８との間の周波数依存の位相として検出されてよい。

【0030】

特定の実施形態は、図１４が限定ではなく一例として表すように、２又はそれ以上のプレカーソルタップを有するＦＩＲフィルタのような多次元位相等化器を制御するために、２又はそれ以上のＦＰＤ（例えば、図１０及び図１３におけるＦＰＤ）を一緒に用いてよい。図１４において、ｆｓ／４とｆｓ／６との間の位相歪み（すなわち、高周波位相歪み）のためのＦＰＤは、第１のプレカーソルタップＣ（−１）を制御するために使用されてよく、ｆｓ／６とｆｓ／８との間の位相歪み（すなわち、低周波位相歪み）のためのＦＰＤは、第２のプレカーソルタップＣ（−２）を制御するために使用されてよい。特定の実施形態は、３次元（又はより高い）位相等化器にまで及んでよい。

【0031】

また、特定の実施形態は、エッジクロックよりむしろ、データクロックによってサンプリングされるエラー情報から位相歪みを検出してよい。図１５は、データクロックによってサンプリングされるエラーに基づくＩＳＩのために２つのＦＰＤを用いる位相歪み検出器の例を表す。図１５において、ＲｅｓＩＳＩ_−２．０のためのＦＰＤは、−２．０ＵＩの時間インデックスで残留プレカーソルＩＳＩを検出してよく、ＲｅｓＩＳＩ_＋２．０のためのＦＰＤは、＋２．０ＵＩの時間インデックスで残留ポストカーソルＩＳＩを検出してよい。特定の実施形態において、−２．０ＵＩの時間インデックスでの残留プレカーソルＩＳＩ及び＋２．０ＵＩの時間インデックスでの残留ポストカーソルＩＳＩは、信号ＲｅｓＰＤを生成するよう、反対の極性において重み付けられ、フィルタパターン平衡器によって等しく選択されてよい。

【0032】

図１５の例となる位相歪み検出器に対する代替案として、ＦＰＤは、図１６が表すように、データクロックによってサンプリングされるエラー情報から直接に位相歪みを検出してよい。図１６の例となる方法は、図１６の例となる方法が反対の極性において同時にＲｅｓＩＳＩ_−２．０及びＲｅｓＩＳＩ_＋２．０をともに検出することができるので、図１５の例となる位相歪み検出器と実質的に同等である。

【0033】

図８が表すように、位相は４ＵＩ、８ＵＩ、及び１６ＵＩパターンの間で整合され得るが、２ＵＩ周期パターン（例えば、０１０１）は、他のパターンと位相がずれていてよい。これは、ＤＦＥがナイキスト周波数成分を回復するので、ＤＦＥを用いるデータ回復にとって問題ではないが、０１０１パターンの位相のずれが（受信器のジッター許容を悪化させる）データ依存のジッターを引き起こすことがあるので、あらゆるデータ遷移においても位相誤差情報を用いる従来のクロック回復スキームにとっては問題である。

【0034】

図１７は、ＤＦＥのためのクロック回復方法を表し、図１８は、位相誤差検出器を表す。位相誤差は、図１８において表されるように、Ｄ_２とＤ_３との間の誤差値Ｅ_２．５をＤ_２及びＤ_３と比較することによって、Ｄ_２からＤ_３へのデータ遷移があるときに検出される。

【0035】

図１９は、例となるＤＦＥのための例となるクロック回復方法のための位相誤差検出器の例を表す。特定の実施形態において、クロック回復は、００Ｅ１１（又は１１Ｅ００）パターンでの位相誤差情報を使用し、他のパターンでの位相誤差情報を無視してよい。例えば、図１９の例となる方法は、4分の1レート又はより低い周波数で位相誤差情報を使用してよい。特定の実施形態において、図１９の例となる方法は、（１）１０Ｅ１０パターンの振幅があまりに小さく、（２）１０Ｅ１０Ｅパターンの位相が他の低周波パターンと整列されず、（３）００Ｅ１１パターンでのクロック位相の保持が、図１９の例となる方法により位相歪みを検出する感度を改善し、又は（４）図１９の例となる方法が、他のクロック回復方法よりもＤＦＥエラー伝搬に対してクロック回復に耐性を持たせるので、他のクロック回復方法に対して利点を有することができる。他のクロック回復方法は、ＤＦＥエラー伝搬が１０１０パターンを続けて、不適切な位相誤差情報を生成するので、しばしばＤＦＥエラー伝搬をしやすく、一方、ＤＦＥエラー伝搬は、同じ値の２又はそれ以上の連続ビット等の低周波パターンで終わる。

【0036】

図４及び図５において、非最小位相特性を有する線形フィルタ（ＦＩＲフィルタ、ＣＴＬＥ、又はそれらの組み合わせ）は、位相等化器として使用されてよい。特定の実施形態において、線形フィルタは非最小位相特性を有してよく、その伝達関数は、ｚ平面における単位円外の離散時間領域における１又はそれ以上のゼロ又は極、あるいは、ｓ平面の右半分の連続時間領域のおける１又はそれ以上のゼロ又は極を有してよい。例えば、限定でなく一例として図２０が表すような１つのプレカーソルタップを有する２タップＦＩＲフィルタは、離散時間領域において以下の伝達関数を有してよい：

【数1】

【0037】

限定でなく一例として、伝達関数式１は、Ｃ_０／（−Ｃ_−１）で１つのゼロを、及び原点で１つの極を有してよい。ゼロは、｜Ｃ_０｜＞｜Ｃ_−１｜の場合に、ｚ平面における単位円の外にあってよい。ここで、Ｃ_０はカーソルタップである。従って、Ｃ_−１がゼロでない限り、１つのプレカーソルタップを有する２タップＦＩＲフィルタは、非最小位相特性を有してよく、特定の実施形態において位相等化器として使用されてよい。特定の実施形態において、２タップＦＩＲフィルタの位相等化レベルは、大きさ｜Ｃ_−１｜と関連づけられる。Ｃ_−１がゼロであるとき、プレカーソルタップは無効にされ、２タップＦＩＲフィルタは最小位相特性を有し、これは位相歪みを均等化しない。大きさ｜Ｃ_−１｜が増大するにつれて、位相等化レベルは増大する。

【0038】

同様に、図３が表すような１つのプレカーソルタップを有する３タップＦＩＲフィルタは、離散時間領域において以下の伝達関数を有してよい：

【数2】

【0039】

限定でなく一例として、伝達関数式２は、ｚ_１で１つのゼロを、ｚ_２でもう１つのゼロを、及び原点で２つの極を有してよい。ｚ_１又はｚ_２は、｜Ｃ_０｜＞｜Ｃ_−１｜＋｜Ｃ_１｜の場合に、ｚ平面における単位円の外にある。ここで、Ｃ_０はカーソルタップである。従って、Ｃ_−１がゼロでない限り、１つのプレカーソルタップを有する３タップＦＩＲフィルタは、非最小位相特性を有してよく、特定の実施形態において位相等化器として使用されてよい。図３における３タップＦＩＲフィルタの位相等化レベルは、大きさ｜Ｃ_−１｜と関連づけられてよい。Ｃ_−１がゼロであるとき、プレカーソルタップは無効にされ、３タップＦＩＲフィルタは最小位相特性を有し、これは位相歪みを均等化しない。大きさ｜Ｃ_−１｜が増大するにつれて、位相等化レベルは増大する。

【0040】

限定でなく一例として図２１が表すような２つのプレカーソルタップを有する４タップＦＩＲフィルタは、非最小位相特性を有してよく、Ｃ_−１又はＣ_−２がゼロでない限り位相等化器として使用されてよい。Ｃ_−１及びＣ_−２が両方ともゼロであるとき、プレカーソルタップは無効にされ、４タップＦＩＲフィルタは最小位相特性を有し、これは位相歪みを均等化しない。｜Ｃ_−１｜及び／又は｜Ｃ_−２｜の大きさが増大するにつれて、位相等化レベルは増大する。｜Ｃ_−２｜は、｜Ｃ_−１｜よりも低い周波数における位相等化と関連づけられる。

【0041】

特定の実施形態において、ＣＴＬＥは、連続時間領域におけるゼロがｓ平面の右半分にある場合に、位相等化器として使用されてよい。図２２は、以下の伝達関数を有する位相等化器のための一次ＣＴＬＥの例を表す：

【数3】

【0042】

特定の実施形態において、伝達関数式３は、−Ｃ_０／Ｃ_１で１つのゼロを有してよい。Ｃ_０＞０及びＣ_１＜０の場合に、ゼロはｓ平面の右半分にあり、このＣＴＬＥは非最小位相特性を有してよく、位相等化器として使用されてよい。

【0043】

図２２の例となる一次ＣＴＬＥは、Ｃ_０＞０及びＣ_１＞０の場合に、データ伝送のための共通する一次ＣＴＬＥとは異なる。ゼロはそのような状況下でｓ平面の左半分にあるから、データ伝送のための共通一次ＣＴＬＥは、ｓ平面の左半分においてゼロを有し且つ最小位相特性を有してよく、特定の実施形態において位相等化器として使用され得ない。

【0044】

図２３及び図２４は、例となる位相等化器（例えば、図２２における位相等化器）のための例となる一次ＣＴＬＥの実施例を表す。ＤＣ経路及び一次導関数経路は反対の特性を有しうるから、特定の実施形態は、別個の信号経路と、出力での交差接続とを使用してよい。ゲイン段は別であっても（図２３参照）、あるいは、併合されても（図２４参照）よい。

【0045】

図２５及び図２６は、ＤＣ経路及び一次導関数経路が同じ極性を有する一次ＣＴＬＥの例を表す。図２６において、ＤＣ経路及び一次導関数経路は、同じ極性のために、併合されてよい。最小位相特性に起因して、図２５及び図２６における一次ＣＴＬＥは、特定の実施形態において位相等化器として使用され得ない。

【0046】

図２７は、以下の伝達関数を有する例となる位相等化器のための二次ＣＴＬＥの例を表す：

【数4】

【0047】

特定の実施形態において、伝達関数は、ｚ_１で１つのゼロを、及びｚ_２でもう１つのゼロを有してよい。Ｃ_０＞０、Ｃ_１＞０及びＣ_２＜０の場合に、ｚ_１又はｚ_２のいずれか一方はｓ平面の右半分の面上にある。図２７におけるＣＴＬＥは非最小位相特性を有し、特定の実施形態において位相等化器として使用されてよい。図２７におけるＣＴＬＥは、Ｃ_０＞０、Ｃ_１＞０及びＣ_２＞０の場合に、データ伝送のための他の二次ＣＴＬＥとは異なる。ｚ_１及びｚ_２がｓ平面の左半分にある場合に、データ伝送のための他の二次ＣＴＬＥは最小位相特性を有し、特定の実施形態において位相等化器として使用され得ない。

【0048】

図２８及び図２９は、例となる位相等化器（例えば、図２７の位相等化器）のための例となる二次ＣＴＬＥの実施例を表す。特定の実施形態は、図２８が表すように、ＤＣ経路、一次導関数経路、及び二次導関数経路を分離してよい。特定の実施形態は、ＤＣ経路及び一次導関数経路が同じ極性を有するならば、図２９が表すように、ＤＣ経路及び一次導関数経路を併合してよい。ゲイン段は別であっても（図２８参照）、あるいは、導関数段と併合されても（図２９参照）よい。

【0049】

ここで、「あるいは」、「又は」、「若しくは」（or）は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、包含的であり排他的でない。従って、本願では、「Ａ又はＢ」は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、「Ａ、Ｂ又はその両方」を意味する。更に、「且つ」、「並びに」、「及び」（and）は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、連帯である。従って、本願では、「Ａ及びＢ」は、別なふうに明示的に示され、又は別なふうに文脈によって示されない限りは、「連帯してＡ及びＢ」を意味する。

【0050】

本開示は、当業者が理解する本願における実施例に対する全ての変更、置換、変形、代替及び修正を包含する。同様に、必要に応じて、添付の特許請求の範囲は、当業者が理解する本願における実施例に対する全ての変更、置換、変形、代替及び修正を包含する。更に、特定の機能を実行するよう適合され、構成され、配置され、動作し、又は動作可能である装置若しくはシステム又はその構成要素に対する添付の特許請求の範囲における言及は、その装置、システム又は構成要素が適合され、構成され、配置され、動作し、又は動作可能である限り、それ又はその特定の機能がアクティブにされ、オンされ、又は解除されるか否かに関わらず、その装置、システム又は構成要素を包含する。

【0051】

以上の実施形態に関し、更に以下の付記を開示する。

【0052】

（付記１）
位相等化信号に含まれる送信データに基づき前記位相等化信号から回復データ信号を生成するよう構成されるデータ検出部と、
前記位相等化信号及び前記回復データ信号を互いに比較し、該比較に基づき位相歪みレベルを決定し、該位相歪みレベルに基づき位相歪みレベル信号を生成するよう構成される位相歪み検出部と、
前記位相歪みレベル信号に基づき位相等化レベル信号を生成するよう構成される積算部と、
前記位相等化レベル信号に基づき前記送信データを含む送信データ信号を調整するよう構成される位相等化部と
を有し、
前記送信データ信号の調整により、前記位相等化信号、又は通信チャネルにわたる送信によって前記位相等化信号へと歪むよう構成された位相前置歪み信号が提供される、システム。

【0053】

（付記２）
前記位相歪み検出部は、異なる周波数の間の１又はそれ以上の位相差を検出する１又はそれ以上のフィルタパターンデコーダを有する、
付記１に記載のシステム。

【0054】

（付記３）
前記位相歪み検出部は、第１の時間インデックスにあるプレカーソルＩＳＩ及び第２の時間インデックスにあるポストカーソルＩＳＩを検出する１又はそれ以上のフィルタパターンデコーダを有し、
前記プレカーソルＩＳＩ及び前記ポストカーソルＩＳＩは、大きさが同じで極性が逆であるよう重み付けられ、
前記第１の時間インデックス及び前記第２の時間インデックスは、大きさが同じで極性が逆である、
付記１に記載のシステム。

【0055】

（付記４）
前記データ検出部及び前記位相歪み検出部は、異なるクロック信号により前記位相等化信号をサンプリングする、
付記１に記載のシステム。

【0056】

（付記５）
前記データ検出部及び前記位相歪み検出部は、同じクロック信号により前記位相等化信号をサンプリングする、
付記１に記載のシステム。

【0057】

（付記６）
前記位相等化部は、１又はそれ以上のプレカーソルタップを有する有限インパルス応答フィルタである、
付記１に記載のシステム。

【0058】

（付記７）
前記位相等化部が前記位相等化レベル信号に基づき前記送信データ信号を調整することは、前記位相等化部のタップ係数として位相等化レベルを組み込むことを含む、
付記１に記載のシステム。

【0059】

（付記８）
前記位相等化部は、振幅等化部を更に有する、
付記１に記載のシステム。

【0060】

（付記９）
前記データ検出部は、判定帰還等化部を更に有する、
付記１に記載のシステム。

【0061】

（付記１０）
データ検出部によって、位相等化信号に含まれる送信データに基づき前記位相等化信号から回復データ信号を生成するステップと、
位相歪み検出部によって、前記位相等化信号及び前記回復データ信号を互いに比較するステップと、
前記比較に基づき、前記位相歪み検出部によって、位相歪みレベルを決定するステップと、
前記位相歪み検出部によって、前記位相歪みレベルに基づき位相歪みレベル信号を生成するステップと、
積算部によって、前記位相歪みレベル信号に基づき位相等化レベル信号を生成するステップと、
位相等化部によって、前記位相等化レベル信号に基づき前記送信データを含む送信データ信号を調整するステップと
を有し、
前記送信データ信号の調整により、前記位相等化信号、又は通信チャネルにわたる送信によって前記位相等化信号へと歪むよう構成された位相前置歪み信号が提供される、方法。

【0062】

（付記１１）
前記位相歪み検出部は、異なる周波数の間の１又はそれ以上の位相差を検出する１又はそれ以上のフィルタパターンデコーダを有する、
付記１０に記載の方法。

【0063】

（付記１２）
前記位相歪み検出部は、第１の時間インデックスにあるプレカーソルＩＳＩ及び第２の時間インデックスにあるポストカーソルＩＳＩを検出する１又はそれ以上のフィルタパターンデコーダを有し、
前記プレカーソルＩＳＩ及び前記ポストカーソルＩＳＩは、大きさが同じで極性が逆であるよう重み付けられ、
前記第１の時間インデックス及び前記第２の時間インデックスは、大きさが同じで極性が逆である、
付記１０に記載の方法。

【0064】

（付記１３）
前記データ検出部及び前記位相歪み検出部は、異なるクロック信号により前記位相等化信号をサンプリングする、
付記１０に記載の方法。

【0065】

（付記１４）
前記データ検出部及び前記位相歪み検出部は、同じクロック信号により前記位相等化信号をサンプリングする、
付記１０に記載の方法。

【0066】

（付記１５）
前記位相等化部は、１又はそれ以上のプレカーソルタップを有する有限インパルス応答フィルタである、
付記１０に記載の方法。

【0067】

（付記１６）
前記位相等化部が前記位相等化レベル信号に基づき前記送信データ信号を調整するステップは、前記位相等化部のタップ係数として位相等化レベルを組み込むことを含む、
付記１０に記載の方法。

【0068】

（付記１７）
前記位相等化部は、振幅等化部を更に有する、
付記１０に記載の方法。

【0069】

（付記１８）
前記データ検出部は、判定帰還等化部を更に有する、
付記１０に記載の方法。

【0070】

（付記１９）
位相等化信号に含まれる送信データに基づき前記位相等化信号から回復データ信号を生成する手段と、
前記位相等化信号及び前記回復データ信号を互いに比較する手段と、
前記比較に基づき位相歪みレベルを決定する手段と、
前記位相歪みレベルに基づき位相歪みレベル信号を生成する手段と、
前記位相歪みレベル信号に基づき位相等化レベル信号を生成する手段と、
前記位相等化レベル信号に基づき前記送信データを含む送信データ信号を調整する手段と
を有し、
前記送信データ信号の調整により、前記位相等化信号、又は通信チャネルにわたる送信によって前記位相等化信号へと歪むよう構成された位相前置歪み信号が提供される、システム。

【符号の説明】

【0071】

Ｃ０，Ｃ−１，Ｃ１，Ｃ−２，Ｃ２ カーソルタップ係数
Ｒｘ 受信側
Ｔｘ 送信側
Ｚ^−１ 単位遅延

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】