特許 5836346 配線基板及び電子デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5836346

(24)【登録日】2015年11月13日

(45)【発行日】2015年12月24日

(54)【発明の名称】配線基板及び電子デバイス

(51)【国際特許分類】

   H01L 23/14 20060101AFI20151203BHJP

   H01L 21/822 20060101ALI20151203BHJP

   H01L 27/04 20060101ALI20151203BHJP

   H01L 21/329 20060101ALI20151203BHJP

   H01L 29/866 20060101ALI20151203BHJP

   H01L 21/3205 20060101ALI20151203BHJP

   H01L 21/768 20060101ALI20151203BHJP

   H01L 23/522 20060101ALI20151203BHJP

【ＦＩ】

   H01L23/14 S

   H01L27/04 H

   H01L29/90 D

   H01L21/88 J

【請求項の数】3

【全頁数】18

(21)【出願番号】特願2013-209052(P2013-209052)

(22)【出願日】2013年10月4日

(65)【公開番号】特開2015-73050(P2015-73050A)

(43)【公開日】2015年4月16日

【審査請求日】2015年7月16日

【早期審査対象出願】

(73)【特許権者】

【識別番号】504034585

【氏名又は名称】有限会社 ナプラ

(74)【代理人】

【識別番号】100134533

【弁理士】

【氏名又は名称】伊藤 夏香

(74)【代理人】

【識別番号】100081606

【弁理士】

【氏名又は名称】阿部 美次郎

(72)【発明者】

【氏名】関根 重信

(72)【発明者】

【氏名】上林 和利

【審査官】 多賀 和宏

(56)【参考文献】

【文献】 特開２００７−２５０５６１（ＪＰ，Ａ）

【文献】 特表２０１２−５０２４７７（ＪＰ，Ａ）

【文献】 特開２００７−１１５９８６（ＪＰ，Ａ）

【文献】 特開２０１０−２１２５２３（ＪＰ，Ａ）

【文献】 特開２００８−０２１９８７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１４

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２９／８６６

(57)【特許請求の範囲】

【請求項1】

半導体基板と、ツェナー・ダイオードと、対の電流経路を構成する第１縦導体及び第２縦導体とを含む配線基板であって、
前記ツェナー・ダイオードは、Ｎ型半導体領域及びＰ型半導体領域が、前記半導体基板によって構成され、ＰＮ接合が前記半導体基板の厚み方向に延びており、
前記第１縦導体及び第２縦導体は、前記半導体基板を厚み方向に貫通し、その一方が前記Ｎ型半導体領域に接触し、他方がＰ型半導体領域に接触する、
配線基板。

【請求項2】

請求項１に記載された配線基板であって、前記第１縦導体及び第２縦導体は、前記Ｎ型半導体領域又は前記Ｐ型半導体領域を貫通する、配線基板。

【請求項3】

配線基板と、半導体デバイスとを含む電子デバイスであって、
前記配線基板は、請求項１又は２に記載されたものでなり、
前記半導体デバイスは、前記配線基板の上に搭載され、前記縦導体の一端と電気的に接続されている、
電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、配線基板及びそれを用いた電子デバイスに関する。

【背景技術】

【0002】

配線基板上に半導体素子、半導体回路、半導体チップ等を実装した半導体集積回路装置においては、これまでのSMT(Surface Mount Technology)中心の実装から、三次元実装へ向けた開発へ急速にシフトしている。特に、小型化・高速化・低消費電力化の要求がより一層高まる中、複数のLSIからなるシステムを1つのパッケージに収めるSiP(System in Package)と、三次元実装を組み合わせた三次元SiP技術の進展が著しい。SiPは、低消費電力、開発期間の短縮、低コスト化などの面でも優位性を持つ技術である。SiPと、高密度実装を可能とする三次元実装とを組み合わせることにより、高度なシステムの集積化による三次元電子デバイスが実現される。

【0003】

上述した三次元実装を支える要素技術として、ＴＳＶ（Through Silicon Via）技術が知られている。ＴＳＶ技術を使えば、大量の機能を小さな占有面積の中に詰め込めるようになるし、また、電気経路が劇的に短く出来るために、処理の高速化が導かれる。

【0004】

特許文献１は、半導体基板からなる第１基板と、第２基板とを備え、第１基板における一方の面に能動素子が形成されると共に、第１基板を貫通する第１貫通導体が形成され、第２基板における一方の面に受動素子が形成されると共に、第２基板を貫通する第２貫通導体が形成され、第１基板における他方の面と、第２基板における他方の面とが対向するように配置され、第１貫通導体と、第２貫通導体とが電気的に接続されている半導体集積回路装置を提案している。

【0005】

ところで、半導体集積回路装置は、半導体素子等の能動素子を主構成要素としているので、スパイクノイズや、インパルスノイズ等のように、持続時間は短いが、振幅値（波高値）の高いノイズよって、誤動作や素子破壊を招くことがある。特に、静電気に由来するスパイクノイズや、インパルスノイズは、何万ボルトにもなるので、この問題が生じやすい。

【0006】

半導体集積回路装置の上述した弱点を補うべく、これまで、種々のノイズ吸収素子、回路等が開発され、実用に供されてきた。ＴＳＶ技術を適用した三次元電子デバイスにおいても、従来のノイズ吸収技術が適用できない訳ではない。

【0007】

しかし、従来のノイズ吸収技術を三次元電子デバイスに導入すると、ノイズ吸収素子、ノイズ吸収回路等を付加することになるため、ＴＳＶ技術適用して、大量の機能を小さな占有面積の中に詰め込めるようにし、電気経路を短縮して処理の高速化を図ろうとする三次元電子デバイスの技術的動向に反する結果となってしまう。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１０−６７９１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の課題は、薄型及び高密度配置の要求の強いＴＳＶ適用デバイスに対する適応性の高い配線基板及びそれを用いた電子デバイスを提供することである。

【0010】

なお、本発明に関わる明細書の記載において、「ＴＳＶ」とは、孔またはその内部導体が、基板を貫通するかどうか、又は、シリコン基板を用いているかどうかに関わりなく、孔またはその内部導体が、基板を厚み方向（縦方向）に通る構造をいう。

【課題を解決するための手段】

【0011】

上述した課題を達成するため、本発明に係る配線基板は、半導体基板と、ツェナー・ダイオードと、対の電流経路を構成する第１縦導体及び第２縦導体とを含む。前記ツェナー・ダイオードは、Ｎ型半導体領域及びＰ型半導体領域が、前記半導体基板によって構成され、ＰＮ接合１１３が前記半導体基板の厚み方向に延びている。

【0012】

前記第１縦導体及び第２縦導体は、前記半導体基板を厚み方向に貫通し、その一方が、前記Ｎ型半導体領域に接触し、他方がＰ型半導体領域に接触する。

【0013】

本発明において、ツェナー・ダイオードは、Ｎ型半導体領域及びＰ型半導体領域が半導体基板によって構成されている。即ち、シリコン基板等の半導体基板に対して、不純物ドーピングプロセス等、通常の半導体製造プロセスを実行して、ツェナー・ダイオードを形成することができる。従って、半導体基板上にツェナー・ダイオードを面実装する場合と異なって、半導体基板それ自体を用いて、ツェナー・ダイオードを形成配置した薄型の配線基板を実現することができる。

【0014】

本発明において、ツェナー・ダイオードは、ＰＮ接合が半導体基板の厚み方向に延びている。このような構造を持つツェナー・ダイオードに対して、第１縦導体及び第２縦導体が半導体基板を厚み方向に貫通し、その一方がＮ型半導体領域に接触し、他方がＰ型半導体領域に接触する。これにより、第１縦導体及び第２縦導体の間に半導体基板によるツェナー・ダイオードを接続した配線基板が得られる。

【0015】

好ましくは、第１縦導体及び第２縦導体は、Ｎ型半導体領域又はＰ型半導体領域を通る。このような構造であれば、ＰＮ接合が、半導体基板の平面に設定されたＸＹ平面において、第１縦導体及び第２縦導体の周りに生じるＸ方向ディメンション、Ｙ方向ディメンション、及び、半導体基板の厚み方向Ｚに延びるＺ方向ディメンションを持つ三次元構造となる。この三次元構造は、ＰＮ接合を、静電気や雷撃由来の高電圧スパイクノイズ、及び、インパルスノイズによる破損、破壊から保護する。

【0016】

本発明に係る配線基板は、半導体デバイスと組み合わされ、電子デバイスを構成する。前記半導体デバイスは、前記配線基板の上に搭載され、前記縦導体の一端と電気的に接続されている。

【0017】

ここで、本発明に係る配線基板は、対の電流経路を構成する第１縦導体及び第２縦導体の間に、半導体基板によるツェナー・ダイオードを接続した構成であるので、対の電流経路を構成する第１縦導体及び第２縦導体の間にツェナー・ダイオードの降伏電圧を超過するノイズ、例えばスパイクノイズや、インパルスノイズ等が印加された場合、ツェナー・ダイオードがＯＮとなる。

【0018】

よって、スパイクノイズや、インパルスノイズ等が侵入した場合でも、半導体デバイスには、ツェナー・ダイオードの降伏電圧に相当する電圧が印加されるだけであるから、半導体デバイスが、スパイクノイズや、インパルスノイズから保護されることになる。半導体デバイスは、半導体素子、またはそれを含むものであれば、特に制限はない。

【0019】

配線基板において、半導体基板の好ましい例は、シリコン基板である。シリコン基板は、コストが安価であるし、半導体基板としての長期にわたる使用実績があり、使いやすいという利点がある。もっとも、化合物半導体基板等、他の半導体基板を排除する趣旨ではない。

【0020】

具体的態様として、前記半導体基板はＰ型であり、前記Ｎ型半導体領域は、前記半導体基板の厚み方向に柱状に設けられており、前記一対の縦導体は、一方が前記Ｎ型半導体領域を通り、他方が前記半導体基板を通る構造とすることができる。この構造の場合は、外見上は、シリコン基板の厚み方向に一対の縦導体を貫通させた単純なＴＳＶ構造となり得るので、ＴＳＶ構造の利点を最大限発揮させることができる。

【0021】

これとは異なって、前記半導体基板は、Ｎ型であり、前記Ｐ型半導体領域は、前記Ｎ型半導体基板の厚み方向に、柱状に設けられており、前記一対の縦導体は、一方が前記Ｐ型半導体領域を通り、他方が前記Ｎ型半導体基板を通る構造とすることもできる。この場合も、外見上は、シリコン基板の厚み方向に一対の縦導体を貫通させた単純なＴＳＶ構造となり得るので、ＴＳＶ構造の利点を最大限発揮させることができる。

【0022】

更に、実用的な形態として、複数対の縦導体を含み、各対は互いに間隔をおいて半導体基板の面内に配置されている。半導体デバイスとして、システムLSI、メモリLSI、ロジック回路、メモリ回路、センサーモジュル又は光電気モジュール等が用いられた場合には、配線となる縦導体数が極めて大量になるので、それに対応する趣旨である。

【発明の効果】

【0023】

以上述べたように、本発明によれば、薄型及び高密度配置の要求の強いＴＳＶ適用デバイスに対する適応性の高い配線基板及びそれを用いた電子デバイスを提供することができる。

【図面の簡単な説明】

【0024】

【図1】本発明に係る配線基板の一部を示す断面図である。

【図2】図１に示した配線基板の電気回路図である。

【図3】図１及び図２に示した配線基板を用いた電子デバイスの部分断面図である。

【図4】図３に示した電子デバイスの電気回路図である。

【図5】本発明に係る配線基板の別の実施形態における一部を示す断面図である。

【図6】本発明に係る配線基板の更に別の実施形態を示す部分平面図である。

【図7】図６の７−７線断面図である。

【図8】本発明に係る配線基板の更に別の実施形態を示す部分平面図である。

【図9】図８の９−９線断面図である。

【図10】本発明に係る電子デバイスの別の実施形態を示す図である。

【発明を実施するための形態】

【0025】

図１〜図１０において、同一性ある構成部分については、同一又は類似の参照符号を付してある。まず、図１〜図２を参照すると、本発明に係る配線基板は、半導体基板１と、ツェナー・ダイオードＺＤ（図２参照）と、対の電流経路を構成する第１縦導体３１及び第２縦導体３２とを含んでいる。半導体基板１の厚み方向の両面には、絶縁膜５１，５２が成膜されている。この絶縁膜５１，５２は、SIO₂膜とSiN膜の積層膜であることが好ましい。これにより、付着強度が高く、しかも電気絶縁性の優れた絶縁膜構造が得られる。

【0026】

半導体基板１は、平板状の形態を有していて、ウエハ又はウエハから切り出されたチップ状である。半導体基板１は、シリコン（Si）やゲルマニウム（Ge）等であってもよいし、ヒ化ガリウム(GaAs)、ガリウム砒素リン、窒化ガリウム(GaN)、炭化珪素(SiC)等の化合物半導体であってもよい。そのうちの好ましい例は、シリコン基板である。シリコン基板は、コストが安価であるし、半導体基板１としての歴史が長く、信頼性が高いという利点がある。もっとも、化合物半導体基板等、他の半導体基板を排除する趣旨ではない。

【0027】

ツェナー・ダイオードＺＤは、Ｐ型半導体領域１１１及びＮ型半導体領域１１２が半導体基板１によって構成されている。そのＰＮ接合１１３は半導体基板１の厚み方向に延びている。シリコン基板からなる半導体基板１に対して、Ｎ型半導体領域１１２及びＰ型半導体領域１１１を形成する手法は周知である。例えば、４価のシリコンに５価のリンもしくはヒ素を添加するとＮ型半導体領域１１２となり、３価のボロンを添加するとＰ型半導体領域１１１となる。Ｎ型半導体領域１１２及びＰ型半導体領域１１１は、上に例示したような不純物を高濃度で添加した高濃度Ｎ型半導体及び高濃度Ｐ型半導体である。実施例において、Ｎ型半導体領域１１２は、口径が円柱状、角柱状等の任意の形状に形成されており、その周囲にＰ型半導体領域１１１が広がっている。

【0028】

対の電流経路を構成する第１縦導体３１及び第２縦導体３２は、半導体基板１を厚み方向に貫通する。具体的には、第１縦導体３１が、Ｎ型半導体領域１１２に接触し、第２縦導体３２がＰ型半導体領域１１１に接触する。第１縦導体３１及び第２縦導体３２は、めっき成膜法によって形成してもよいが、半導体基板１に形成した孔内に溶融金属を鋳込む溶融金属充填法、または、金属/合金微粉末を分散媒に分散させた分散系を鋳込む金属/合金分散系充填法で形成することが好ましい。大幅なコスト・ダウンが達成できるからである。溶融金属充填法や金属/合金分散系充填法を適用した場合は、半導体基板１を、真空チャンバ内に配置して、真空引きを実行して減圧し、導体形成用充填物を孔の内部に流し込んだ後、真空チャンバの内圧を増圧する差圧充填法を採用することができる。

【0029】

実施例において、半導体基板１は高濃度Ｐ型半導体基板であり、高濃度Ｎ型半導体領域１１２が、この高濃度Ｐ型半導体基板１の厚み方向に柱状に設けられている。第１縦導体３１及び第２縦導体３２のうち、第１縦導体３１がＮ型半導体領域１１２を通り、第２縦導体３２が高濃度Ｐ型半導体基板１を通っている。この構造の場合は、外見上は、第１縦導体３１及び第２縦導体３２を、シリコン基板１の厚み方向に貫通させた単純なＴＳＶ構造となるので、ＴＳＶ構造の利点を最大限発揮させることができる。

【0030】

ツェナー・ダイオードＺＤは、Ｎ型半導体領域１１２及びＰ型半導体領域１１１が半導体基板１によって構成されている。即ち、シリコン基板でなる半導体基板１に対して、不純物ドーピングプロセス等、通常の半導体製造プロセスを実行して、ツェナー・ダイオードＺＤを形成することができる。従って、半導体基板１の上にツェナー・ダイオードを面実装する場合と異なって、半導体基板１それ自体を用いて、ツェナー・ダイオードＺＤを配置した薄型の配線基板を実現することができる。

【0031】

本発明において、ツェナー・ダイオードＺＤは、ＰＮ接合１１３が半導体基板１の厚み方向に延びている。このような構造を持つツェナー・ダイオードＺＤに対して、第１縦導体３１及び第２縦導体３２は、半導体基板１を厚み方向に貫通し、第１縦導体３１がＮ型半導体領域１１２に接触し、第２縦導体３２がＰ型半導体領域１１１に接触する。これにより、対の電流経路を構成する第１縦導体３１及び第２縦導体３２の間に、半導体基板１によるツェナー・ダイオードＺＤを接続した配線基板が得られる。

【0032】

より具体的には、第１縦導体３１及び第２縦導体３２は、Ｎ型半導体領域１１２又はＰ型半導体領域１１１を貫通する。このような構造であれば、ＰＮ接合１１２が、半導体基板１の平面に設定されたＸＹ平面において、第１縦導体３１及び第２縦導体３２の周りに生じるＸ方向ディメンション、Ｙ方向ディメンション、及び、半導体基板１の厚み方向Ｚに延びるＺ方向ディメンションを持つ三次元構造となる。この三次元構造は、ＰＮ接合を、何万ボルトにも達することのある静電気や雷撃由来の高電圧スパイクノイズ、及び、インパルスノイズによる破損、破壊から保護するのに有効である。

【0033】

発明に係る配線基板は、図３に図示するように、半導体デバイスと組み合わされ、電子デバイスを構成する。半導体デバイス９は、配線基板の上に搭載され、第１縦導体３１及び第２縦導体３２の一端と電気的に接続されている。図３及び図４は、半導体デバイス９として、発光ダイオード９を用いた例を示している。発光ダイオード９のアノード端子９１は、ツェナー・ダイオードＺＤのカソードとなる第１縦導体３１の電源端子７２１に接続されており、発光ダイオード９のカソード端子９２は、第２縦導体３２のアース端子７２２に接続されている。電源端子７２１とは反対側にある第１縦導体３１の電源端子７１１には、電源電圧Ｖｃｃが印加される。電源電圧Ｖｃｃは、ツェナー・ダイオードＺＤの電圧安定化作用を受けて定電圧化され、その定電圧が発光ダイオード９に印加される。

【0034】

第１縦導体３１及び第２縦導体３２の間に、ツェナー・ダイオードＺＤの降伏電圧を大きく超過するノイズ、例えばスパイクノイズや、インパルスノイズ等が印加された場合、ツェナー・ダイオードＺＤがＯＮとなる。

【0035】

よって、スパイクノイズや、インパルスノイズ等が侵入した場合でも、発光ダイオード９（半導体デバイス）には、ツェナー・ダイオードＺＤの降伏電圧に相当する電圧が印加されるだけであるから、発光ダイオード９が、スパイクノイズや、インパルスノイズから保護されることになる。

【0036】

図５は、本発明に係る配線基板の他の例を示している。この実施の形態は、図１〜図４に示した配線基板と異なって、半導体基板１は、Ｎ型シリコン基板であり、Ｐ型半導体領域１１１は、Ｎ型シリコン基板の厚み方向に、柱状に設けられている。対の電流経路を構成する第１縦導体３１及び第２縦導体３２のうち、第１縦導体３１はＮ型半導体領域１１１を通り、第２縦導体３２はＰＮ型半導体基板１を通る。この場合も、外見上は、シリコン基板の厚み方向に第１縦導体３１及び第２縦導体３２を貫通させた単純なＴＳＶ構造となり得るので、ＴＳＶ構造の利点を最大限発揮させることができる。

【0037】

図６及び図７は、本発明に係る配線基板の更に別の実施の形態を示す。この実施の形態では、第１縦導体３１及び第２縦導体３２を一対とする複数対（Ｑ１１、Ｑ１２）〜（Ｑ３１、Ｑ３２）を含んでおり、そのそれぞれは、互いに間隔をおいて、半導体基板１の面内に配置されている。各対（Ｑ１１、Ｑ１２）〜（Ｑ３１、Ｑ３２）のそれぞれは、第１縦導体３１、第２縦導体３２、Ｎ型半導体領域１１２及びＰ型半導体領域１１１を、絶縁層５３１〜５５２によってリング状に囲んだ構造を有している。これにより、各対（Ｑ１１、Ｑ１２）〜（Ｑ３１、Ｑ３２）の相互間において、第１縦導体３１、第２縦導体３２、Ｎ型半導体領域１１２及びＰ型半導体領域１１１の相互干渉を回避することができる。絶縁層５３１〜５５２は、絶縁膜５１，５２と同様に、SIO₂膜とSiN膜の積層膜であってもよいし、Ｓｉ微粒子と、液状の有機Ｓｉ化合物とを含む絶縁ペーストを、半導体基板１の厚み方向に形成された溝又は孔等の内部に充填し、硬化させて形成したものであってもよい。

【0038】

図８及び図９は、本発明に係る配線基板の更に別の実施の形態を示す。この実施の形態では、第１縦導体３１及び第２縦導体３２を一対とする複数対（Ｑ１１〜Ｑ３２）を含んでおり、そのそれぞれは、互いに間隔をおいて、半導体基板１の面内に配置されている。各対（Ｑ１１〜Ｑ３２）のうち、対（Ｑ１１、Ｑ１２、Ｑ１３）のそれぞれは、第１縦導体３１、第２縦導体３２、Ｎ型半導体領域１１２及びＰ型半導体領域１１１を、絶縁層５３１，５４１、５５１によってリング状に囲んだ構造を有している。

【0039】

一方、対（Ｑ１２、Ｑ２２、Ｑ３２）のそれぞれは、第１縦導体３１の周りを絶縁層１１３によって覆い、第２縦導体３２の周りを絶縁層１１４によって覆ってある。
絶縁層１１３、１１４は、絶縁膜５１，５２と同様に、SIO₂膜とSiN膜の積層膜であってもよいし、Ｓｉ微粒子と、液状の有機Ｓｉ化合物とを含む絶縁ペーストを、半導体基板１の厚み方向に形成された溝又は孔等の内部に充填し、硬化させて形成したものであってもよい。

【0040】

図６〜図９に示した配線基板は、例えば、図１０に示したような三次元積層電子デバイスの構成部品として用いることができる。図１０に示した三次元積層電子デバイスは、ボール・グリッド１５を有するインターポーザ１３の上に、複数の半導体チップ１７１〜１７５の積層体１７を搭載した構造となっている。半導体チップ１７１〜１７５の数は任意である。本発明に係る配線基板は、インターポーザ１３に適用できることは勿論のこと、半導体チップ１７１〜１７５に適用することもできる。半導体チップ１７１〜１７５には、システムLSI、メモリLSI、ロジック回路、メモリ回路、センサーモジュル又は光電気モジュール等、半導体素子を組み込んであって、スパイクノイズやインパルスノイズに弱点を持つ電子部品が広く含まれる。

【0041】

以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定されるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変形例を想到できることは自明である。

【符号の説明】

【0042】

１ 半導体基板
１１１ Ｎ型半導体領域
１１２ Ｐ型半導体領域
３１ 第１縦導体
３２ 第２縦導体
ＺＤ ツェナー・ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】