特許第5836495号(P5836495)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5836495
(24)【登録日】2015年11月13日
(45)【発行日】2015年12月24日
(54)【発明の名称】電力変換装置
(51)【国際特許分類】
   H02M 7/48 20070101AFI20151203BHJP
【FI】
   H02M7/48 E
   H02M7/48 Z
【請求項の数】10
【全頁数】17
(21)【出願番号】特願2014-537977(P2014-537977)
(86)(22)【出願日】2012年9月28日
(86)【国際出願番号】JP2012075006
(87)【国際公開番号】WO2014049808
(87)【国際公開日】20140403
【審査請求日】2014年11月26日
(73)【特許権者】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】100100310
【弁理士】
【氏名又は名称】井上 学
(74)【代理人】
【識別番号】100098660
【弁理士】
【氏名又は名称】戸田 裕二
(74)【代理人】
【識別番号】100091720
【弁理士】
【氏名又は名称】岩崎 重美
(72)【発明者】
【氏名】秋山 悟
【審査官】 槻木澤 昌司
(56)【参考文献】
【文献】 特開2004−229382(JP,A)
【文献】 特開2005−110366(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 7/48
(57)【特許請求の範囲】
【請求項1】
第1電源電圧と出力ノードの間に挿入される1トランジスタスイッチ群と、
第1電源電圧よりも高い第2電源電圧と出力ノードとの間に挿入される第2トランジスタスイッチ群と、
第1トランジスタスイッチ群のオン・オフを制御する第1駆動回路群と、
第2トランジスタスイッチ群のオン・オフを制御する第2駆動回路群と
前記第1または前記第2駆動回路群を制御するゲート駆動制御回路とを備え、
前記第1及び前記第2トランジスタスイッチ群には、ドレイン電流を検知するセンス抵抗が接続され、
前記ゲート駆動制御回路は、前記センス抵抗に流れるセンス電流をモニタする手段と、
前記第1または前記第2トランジスタスイッチ群内での相対的なスイッチングのタイミングを遅延する複数の遅延回路とを有し、
前記センス電流の大小により前記複数の遅延回路の活性化非活性化を制御する手段を有することを特徴とする電力変換装置。
【請求項2】
請求項1において、
前記電力変換装置はインバータ回路に適用され、
前記第1のトランジスタ群は前記インバータ回路のアームに含まれ、
前記第のトランジスタ群は前記インバータ回路の上アームに含まれることを特徴とする電力変換装置。
【請求項3】
請求項1において、
前記トランジスタスイッチ群を構成する夫々のスイッチ素子は、そのチップ内にドレイン電流とは別にセンス電流を出力する手段を有することを特徴とする電力変換装置。
【請求項4】
請求項1において、
前記ゲート駆動制御回路は、少なくとも異なる二つ以上の基準電源を有することを特徴とする電力変換装置。
【請求項5】
請求項1において、
前記ゲート駆動制御回路は前記トランジスタスイッチ群の各スイッチ素子の立上り時間を制御することを特徴とする電力変換装置。
【請求項6】
請求項1において、
前記ゲート駆動制御回路は、前記第1または第2トランジスタスイッチ群内で、しきい値が高いトランジスタスイッチを相対的に早く立ち上げることを特徴とする電力変換装置。
【請求項7】
第1電源電圧と出力ノードの間に挿入される1トランジスタスイッチ群と、
第1電源電圧よりも高い第2電源電圧と出力ノードとの間に挿入される第2トランジスタスイッチ群と、
第1トランジスタスイッチ群のオン・オフを制御する第1駆動回路群と
第2トランジスタスイッチ群のオン・オフを制御する第2駆動回路群と
前記第1または前記第2駆動回路群を制御するゲート駆動制御回路とを備え、
前記第1及び前記第2トランジスタスイッチ群には、ドレイン電流を検知するセンス抵抗が接続され、
前記ゲート駆動制御回路は、前記センス抵抗に流れるセンス電流をモニタする手段と、
前記第1または前記第2トランジスタスイッチ群内での相対的なスイッチングのタイミングを遅延する複数の遅延回路とを有し、
前記ゲート駆動制御回路は、前記センス電流をモニタしたスイッチング期間の次のスイッチング期間において、前記モニタ手段のモニタ結果をもとに、前記第1または前記第2トランジスタスイッチ群内での相対的な立上り時間を制御することを特徴とする電力変換装置。
【請求項8】
請求項7において、
前記電力変換装置はインバータ回路に適用され、
前記第1のトランジスタ群は前記インバータ回路のアームに含まれ、
前記第のトランジスタ群は前記インバータ回路の上アームに含まれることを特徴とする電力変換装置。
【請求項9】
請求項7において、
前記トランジスタスイッチ群を構成する夫々のスイッチ素子は、そのチップ内にドレイン電流とは別にセンス電流を出力する手段を有することを特徴とする電力変換装置。
【請求項10】
請求項7において、
前記ゲート駆動制御回路は、少なくとも異なる二つ以上の基準電源を有することを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電力変換装置に関する。
【背景技術】
【0002】
特許文献1には、デッドタイムのバラツキを抑制し、スイッチング素子のターンオン時のスイッチング損失を抑制するために、抵抗素子とコンデンサ及びダイオードからなる遅延回路とシャントレギュレータから構成されるインバータ装置のドライブ回路が開示されている。
【0003】
また、特許文献2には、スイッチ素子のスイッチングタイミング、特性のばらつき、または外部回路による電圧ばらつきがある場合でも、素子に印加される電圧ばらつきを抑制するために、1アーム当たり複数個直列接続される半導体スイッチ素子において、そのコレクタとゲートの間にコンデンサと他の回路とを磁気結合させる回路との直列回路からなるバランス回路が開示されている。
【0004】
また、非特許文献1、非特許文献2および非特許文献3には、SiC MOSFETを連続して通電させるとしきい値電圧の変動が生じる旨が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−110366
【特許文献2】特開2006−42512
【非特許文献】
【0006】
【非特許文献1】Mrinal K. Das, ”Commercially Available Cree Silicon Carbide Power Devices: Historical Success of JBS Diodes and Future Switch Prospects”, CS MANTECH Conference, May 16th-19th, 2011, Palm Springs, California, USA
【非特許文献2】Xiao Shen, “Atomic-scale origins of bias-temperature instabilities in SiC-SiO2 structures”, APPLIED PHYSICS LETTERS 98, (063507)-1 - (063507)-3, 2011
【非特許文献3】Aivars J. Lelis, “Time Dependence of Bias-Stress-Induced SiC MOSFET Threshold-Voltage Instability Measurements”, IEEE Transactions on Electron Devices, Vol. 55, No.8, pp1835-1840, August 2008
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献1の図2には、従来のインバータ装置(DC/AC変換装置)が開示されている。インバータ装置とは、高電圧側(上アーム)の電源と低電圧側(下アーム)の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオードが直列に二つ接続されるものである。これら上下アームのスイッチ素子を交互にオンオフさせることにより、インバータ回路前段のDCレベルをACレベルに変換して後段のAC絶縁トランスやモータといった負荷回路に供給する。このとき、インバータで発生する損失としては、スイッチ素子やダイオードのオン抵抗Ronによる導通損失やリカバリ損失、またはスイッチング動作、即ちスイッチ素子がオンからオフもしくはオフからオン状態に遷移する期間(ドレインソース間に電位差が生じている期間)において、ドレインソース間電流が流れることによって発生するスイッチ損失がある。
【0008】
近年、シリコンよりもバンドギャップが大きいシリコンカーバイド(SiC)が注目されている。
【0009】
しかし、SiC素子を形成する際に用いるSiCウェハは、いまだ欠陥が多い。そして、チップサイズを大きくするとウェハ内の欠陥による影響を受け、チップ歩留まりが著しく低下する。
【0010】
そこで、チップ歩留まり低下をさせないように、小さなチップを多並列接続して、論理的に一つのスイッチ素子を形成することが有効な手段となる。
【0011】
ところで、SiCMOSは非特許文献1〜3に示されているように、連続通電動作をさせると、しきい値が変動するという課題がある。図11に、しきい値が変動したときのドレイン電流ゲート電圧特性の概略を示した。この図で示していることは、正バイアスをゲートに長時間印加すると正側にδVtpだけしきい値がシフト(Positive Bias Temperature Instability)し、負バイアスをゲートに長時間印加すると負側にδVtnだけしきい値がシフト(Negative Bias Temperature Instability)するということである。
【0012】
本発明者は連続通電動作を行った後に多並列接続した各スイッチ素子(チップ)のしきい値シフト量を測定した。その結果、チップ毎にシフト量が大きく異なる場合があることが明らかになった。これは、並列接続した各スイッチ素子の配線寄生インピーダンスが異なり、各素子に印加されるバイアスが過渡的に異なるためである。すなわち、しきい値が低いスイッチ素子と、高いスイッチ素子を並列接続した状態でインバータ動作させることになってしまい、インバータ回路における還流電流が、並列接続されたスイッチ素子の内、ある特定のスイッチ素子に偏って流れてしまう可能性がある。例えば、図12に示したインバータ回路(ハーフブリッジ回路)では、上下アームの各スイッチ素子は二つのスイッチ素子を並列接続した例を示している。しきい値特性が揃った通常のスイッチ素子を並列接続されたのであれば、図12(a)のように還流電流100Aは二等分され50Aずつ二つのスイッチ素子を還流する。一方、図12(b)のようにスイッチ素子QU0のしきい値がスイッチ素子QU1よりも十分低くなってしまった場合、その還流電流100Aの殆どはスイッチ素子QU0に流れることになる。つまり、スイッチ素子のオン抵抗が低いほうにより多くの還流電流が流れることになる。
【0013】
スイッチ素子の駆動タイミングを調整する方法としては、特許文献1や特許文献2に開示されるような方式がある。
【0014】
特許文献1ではスイッチ素子の立上り時間と立下り時間を遅延回路で所望の値に設定することで、上下アームのスイッチ素子が同時にオンしないように、所謂デッドタイムを確保することができる方式が開示されている。
【0015】
また、特許文献2では、複数のスイッチ素子を直列接続して上下アームそれぞれのスイッチ素子を構成した例が開示されている。複数直列接続した各アームをインバータ回路動作させる際に、コンデンサと磁性体からなるバランス回路を直列に接続することで、直列接続した各スイッチ素子に印加される電圧を等しく設定することが可能となる。
【0016】
しかしながら特許文献1の方式は、上下アームスイッチ素子間のデッドタイム生成の方式であり、各アームのスイッチ素子を並列接続した場合(S1が複数配列接続された場合)において、各スイッチ素子のしきい値が動的にシフトした際に並列接続した各スイッチ素子のゲート駆動タイミングを個別に制御するものではないので、前述の還流電流の偏りを防止することができない。
【0017】
また、特許文献2の方式を、スイッチ素子を並列接続したアームに適用した場合も、コレクタ(もしくはドレイン)が共通ノードになるため、電圧差を検知できない。したがって、各アームのスイッチ素子を並列接続した場合(S1が複数配列接続された場合)において、各スイッチ素子のしきい値が動的にシフトした際に並列接続した各スイッチ素子のゲート駆動タイミングを個別に制御できないため、前述の還流電流の偏りが発生する。
【0018】
このように還流電流が偏ると、定格以上の電流が特定のスイッチ素子に流れる恐れがあり、その場合スイッチ素子が発熱してインバータ回路の損失を増加させてしまう可能性もある。
【0019】
本発明によれば、電力変換装置において、インバータ動作時における還流電流の偏りを防止し、損失増加を抑えることにある。
【課題を解決するための手段】
【0020】
本願において開示される発明のうち、代表的な実施例の概要を簡単に説明すれば、次の通りである。
【0021】
本実施例による電力変換装置は、第1電源電圧と出力ノードの間に挿入される複数の第1トランジスタスイッチ群と、第1電源電圧よりも高い第2電源電圧と出力ノードとの間に挿入される第2トランジスタスイッチ群と、第1トランジスタスイッチ群のオン・オフを制御する第1駆動回路群と第2トランジスタスイッチ群のオン・オフを制御する第2駆動回路群を備える。前記第1及び前記第2トランジスタスイッチ群には、ドレイン電流を検知するセンス抵抗が接続され、前記第1駆動回路群及び前記第2駆動回路群は、前記センス抵抗に流れるセンス電流をモニタする手段と、複数の遅延回路とを有する。前記センス電流の大小により前記複数の遅延回路の活性化非活性化を制御することで、前記複数のトランジスタスイッチ群の立上り時間を制御する。
【発明の効果】
【0022】
本発明によれば、インバータ動作時における還流電流の偏りを防止し、損失増加を抑えることができる。
【図面の簡単な説明】
【0023】
図1】実施例1のゲート駆動制御回路を示す一例である。
図2図1に記載のゲート駆動制御回路の一部と電力変換装置の主要部を示す一例である。
図3図2に記載の遅延回路とゲート駆動回路を示す一例である。
図4図1図2及び図3に記載の各回路の動作タイミングを示す一例である。
図5図2に記載のスイッチ素子を三相インバータに適用したことを示す図である。
図6図5に記載の三相インバータをパワーモジュールに実装したことを示した一例である。
図7】半導体駆動回路と電力変換装置を、電源回路に適用したことを示す一例である。
図8図2に用いたスイッチ素子の平面レイアウト及び断面構造を示した一例である。
図9図2に用いたSiC MOSFETの断面構造を示した一例である。
図10図2に記載のスイッチ素子をパッケージに実装したことを示した一例である。
図11】SiC MOSFETの特性例を示す説明図である。
図12】インバータ動作時において還流電流の偏りが生じる状況の一例を示す説明図である。
【発明を実施するための形態】
【0024】
以下、実施例では、MISFET(Metal Insulator Semiconductor Field Effect Transistor)の一例としてMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(MOSトランジスタと略す)を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、pチャネル型MOSトランジスタ(PMOSトランジスタ)にはゲートに丸印の記号を付すことで、nチャネル型MOSトランジスタ(NMOSトランジスタ)と区別することとする。
【実施例1】
【0025】
以下、図1から図4により実施例1の半導体駆動回路と電力変換装置について説明する。
【0026】
図1は、実施例1のゲート駆動制御回路GDCTLとゲート駆動回路G/Dを示している。図中の記号は、ゲートドライバ制御回路GDCTL、H側入力信号HIN、L側入力信号LIN、レベル変換回路LEVEL SHIFT、パルス発生回路PULSE GEN&DELAYh、パルスフィルターPULSE FILTER 、遅延回路DELAYl、電源電圧低下保護回路UV DETECT FILTER、ラッチ回路RS LATCH、ゲート駆動回路G/D、抵抗R1、R2、NMOSトランジスタNM、電源電圧VDD及びVCC、高電圧側電源レベルVB、高電圧側ソースレベルVS、低電圧側電源レベルVCC、低電圧側ソースレベルCOM、高電圧側センス信号VEH0、VEH1、低電圧側センス信号VEL0、VEL1、上アームスイッチ用制御信号HO0及びHO1、下アームスイッチ用制御信号LO0及びLO1である。
【0027】
図1において、ハイ側入力信号HIN(又はロウ側入力信号LIN)がアサートされると、シュミットトリガ回路SHTRGH(又はSHTRGL)を介してレベルシフト回路LEVEL SHIFTによる電圧レベル変換が行われる。
【0028】
シュミットトリガ回路SHTRGH(又はSHTRGL)は及び抵抗R1及びR2は、HIN及びLINが揺らいだ場合においても、安定した出力レベルをレベルシフト回路LEVEL SHIFTに転送するための回路である。なお、レベル変換回路はHIN及びLINの出力レベルを電源電圧VDD(例えば15V等)のレベルに変換する。
【0029】
ワンショットパルス生成回路PULSEGENは、レベルシフト回路LEVELSHIFTの出力が入力され、レベルシフト回路LEVELSHIFTの出力の立上りと立下りでそれぞれワンショットパルス信号を生成する。
【0030】
レベルシフト回路LVSは、NMOSトランジスタNMと抵抗Rで構成される。NMOSトランジスタNMはワンショットパルス信号(立上り用)のハイ出力レベルを高電位VBのレベルに変換し、ワンショットパルス信号(立下り用)のハイ出力レベルを高電位VBのレベルに変換する。高電位VBは、図1のゲート駆動回路G/Dのソース電圧VSを基準に、例えば15V等を加えた電圧(VS + 15V)に設定され、ゲート駆動回路G/Dの高電位側電源電圧となる。
【0031】
レベルシフト回路LVSの出力信号は、パルスフィルタPULSEFILTERを介してRSラッチ回路RSLに入力される。例えばレベルシフト回路LVSからのワンショットパルス信号(立上り用)はRSラッチ回路RSLのセット入力となり、レベルシフト回路LVSからのワンショットパルス信号(立下り用)はRSラッチ回路RSLのリセット入力となる。この際に、パルスフィルタPULSEFILTERは、既定の制御信号以外の不定は信号を除去する。
【0032】
遅延時間制御回路DELAYCTL0(又はDELAYCTL1)は、このRSラッチ回路RSLの出力信号UIN(又はDIN)を入力として動作し、上アーム用(又は下アーム用)のゲート駆動回路G/Dにその出力信号を転送する。
【0033】
ゲート駆動回路G/Dは遅延時間制御回路DELAYCTL0(又はDELAYCTL1)の出力信号を入力として動作し、上アームスイッチ用制御信号HO0、HO1(又は下アームスイッチ用制御信号LO0、LO1)を出力する。
【0034】
電圧検出保護回路UVDETECTは、高電位VB(もしくはVDD)を監視し、それが低下した際にRSラッチ回路RSLにリセット入力を行い、ゲート駆動回路G/D等を介してスイッチ素子の保護を図る。
【0035】
遅延回路DELAYhとDELAYlはレベルシフト回路LEVELSHIFTの出力信号を遅延させて後段の回路にその出力信号を転送するもので、上下アームのスイッチ素子が同時にオンしないための所謂デッドタイム時間を生成する。なお遅延回路DELAYhやDELAYlの回路構成は特に限定されないが、例えば複数段のCMOS反転回路等によって構成すればよい。
【0036】
図2図1のゲート駆動制御回路GDCTLを構成する遅延制御回路DELAYCTL1(又はDELAYCTL0)と遅延回路DELa、DELb、下アームを構成する二つの並列接続スイッチ素子及びそのゲート駆動回路G/Dを示した図である。図2では説明の簡単化のために、下アームの遅延制御回路DELAYCTL1の動作方法について説明する。
【0037】
図2におけるQL0、QL1は下アームを構成する二つのスイッチ素子、ID0、ID1はそれぞれのスイッチ素子を流れるドレイン電流、SEP0、SEP1は各スイッチ素子のセンスノード、低電圧側ソースレベルCOM、センス抵抗RS0、RS1、基準電源Vref0、Vref1、比較器COM0、COM1、低電圧側センス信号VEL0、VEL1、比較器出力信号OP0、OP1、フリップフロップ回路DF0、DF1、フリップフロップ出力信号Dia0、Dia1、Dib0、Dib1、検出活性化信号REF、またDTCKTa、DTCKTbは検出回路である。
【0038】
また図3図2に記載の遅延回路DELa、DELbとゲート駆動回路の回路構成を示した図である。論理和回路NOR0、NOR1、NOR2、NOR3、論理積回路NAND0、NAND1、NAND2、NAND3、反転回路INV0、INV1、遅延素子DLY0、DLY1、DLY2、DLY3、ゲート駆動回路G/Dを構成するNMOSトランジスタMN0、MN1、PMOSトランジスタMp0、Mp1、各ノードを示すn0、n1、n2、n3、n4、n5、n6、n7である。
【0039】
図2及び図3の動作を図4のタイミング波形を用いて説明する。
【0040】
図4における期間t0の初期動作期間において、ロウ側入力信号LINがアサートされたのち、出力信号DINがハイにドライブされた場合、比較器出力信号OP0〜OP3、フリップフロップ出力信号Dia0、Dia1、Dib0、Dib1は初期値ゼロの状態であるため、図3における各ノードn0〜n7は出力信号DINに追随してそれぞれの電位にアサートされる。ノードn0及びn4は出力信号DINのアサートタイミングから遅延素子DLY0で設定された所定の時間td0、または遅延素子DLY1で設定された所定の時間td2だけ遅れて、ロウからハイレベルにアサートされる。
【0041】
論理積回路NAND0もしくは論理積回路NAND2と、反転回路INV0及び反転回路INV1の動作時間分遅れてノードn1及びn5がロウレベルからハイレベルにアサートされる。
【0042】
同様に、遅延素子DLY1もしくは遅延素子DLY3で設定された所定の時間td1、またはtd3だけ遅れて、ノードn2、ノードn6がロウレベルからハイレベルにアサートされ、論理積回路NAND1および論理積回路NAND3の動作時間分遅れてノードn3およびノードn7がハイレベルからロウレベルにアサートされる。この結果、下アームスイッチ用制御信号LO0、LO1がハイにアサートされスイッチ素子QL0、QL1がオフからオン状態に遷移する。期間t0においては、SiCMOSFETであるスイッチ素子QL0、QL1の特性(例えばしきい値)はほぼ同じ値であるため、ドレイン電流ID0、ID1の値は同じ値でそれぞれのスイッチ素子を流れる。また、センスノードSEP0、SEP1に流れるセンス電流も同じ値になるため、センス抵抗RS0、RS1で電圧変換された電圧が低電圧側センス信号VEL0、VEL1として比較器COM0、COM1にそれぞれ入力される。ここでセンス電流IS0とIS1の値がほぼ等しい値(〜ISm)であった場合、低電圧側センス信号VEL0には基準電源Vref1<VEL0<Vref0の関係になるようセンス抵抗RS0及び基準電源Vref0、Vref1のレベルを設定するとよい。また、センス電流IS0>>Ismの場合は、VEL0<基準電源Vref1<Vref0、センス電流IS0<<Ismの場合は、基準電源Vref1<Vref0<VEL0の関係になるように設定するとよい。このように設定することで、比較器出力信号OP0、OP1の出力レベルを、図2に記載の表のように、(OP0,OP1)=(L,H)(IS0≒ISm)、(OP0,OP1)=(L,L)(IS0>>ISm)、(OP0,OP1)=(H,H)(IS0<<ISm)、と制御することが可能となる。例えば、期間t0では、センス電流IS0とIS1がほぼ等しいので、比較器出力信号OP0、OP1(又はOP2、OP3)はそれぞれL、Hレベルにアサートされる。次に、検出活性化信号REFがアサートされると、フリップフロップ回路DF0、DF1が活性化するため、その出力信号Dia0、Dia1(又は出力信号Dib0、Dib1)が、それぞれ所定のレベルにアサートされる。なお、フリップフロップ出力信号は論理和回路NORに入力されるため、遅延回路の各ノードn0〜n7の電位はロウ側出力信号DINがハイにアサートされている期間は変化しないように制御される。
【0043】
その後、ロウ側出力信号DINがロウにネゲートされると、スイッチ素子QL0、QL1がオン状態からオフ状態に遷移するため、センス電流IS0、IS1も流れなくなり、比較器出力信号OP0、OP1(又はOP2、OP3)はロウレベルにネゲートされる。一方、フリップフロップ出力信号は検出活性化信号がネゲートされているため、電位レベルを保持した状態となる。またロウ側出力信号がネゲートされることによって、遅延回路内の各ノードn0〜n7は随時所定のレベルに遷移する。
【0044】
次に長時間通電後の期間taについて説明する。ここでは並列接続しているスイッチ素子QL0、QL1において、配線寄生インピーダンスの違い等によりスイッチング時に印加されるバイアス条件が、スイッチング毎に異なることで、スイッチ素子QL0のしきい値がスイッチ素子QL1のしきい値よりも高くなってしまった場合を想定している。まず、ロウ側出力信号DINがアサートされると、期間t0にて遅延回路DELaおよびDELbの各ノードn2およびn6がハイにアサートされた状態であるため、遅延素子DLY1とDLY3は非活性状態であり、このためノードn3及びn7がロウレベルにアサートされる。すなわち遅延素子DLY0、DLY2の遅延時間td0、td2の時間だけ遅れて下アームスイッチ用制御信号LO0、LO1がハイにアサートされる。その結果、スイッチ素子QL0、QL1がオフ状態からオン状態に遷移する。この時、スイッチ素子QL0のしきい値がスイッチ素子QL1のしきい値よりも高めにシフトしてしまっているため、センス電流IS0<<Ism<<IS1の状態で還流電流が各スイッチ素子に分配されてしまう。しかしながら、本方式を用いれば、比較器出力信号OP0、OP1はともにハイレベルにアサートされ、比較器出力信号OP2、OP3はともにロウレベルにネゲートされる。次に、検出活性化信号REFがアサートされると、フリップフロップ出力信号Dia0、Dia1はともにハイレベルに、Dib0、Dib1はともにロウレベルにアサートされる。このようにして、次のロウ側出力信号DINがアサートされた時にスイッチ素子QL0、QL1の立上りタイミングを変更できうる状態となる。
【0045】
期間tbにおいて再びロウ側出力信号DINがアサートされた場合を説明する。この場合、フリップフロップ出力信号Dia0、Dia1がともにハイレベルに保持されているため遅延素子DLY0、DLY1は非活性状態である。このため、DINのアサート直後に下アームスイッチ用制御信号LO0がハイにアサートされる。一方、フリップフロップ出力信号Dib0、Dib1はともにロウレベルに保持されているため、遅延素子DLY2、DLY3は活性化状態である。このため、ロウ側出力信号DINのアサートから遅延時間td2+td3の時間だけ遅れて下アームスイッチ用制御信号LO1がハイにアサートされる。この結果、スイッチ素子QL0はスイッチ素子QL1に比べておよそtd2+td3の時間だけ早くオン状態に遷移するため、スイッチ素子QL0のしきい値がスイッチ素子QL1のしきい値よりも高くなった場合においても、まずスイッチ素子QL0に還流電流がながれこみ、その後所定の時間後にスイッチ素子QL1がオン状態に遷移する。このため、インバータ回路の還流電流がスイッチ素子QL0とスイッチ素子QL1で等分されるように制御できる。このように制御することで、長時間通電後に並列接続したスイッチ素子の特性がそれぞれ異なってしまった場合においても、還流電流が特定のスイッチ素子に偏って流れることを防ぐことができる。言い換えれば、還流電流が偏ることで、並列接続した複数のスイッチ素子の特定のスイッチ素子に過剰な電流が流れ込み、その結果特定のスイッチ素子の発熱をまねきインバータ回路を含む電力変換装置の損失が増加することを回避することができる。
【実施例2】
【0046】
図5は、実施例2による電力変換装置において、その構成の一例を示す概略図である。図5に示す電力変換装置は、例えば実施例1の方式を所謂三相インバータ装置に適用したものとなっている。図5において、SWu,SWv,SWw,SWx,SWy,SWzのそれぞれは、nチャネル型のSiCMOSを用いたスイッチ素子であり、ここでは、各ソース・ドレイン間にそれぞれ還流ダイオードDiu,Div,Diw,Dix,Diy,Dizが接続されている。スイッチ素子SWu,SWv,SWwは上アーム側に配置され、スイッチ素子SWx,SWy,SWzは下アーム側に配置され、スイッチ素子SWu,SWxはU相用、スイッチ素子SWv,SWyはV相用、スイッチ素子SWw,SWzはW相用である。
【0047】
GDu,GDv,GDw,GDx,GDy,GDzは、図1に示したようなゲート駆動回路であり、それぞれ、スイッチ素子SWu,SWv,SWw,SWx,SWy,SWzを駆動する。なお、図示は省略しているが、各ゲート駆動回路には、図1に示したようなゲート駆動制御回路が付加されている。上アーム側スイッチ素子の一端(ドレインノード)と下アーム側スイッチ素子の一端(ソースノード)との間には、電源電圧VCCとコンデンサC0が接続される。各ゲート駆動回路は、対応するスイッチ素子のオン・オフを適宜駆動し、これによって、直流信号となるVCCからそれぞれ位相が異なる三相(U相、V相、W相)の交流信号を生成する。LOADは、例えばモータ等の負荷回路であり、この三相(U相、V相、W相)の交流信号によって適宜制御される。
【0048】
ここで、U相、V相、W相のそれぞれのハードスイッチング動作時の詳細動作は図4等と同様である。三相インバータ装置では、下アーム側のスイッチ素子(例えばSWx)がオフの状態で上アーム側のスイッチ素子(例えばSWu)がオン状態に遷移する。この時、スイッチ素子SWu、SWxがそれぞれ複数のスイッチ素子を並列接続した構成の場合、前述のように各スイッチ素子の特性、例えばしきい値が異なる値にシフトする可能性がある。この場合、三相インバータの還流電流が、特定のスイッチ素子に偏って流れる恐れがあり、発熱等による損失の増加を招く可能性がある。しかしながら、本実施例によるゲート駆動制御回路及びゲート駆動回路は、スイッチ素子に流れるセンス電流の大小を検出し、各スイッチ素子の立上り時間を適宜制御できる。
【0049】
これにより、三相インバータ装置を長時間通電動作させた、各スイッチ素子のしきい値電圧のシフト量が異なった場合においても、還流電流が偏ることなく各スイッチ素子に等分されるよう制御できる。言い換えれば信頼性が高く安定した電力変換動作が実現可能となる。特にこのような三相インバータ装置は、大電力で動作する場合が多く、電流の偏りによる発熱とそれによる損失増加した場合の損害も大きくなり得る。そこで、本実施例の方式を用いると、SiCMOSによって大電力動作時にも低損失を実現でき、かつ、損失増加の抑制も図れるため、有益な効果が得られる。
【0050】
図6は、図5の三相インバータ装置を実装したパワーモジュールPMの例を示している。図中の記号は、正側接続端子PT、負側接続端子NT、U相用上アームスイッチ群SWU0,SWU1、U相用下アームスイッチ群SWX0,SWX1、U相用上アーム還流ダイオードDiu、U相下アーム還流ダイオードDix、上アームドレインUDRAIN、上アームソースUSOURCE、下アームドレインXDRAIN、下アームソースXSOURCE、接続端子MU、ゲート制御端子GSIG0,GSIG1、センス制御端子SESIG0,SESIG1,U相出力端子U,V相出力端子V,W相出力端子Wである。なおV相、W相に関する各素子や端子の説明記号は、U相の構造と同じである点、図面が煩雑になる点を考慮して説明を省略した。また図6の記号と図5の記号は同一の部材には同一の記号を用いている。
【0051】
図6の実施例では、上下アームの各スイッチ素子を4つ並列接続した構成を示している。また4つのスイッチ素子を二つずつに分割した例を示している。このためゲート制御端子とセンス制御端子はU相上アームで二つずつ、U相下アームで二つずつとなる。スイッチ素子二つに一つの制御端子を配置するか、スイッチ素子一つに一つの制御端子を配置するかは、実装する形態によって適宜選択すればよい。例えば図6の場合では、一般的なパワーモジュールPMに実装するため、制御端子を多数配置すると駆動回路基板からの配線数が増加してシステム実装面積を増加させてしまう点、また4つのスイッチ素子を二つずつ左右対称に配置して、制御端子をそれぞれ配置すれば、配線寄生インピーダンスのずれも比較的小さく抑えられる点を鑑み、図のような構成とした。もちろんU相上アームのスイッチ素子が8個になった場合においても、それを4分割制御するか、8分割制御するかは、その実装形態を鑑み最適な分割制御を選択すればよい。このように実施例2は、パワーモジュールPMの面積増加を最小限に抑えつつ、複数スイッチ素子の駆動タイミングを適宜調整でき、電力変換回路の損失増加を抑えることが可能となる。
【実施例3】
【0052】
図7は、実施例3による電力変換装置において、その構成の一例を示す概略図である。図7に示す電力変換装置は、例えば実施例1の方式をAC/DC電源装置に適用したものとなっている。図7の電力変換装置は、交流入力(例えばAC 200V)をラインフィルタLINFILにてノイズを除去し、整流回路(例えばダイオードブリッジおよび出力コンデンサ)RCTを介してAC電圧をDC電圧に変換(AC/DC)する。次いで、昇圧回路PFCにてDCレベルを例えば約400Vまで昇圧する。図中の記号はコイルL、チョッパーダイオードDi、メインスイッチ素子Q1(2並列)、メインスイッチ用駆動回路GDR、安定化コンデンサC1である。なお昇圧回路PFCの制御方法は一般的な制御方法のためここでは説明を省略する。
【0053】
続いて、図7の電力変換装置は、昇圧回路PFCからの約400VのDCレベルをインバータ装置DCACにてACレベルに変換し、トランスTRにてAC/AC変換(例えばAC400V→AC10V)する。そして、TRの二次コイル側から得られるAC信号を、AC/DC変換回路ACDCにて例えばDC10V、DC100A等に変換して出力する。ここで、インバータ装置DCACは、例えば、4個のスイッチ素子Q2,Q3,Q4,Q5およびその各ゲート駆動回路GDからなる所謂フルブリッジ回路で構成される。なお特に図示しなかったが、スイッチ素子Q2からQ5のそれぞれは複数個のチップを並列接続した構成をとる。このような構成例において、当該DCACに前述した本実施例の方式を適用することで、高い信頼性を備えると共に低損失な電源装置を実現することが可能になる。
【実施例4】
【0054】
図8(a)は、実施例4による電力変換装置において、そのスイッチ素子の概略構成例を平面図であり、図8(b)は、図8(a)におけるA−A’間の概略構成例を示す断面図である。図8(a)のスイッチ素子SWは、SiCMOSで構成される。図8(a)において、ACTはアクティブ素子領域、TMはターミネーション領域、GPはゲートパッド、SPはソースパッドである。図8(a)では、ゲートパッドGPの位置を自由に配置できるため、後述する図10(a)に示すような実装形態に適用する場合において、ワイヤボンディングの長さを短くすることができる。
【0055】
また、図8(b)において、図8(a)の各記号に加えて、DRmはドレイン電極、SUBは基板、DFTはドリフト層、SiO2はシリコン酸化膜、Toxはゲート絶縁膜、GPmはゲート電極、Pはベース層、N+はソース層、LAY1は層間絶縁膜である。ACT内では、SiCMOSからなる複数の要素トランジスタが形成され、これらが並列に接続されて1個のスイッチ素子となる。すなわち、複数のN+は、図示しない領域でソースパッドに共通に接続され、複数のGPmも図示しない領域で図8(a)のゲートパッドGPに共通に接続される。図8(b)では、ターミネーション領域TMをアクティブ素子領域ACTの周辺に配置することで、チップ内にACTを十分に確保でき、オン電流を大きくとることができる、すなわちオン抵抗を小さくできる利点がある。
【0056】
図9(a)は、図8(b)におけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図であり、図9(b)は、図9(a)とは別の構成例を示す断面図である。まず、図9(b)では、トレンチ構造を有する1個の縦型SiCMOSが示されている。ソース電極SPmに接続されたn型の領域となるソース層N+は、p型の領域となるベース層P内に形成されるチャネルを介してドリフト層DFTに接続される。DFTは、例えばn型の領域であり、耐圧を確保する役目を担う。基板SUBは、例えばn型の領域であり、当該SUBにドレイン電極DRmが接続される。
【0057】
このようなトレンチ構造の場合、ベース層Pで挟まれたn型半導体領域である所謂JFET領域が存在しないため、SiCMOS全体のオン抵抗が下げられるという利点がある。言い換えれば、本実施例による半導体駆動回路(ゲート駆動回路およびゲートドライバ制御回路)と組み合わせて利用することで、より損失の少ない電力変換システムが実現できる。一方、図9(a)では、トレンチ構造を有さない、所謂DMOS(Double Diffusion Metal Oxide Semiconductor)タイプのSiCMOSが示されている。この場合、素子構造が簡素でありトレンチ構造タイプのSiCMOSに比べて製造コストが低くできるという利点がある。
【0058】
図10(a)は、図8(a)のスイッチ素子の実装形態の一例を示す図であり、図10(b)は、図10(a)のa−a’間の構成例を示す断面図である。図10(a)および図10(b)の例では、パッケージ内の金属板PLT上にSiCMOSからなるスイッチ素子SWを搭載している。SWのドレイン電極DRmは金属板PLTを経由してドレイン端子DTに接続され、ソースパッドSPはソース端子STに、ゲートパッドGPはゲート端子GTに、それぞれボンディングワイヤWsm,Wgm等を用いて接続される。なお、図10(b)では、便宜上、a−a’がWgmに沿うと共に、DTにも沿うものと仮定して図示を行っている。
【0059】
このようなチップの配置と接続構成とすることで、SiCMOSのゲートパッドGPに接続されているボンディングワイヤWgmの長さ、ソースパッドSPに接続されているボンディングワイヤWsmの長さを短くできる。すなわちボンディングワイヤの寄生インダクタンスやワイヤによる寄生抵抗(オン抵抗成分)を小さくできる。このためスイッチング時のノイズを小さく抑えることができ、過剰な電位がSiCMOSにバイアスされないようにできる。さらに、本実施例ではチップを平面的に配置するため、SiCMOSのチップ面積を自由に設計できる。このため低オン抵抗の設計やオン電流密度の設計も容易となり、より多様な仕様のパワー半導体チップが実現できる。
【符号の説明】
【0060】
GDCTL…ゲート駆動制御回路、G/D,GDU,GDV,GDW,GDX,GDY,GDZ,GDR,GD…ゲート駆動回路、HIN…H側入力信号、LIN…L側入力信号、REF…検出活性化信号、VDD,VCC…電源電圧、VB…高電圧側電源レベル、HO0,HO1…上アームスイッチ用制御信号、VS…高電圧側ソースレベル、VEH0、VEH1…高電圧側センス信号、VDD…低電圧側電源レベル、LO0,LO1…下アームスイッチ用制御信号、COM…低電圧側ソースレベル、VEL0、VEL1…低電圧側センス信号、UIN…RSL出力信号、DIN…レベルシフト回路出力信号、R,R1,R2…抵抗、HTRGH,SHTRGL…シュミットトリガ回路、LEVELSHIFT…レベル変換回路、LVS…レベル変換回路、NM、MN0、MN1…NMOSトランジスタ、UVDETECT…電圧検出保護回路、PULSEFILTER…パルスフィルタ、RSL…ラッチ回路、DELAYh,DELAYl…遅延回路、DELAYCTL0,DELAYCTL1…遅延時間制御回路、PULSEGEN…パルス発生回路、G/D…ゲート駆動回路、DTCKTa、DTCKTb…検出回路、QL0,QL1…スイッチ素子、SEP0、SEP1…センスノード、VEL0、VEL1…低電圧側センス信号、ID0、ID1…ドレイン電流、RS0、RS1…センス抵抗、DELa,DELb…遅延回路、Dia0、Dia1、Dib0、Dib1…フリップフロップ出力信号、DF0、DF1…フリップフロップ回路、OP0、OP1…比較器出力信号、COM0、COM1…比較器、Vref0、Vref1…基準電源、VEL1…低電圧側センス信号、LOAD…負荷、DLY0、DLY1、DLY2、DLY3…遅延素子、n0、n1、n2、n3、n4、n5、n6、n7…回路ノード、NOR0、NOR1、NOR2、NOR3…論理和回路、NAND0、NAND1、NAND2、NAND3…論理積回路、IS0、IS1…センス電流、NOR1、NOR2、NOR3…論理和回路、INVD0,INVD1…反転回路、Mp0、Mp1…PMOSトランジスタ、VSS…ロウレベル、td0,td1,td2,td3…遅延時間、δt…回路伝搬遅延時間、Diu,Div,Diw,Dix,Diy,Diz…ダイオード、UDRAIN,VDRAIN,WDRAIN,XDRAIN…ドレインノード、USOURCE,VSOURCE,WSOURCE,XSOURCE…ソースノード、U…U相、V…V相、W…W相、SESIG0,SESIG1…センス制御端子、GSIG0,GSIG1…ゲート制御端子、PT…正側接続端子、NT…負側接続端子、MU…接続端子、PM…パワーモジュール、PLATE…金属板C0,C1…コンデンサ、SWU,SWV,SWW,SWX,SWY,SWZ,SWU0,SWU1,SWX0,SWX1…スイッチユニット,Q1,Q2,Q3,Q4,Q5…スイッチ素子、L…コイル、TR…トランス、DCAC…インバータ装置、PFC…昇圧回路、LINFIL…ラインフィルタ、RCT…整流回路、Di…チョッパーダイオード、SiO2…酸化膜、ACT…MOSFETのアクティブ素子領域、TM…MOSFETのターミネーション領域、DFT…MOSFETのドリフト層、SUB…MOSFETの基板層、DRm…MOSFETのドレイン層、GP,GPm…ゲートパッド、SP,SPm…ソースパッド、Lay1…絶縁膜層、SEP…センスパッド、Tox…ゲート絶縁膜、A,A’…要素断面領域位置、N+…ソース層、P…ベース層、SiCMOS…シリコンカーバイドを用いたMOSFET素子、GP…ゲートパッド、SP…ソースパッド、SUB…基板、Gpm…ゲート電極、SPm…ソース電極、ST…ソース端子、Wgm…ゲートワイヤ、Wsm…ソースワイヤ、δVtn,δVtp,△Vt…しきい値の変動
図1
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