特許第5837387号(P5837387)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許5837387半導体集積回路装置および半導体集積回路装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5837387
(24)【登録日】2015年11月13日
(45)【発行日】2015年12月24日
(54)【発明の名称】半導体集積回路装置および半導体集積回路装置の製造方法
(51)【国際特許分類】
   H01L 21/8234 20060101AFI20151203BHJP
   H01L 27/088 20060101ALI20151203BHJP
   H01L 21/8238 20060101ALI20151203BHJP
   H01L 27/092 20060101ALI20151203BHJP
   H01L 27/08 20060101ALI20151203BHJP
   H01L 29/786 20060101ALI20151203BHJP
   H01L 21/336 20060101ALI20151203BHJP
【FI】
   H01L27/08 102C
   H01L27/08 321D
   H01L27/08 331E
   H01L29/78 617K
   H01L29/78 618C
   H01L29/78 627A
   H01L29/78 613Z
【請求項の数】16
【全頁数】34
(21)【出願番号】特願2011-223666(P2011-223666)
(22)【出願日】2011年10月11日
(65)【公開番号】特開2013-84766(P2013-84766A)
(43)【公開日】2013年5月9日
【審査請求日】2014年8月27日
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成22年度経済産業省産業技術研究開発委託費「低炭素社会を実現する超低電圧デバイスプロジェクト」委託研究、産業技術力強化法第19条の適用を受ける特許出願
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100089071
【弁理士】
【氏名又は名称】玉村 静世
(72)【発明者】
【氏名】槇山 秀樹
(72)【発明者】
【氏名】山本 芳樹
【審査官】 岩本 勉
(56)【参考文献】
【文献】 特開2009−094369(JP,A)
【文献】 特開2008−085138(JP,A)
【文献】 特開2007−294945(JP,A)
【文献】 特開2008−066715(JP,A)
【文献】 特開平08−316431(JP,A)
【文献】 特開2006−324415(JP,A)
【文献】 特開2012−004455(JP,A)
【文献】 特開2011−119675(JP,A)
【文献】 米国特許出願公開第2009/0096036(US,A1)
【文献】 米国特許出願公開第2008/0036008(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336、21/8234−21/8238、
21/8249、27/06−27/08、
27/088−27/092、29/786
(57)【特許請求の範囲】
【請求項1】
以下を含む半導体集積回路装置:
(a)第1の主面および第2の主面を有する半導体基板;
(b)前記半導体基板の前記第1の主面上の第1のMISFET形成領域内に設けられた第1のMISFET;
(c)前記半導体基板の前記第1の主面上の第2のMISFET形成領域内に設けられた第2のMISFET;
(d)前記第1のMISFET形成領域の前記第1の主面上に設けられた絶縁層;
(e)前記絶縁層上に設けられた半導体層;
(f)前記半導体層の表面上に、第1のゲート絶縁膜を介して設けられた前記第1のMISFETの第1のゲート電極;
(g)前記第2のMISFET形成領域の前記第1の主面上に、第2のゲート絶縁膜を介して設けられた前記第2のMISFETの第2のゲート電極、
ここで、前記第1の主面を基準として、前記第1のゲート電極の高さは、前記第2のゲート電極の高さよりも高く、
前記第1のゲート電極の厚さは前記第2のゲート電極の厚さよりも厚く、
前記第1のMISFET形成領域上および第2のMISFET形成領域上に、層間絶縁膜が形成されており、
前記第1のゲート電極は、前記層間絶縁膜中に形成された溝内に第1導電膜が埋め込まれることで形成され、且つ、その上面が前記層間絶縁膜から露出するように形成されており、
前記第2のゲート電極は、第2導電膜をパターニングすることによって形成され、且つ、その上面が前記層間絶縁膜に覆われるように形成されている
【請求項2】
請求項1に記載の半導体集積回路装置において、前記半導体層の厚さは、前記第1のMISFETのゲート長の1/4以下である
【請求項3】
請求項1に記載の半導体集積回路装置において、前記半導体層の厚さは、前記第2のゲート電極の厚さよりも薄い
【請求項4】
請求項1に記載の半導体集積回路装置において、前記絶縁層の厚さは、15nm以下である
【請求項5】
請求項1に記載の半導体集積回路装置において、前記半導体層の厚さは、20nm以下である
【請求項6】
請求項1に記載の半導体集積回路装置において、前記第1のMISFET形成領域における前記第1の主面の高さは、前記第2のMISFET形成領域における前記第1の主面の高さよりも高い
【請求項7】
請求項1に記載の半導体集積回路装置において、前記第2ゲート電極は、シリコン膜と前記シリコン膜上に形成されたシリサイド膜とを含む
【請求項8】
以下の工程を含む半導体集積回路装置の製造方法:
(a)第1の主面、第2の主面、前記第1の主面上に設けられた絶縁層、および前記絶縁層上に設けられた半導体層を有する半導体ウエハを準備する工程;
(b)前記工程(a)の後、前記半導体ウエハの前記第1の主面側に素子分離領域を形成する工程;
(c)前記工程(b)の後、前記半導体ウエハの前記第1の主面側の第1のMISFET形成領域上をエッチングマスク膜で被覆した状態で、前記第1の主面側の第2のMISFET形成領域における前記絶縁層および前記半導体層を除去する工程;
(d)前記工程(c)の後、前記ウエハの前記第1の主面側に、導電膜を形成する工程;
(e)前記導電膜をパターニングすることにより、前記第1のMISFET形成領域内に於いて、前記半導体層上に第1のMISFETの第1のゲート電極を形成するとともに、前記第2のMISFET形成領域内に於いて、前記第1の主面上に第2のMISFETの第2のゲート電極を形成する工程;
(f)前記工程(e)の後、前記第1のゲート電極および前記第2のゲート電極を覆うように、前記ウエハの前記第1の主面側に、層間絶縁膜を成膜する工程;
(g)前記工程(f)の後、前記第1のゲート電極の上面の最も低い部分が、前記第2のゲート電極の上面の最も高い部分よりも上方にある状態で、前記第1のゲート電極の前記上面が露出し、且つ、前記第2のゲート電極の前記上面が露出しないように、前記層間絶縁膜に対して、CMP処理を実行する工程;
(h)前記工程(g)の後に、前記第1のゲート電極を除去する工程;
(i)前記工程(h)の後に、前記第1のゲート電極を除去した部分に、新たな電極を充填する工程;
ここで、前記新たな電極の厚さは、前記第2のゲート電極の厚さよりも厚い
【請求項9】
請求項8に記載の半導体集積回路装置の製造方法において、前記工程(d)は、以下の工程を含む:
(d1)前記ウエハの前記第1の主面側に、第1のポリシリコン膜を形成する工程;
(d2)前記第2のMISFET形成領域に於いて、前記第1のポリシリコン膜を除去する工程;
(d3)前記工程(d2)の後、前記ウエハの前記第1の主面側に、第2のポリシリコン膜を形成する工程
【請求項10】
請求項9に記載の半導体集積回路装置の製造方法において、前記第2のポリシリコン膜の厚さは、前記第1のポリシリコン膜の厚さよりも厚い
【請求項11】
請求項8に記載の半導体集積回路装置の製造方法において、前記半導体層の厚さは、前記第1のMISFETのゲート長の1/4以下であり、前記半導体層の厚さは、前記第2のゲート電極の厚さよりも薄い
【請求項12】
請求項8に記載の半導体集積回路装置の製造方法において、前記絶縁層の厚さは、15nm以下である
【請求項13】
請求項8に記載の半導体集積回路装置の製造方法において、前記半導体層の厚さは、20nm以下である
【請求項14】
請求項8に記載の半導体集積回路装置の製造方法において、前記第1のMISFET形成領域における前記第1の主面の高さは、前記第2のMISFET形成領域における前記第1の主面の高さよりも高い
【請求項15】
請求項9に記載の半導体集積回路装置の製造方法において、前記(e)工程と前記(f)工程の間に、前記第2のポリシリコン膜上にシリサイド膜を形成する工程を有し、
前記第2ゲート電極は、前記第2のポリシリコン膜と前記シリサイド膜とを含む
【請求項16】
請求項9に記載の半導体集積回路装置の製造方法において、前記半導体層の厚さは、前記第2のゲート電極の厚さよりも薄い
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置(または半導体装置)の基板並びにゲート構造、および半導体集積回路装置(または半導体装置)の製造方法におけるFEOL(Front End of Line)系プロセス技術に適用して有効な技術に関する。
【背景技術】
【0002】
日本特開2009−94369号公報(特許文献1)または、これに対応する米国特許公開2009−96036号公報(特許文献2)には、SOI(Silicon on Insulator)ウエハの一部にバルク領域を形成する技術が開示されている。
【0003】
日本特表2008−523591号公報(特許文献3)およびこれに対応する米国特許第7663192号公報(特許文献4)には、シングルHigh−k/デュアルメタル型のゲートラストプロセスが開示されている。
【0004】
日本特表2009−545168号公報(特許文献5)または、これに対応する国際公開第2008/14038号パンフレット(特許文献6)には、いわゆるFUSI(Fully Silicided)ゲート技術が開示されている。
【0005】
日本特開2011−49282号公報(特許文献7)には、バルク基板構造に於いて、ゲートファースト方式によるポリシリコンゲート電極構造を有するMISFET(Metal Insulator Semiconductor Field Effect Transistor)およびゲートラスト方式によるメタルゲート電極構造を有するMISFETを混在させる技術が開示されている。
【0006】
R.Tsuchiya外8名、”Silicon on Thin BOX:A New Paradigm of The CMOSFET for Low−Power and High−Performance Application Featuring Wide−Range Back−Bias Control”,IEDM Tech.2004,pp631-634(非特許文献1)には、バックゲートバイアスにより、トランジスタの閾値電圧その他の諸特性を制御する技術が開示されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2009−94369号公報
【特許文献2】米国特許公開2009−96036号公報
【特許文献3】特表2008−523591号公報
【特許文献4】米国特許第7663192号公報
【特許文献5】特表2009−545168号公報
【特許文献6】国際公開第2008/14038号パンフレット
【特許文献7】特開2011−49282号公報
【非特許文献】
【0008】
【非特許文献1】R.Tsuchiya外8名、”Silicon on Thin BOX:A New Paradigm of The CMOSFET for Low−Power and High−Performance Application Featuring Wide−Range Back−Bias Control”,IEDM Tech.2004,pp631-634
【発明の概要】
【発明が解決しようとする課題】
【0009】
SOI構造とバルク(Bulk)構造が混在するハイブリッド基板構造を有する半導体集積回路装置においては、SOI−MISFETとバルク−MISFETの混在する結果、ゲートファースト方式で両方のMISFETを作製した場合、それぞれでゲート材料に合った構造設計(閾値電圧調整など)が必要であった。バルク−MISFETはこれまでに多くの知見があり、ゲート材料変更に伴う構造変更は開発コストの増大を招くことになるため、可能な限りバルク−MISFETの構造を維持したい要望がある。また従来のゲートラスト方式でゲート電極材料の変更を行う場合は、リソグラフィを用いて領域を選択する必要があり、プロセスの複雑化や製造コスト増大などの問題を招く恐れがある。
【0010】
本願発明は、これらの課題を解決するためになされたものである。
【0011】
本発明の目的は、信頼性の高い半導体集積回路装置および、半導体集積回路装置の製造プロセスを提供することにある。
【0012】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0014】
すなわち、本願の一つの発明は、半導体基板のデバイス面上にSOI構造とバルク構造が混在するハイブリッド基板構造を有する半導体集積回路装置において、前記デバイス面を基準とするSOI型MISFETのゲート電極の高さを、バルク型MISFETのゲート電極の高さよりも高くしたものである。
【発明の効果】
【0015】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0016】
半導体集積回路装置および半導体集積回路装置の製造プロセスの信頼性を向上することができる。
【図面の簡単な説明】
【0017】
図1】本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造(等高度基板上面型デバイス)を説明するためのデバイス断面図である。
図2】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(素子分離領域形成プロセス)の図1に対応するデバイス断面図である。
図3】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ウエル形成プロセス)の図1に対応するデバイス断面図である。
図4】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク領域基板表面露出プロセス)の図1に対応するデバイス断面図である。
図5】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(第1層ポリシリコン成膜プロセス)の図1に対応するデバイス断面図である。
図6】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(第1層ポリシリコン除去プロセス)の図1に対応するデバイス断面図である。
図7】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(第2層ポリシリコン成膜プロセス)の図1に対応するデバイス断面図である。
図8】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート加工プロセス)の図1に対応するデバイス断面図である。
図9図8におけるA−A’断面に対応するデバイス断面(左側)およびB−B’に対応するデバイス断面(右側)を説明する断面説明図である。
図10】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート周辺構造およびソースドレイン形成プロセス)の図1に対応するデバイス断面図である。
図11】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(表面シリサイド化プロセス)の図1に対応するデバイス断面図である。
図12】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(層間絶縁膜成膜プロセス)の図1に対応するデバイス断面図である。
図13】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート置換前CMPプロセス)の図1に対応するデバイス断面図である。
図14】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ダミーゲート除去プロセス)の図1に対応するデバイス断面図である。
図15】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(High−kゲート絶縁膜&メタルゲート電極成膜プロセス)の図1に対応するデバイス断面図である。
図16】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート充填プロセス)の図1に対応するデバイス断面図である。
図17】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート置換後CMPプロセス)の図1に対応するデバイス断面図である。
図18】本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例(異高度基板上面型デバイス)を説明するためのデバイス断面図である。
図19】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク側LOCOS酸化プロセス)の図18に対応するデバイス断面図である。
図20】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(LOCOS酸化膜除去プロセス)の図18に対応するデバイス断面図である。
図21】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(SOI膜厚調整用酸化プロセス)の図18に対応するデバイス断面図である。
図22】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(STI領域埋め込みプロセス)の図18に対応するデバイス断面図である。
図23】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(STI高さ調整プロセス)の図18に対応するデバイス断面図である。
図24】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク領域のSTI高さ再調整プロセス)の図18に対応するデバイス断面図である。
図25】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク領域の基板上面露出プロセス)の図18に対応するデバイス断面図である。
図26】前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート加工プロセス)の図18に対応するデバイス断面図である。
図27図26におけるA−A’断面に対応するデバイス断面(左側)およびB−B’に対応するデバイス断面(右側)を説明する断面説明図である。
図28】ゲート置換前CMPプロセス途中における図27に対応する断面説明図である。
図29】本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例(バックゲート不純物追加注入)を説明するためのデバイス断面図である。
図30】前記バックゲート不純物構造に関する変形例(バックゲート不純物追加注入)に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中(ウエル形成プロセス)の図29に対応するデバイス断面図である。
図31】前記バックゲート不純物構造に関する変形例(バックゲート不純物追加注入)に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中(ダミーゲート除去プロセス)の図29に対応するデバイス断面図である。
図32】本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例(Fusiゲート)を説明するためのデバイス断面図である。
図33】前記ゲート電極構造に関する変形例(Fusiゲート)に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中(ゲート電極フルシリサイド化プロセス)の図32に対応するデバイス断面図である。
【発明を実施するための形態】
【0018】
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【0019】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOS(Complemetary Metal Oxide Semiconductor)型集積回路に代表されるCMIS(Complemetary Metal Insulator Semiconductor)型集積回路を例示することができる。
【0020】
今日の半導体集積回路装置、すなわち、LSI(Large Scale Integration)のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル(Premetal)工程(M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程)あたりまでのFEOL(Front End of Line)工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで(ウエハレベルパッケージプロセスにおいては、当該プロセスも含む)のBEOL(Back End of Line)工程に大別できる。
【0021】
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ(Nano-Clustering Silica:NCS)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【0022】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、「SiCN」というときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。
【0023】
なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【0024】
窒化シリコン膜は、SAC(Self−Aligned Contact)技術におけるエッチストップ膜、すなわち、CESL(Contact Etch−Stop Layer)として、多用されるほか、SMT(Stress Memorization Technique)における応力付与膜としても使用される。
【0025】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ni(ニッケル)膜以外にも、例えばNi−Pt合金膜(NiとPtの合金膜)、Ni−V合金膜(NiとVの合金膜)、Ni−Pd合金膜(NiとPdの合金膜)、Ni−Yb合金膜(NiとYbの合金膜)またはNi−Er合金膜(NiとErの合金膜)のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【0026】
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【0027】
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【0028】
5.「ウエハ」というときは、通常は半導体集積回路装置(半導体装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【0029】
6.本願において、CMIS型集積回路の製造方式の分類において、「ゲートラスト方式」とは、ソースドレインの高温熱処理後にポリシリコンダミーゲート電極を除去する方式を言い、それ以外の方式を「ゲートファースト方式」という。なお、本願で「ゲート電極」とは、場合により、実ゲート電極(置換されたゲート電極または、ダミーゲートでないゲート電極)およびダミーゲート電極の両方又は、いずれか一方を指し、「ゲート電極の高さ」というときは、シリサイド層があるときは、シリサイド層を含んでの高さを言う。
【0030】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【0031】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【0032】
なお、SOI−MISFETのゲート電極材料をミッドギャップに対応する仕事関数を有する一種とし、SOI−MISFETのバックゲート領域に、閾値電圧を調整するための不純物領域を設ける技術について開示した先行特許出願としては、たとえば日本特願第2010−277992号(日本出願日2010年12月4日)および日本特願第2010−277993号(日本出願日2010年12月4日)がある。
【0033】
1.本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造(等高度基板上面型デバイス)の説明(主に図1
以下のデバイスの構造では、65nmテクノロジノード(Technology Node)を例にとり、具体的に説明する。デバイス構造等については、説明の簡潔性を確保するために、FEOL工程のほぼ終了時点(すなわち、コンタクト工程前)の構造を示す。BEOL工程については、ここでは、たとえば、数層から十数層の銅系埋め込み配線およびアルミニウム系パッド層等を前提としているが、その他の埋め込み配線、パッド層、アルミニウム系非埋め込み配線等を採用してもよいことはいうまでもない。
【0034】
以下で説明するMISFETの特性等を例示するとすれば以下のごとくである。すなわち、SOI型MISFETのゲート長は、たとえば65nm程度、バルク型MISFETのゲート長は、たとえば160nm程度である。
【0035】
図1は本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造(等高度基板上面型デバイス)を説明するためのデバイス断面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造(等高度基板上面型デバイス)を説明する。
【0036】
図1に示すように、主要なデバイス構造は、たとえば、P型の単結晶シリコン半導体基板1sのデバイス面1a(第1の主面)側、すなわち、裏面1b(第2の主面)の反対側に形成されている。半導体チップ2(チップ領域)の平面的な領域は、SOI型素子が形成されたSOI型MISFET形成領域Rsと、バルク型素子が形成されたバルク型MISFET形成領域Rbに別れている。SOI型MISFET形成領域Rsは、SOI型NチャネルMISFET(Qsn)すなわち第1のMISFET等が形成されたSOI型NチャネルMISFET形成領域Rsn(第1のMISFET形成領域)と、SOI型PチャネルMISFET(Qsp)すなわち第3のMISFET等が形成されたSOI型PチャネルMISFET形成領域Rsp(第3のMISFET形成領域)に分かれている。一方、バルク型MISFET形成領域Rbは、バルク型NチャネルMISFET(Qbn)すなわち第2のMISFET等が形成されたバルク型NチャネルMISFET形成領域Rbn(第2のMISFET形成領域)と、バルク型PチャネルMISFET(Qbp)等が形成されたバルク型PチャネルMISFET形成領域Rbpに分かれている。
【0037】
半導体基板1sのデバイス面1a側には、STI(Shallow Trench Isolation)絶縁膜4(素子分離領域)が設けられており、これらにより、SOI型NチャネルMISFET形成領域Rsn、SOI型PチャネルMISFET形成領域Rsp、バルク型NチャネルMISFET形成領域Rbn、バルク型PチャネルMISFET形成領域Rbpが相互に分離されている。
【0038】
SOI型NチャネルMISFET形成領域Rsnにおける半導体基板1sのデバイス面1aの表面領域には、SOI型NチャネルMISFETウエル領域5が設けられており、SOI型PチャネルMISFET形成領域Rspにおける半導体基板1sのデバイス面1aの表面領域には、SOI型PチャネルMISFETウエル領域6が設けられている。
【0039】
バルク型NチャネルMISFET形成領域Rbnにおける半導体基板1sのデバイス面1aの表面領域には、バルク型NチャネルMISFETウエル領域7が設けられており、バルク型PチャネルMISFET形成領域Rbpにおける半導体基板1sのデバイス面1aの表面領域には、バルク型PチャネルMISFETウエル領域8が設けられている。
【0040】
SOI型MISFET形成領域Rsにおける半導体基板1sのデバイス面1aの表面上には、BOX絶縁層32または埋め込み酸化膜層(BOX層または埋め込み絶縁層)が形成されており、BOX絶縁層32上には、SOIシリコン半導体層3(SOI層または絶縁層上半導体層)が形成されている。なお、この例では、SOI型MISFET形成領域Rsにおける半導体基板1sのデバイス面1aの表面と、バルク型MISFET形成領域Rbにおける半導体基板1sのデバイス面1aの表面とは、実質的に同一平面である。すなわち、ほぼ同一高度である。BOX絶縁層32の厚さは、この例では、たとえば、10nm程度であり、好適な上限として、15nm程度を例示することができる。すなわち、SOI型MISFETのチャネル長の1/4程度以下が好適な上限となる。また、BOX絶縁層32の厚さは、以下で説明するN型ウェル領域5及びP型ウェル領域6がバックゲートとして機能できるような厚さとなっている。
【0041】
また、SOI層3の厚さは、この例では、たとえば、15nm程度であり、好適な上限として、20nm程度を例示することができる。このように、SOI層3の厚さは、たとえば、バルク領域のMISFETのゲート電極の厚さと比べても、はるかに薄い。
【0042】
SOI型NチャネルMISFET形成領域RsnにおけるSOIシリコン半導体層3には、SOI型NチャネルMISFET(Qbn)のN型エクステンション領域17が設けられており、SOI型PチャネルMISFET形成領域RspにおけるSOIシリコン半導体層3には、SOI型PチャネルMISFET(Qsp)のP型エクステンション領域18が設けられている。
【0043】
また、SOI型NチャネルMISFET形成領域RsnのBOX絶縁層32下の半導体基板1sには、N型ウェル領域5が形成されている。このN型ウェル領域5は、SOI型NチャネルMISFETのバックゲートとして機能する。すなわち、N型ウェル領域5に所定の電圧を印加することによって、SOI型NチャネルMISFETの閾値を調整することができる。また、SOI型PチャネルMISFET形成領域RspのBOX絶縁層32下の半導体基板1sには、P型ウェル領域6が形成されている。このP型ウェル領域6は、上述のN型ウェル領域5と同様の機能を果たしており、SOI型PチャネルMISFETのバックゲートとして機能する。
【0044】
バルク型NチャネルMISFETウエル領域7の表面領域には、バルク型NチャネルMISFET(Qbn)のN型LDD(Lightly Doped Drain)領域15が設けられており、バルク型PチャネルMISFETウエル領域8の表面領域には、バルク型PチャネルMISFET(Qbp)のP型LDD領域16が設けられている。
【0045】
N型エクステンション領域17上には、SOI型NチャネルMISFET(Qbn)のN+型ソースドレイン領域20が設けられており、P型エクステンション領域18上には、SOI型PチャネルMISFET(Qsp)のP+型ソースドレイン領域21が設けられている。なお、N+型ソースドレイン領域20およびP+型ソースドレイン領域21上には、シリサイド膜26(たとえばニッケル系シリサイド膜)が形成されている。ここで、不純物ドープ領域としてのN+型ソースドレイン領域20およびP+型ソースドレイン領域21は、破線で示すように、それぞれN型エクステンション領域17およびP型エクステンション領域18にまで及んでいるが、全て表示すると煩雑になるので、最終デバイスの図面のみに表示する。なお、この点に於いては、以下で説明するN+型ソースドレイン領域20およびP+型ソースドレイン領域21についても同じである。
【0046】
同様に、N型LDD領域15上には、バルク型NチャネルMISFET(Qbn)のN+型ソースドレイン領域20が設けられており、P型LDD領域16上には、バルク型PチャネルMISFET(Qbp)のP+型ソースドレイン領域21が設けられている。なお、N+型ソースドレイン領域20およびP+型ソースドレイン領域21上には、シリサイド膜26(たとえばニッケル系シリサイド膜)が形成されている。
【0047】
SOI型NチャネルMISFET形成領域RsnにおけるSOIシリコン半導体層3上であって、N+型ソースドレイン領域20の間には、サイドウォールスペーサ19を介して、SOI型NチャネルMISFET(Qsn)のゲートスタック構造が設けられている。このゲートスタック構造は、たとえば下層から、酸化シリコン膜系インターフェース絶縁膜等のSOI領域ゲート絶縁膜10(第1のゲート絶縁膜)、高誘電率ゲート絶縁膜23、メタルゲート電極膜24およびゲート充填導電膜25から構成されている。ゲート電極について言えば、NチャネルMISFET(Qsn)のゲート電極13(第1のゲート電極)すなわち、実ゲート電極13rは、メタルゲート電極膜24およびゲート充填導電膜25から構成されている。
【0048】
なお、高誘電率ゲート絶縁膜23の具体的材料としては、たとえばHfSiON膜等の酸化ハフニウム系High−kゲート絶縁膜(HfON、HfO)を好適なものとして例示することができる。
【0049】
同様に、SOI型PチャネルMISFET形成領域RspにおけるSOIシリコン半導体層3上であって、P+型ソースドレイン領域21の間には、サイドウォールスペーサ19を介して、SOI型PチャネルMISFET(Qsp)のゲートスタック構造が設けられている。このゲートスタック構造は、たとえば下層から、酸化シリコン膜系インターフェース絶縁膜等のSOI領域ゲート絶縁膜10(第1のゲート絶縁膜)、高誘電率ゲート絶縁膜23、メタルゲート電極膜24およびゲート充填導電膜25から構成されている。ゲート電極について言えば、PチャネルMISFET(Qsp)のゲート電極14(第2のゲート電極)すなわち、実ゲート電極14rは、メタルゲート電極膜24およびゲート充填導電膜25から構成されている。ここで、一例を挙げると、メタルゲート電極膜24およびゲート充填導電膜25を合わせたゲート電極の厚さは、たとえば、150nm程度である。
【0050】
バルク型NチャネルMISFET(Qbn)における半導体基板1sのデバイス面1a上であって、N+型ソースドレイン領域20の間には、サイドウォールスペーサ19を介して、バルク型NチャネルMISFET(Qbn)のゲートスタック構造が設けられている。このゲートスタック構造は、たとえば下層から、酸化シリコン膜系ゲート絶縁膜等のバルク領域ゲート絶縁膜9、ポリシリコンゲート電極等のバルク型NチャネルMISFETのゲート電極33(第2のゲート電極)およびシリサイド膜26(たとえばニッケル系シリサイド膜)から構成されている。ここで、一例を挙げると、ゲート電極33およびシリサイド膜26を合わせたゲート電極の厚さは、たとえば、100nm程度である。従って、この例では、バルク領域の半導体基板1sの上面1aと、SOI領域の半導体基板1sの上面1a(BOX層32の下面)は、ほぼ同じ高さにあるので、ゲート電極ある差の相違等の分、SOI領域のMISFETのゲート電極の上面の高さは、バルク領域のMISFETのゲート電極の上面の高さよりも、高くなる。この構造は、SOI領域とバルク領域のMISFETのゲートスタック構造を異ならせる等の加工を容易にすることができるメリットがある。この例の場合は、SOI領域のMISFETのゲートスタック構造を置換されたゲート構造、すなわち、置換ゲート(置き換えゲート)構造としている。一方、バルク領域のMISFETのゲートスタック構造は、通常の構造(置換ゲート構造でないもの)である。
【0051】
更に、半導体チップ2のデバイス面1a側のほぼ全体を覆うように、酸化シリコン系絶縁膜を主要な構成要素とする層間絶縁膜22が形成されている。
【0052】
以上説明したように、半導体基板1sの第1の主面1aを基準とする第1のゲート電極13の高さは、第2のゲート電極14の高さよりも高くされている。
【0053】
2.本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)の説明(主に図2から図17
このセクションでは、セクション1で説明したデバイス構造の製造方法の一例として、2層ポリシリコンダミーゲート構造によるSOIゲートラスト&バルクゲートファーストプロセスを具体的に説明する。また、SOI型MISFETの閾値電圧制御に関しては、ミッドギャップシングルメタル&シングルHigh−k方式を採用している。しかし、2層ポリシリコンダミーゲート構造の代わりに、セクション3および4で説明するように、単層ポリシリコンダミーゲート構造としてもよい。また、ミッドギャップシングルメタル&シングルHigh−k方式の代わりに、Nチャネル型側(たとえばTiN)とPチャネル型側(たとえばTaN)で別々の仕事関数金属を使用するデュアルメタル(Dual Metal)方式を採用しても良い。
【0054】
図2は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(素子分離領域形成プロセス)の図1に対応するデバイス断面図である。図3は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ウエル形成プロセス)の図1に対応するデバイス断面図である。図4は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク領域基板表面露出プロセス)の図1に対応するデバイス断面図である。図5は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(第1層ポリシリコン成膜プロセス)の図1に対応するデバイス断面図である。図6は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(第1層ポリシリコン除去プロセス)の図1に対応するデバイス断面図である。図7は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(第2層ポリシリコン成膜プロセス)の図1に対応するデバイス断面図である。図8は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート加工プロセス)の図1に対応するデバイス断面図である。図9図8におけるA−A’断面に対応するデバイス断面(左側)およびB−B’に対応するデバイス断面(右側)を説明する断面説明図である。図10は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート周辺構造およびソースドレイン形成プロセス)の図1に対応するデバイス断面図である。図11は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(表面シリサイド化プロセス)の図1に対応するデバイス断面図である。図12は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(層間絶縁膜成膜プロセス)の図1に対応するデバイス断面図である。図13は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート置換前CMPプロセス)の図1に対応するデバイス断面図である。図14は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ダミーゲート除去プロセス)の図1に対応するデバイス断面図である。図15は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(High−kゲート絶縁膜&メタルゲート電極成膜プロセス)の図1に対応するデバイス断面図である。図16は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート充填プロセス)の図1に対応するデバイス断面図である。図17は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート置換後CMPプロセス)の図1に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例(2層ポリシリコンプロセス)を説明する。
【0055】
まず、たとえばP型単結晶シリコン半導体ウエハ1s(たとえば、ウエハサイズは300Φ程度、厚さは、たとえば800マイクロメートル程度)であって、そのデバイス面1a(第1の主面)側のほぼ全面に、埋め込み絶縁層32および絶縁層上半導体層3(図2)を有するもの(「SOIウエハ」という)を準備する。なお、ウエハサイズは、450ファイでも、200ファイでも、その他でも良い。
【0056】
次に、図2に示すように、SOIウエハ1のデバイス面1a側表面に、たとえば深さ300nmのSTI絶縁膜4(素子分離領域)を形成する。STI絶縁膜4は、SOI層3、BOX絶縁層32及び半導体基板1sに溝を形成し、その溝内に絶縁膜を埋め込むことで形成されている。
【0057】
次に、図3に示すように、SOIウエハ1のデバイス面1a側から、イオン注入することにより、順次、SOI型NチャネルMISFETウエル領域5、SOI型PチャネルMISFETウエル領域6、バルク型NチャネルMISFETウエル領域7およびバルク型PチャネルMISFETウエル領域8を形成する。ここで、注入条件としては、N型ウエル領域とする場合は、たとえば、燐を用いて、打ち込みエネルギ:200から400KeV程度、ドーズ量:1x1012/cmから1x1013/cm程度を例示することができる。一方、P型ウエル領域とする場合は、たとえば、ボロンを用いて、打ち込みエネルギ:100から200KeV程度、ドーズ量:1x1012/cmから1x1013/cm程度を例示することができる。
【0058】
次に、図4に示すように、SOI型MISFET形成領域Rsのウエハ1のデバイス面1a側をバルク上BOX層等除去用レジスト膜27で被覆した状態で、ウエットエッチング処理を実行することにより、バルク型MISFET形成領域Rb側のデバイス面1a上の絶縁層上半導体層3および埋め込み絶縁層32を除去する。その後、不要になったレジスト膜27をアッシング等により除去する。絶縁層上半導体層3の除去液としては、たとえば、APM(Ammonium Hydroxide/Hydrgen Peroxide Mixture)を好適なものとして例示することができる。また、埋め込み絶縁層32の除去液としては、たとえば、BHF(Buffered HF)を好適なものとして例示することができる。なお、これらの除去プロセスは、ハードマスクを用いて実行することもできる。また、ウエットエッチングの代わりに、ドライエッチングを用いることもできる。
【0059】
次に、図5に示すように、SOI型MISFET形成領域Rsのウエハ1のデバイス面1a側表面上にSOI領域ゲート絶縁膜10(第1のゲート絶縁膜)を、バルク型MISFET形成領域Rbのウエハ1のデバイス面1a側表面上にバルク領域ゲート絶縁膜9(第2のゲート絶縁膜)を成膜する。次に、ウエハ1のデバイス面1a側表面のほぼ全面に、たとえば、CVD(Chemical Vapor Deposition)により、導電膜として第1層ポリシリコン膜11を成膜する。
【0060】
次に、図6に示すように、SOI型MISFET形成領域Rsのウエハ1のデバイス面1a側をバルク領域第1層ポリシリコン膜除去用レジスト膜28で被覆した状態で、たとえば、ハロゲン系エッチングガスを用いてドライエッチングすることにより、SOI型MISFET形成領域Rb側の第1層ポリシリコン膜11を除去する。
【0061】
次に、図7に示すように、ウエハ1のデバイス面1a側のほぼ全面に、CVDにより、導電膜として第2層ポリシリコン膜12を成膜する。この例では、第2層ポリシリコン膜12の厚さは、第1層ポリシリコン膜11の厚さよりも厚くなっている。これは、バルク側のゲート電極の厚さを確保するためである。なお、このような条件は、もちろん必須ではない。
【0062】
次に、図8に示すように、通常のリソグラフィとドライエッチングにより、ダミーゲート電極13d、14dおよびゲート電極33,34をパターニングする。
【0063】
ここで、各部の高さの関係を例示するために、図8のA−A’断面およびB−B’断面(いずれもゲート幅方向に切った断面)を図9に示す。図9の左側の断面がA−A’断面であり、右側の断面がB−B’断面である。図9に示すように、図8の状態に於いて、この例では、半導体基板1sの上面1aは、バルク型MISFET形成領域RbとSOI型MISFET形成領域Rsにおいて、同じ高さであり、同一の基準面、すなわち、基板部上面Hrb(共通高さ基準面)を構成している。以下では、各部の高さ、すなわち、高度は、原則として、共通高さ基準面Hrbを基準として論議する。
【0064】
ゲート置換前のCMP工程(図13)において、SOI型MISFET形成領域Rs側のみのゲート電極を露出させるためには、たとえばダミーゲート電極13dの最も低い部分の高さは、たとえば、ゲート電極33の最も高い部分よりも、高くなくてはならない。ゲート電極33の最も高い部分の高さは、バルク部アイソレーション高さHiと第2層ポリシリコン膜12の膜厚Tspの和(すなわち、バルク型MISFETのゲート電極最高高さHgb)である。一方、ダミーゲート電極13dの最も低い部分の高さは、SOI領域ゲート絶縁膜10は、一般に相対的に極めて薄いと考えられるので、たとえば、SOI上面高さHst、第1層ポリシリコン膜11の膜厚Tfpおよび第2層ポリシリコン膜12の膜厚Tspの総和(すなわち、SOI型MISFETのゲート電極最低高さHgs)にほぼ等しい。従って、前記条件は、ゲート電極最低高さHgsとゲート電極最高高さHgbの差分(すなわち、バルク領域Rb内の第2層ポリシリコン膜12の最高上面を基準とするSOI領域Rs内の第2層ポリシリコン膜12の最低上面の高さHd)が正でなければならないということになる。また、CMPその他のプロセス余裕を考慮すると、この差分Hdは、正の十分大きな値でなくてはならない。
【0065】
これを具体的に検討すると、たとえば、以下のようになる。すなわち、バルク部アイソレーション高さHiは、たとえば、10nm程度であり、第1層ポリシリコン膜11の膜厚Tfpは、75nm程度であり、第2層ポリシリコン膜12の膜厚Tspは、100nm程度である。ゲート置き換え時の層間絶縁膜22の厚さは、ゲート電極33を十分にカバーする必要があるので、たとえば、150nm程度とすると、必要なCMP研摩量は、150nm程度となり、必要なオーバポリッシュ量15nm程度を加えると、総研摩量は、165nm程度となる。SOI層3の厚さを、たとえば15nm程度とし、BOX層32の厚さを、たとえば10nm程度とすると、SOI上面高さHst(SOIバルク間段差)は、25nm程度となる。165nm程度の研摩が理想的に完了した時点のバルク領域における第2層ポリシリコン膜12の最高点上の層間絶縁膜22の残存膜厚は、理論上は、75nm程度となる。なお、このとき、SOI型MISFET形成領域Rsにおける第2層ポリシリコン膜12は、最も低い部分で、15nm程度研摩されて、85nm程度となっている。このように、SOI型MISFET形成領域Rsにおける第2層ポリシリコン膜12の最も低い部分が、露出して、すでに15nm程度研摩された時点で、バルク型MISFET形成領域Rbにおける第2層ポリシリコン膜12の最も高い部分の上には、まだ、75nm程度の厚さの層間絶縁膜22が残ることとなる。
【0066】
次に、図10に示すように、ウエハ1のデバイス面1a側から、イオン注入することにより、順次、SOI層3にエクステンション領域17、18およびLDD領域15,16を導入する。イオン注入条件としては、以下を例示することができる。すなわち、N型エクステンション領域17は、たとえばイオン種:砒素、打ち込みエネルギ:2から10KeV程度、ドーズ量:1x1014/cmから1x1015/cm程度である。P型エクステンション領域18は、たとえばイオン種:BF、打ち込みエネルギ:1から5KeV程度、ドーズ量:1x1014/cmから1x1015/cm程度である。N型LDD領域15は、たとえばイオン種:砒素、打ち込みエネルギ:5から50KeV程度、ドーズ量:2x1013/cmから1x1015/cm程度である。P型LDD領域16は、たとえばイオン種:BF、打ち込みエネルギ:5から20KeV程度、ドーズ量:2x1013/cmから1x1015/cm程度である。
【0067】
次に、ソースドレイン注入のオーバラップを調整するために、ダミーゲート電極13d、14dおよびゲート電極33,34の周辺に、サイドウォールスペーサ19を形成する。また、このサイドウォールスペーサ19は、次工程でエピタキシャル成長する際に、ダミーゲート電極13d、14dおよびゲート電極33,34と、ソースドレイン領域40とが接触することを防ぐ役目も果たす。なお、サイドウォールスペーサ19は絶縁膜で形成されており、酸化シリコン膜、窒化シリコン膜、または、酸化シリコン膜と窒化シリコン膜の積層膜などからなる。
【0068】
次に、選択的なエピタキシャル成長により、ウエハ1のデバイス面1a側の半導体表面に、たとえば、20から30nm程度の厚さを有するエレベイテッド(Elevated)ソースドレイン領域40を形成する。続いて、イオン注入により、N+型ソースドレイン領域20およびP+型ソースドレイン領域21を形成する。
【0069】
次に、図11に示すように、N+型ソースドレイン領域20、P+型ソースドレイン領域21およびゲート電極13d、14d、33,34の上面に、たとえば、ニッケル系シリサイド膜26を形成する。なお、シリサイド層の材料としては、Ni,NiPt等のニッケル系メタルのほか、たとえばCo,W,Ti等がある。
【0070】
次に、図12に示すように、たとえば、ウエハ1のデバイス面1a側のほぼ全面に、CVDにより、層間絶縁膜22を成膜する。層間絶縁膜22は、たとえば、下層の比較的薄いCESL(Contact Etch Stop Layer)としての窒化シリコン膜、上層の比較的厚い酸化シリコン系絶縁膜等から構成されている。
【0071】
次に、図13に示すように、ウエハ1のデバイス面1a側に対して、たとえばCMP(Chemical Mechanical Polishing)等の平坦化処理を実行することにより、SOI型MISFET形成領域Rs側のゲート電極13d、14dの上部を露出させる。
【0072】
次に、図14に示すように、ウエハ1のデバイス面1a側に対して、たとえばウエットエッチング処理を実行することにより、ダミーゲート電極13d、14d等を除去し、ゲート電極埋め込み開口29を形成する。このウエットエッチング処理に好適なエッチング液としては、たとえば、APM,弗酸と硝酸の混合水溶液(いわゆるフッ硝酸)等を例示することができる。
【0073】
次に、図15に示すように、ウエハ1のデバイス面1a側の表面およびゲート電極埋め込み開口29内に、たとえば、ALCVD(Atomic Layer Chemical Vapor Deposition)により、たとえば、数オングストロームから十数オングストロームの厚さを有する高誘電率ゲート絶縁膜23を成膜する。続いて、この高誘電率ゲート絶縁膜23上のほぼ前面に、例えば、スパッタリング成膜等により、たとえば窒化チタン膜等のメタルゲート電極膜24(たとえば、厚さ10nm程度)を成膜する。
【0074】
次に、図16に示すように、ウエハ1のデバイス面1a側の表面およびゲート電極埋め込み開口29内に、たとえば、CVDにより、ゲート充填導電膜25(たとえばポリシリコン膜)を成膜する。
【0075】
次に、図17に示すように、たとえば、CMPにより、ウエハ1のデバイス面1a側の表面に対して、平坦化処理を実行することにより、デバイス面1a側の表面上の不要なゲート充填導電膜25、メタルゲート電極膜24および高誘電率ゲート絶縁膜23を除去する。
【0076】
その後、補助的な層間絶縁膜を成膜し、コンタクトホール開口、タングステンプラグの埋め込み等により、FEOL工程は完了する。その後、BEOL工程に入り、必要に応じて、適切な層数を有する多層配線(たとえば、銅系埋め込み配線)を形成する。その後、パッドメタル層、ファイナルパッシベーション膜等を形成し、必要なバックグラインディング等を実施した後、ダイシング等により、ウエハ1を個々のチップ2に分割する。
【0077】
3.本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例(異高度基板上面型デバイス)の説明(主に図18
セクション1で主に説明したデバイスは、半導体基板1sの上面の高さが、バルク型MISFET形成領域RbおよびSOI型MISFET形成領域Rsに於いて、ほぼ同一であったが、このセクションで説明する例では、半導体基板1sの上面の高さが、SOI型MISFET形成領域Rsにおいて、相対的に高くなっている。すなわち、バルク型MISFET形成領域RbおよびSOI型MISFET形成領域Rsの半導体基板1sの各上面間に段差が設けられている。このような段差を付与する方法としては、種々の方法を採用することができる。セクション4では、これらの例のうちの一例を説明するが、段差付与の方法はこれに限定されるものではない。
【0078】
図18は本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例(異高度基板上面型デバイス)を説明するためのデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例(異高度基板上面型デバイス)を説明する。
【0079】
図18に示すように、構造的には、図1に示したものと、ほとんど同じであるが、第1に、SOI型NチャネルMISFET(Qsn)およびSOI型PチャネルMISFET(Qsp)のゲート充填導電膜25の厚さと、バルク型NチャネルMISFET(Qbn)のゲート電極33(第2のゲート電極)およびバルク型PチャネルMISFET(Qbp)のゲート電極34の厚さが、ほぼ同じである点が異なる。
【0080】
第2に、バルク型MISFET形成領域の基板部上面Hrb(共通高さ基準面)の高さと、SOI型MISFET形成領域の基板部上面Hrsの高さが異なっている点が異なる。すなわち、この例では、バルク型MISFET形成領域の基板部上面Hrbの高さと比較して、SOI型MISFET形成領域の基板部上面Hrsの高さの方が、高くなっている。
【0081】
4.前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)の説明(主に図19から図28
このセクションでは、一層ポリシリコンプロセスを説明するが、このような段差を伴う例に、セクション2で説明した2層ポリシリコンプロセスを適用することもできる。2層ポリシリコンプロセスを適用することによって、一層ポリシリコンプロセスと比べて、プロセスは複雑になるが、CMPのプロセス余裕を更に増加させることができる。
【0082】
図19は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク側LOCOS酸化プロセス)の図18に対応するデバイス断面図である。図20は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(LOCOS酸化膜除去プロセス)の図18に対応するデバイス断面図である。図21は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(SOI膜厚調整用酸化プロセス)の図18に対応するデバイス断面図である。図22は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(STI領域埋め込みプロセス)の図18に対応するデバイス断面図である。図23は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(STI高さ調整プロセス)の図18に対応するデバイス断面図である。図24は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク領域のSTI高さ再調整プロセス)の図18に対応するデバイス断面図である。図25は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(バルク領域の基板上面露出プロセス)の図18に対応するデバイス断面図である。図26は前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明するためのウエハプロセス途中(ゲート加工プロセス)の図18に対応するデバイス断面図である。図27図26におけるA−A’断面に対応するデバイス断面(左側)およびB−B’に対応するデバイス断面(右側)を説明する断面説明図である。図28はゲート置換前CMPプロセス途中における図27に対応する断面説明図である。これらに基づいて、前記基板構造に関する変形例(異高度基板上面型デバイス)に対応する半導体集積回路装置の製造方法の一例(1層ポリシリコンプロセス)を説明する。
【0083】
まず、セクション2と同様に、SOIウエハ1を準備し、図19に示すように、SOI型MISFET形成領域Rs側をLOCOS酸化用窒化シリコン膜30で被覆した状態で、バルク型MISFET形成領域Rb側のSOIウエハ1のデバイス面1a(第1の主面)をSOIシリコン半導体層3(SOI層または絶縁層上半導体層)が、消滅するまで酸化する(例えば、熱酸化)ことにより、LOCOS酸化膜31を形成する。
【0084】
次に、図20に示すように、LOCOS酸化用窒化シリコン膜30を、たとえば熱燐酸等によるウエットエッチングにより除去する。続いて、LOCOS酸化膜31を、たとえばBHF等の弗酸系酸化シリコン膜エッチング液等によるウエットエッチングにより除去する。
【0085】
次に、図21に示すように、SOI型MISFET形成領域Rs側のSOI層3の表面およびバルク型MISFET形成領域Rb側の半導体ウエハ1sの表面を酸化(例えば、熱酸化)し、SOI膜厚調整用酸化膜35を形成することにより、SOI層3の厚さを調整する。その後、SOI膜厚調整用酸化膜35をたとえばBHF等の弗酸系酸化シリコン膜エッチング液等によるウエットエッチングにより除去する。
【0086】
次に、図22に示すように、通常のSTIプロセスに従って、半導体ウエハ1のデバイス面1a側の半導体表面にほぼ全面に、例えば、熱酸化により、パッド酸化シリコン膜41(たとえば厚さ10nm程度)を形成する。次に、半導体ウエハ1のデバイス面1a側のほぼ全面に、たとえば、CVDにより、STI形成用窒化シリコン膜36(たとえば厚さ70nm程度)を成膜する。次に、通常のリソグラフィと異方性ドライエッチングによって、STI形成用窒化シリコン膜36、パッド酸化シリコン膜41および半導体ウエハ1sの表面のシリコン部材をエッチングして、STI用溝を形成する。続いて、半導体ウエハ1のデバイス面1a側の表面および、STI用溝内に、たとえば、CVDにより、酸化シリコン系絶縁膜を形成する。続いて、たとえば、CMP等により、不要なSTI用溝外の酸化シリコン系絶縁膜を除去することにより、STI絶縁膜4(素子分離領域)を形成する。
【0087】
次に、図23に示すように、STI絶縁膜4の上部を、たとえばBHF等の弗酸系酸化シリコン膜エッチング液等によりウエットエッチングすることにより、STI絶縁膜4とウエハ1の上面の段差調整を実行する。
【0088】
次に、図24に示すように、SOI型MISFET形成領域Rs側をSTI高さ調整用レジスト膜37で被覆した状態で、STI絶縁膜4の上部を、たとえばBHF等の弗酸系酸化シリコン膜エッチング液等によりウエットエッチングすることにより、バルク型MISFET形成領域Rb側のSTI絶縁膜4とウエハ1の上面の追加段差調整を実行する。その後、不要になったSTI高さ調整用レジスト膜37を、たとえばアッシング等により除去し、たとえば、熱燐酸等によるウエットエッチングにより、STI形成用窒化シリコン膜36を除去する。最後に、パッド酸化シリコン膜41を、たとえばBHF等の弗酸系酸化シリコン膜エッチング液等によるウエットエッチングにより除去すると、図25のようになる。
【0089】
次に、図26に示すように、図3において説明したウエル注入プロセスと同様に、イオン注入により、SOI型NチャネルMISFETウエル領域5、SOI型PチャネルMISFETウエル領域6、バルク型NチャネルMISFETウエル領域7およびバルク型PチャネルMISFETウエル領域8を導入する。次に、図5と同様に、SOI領域ゲート絶縁膜10(第1のゲート絶縁膜)、バルク領域ゲート絶縁膜9(第2のゲート絶縁膜)および第1層ポリシリコン膜11を成膜する。次に、図8と同様に、第1層ポリシリコン膜11をパターニングすることにより、ダミーゲート電極13d、14dおよびゲート電極33,34を形成する。
【0090】
ここで、各部の高さの関係を例示するために、図26のA−A’断面およびB−B’断面(いずれもゲート幅方向に切った断面)を図27に、ゲート置換前の絶縁膜CMP途中の同断面を図28に示す。図27および図28において左側の断面がA−A’断面であり、右側の断面がB−B’断面である。図27に示すように、図26の状態に於いて、この例では、半導体基板1sの上面1a(SOI型MISFET形成領域Rsにおいては、BOX層32の下面)は、バルク型MISFET形成領域RbとSOI型MISFET形成領域Rsにおいて、異なった高さとなっている。以下では、各部の高さ、すなわち、高度は、原則として、共通高さ基準面Hrbを基準として論議する。この例では、SOI型MISFET形成領域Rsにおける半導体基板1sの上面1aの高さHgsは、共通高さ基準面Hrb(バルク型MISFET形成領域Rbにおける半導体基板1sの上面1a)よりも、基板上面段差Dの分だけ高くなっている。
【0091】
ゲート置換前のCMP工程(図28)において、SOI型MISFET形成領域Rs側のみのゲート電極を露出させるためには、たとえばダミーゲート電極13dの最も低い部分の高さは、たとえば、ゲート電極33の最も高い部分(Gt)よりも、高くなくてはならない。ゲート電極33の最も高い部分の高さは、バルク部アイソレーション高さHiと第1層ポリシリコン膜11の膜厚Tfpの和(すなわち、バルク型MISFETのゲート電極最高高さHgb)である。一方、ダミーゲート電極13dの最も低い部分の高さは、SOI領域ゲート絶縁膜10は、一般に相対的に極めて薄いと考えられるので、たとえば、SOI上面高さHstと第1層ポリシリコン膜11の膜厚Tfpの和(すなわち、SOI型MISFETのゲート電極最低高さHgs)にほぼ等しい。従って、前記条件は、ゲート電極最低高さHgsとゲート電極最高高さHgbの差分(すなわち、バルク領域Rb内の第1層ポリシリコン膜11の最高上面を基準とするSOI領域Rs内の第1層ポリシリコン膜11の最低上面の高さHd)が正でなければならないということになる。また、CMPその他のプロセス余裕を考慮すると、この差分Hdは、正の十分大きな値でなくてはならない。
【0092】
これを具体的に検討すると、たとえば、以下のようになる。すなわち、バルク部アイソレーション高さHiは、たとえば、10nm程度であり、第1層ポリシリコン膜11の膜厚Tfpは、100nm程度である。ゲート置き換え時の層間絶縁膜22の厚さは、ゲート電極33を十分にカバーする必要があるので、たとえば、150nm程度とすると、必要なCMP研摩量は、150nm程度となり、必要なオーバポリッシュ量15nm程度を加えると、総研摩量は、165nm程度となる。SOI層3の厚さを、たとえば15nm程度とし、BOX層32の厚さを、たとえば10nm程度とすると、SOI上面高さHst(SOIバルク間段差)は、25nm程度となる。165nm程度の研摩が理想的に完了した時点のバルク領域における第2層ポリシリコン膜12の最高点上の層間絶縁膜22の残存膜厚は、理論上は、30nm程度となる。なお、このとき、SOI型MISFET形成領域Rsにおける第1層ポリシリコン膜11は、最も低い部分で、15nm程度研摩されて、85nm程度となっている。このように、SOI型MISFET形成領域Rsにおける第1層ポリシリコン膜11の最も低い部分が、露出して、すでに15nm程度研摩された時点で、バルク型MISFET形成領域Rbにおける第1層ポリシリコン膜11の最も高い部分の上には、まだ、30nm程度の厚さの層間絶縁膜22が残ることとなる。
【0093】
なお、この例に於いて、セクション2で説明したような2層ポリシリコンプロセスを適用することもできる。その場合には、ゲート置換前の絶縁膜CMPのプロセス余裕を大幅に増加させることができる。一方、このセクションに示した1層ポリシリコンプロセスでは、プロセスを極めて簡易にできるメリットがある。
【0094】
5.本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例(バックゲート不純物追加注入)の説明(主に図29
このセクションでは、セクション1の基本的なデバイス構造に追加的な不純物領域を設けた例を具体的に説明するが、セクション3のデバイス構造に適用しても良いことは言うまでもない。
【0095】
図29は本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例(バックゲート不純物追加注入)を説明するためのデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例(バックゲート不純物追加注入)を説明する。
【0096】
図29に示すように、デバイスの基本的構造は、図1に示したものと同じであるが、図1に示したものに付加して、バックゲート領域にSOI型NチャネルMISFETウエル領域追加不純物注入領域38n、SOI型PチャネルMISFETウエル領域追加不純物注入領域38p等の付加的な不純物ドープ領域が設けられている点が異なっている。この不純物領域38nおよび不純物領域38pを設けることによって、N型ウェル領域5およびP型ウェル領域6をバックゲートとして機能させる際に、しきい値電圧の変動を大きくすることができ、SOI型NチャネルMISFETおよびSOI型PチャネルMISFETの特性を改善することができる。
【0097】
6.前記バックゲート不純物構造に関する変形例(バックゲート不純物追加注入)に対応する半導体集積回路装置の製造方法の一例の説明(主に図30および図31
このセクションでは、セクション5で説明したデバイス構造を前提として、具体的に製造プロセスを説明するが、セクション3で説明したようなデバイス構造に適用しても良いことは言うまでもない。
【0098】
なお、プロセス全体の流れとしては、セクション2における図2から図17と全く同じである。異なるのは、図14において付加的なドーズ工程がある点である。従って、以下では、異なる部分のみを説明する。
【0099】
図30は前記バックゲート不純物構造に関する変形例(バックゲート不純物追加注入)に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中(ウエル形成プロセス)の図29に対応するデバイス断面図である。図31は前記バックゲート不純物構造に関する変形例(バックゲート不純物追加注入)に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中(ダミーゲート除去プロセス)の図29に対応するデバイス断面図である。これらに基づいて、前記バックゲート不純物構造に関する変形例(バックゲート不純物追加注入)に対応する半導体集積回路装置の製造方法の一例を説明する。
【0100】
まず、セクション2における図3と同様に、図30に示すように、SOIウエハ1のデバイス面1a側から、イオン注入することにより、順次、SOI型NチャネルMISFETウエル領域5、SOI型PチャネルMISFETウエル領域6、バルク型NチャネルMISFETウエル領域7およびバルク型PチャネルMISFETウエル領域8を形成する。ここで、注入条件としては、N型ウエル領域とする場合は、たとえば、燐を用いて、打ち込みエネルギ:200から400KeV程度、ドーズ量:1x1012/cmから1x1013/cm程度を例示することができる。一方、P型ウエル領域とする場合は、たとえば、ボロンを用いて、打ち込みエネルギ:100から200KeV程度、ドーズ量:1x1012/cmから1x1013/cm程度を例示することができる。
【0101】
この後、セクション2に於いて、図4から図8および図10から図14に関して説明したプロセスを実行する。
【0102】
次に、図14の状態に於いて、SOI型NチャネルMISFETウエル領域5およびSOI型PチャネルMISFETウエル領域6のバックゲート領域(BOX層直下)に、ゲート電極埋め込み開口29を介して、イオン注入を実行することにより、付加的な不純物ドープ領域、すなわち、SOI型NチャネルMISFETウエル領域追加不純物注入領域38nおよびSOI型PチャネルMISFETウエル領域追加不純物注入領域38pを形成する。これにより、熱処理によるSOI型NチャネルMISFETウエル領域5およびSOI型PチャネルMISFETウエル領域6の不純物濃度の低下を補填することができる。ここで、注入条件としては、N型ウエル領域とする場合は、たとえば、燐を用いて、打ち込みエネルギ:80から120KeV程度、ドーズ量:1x1012/cmから1x1013/cm程度を例示することができる。一方、P型ウエル領域とする場合は、たとえば、ボロンを用いて、打ち込みエネルギ:40から60KeV程度、ドーズ量:1x1013/cmから1x1014/cm程度を例示することができる。
【0103】
7.本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例(Fusiゲート)の説明(主に図32
このセクションでは、セクション2の図13に於いて、ゲート電極の置換を行わず、ポリシリコンゲート電極全体をシリサイド化する「Fusi(Full Silicidation)ゲート」構造を主に説明するが、セクション3またはセクション5の基本構造を前提として、ゲート電極の置換を行わず、ポリシリコンゲート電極全体をシリサイド化してもよい。
【0104】
ここで説明するデバイス構造は、基本的に図1に示したものと、ほぼ同一であるので、以下では原則として異なる部分のみを説明する。
【0105】
図32は本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例(Fusiゲート)を説明するためのデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例(Fusiゲート)を説明する。
【0106】
図32に示すように、ゲート電極13s(第1のゲート電極)およびゲート電極14s(第3のゲート電極)は、置換ゲートではなく、ゲート電極全体がシリサイド化された構造(たとえば、ニッケル系シリサイド)となっている。
【0107】
8.前記ゲート電極構造に関する変形例(Fusiゲート)に対応する半導体集積回路装置の製造方法の一例の説明(主に図33
このセクションでは、セクション7で説明したデバイス構造を前提として、具体的に製造プロセスを説明するが、セクション3やセクション5で説明したようなデバイス構造に適用しても良いことは言うまでもない。
【0108】
なお、プロセス全体の流れとしては、セクション2における図2から図13と全く同じであるので、以下では、異なる部分のみを説明する。
【0109】
図33は前記ゲート電極構造に関する変形例(Fusiゲート)に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中(ゲート電極フルシリサイド化プロセス)の図32に対応するデバイス断面図である。これに基づいて、前記ゲート電極構造に関する変形例(Fusiゲート)に対応する半導体集積回路装置の製造方法の一例を説明する。
【0110】
図33に示すように、図13の状態に於いて、ウエハ1のデバイス面1a側のほぼ全体に、たとえば、スパッタリング成膜により、ニッケル膜等のフルシリサイド化用メタル膜39を成膜し、熱処理することにより、ポリシリコンゲート電極13d、14d(図13)の全体をシリサイド化する。その後、不要になったフルシリサイド化用メタル膜39を、たとえば、硝酸および塩酸の混合水溶液等により、ウエットエッチングすることにより、除去すると、図32のような状態となる。なお、フルシリサイド化用メタル膜39の材料としては、Ni,NiPt等のニッケル系メタルのほか、たとえばCo,W,Ti等がある。
【0111】
その後、補助的な層間絶縁膜を成膜し、コンタクトホール開口、タングステンプラグの埋め込み等により、FEOL工程は完了する。その後、BEOL工程に入り、必要に応じて、適切な層数を有する多層配線(たとえば、銅系埋め込み配線)を形成する。その後、パッドメタル層、ファイナルパッシベーション膜等を形成し、必要なバックグラインディング等を実施した後、ダイシング等により、ウエハ1を個々のチップ2に分割する。
【0112】
9.前記各実施の形態(変形例を含む)に関する補助的説明並びに全般的な考察
ここまでの例では、SOI型NチャネルMISFET(Qsn)およびSOI型PチャネルMISFET(Qsp)を、ミッドギャップメタル(Mid−Gap Metal)である窒化チタン(仕事関数:約4.6eV)をメタルゲート電極(仕事関数メタル)としたシングルメタル−シングルHigh−kゲート絶縁膜方式で作製している。すなわち、第1のメタルゲート電極と第3のメタルゲート電極で、メタルゲート材料を同一にしている。
【0113】
しかし、本願発明は、これに限定されるものではなく、たとえば、High−kゲート絶縁膜を成膜後、順次、N型メタル(たとえば、窒化チタンなど)成膜、N型領域マスキングしてN型メタル除去、P型メタル成膜(たとえば、窒化タンタルなど)等のプロセスを適用することで、デュアルメタル(Dual Metal)方式とすることもできる。すなわち、第1のメタルゲート電極と第3のメタルゲート電極で、メタルゲート材料を異ならせる。
【0114】
以上説明したように、前記各実施の形態では、チップ内のデバイス構成をSOI/バルク−ハイブリッド構成(両領域とも、CMIS回路構成を有している)とするとともに、バルク型MISFET形成領域RbとSOI型MISFET形成領域Rsにおいて、異なるゲートスタック構造をとることによって、性能の確保とプロセスの簡素化の両立を可能にしている。
【0115】
また、プロセス的には、2層ポリシリコンプロセス、基板上面(SOI型MISFET形成領域Rsでは、BOX層の下面)に段差をつけること等の段差付け手法を適宜選択することにより、ゲート置換前又はフルシリサイド化前の絶縁膜CMPによるSOI型MISFET形成領域Rsゲート電極の自動選択を可能としている。
【0116】
すなわち、一つの例では、SOI側に於いて、ゲートラストプロセスを適用し、バルク側に於いて、ゲートファーストプロセスを適用してデバイスを構成している。また、他の例に於いては、SOI側およびバルク側の双方にゲートファーストプロセスを適用するとともに、SOI側のゲート電極のみをフルシリサイド化している。
【0117】
10.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0118】
例えば、本願においては、SOI部のHigh−kゲート絶縁膜として、HfSiON膜等の酸化ハフニウム系High−kゲート絶縁膜(HfON、HfO)を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、その他のHigh−kゲート絶縁膜でもよいことは言うまでもない。また、SOI部のメタルゲート電極として、TiNを用いた例を具体的に説明したが、本発明はそれに限定されるものではなく、TaN,TaCその他の材料を用いてもよいことは言うまでもない。
【符号の説明】
【0119】
1 半導体ウエハ
1a ウエハ又はチップのデバイス面(第1の主面)
1b ウエハ又はチップの裏面(第2の主面)
1s ウエハ又はチップのシリコン半導体基板部(半導体基板)
2 半導体チップ(チップ領域)
3 SOIシリコン半導体層(SOI層または絶縁層上半導体層)
4 STI絶縁膜(素子分離領域)
5 SOI型NチャネルMISFETウエル領域
6 SOI型PチャネルMISFETウエル領域
7 バルク型NチャネルMISFETウエル領域
8 バルク型PチャネルMISFETウエル領域
9 バルク領域ゲート絶縁膜(第2のゲート絶縁膜)
10 SOI領域ゲート絶縁膜(第1のゲート絶縁膜)
11 第1層ポリシリコン膜
12 第2層ポリシリコン膜
13 NチャネルMISFETのゲート電極(第1のゲート電極)
13d SOI型NチャネルMISFETのダミーゲート電極
13r バルク型NチャネルMISFETの実ゲート電極
13s フルシリサイド化されたNチャネルMISFETのゲート電極(第1のゲート電極)
14 PチャネルMISFETのゲート電極(第3のゲート電極)
14d SOI型PチャネルMISFETのダミーゲート電極
14r バルク型PチャネルMISFETの実ゲート電極
14s フルシリサイド化されたPチャネルMISFETのゲート電極(第3のゲート電極)
15 バルク型NチャネルMISFETのN型LDD領域
16 バルク型PチャネルMISFETのP型LDD領域
17 SOI型NチャネルMISFETのN型エクステンション領域
18 SOI型PチャネルMISFETのP型エクステンション領域
19 サイドウォールスペーサ
20 N+型ソースドレイン領域
21 P+型ソースドレイン領域
22 層間絶縁膜
23 高誘電率ゲート絶縁膜
24 メタルゲート電極膜
25 ゲート充填導電膜(ポリシリコン膜)
26 シリサイド膜(ニッケル系シリサイド膜)
27 バルク上BOX層等除去用レジスト膜
28 バルク領域第1層ポリシリコン膜除去用レジスト膜
29 ゲート電極埋め込み開口
30 LOCOS酸化用窒化シリコン膜
31 LOCOS酸化膜
32 BOX絶縁層または埋め込み酸化膜層(BOX層または埋め込み絶縁層)
33 バルク型NチャネルMISFETのゲート電極(第2のゲート電極)
34 バルク型PチャネルMISFETのゲート電極
35 SOI膜厚調整用酸化膜
36 STI形成用窒化シリコン膜
37 STI高さ調整用レジスト膜
38n SOI型NチャネルMISFETウエル領域追加不純物注入領域
38p SOI型PチャネルMISFETウエル領域追加不純物注入領域
39 フルシリサイド化用メタル膜
40 エレベイテッドソースドレイン領域
41 パッド酸化シリコン膜
D 基板上面段差
Gt バルク領域内のゲート電極最高部
Hd バルク領域内の第2層ポリシリコン膜の最高上面を基準とするSOI領域内の第2層ポリシリコン膜の最低上面の高さ
Hgb バルク型MISFETのゲート電極最高高さ(STI上の高さ)
Hgs SOI型MISFETのゲート電極最低高さ(チャネル上の高さ)
Hi バルク基板部上面基準のバルク部アイソレーション高さ
Hrb バルク型MISFET形成領域の基板部上面(共通高さ基準面)
Hrs SOI型MISFET形成領域の基板部上面
Hst バルク基板部上面基準のSOI上面高さ
Qbn バルク型NチャネルMISFET(第2のMISFET)
Qbp バルク型PチャネルMISFET
Qsn SOI型NチャネルMISFET(第1のMISFET)
Qsp SOI型PチャネルMISFET(第3のMISFET)
Rb バルク型MISFET形成領域
Rbn バルク型NチャネルMISFET形成領域(第2のMISFET形成領域)
Rbp バルク型PチャネルMISFET形成領域
Rs SOI型MISFET形成領域
Rsn SOI型NチャネルMISFET形成領域(第1のMISFET形成領域)
Rsp SOI型PチャネルMISFET形成領域(第3のMISFET形成領域)
Tfp 第1層ポリシリコン膜の膜厚
Tsp 第2層ポリシリコン膜の膜厚
図1
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