特許第5838141号(P5838141)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5838141
(24)【登録日】2015年11月13日
(45)【発行日】2015年12月24日
(54)【発明の名称】半導体集積回路
(51)【国際特許分類】
   H03K 19/0185 20060101AFI20151203BHJP
   H03K 19/0175 20060101ALI20151203BHJP
   H03K 19/00 20060101ALI20151203BHJP
   H01L 21/822 20060101ALI20151203BHJP
   H01L 27/04 20060101ALI20151203BHJP
【FI】
   H03K19/00 101E
   H03K19/00 101F
   H03K19/00 A
   H01L27/04 A
【請求項の数】12
【全頁数】28
(21)【出願番号】特願2012-212635(P2012-212635)
(22)【出願日】2012年9月26日
(65)【公開番号】特開2013-211817(P2013-211817A)
(43)【公開日】2013年10月10日
【審査請求日】2015年2月19日
(31)【優先権主張番号】特願2012-39624(P2012-39624)
(32)【優先日】2012年2月27日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】久家 弘之
【審査官】 白井 亮
(56)【参考文献】
【文献】 特開2000−353947(JP,A)
【文献】 特開平10−294662(JP,A)
【文献】 特開平06−152383(JP,A)
【文献】 特開平07−074616(JP,A)
【文献】 特開平09−148915(JP,A)
【文献】 特開平09−172368(JP,A)
【文献】 特開平11−041082(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 19/0185
H01L 21/822
H01L 27/04
H03K 19/00
H03K 19/0175
(57)【特許請求の範囲】
【請求項1】
レベルシフト回路、バイパス回路及び出力回路を備え、
前記レベルシフト回路は、
電圧条件に応じたレベルの第1電源電圧が供給される第1電源端子と、接地電圧端子と、の間に並列に設けられ、それぞれのゲートが他方のドレインに接続された第1及び第2PMOSトランジスタと、
前記第1及び第2PMOSトランジスタのそれぞれのドレインと、前記接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに前記電圧条件に応じたレベルのクランプ電位が印加される第3及び第4PMOSトランジスタと、
前記第3及び第4PMOSトランジスタのそれぞれのドレインと、前記接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに所定レベルの第2電源電圧が印加される第1及び第2NMOSトランジスタと、
前記第1及び第2NMOSトランジスタのそれぞれのソースと、前記接地電圧端子と、の間にそれぞれ設けられ、入力信号に応じて相補的にオンオフが制御される第3及び第4NMOSトランジスタと、を有し、
前記バイパス回路は、
前記第1及び第2PMOSトランジスタのそれぞれのドレインと、前記接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに前記第2電源電圧が印加される第1及び第2バイパス用MOSトランジスタと、
前記第1及び第2バイパス用MOSトランジスタと、前記接地電圧端子と、の間にそれぞれ設けられ、前記入力信号及び前記電圧条件に応じてオンオフが制御される第3及び第4バイパス用MOSトランジスタと、を有し、
前記出力回路は、
前記第1電源端子と外部出力端子との間に設けられ、ゲートに前記第2PMOSトランジスタのドレイン電圧が印加される第5PMOSトランジスタと、
前記第5PMOSトランジスタのドレインと前記外部出力端子との間に設けられ、ゲートに前記クランプ電位が印加される第6PMOSトランジスタと、
前記接地電圧端子と前記外部出力端子との間に設けられ、前記入力信号に応じてオンオフが制御される第5NMOSトランジスタと、
前記第5NMOSトランジスタのドレインと前記外部出力端子との間に設けられ、ゲートに前記第2電源電圧が印加される第6NMOSトランジスタと、を有する、半導体集積回路。
【請求項2】
前記第1電源電圧が低電圧レベルを示す低電圧条件の場合、前記第3及び第4バイパス用MOSトランジスタは、それぞれ前記第3及び第4NMOSトランジスタがオンした場合にオンし、それぞれ前記第3及び第4NMOSトランジスタがオフした場合にオフする、請求項1に記載の半導体集積回路。
【請求項3】
前記第1電源電圧が高電圧レベルを示す高電圧条件の場合、前記第3及び第4バイパス用MOSトランジスタは何れもオフする、請求項1に記載の半導体集積回路。
【請求項4】
前記第1電源電圧が低電圧レベルを示す低電圧条件の場合、接地電圧レベルの前記クランプ電位を生成し、前記第1電源電圧が高電圧レベルを示す高電圧条件の場合、接地電圧より大きく前記第1電源電圧より小さいレベルの前記クランプ電位を生成する、クランプ電位生成回路をさらに備えた請求項1に記載の半導体集積回路。
【請求項5】
前記第1電源電圧が低電圧レベルを示す低電圧条件の場合、接地電圧レベルの前記クランプ電位を生成し、前記第1電源電圧が高電圧レベルを示す高電圧条件の場合、前記第2電源電圧と略同一レベルの前記クランプ電位を生成する、クランプ電位生成回路をさらに備えた請求項1に記載の半導体集積回路。
【請求項6】
前記第1電源端子には、低電圧条件の場合、前記第2電源電圧と略同一レベルの前記第1電源電圧が供給され、高電圧条件の場合、前記第2電源電圧よりも高いレベルの前記第1電源電圧が供給される、請求項1に記載の半導体集積回路。
【請求項7】
前記第4PMOSトランジスタ、前記第5PMOSトランジスタ、及び、前記第2バイパス用MOSトランジスタは、互いに近接配置される請求項1に記載の半導体集積回路。
【請求項8】
前記第2PMOSトランジスタ、前記第3バイパス用MOSトランジスタ、前記第4NMOSトランジスタ、前記第1NMOSトランジスタ、前記第1バイパス用MOSトランジスタ及び前記第3PMOSトランジスタと、前記第1PMOSトランジスタ、前記第4バイパス用MOSトランジスタ、前記第3NMOSトランジスタ、前記第2NMOSトランジスタ、前記第2バイパス用MOSトランジスタ及び前記第4PMOSトランジスタとは、互いに対称に配置される、請求項1に記載の半導体集積回路。
【請求項9】
前記バイパス回路は、
前記第2電源電圧が供給される第2電源端子と、前記第1及び前記第3バイパス用MOSトランジスタ間のノードと、の間に設けられ、前記第3バイパス用MOSトランジスタと相補的にオンオフが制御される第5バイパス用MOSトランジスタと、
前記第2電源端子と、前記第2及び前記第4バイパス用MOSトランジスタ間のノードと、の間に設けられ、前記第4バイパス用MOSトランジスタと相補的にオンオフが制御される第6バイパス用MOSトランジスタと、をさらに備えた請求項1に記載の半導体集積回路。
【請求項10】
前記バイパス回路は、
前記第2電源電圧が供給される第2電源端子と、前記第1及び前記第3バイパス用MOSトランジスタ間のノードと、の間に設けられ、低電圧条件の場合にオフし高電圧条件の場合にオンする第5バイパス用MOSトランジスタと、
前記第2電源端子と、前記第2及び前記第4バイパス用MOSトランジスタ間のノードと、の間に設けられ、低電圧条件の場合にオフし高電圧条件の場合にオンする第6バイパス用MOSトランジスタと、をさらに備えた請求項1に記載の半導体集積回路。
【請求項11】
前記バイパス回路は、
前記第3バイパス用MOSトランジスタと前記接地電圧端子との間に設けられ、前記入力信号及び前記電圧条件に応じてオンオフが制御される第7バイアス用トランジスタと、
前記第4バイパス用MOSトランジスタと前記接地電圧端子との間に設けられ、前記入力信号及び前記電圧条件に応じてオンオフが制御される第8バイアス用トランジスタと、をさらに備えた請求項1に記載の半導体集積回路。
【請求項12】
前記外部出力端子から出力電圧を生成する請求項1に記載の複数の半導体集積回路と、
前記第1電源電圧が低電圧レベルを示す低電圧条件の場合、接地電圧レベルの前記クランプ電位を生成し、前記第1電源電圧が高電圧レベルを示す高電圧条件の場合、接地電圧より大きく前記第1電源電圧より小さいレベルの前記クランプ電位を生成する、クランプ電位生成回路と、を備えたLSIシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路に関し、例えば電圧条件を切り替えて使用可能な半導体集積回路に関する。
【背景技術】
【0002】
例えば、SDカードに搭載される半導体集積回路の出力電圧は、SDカード規格により、1.8V及び3.3Vの何れかと決まっている。そのため、近年では、何れの電圧レベルの出力電圧も生成可能な半導体集積回路の開発が進んでいる。
【0003】
一般的に、何れの電圧レベルの出力電圧も生成可能な半導体集積回路は、高電圧条件(3.3V)にも耐えられるように、厚いゲート酸化膜厚のMOSトランジスタにより構成される。
【0004】
しかしながら、半導体集積回路は、厚いゲート酸化膜厚のMOSトランジスタで構成された場合、動作速度が低下したり、回路規模が増大したりする問題がある。そのため、半導体集積回路は、できるだけ薄いゲート酸化膜厚のMOSトランジスタで構成されることにより、動作速度を向上させ、回路規模の増大を抑制する必要がある。
【0005】
関連する技術が特許文献1に開示されている。特許文献1に開示された出力回路(半導体集積回路)は、外部LSIの電源電圧がMOSトランジスタのゲート酸化膜の耐圧以上でも、各MOSトランジスタのゲート酸化膜に耐圧以上の電圧を印加させることなく、外部LSIの電源電圧を振幅とする信号を出力している。
【0006】
さらに、この半導体出力回路は、第2の電位VDD2が第1の電位VDD1以下である場合(即ち、低電圧条件の場合)にバイパス経路を形成することにより、Hレベルの出力電圧を生成するときの遅延時間を短くしている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特許第3530315号明細書
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、特許文献1に開示された出力回路では、出力トランジスタのゲートとグランドとの間のバイパス経路に3個以上のMOSトランジスタが直列接続されているため、当該バイパス経路のインピーダンスが高くなってしまう。そのため、この出力回路は、出力トランジスタのゲート電圧を速く変化せることができないため、速やかに所望のレベルの出力電圧を生成することができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
一実施の形態によれば、半導体集積回路は、低電圧条件の場合にバイパス経路を形成するバイパス回路を備え、当該バイパス回路は、第1及び第2PMOSトランジスタのそれぞれのドレインと、接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第2電源電圧が印加された第1及び第2バイパス用MOSトランジスタと、前記第1及び第2バイパス用MOSトランジスタと、接地電圧端子と、の間にそれぞれ設けられ、入力信号及び電圧条件に応じてオンオフが制御される第3及び第4バイパス用MOSトランジスタと、を有する。
【発明の効果】
【0010】
前記一実施の形態によれば、速やかに所望のレベルの出力電圧を生成することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【0011】
図1】実施の形態1にかかる半導体集積回路の構成例を示す図である。
図2】実施の形態1にかかる半導体集積回路に設けられたクランプ電位生成回路の構成例を示す図である。
図3】実施の形態1にかかる半導体集積回路の低電圧条件時の動作を示すタイミングチャートである。
図4】実施の形態1にかかる半導体集積回路の高電圧条件時の動作を示すタイミングチャートである。
図5】実施の形態2にかかる半導体集積回路のレイアウト構成例を示す図である。
図6】実施の形態2にかかる半導体集積回路のレイアウト構成例を示す図である。
図7】関連する技術の半導体集積回路の構成を示す図である。
図8】実施の形態3にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。
図9】実施の形態4にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。
図10】実施の形態5にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。
図11】実施の形態6にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。
図12】実施の形態7にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。
図13】実施の形態1〜7にかかる半導体集積回路の構成例を示すブロック図である。
図14】実施の形態8にかかるLSIシステムの構成例を示すブロック図である。
【発明を実施するための形態】
【0012】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素(動作ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
【0015】
<実施の形態1>
図1は、実施の形態1にかかる半導体集積回路1の構成例を示す図である。本実施の形態にかかる半導体集積回路1は、低電圧条件の場合において、出力トランジスタのゲート電圧を速やかに変化させるためのバイパス経路を形成することにより、速やかに所望の電圧レベルの出力信号を生成することを特徴とする。以下、具体的に説明する。
【0016】
(半導体集積回路1の構成)
まず、図1に示す半導体集積回路1の構成について説明する。なお、図1に示す半導体集積回路1は、外部から供給される入力信号及び電圧条件(高電圧条件又は低電圧条件)に応じた電圧レベルの出力信号を出力する回路である。
【0017】
図1に示す半導体集積回路1は、レベルシフト回路11と、出力回路12と、バイパス回路13と、クランプ電位生成回路14と、否定論理和回路(以下、単にNOR回路と称す)NR1,NR2と、を備える。
【0018】
なお、第1電源電圧端子(便宜上、第1電源電圧端子VDD1と称す)には、電源から第1電源電圧VDD1が供給される。第2電源電圧端子(便宜上、第2電源電圧端子VDD2と称す)には、電源から第2電源電圧VDD2が供給される。また、接地電圧端子(便宜上、接地電圧端子GNDと称す)には、電源から接地電圧GNDが供給される。本実施の形態では、第1電源電圧VDD1が高電圧条件で3.3Vを示し、低電圧条件で1.8Vを示す場合を例に説明する。また、本実施の形態では、第2電源電圧VDD2が1.8Vを示す場合を例に説明する。また、本実施の形態では、接地電圧GNDが0Vを示す場合を例に説明する。
【0019】
(レベルシフト回路11)
レベルシフト回路11は、外部から入力端子INを介して供給される入力信号(以下、入力信号INと称す)と、電圧条件(高電圧条件又は低電圧条件)と、に応じた中間電圧Vpg,Vpgbを生成する回路である。
【0020】
レベルシフト回路11は、ラッチ回路111と、クランプ回路112と、ラッチ反転回路113と、インバータ回路INV1,INV2と、を有する。
【0021】
ラッチ回路111は、PチャネルMOSトランジスタであるトランジスタ(第1PMOSトランジスタ)MP11及びトランジスタ(第2PMOSトランジスタ)MP12を有する。クランプ回路112は、PチャネルMOSトランジスタであるトランジスタ(第3PMOSトランジスタ)MP13及びトランジスタ(第4PMOSトランジスタ)MP14と、NチャネルMOSトランジスタであるトランジスタ(第1NMOSトランジスタ)MN13及びトランジスタ(第2NMOSトランジスタ)MN14と、を有する。ラッチ反転回路113は、NチャネルMOSトランジスタであるトランジスタ(第3NMOSトランジスタ)MN11及びトランジスタ(第4NMOSトランジスタ)MN12を有する。ここで、トランジスタMP11〜MP14,MN11〜MN14には、何れも、比較的薄いゲート酸化膜厚(比較的低い耐圧)のトランジスタが用いられている。具体的には、トランジスタMP11〜MP14,MN11〜MN14には、何れも、低電圧条件の電圧に耐えられる程度のトランジスタが用いられている。
【0022】
ラッチ回路111において、トランジスタMP11では、ソースが第1電源電圧端子VDD1に接続され、ドレインがノードN1に接続され、ゲートがノードN2に接続される。トランジスタMP12では、ソースが第1電源電圧端子VDD1に接続され、ドレインがノードN2に接続され、ゲートがノードN1に接続される。
【0023】
クランプ回路112において、トランジスタMP13では、ソースがノードN1に接続され、ドレインがトランジスタMN13のドレインに接続され、ゲートにクランプ電位VDD3(後述)が印加される。トランジスタMP14では、ソースがノードN2に接続され、ドレインがトランジスタMN14のドレインに接続され、ゲートにクランプ電位VDD3(後述)が印加される。トランジスタMN13では、ソースがトランジスタMN11のドレインに接続され、ゲートに第2電源電圧VDD2が印加される。トランジスタMN14では、ソースがトランジスタMN12のドレインに接続され、ゲートに第2電源電圧VDD2が印加される。
【0024】
ラッチ反転回路113において、トランジスタMN11では、ソースが接地電圧端子GNDに接続され、ゲートにインバータ回路INV1の出力(即ち、入力信号INの反転信号)が印加される。トランジスタMN12では、ソースが接地電圧端子GNDに接続され、ゲートにインバータ回路INV2の出力(即ち、入力信号INの正転信号)が印加される。したがって、トランジスタMN11,MN12では、入力信号INに応じて相補的にオンオフが制御される。
【0025】
そして、レベルシフト回路11では、ノードN2,N1の電圧がそれぞれ中間電圧Vpg,Vpgbとして出力される。レベルシフト回路11の具体的動作については、半導体集積回路1の動作とともに後述する。
【0026】
(クランプ電位生成回路14)
クランプ電位生成回路14は、電圧条件に応じたクランプ電位VDD3を生成する回路である。具体的には、クランプ電位生成回路14は、外部から入力端子CTLを介して供給される電圧条件切替信号(以下、電圧条件切替信号CTLと称す)に応じたクランプ電位VDD3を生成する。なお、本実施の形態では、低電圧条件(VDD1=1.8V)の場合、電圧条件切替信号CTLがLレベルを示し、高電圧条件(VDD1=3.3V)の場合、電圧条件切替信号CTLがHレベルを示す場合を例に説明する。
【0027】
例えば、低電圧条件の場合、クランプ電位生成回路14は、Lレベルの電圧条件切替信号CTLに応じて接地電圧レベル(0V)のクランプ電位VDD3を生成する。一方、高電圧条件の場合、クランプ電位生成回路14は、Hレベルの電圧条件切替信号CTLに応じて第2電源電圧レベル(1.8V)のクランプ電位VDD3を生成する。
【0028】
このクランプ電位VDD3は、レベルシフト回路11のトランジスタMP13,MP14のそれぞれのゲートに印加されるとともに、後述する出力回路12のトランジスタMP16のゲートに印加される。
【0029】
(クランプ電位生成回路14の具体的構成例)
図2は、クランプ電位生成回路14の具体的構成例を示す図である。図2に示すクランプ電位生成回路14は、PチャネルMOSトランジスタであるトランジスタMP21,
MP22と、NチャネルMOSトランジスタであるトランジスタMN21,MN22と、抵抗素子R1,R2と、を有する。
【0030】
抵抗素子R1,R2は、第1電源電圧端子VDD1と接地電圧端子GNDとの間に直列に接続されている。具体的には、抵抗素子R1の一端は、第1電源電圧端子VDD1に接続され、抵抗素子R1の他端は、ノードN5に接続される。抵抗素子R2の一端は、ノードN5に接続され、抵抗素子R2の他端は、接地電圧端子GNDに接続される。本実施の形態では、ノードN5の電位が第2電源電圧レベル(1.8V)である場合を例に説明するが、これに限られない。抵抗素子R1,R2の抵抗比を調整することにより、ノードN5の電位は、接地電圧GNDよりも大きく第1電源電圧VDD1よりも小さい電位に適宜変更可能である。
【0031】
トランジスタMP21,MN21により第1のインバータ回路が構成される。具体的には、トランジスタMP21では、ソースが第2電源電圧端子VDD2に接続され、ドレインがノードN3に接続され、ゲートに電圧条件切替信号CTLが印加される。トランジスタMN21では、ソースが接地電圧端子GNDに接続され、ドレインがノードN3に接続され、ゲートに電圧条件切替信号CTLが印加される。そして、第1のインバータ回路は、ノードN3の電位を、電圧条件切替信号CTLの反転信号として出力する。
【0032】
トランジスタMP22,MN22により第2のインバータ回路が構成される。具体的には、トランジスタMP22では、ソースがノードN5に接続され、ドレインがノードN4に接続され、ゲートに第1のインバータ回路の出力(ノードN3の電位)が印加される。トランジスタMN22では、ソースが接地電圧端子GNDに接続され、ドレインがノードN4に接続され、ゲートに第1のインバータ回路の出力(ノードN3の電位)が印加される。そして、第2のインバータ回路は、ノードN4の電位を、クランプ電位VDD3として出力する。
【0033】
例えば、低電圧条件の場合、即ち、電圧条件切替信号CTLがLレベルの場合、クランプ電位生成回路14は、接地電圧レベル(0V)のクランプ電位VDD3を出力する。一方、高電圧条件の場合、即ち、電圧条件切替信号CTLがHレベルの場合、クランプ電位生成回路14は、ノードN5の電位(ここでは、第2電源電圧レベル(1.8V))をクランプ電位VDD3として出力する。
【0034】
なお、図2に示すクランプ電位生成回路14の構成は一例に過ぎず、同様の機能を有する他の回路構成に適宜変更可能であることは言うまでもない。
【0035】
(出力回路12)
出力回路12は、入力信号IN及び中間電圧Vpgに応じた出力信号(以下、出力端子OUTから出力される信号を出力信号OUTと称す)を出力する回路である。
【0036】
出力回路12は、PチャネルMOSトランジスタであるトランジスタ(第5PMOSトランジスタ)MP15及びトランジスタ(第6PMOSトランジスタ)MP16と、NチャネルMOSトランジスタであるトランジスタ(第5NMOSトランジスタ)MN15及びトランジスタ(第6NMOSトランジスタ)MN16と、を有する。ここで、トランジスタMP15,MP16,MN15,MN16には、何れも、比較的薄いゲート酸化膜厚(比較的低い耐圧)のトランジスタが用いられている。具体的には、トランジスタMP15,MP16,MN15,MN16には、何れも、低電圧条件の電圧に耐えられる程度のトランジスタが用いられている。
【0037】
出力回路12において、トランジスタMP15では、ソースが第1電源電圧端子VDD1に接続され、ドレインがトランジスタMP16のソースに接続され、ゲートに中間電圧Vpgが印加される。トランジスタMP16では、ドレインが出力端子OUTに接続され、ゲートにクランプ電位VDD3が印加される。トランジスタMN15では、ソースが接地電圧端子GNDに接続され、ドレインがトランジスタMN16のソースに接続され、ゲートにインバータ回路INV1の出力(即ち、入力信号INの反転信号)が印加される。トランジスタMN16では、ドレインが出力端子OUTに接続され、ゲートに第2電源電圧VDD2が印加される。
【0038】
出力回路12は、トランジスタMP15,MP16がオンし、トランジスタMN15,MN16がオフしている場合に、第1電源電圧レベル(3.3V又は1.8V)の出力信号OUTを出力する。一方、出力回路12は、トランジスタMP15,MP16がオフし、トランジスタMN15,MN16がオンしている場合に、接地電圧レベル(0V)の出力信号OUTを出力する。
【0039】
(バイパス回路13)
バイパス回路13は、低電圧条件の場合に、ノードN1,N2と接地電圧端子GNDとの間にそれぞれバイパス経路(電流経路)を形成する回路である。
【0040】
バイパス回路13は、NチャネルMOSトランジスタであるトランジスタ(第1バイパス用MOSトランジスタ)MN17,トランジスタ(第3バイパス用MOSトランジスタ)MN18,トランジスタ(第2バイパス用MOSトランジスタ)MN19,及びトランジスタ(第4バイパス用MOSトランジスタ)MN20を有する。ここで、トランジスタMN17〜MN20には、何れも、比較的薄いゲート酸化膜厚(比較的低い耐圧)のトランジスタが用いられている。具体的には、トランジスタMN17〜MN20には、何れも、低電圧条件の電圧に耐えられる程度のトランジスタが用いられている。
【0041】
バイパス回路13において、トランジスタMN17では、ソースがノードVm2に接続され、ドレインがノードN1に接続され、ゲートに第2電源電圧VDD2が印加される。トランジスタMN18では、ソースが接地電圧端子GNDに接続され、ドレインがノードVm2に接続され、ゲートにNOR回路NR2の出力信号Vnor2が印加される。トランジスタMN19では、ソースがノードVm1に接続され、ドレインがノードN2に接続され、ゲートに第2電源電圧VDD2が印加される。トランジスタMN20では、ソースが接地電圧端子GNDに接続され、ドレインがノードVm1に接続され、ゲートにNOR回路NR1の出力信号Vnor1が印加される。
【0042】
なお、NOR回路NR1は、電圧条件切替信号CTLと、インバータ回路INV1の出力(即ち、入力信号INの反転信号)と、の否定論理和を出力信号Vnor1として出力する。また、NOR回路NR2は、電圧条件切替信号CTLと、インバータ回路INV2の出力(即ち、入力信号INの正転信号)と、の否定論理和を出力信号Vnor2として出力する。
【0043】
例えば、高電圧条件の場合、即ち、電圧条件切替信号CTLがHレベルの場合、NOR回路NR1は、入力信号INに関わらず、Lレベルの出力信号Vnor1を出力する。同様に、NOR回路NR2は、入力信号INに関わらず、Lレベルの出力信号Vnor2を出力する。したがって、高電圧条件の場合、トランジスタMN18,MN20は何れもオフする。
【0044】
一方、低電圧条件の場合、即ち、電圧条件切替信号CTLがLレベルの場合、NOR回路NR1は、インバータ回路INV1の反転信号(即ち、入力信号INの正転信号)を出力信号Vnor1として出力する。また、NOR回路NR2は、インバータ回路INV2の反転信号(即ち、入力信号INの反転信号)を出力信号Vnor2として出力する。したがって、低電圧条件の場合、トランジスタMN18,MN20は、それぞれトランジスタMN11,MN12がオンした場合にオンし、それぞれトランジスタMN11,MN12がオフした場合にオフする。
【0045】
(半導体集積回路1の動作)
続いて、図3及び図4を参照して、半導体集積回路1の動作について説明する。図3は、低電圧条件時の半導体集積回路1の動作を示すタイミングチャートである。図4は、高電圧条件時の半導体集積回路1の動作を示すタイミングチャートである。なお、本実施の形態では、説明の簡略化のため、トランジスタMP11〜MP16の閾値電圧が何れも同じ値である場合を例に説明する(以下、閾値電圧Vtpと称す)。同様に、本実施の形態では、トランジスタMN11〜MN20の閾値電圧が何れも同じ値である場合を例に説明する(以下、閾値電圧Vtnと称す)。
【0046】
(低電圧条件時の半導体集積回路1の動作)
まず、低電圧条件時の半導体集積回路1の動作について、図3を参照して説明する。なお、低電圧条件では、第1電源電圧VDD1が1.8Vを示し、第2電源電圧VDD2が1.8Vを示し、接地電圧GNDが0Vを示している。
【0047】
また、低電圧条件では、電圧条件切替信号CTLはLレベルを示す。そのため、クランプ電位生成回路14は、接地電圧レベル(0V)のクランプ電位VDD3を生成する。NOR回路NR1は、インバータ回路INV1の反転信号(即ち、入力信号INの正転信号)を出力信号Vnor1として出力する。NOR回路NR2は、インバータ回路INV2の反転信号(即ち、入力信号INの反転信号)を出力信号Vnor2として出力する。
【0048】
まず、初期状態(時刻t10)では、入力信号INはLレベル(接地電圧レベル)を示している。したがって、インバータ回路INV1の出力はHレベル(第2電源電圧レベル)を示し、インバータ回路INV2の出力はLレベル(接地電圧レベル)を示す。したがって、NOR回路NR1の出力信号Vnor1はLレベル(接地電圧レベル)を示し、NOR回路NR2の出力信号Vnor2はHレベル(第2電源電圧レベル)を示す。その他、ノードN2の電位(中間電圧Vpg)は第1電源電圧レベル(1.8V)を示し、ノードN1の電位(中間電圧Vpgb)は接地電圧レベル(0V)を示す。そして、出力回路12は、Lレベル(接地電圧レベル)の出力信号OUTを出力している。
【0049】
なお、このとき、トランジスタMP12,MP13,MN11,MN13,MN15,MN16,MN17,MN18は何れもオンし、トランジスタMP11,MP14,MP15,MP16,MN12,MN14,MN19,MN20は何れもオフしている。
【0050】
入力信号INがLレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始めると(時刻t11)、それに伴って、インバータ回路INV1の出力はHレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始め、インバータ回路INV2の出力はLレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始める。それにより、NOR回路NR1の出力Vnor1は、Lレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始める。また、NOR回路NR2の出力Vnor2は、Hレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始める。以下、入力信号INが立ち上がり始めてから(時刻t11)、出力信号OUTが立ち上がるまで(時刻t12)を詳細に見ていく。
【0051】
インバータ回路INV2の出力電圧がトランジスタMN12の閾値電圧Vtn以上になると、トランジスタMN12はオンする。また、トランジスタMN14は、ゲートが第2電源電圧VDD2にクランプされているため、オンしている。トランジスタMP14は、ゲートが接地電圧レベル(0V)のクランプ電位VDD3にクランプされているため、オンしている。したがって、ノードN2からトランジスタMP14,MN14,MN12を介して接地電圧端子GNDに向けて電流が流れ始める。それにより、ノードN2の電位(中間電圧Vpg)は第1電源電圧レベル(1.8V)から低下し始める。なお、トランジスタMP12はオン状態を維持している。
【0052】
一方、インバータ回路INV1の出力電圧がトランジスタMN11の閾値電圧Vtnより小さくなるため、トランジスタMN11はオフする。したがって、ノードN1からトランジスタMP13,MN13,MN11を介して接地電圧端子GNDに向けて電流は流れなくなる。なお、トランジスタMP11はオフ状態を維持している。
【0053】
さらに、NOR回路NR1の出力Vnor1がトランジスタMN20の閾値電圧Vtn以上になると、トランジスタMN20はオンする。また、トランジスタMN19は、ゲートに第2電源電圧VDD2が印加されているため、オンしている。つまり、ノードN2と接地電圧端子GNDとの間には、上記したトランジスタMP14,MN14,MN12を介した電流経路とは別にバイパス経路(電流経路)が形成される。このバイパス経路上にはわずかに2つのトランジスタMN19,MN20が直列に設けられているのみである。したがって、このバイパス経路のインピーダンスは比較的小さい。そのため、ノードN2からトランジスタMN19,MN20を介して接地電圧端子GNDに向けて比較的大きな電流が流れ始める。それにより、ノードN2の電位(中間電圧Vpg)は急速に低下する。
【0054】
一方、NOR回路NR2の出力Vnor2がトランジスタMN18の閾値電圧Vtnより小さくなるため、トランジスタMN18はオフする。したがって、ノードN1からトランジスタMN17,MN18を介して接地電圧端子GNDに向けて電流は流れなくなる。
【0055】
ノードN2の電位(中間電圧Vpg)が第1電源電圧VDD1(1.8V)よりもトランジスタMP11の閾値電圧Vtpだけ低い電位にまで低下すると(Vpg=VDD1−Vtpになると)、ノードN2の電位がゲートに印加されているトランジスタMP11は、オフからオンに切り替わる。それにより、ノードN1の電位(中間電圧Vpgb)は第1電源電圧レベルにまで上昇する。それにより、ノードN1の電位がゲートに印加されているトランジスタMP12は、オンからオフに切り替わる。それにより、ノードN2の電位(中間電圧Vpg)は、接地電圧レベル(0V)にまでさらに低下する。
【0056】
ノードN2の電位(中間電圧Vpg)が接地電圧レベルになると、トランジスタMP15はオンする。また、トランジスタMP16は、ゲートが接地電圧レベルのクランプ電位VDD3にクランプされているため、オンしている。したがって、第1電源電圧端子VDD1からトランジスタMP15,MP16を介して出力端子OUTに向けて電流が流れる。一方、トランジスタMN15は、ゲートにLレベルの信号(インバータ回路INV1の出力)が印加されるため、オフする。したがって、出力端子OUTからトランジスタMN16,MN15を介して接地電圧端子GNDに向けて電流は流れない。そのため、出力端子OUTの電位は、第1電源電圧レベル(1.8V)にまで上昇する。つまり、出力回路12は、低電圧条件でのHレベル(1.8V)の出力信号OUTを出力する(時刻t12)。
【0057】
このように、低電圧条件の場合において、入力信号INが立ち上がると、ノードN2と接地電圧端子GNDとの間に比較的インピーダンスの低いバイパス経路(電流経路)が形成される。それにより、ノードN2の電位(中間電圧Vpg)は比較的速く接地電圧レベルにまで低下する。そのため、出力信号OUTは速やかに第1電源電圧レベルにまで上昇する。
【0058】
続いて、入力信号INがHレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始めると(時刻t13)、それに伴って、インバータ回路INV1の出力はLレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始め、インバータ回路INV2の出力はHレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始める。それにより、NOR回路NR1の出力Vnor1は、Hレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始める。また、NOR回路NR2の出力Vnor2は、Lレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始める。以下、入力信号INが立ち下がり始めてから(時刻t13)、出力信号OUTが立ち下がるまで(時刻t14)を詳細に見ていく。
【0059】
インバータ回路INV1の出力電圧がトランジスタMN11の閾値電圧Vtn以上になると、トランジスタMN11はオンする。また、トランジスタMN13は、ゲートが第2電源電圧VDD2にクランプされているため、オンしている。トランジスタMP13は、ゲートが接地電圧レベル(0V)のクランプ電位VDD3にクランプされているため、オンしている。したがって、ノードN1からトランジスタMP13,MN13,MN11を介して接地電圧端子GNDに向けて電流が流れ始める。それにより、ノードN1の電位(中間電圧Vpgb)は第1電源電圧レベル(1.8V)から低下し始める。なお、トランジスタMP11はオン状態を維持している。
【0060】
一方、インバータ回路INV2の出力電圧がトランジスタMN12の閾値電圧Vtnより小さくなるため、トランジスタMN12はオフする。したがって、ノードN2からトランジスタMP14,MN14,MN12を介して接地電圧端子GNDに向けて電流は流れなくなる。なお、トランジスタMP12はオフ状態を維持している。
【0061】
さらに、NOR回路NR2の出力Vnor2がトランジスタMN18の閾値電圧Vtn以上になると、トランジスタMN18はオンする。また、トランジスタMN17は、ゲートに第2電源電圧VDD2が印加されているため、オンしている。つまり、ノードN1と接地電圧端子GNDとの間には、上記したトランジスタMP13,MN13,MN11を介した電流経路とは別にバイパス経路(電流経路)が形成される。このバイパス経路上にはわずかに2つのトランジスタMN17,MN18が直列に設けられているのみである。したがって、このバイパス経路のインピーダンスは比較的小さい。そのため、ノードN1からトランジスタMN17,MN18を介して接地電圧端子GNDに向けて比較的大きな電流が流れ始める。それにより、ノードN1の電位(中間電圧Vpgb)は急速に低下する。
【0062】
一方、NOR回路NR1の出力Vnor1がトランジスタMN20の閾値電圧Vtnより小さくなるため、トランジスタMN20はオフする。したがって、ノードN2からトランジスタMN19,MN20を介して接地電圧端子GNDに向けて電流は流れなくなる。
【0063】
ノードN1の電位(中間電圧Vpgb)が第1電源電圧VDD1(1.8V)よりもトランジスタMP12の閾値電圧Vtpだけ低い電位にまで低下すると(Vpgb=VDD1−Vtpになると)、ノードN1の電位がゲートに印加されているトランジスタMP12は、オフからオンに切り替わる。それにより、ノードN2の電位(中間電圧Vpg)は第1電源電圧レベルにまで上昇する。それにより、ノードN2の電位がゲートに印加されているトランジスタMP11は、オフからオンに切り替わる。それにより、ノードN1の電位(中間電圧Vpgb)は、接地電圧レベル(0V)にまでさらに低下する。
【0064】
ノードN2の電位(中間電圧Vpg)が第1電源電圧レベルになると、トランジスタMP15はオフする。したがって、第1電源電圧端子VDD1からトランジスタMP15,MP16を介して出力端子OUTに向けて電流は流れない。一方、トランジスタMN15は、ゲートにHレベルの信号(インバータ回路INV1の出力)が印加されるため、オンする。また、トランジスタMN16は、ゲートが第2電源電圧VDD2にクランプされているため、オンしている。したがって、出力端子OUTからトランジスタMN16,MN15を介して接地電圧端子GNDに向けて電流が流れる。そのため、出力端子OUTの電位は、接地電圧レベル(0V)にまで低下する。つまり、出力回路12は、Lレベル(0V)の出力信号OUTを出力する(時刻t14)。
【0065】
このように、低電圧条件の場合において、入力信号INが立ち下がると、ノードN1と接地電圧端子GNDとの間に比較的インピーダンスの低いバイパス経路(電流経路)が形成される。それにより、ノードN1の電位(中間電圧Vpgb)は比較的速く接地電圧レベルにまで低下する。即ち、ノードN2の電位(中間電圧Vpg)は比較的速く第1電源電圧レベルにまで上昇する。そのため、出力信号OUTは速やかに接地電圧レベルにまで低下する。
【0066】
まとめると、本実施の形態にかかる半導体集積回路1では、低電圧条件時において、ノードN1又はノードN2と、接地電圧端子GNDと、の間に比較的インピーダンスの低いバイパス経路(電流経路)が形成される。それにより、本実施の形態にかかる半導体集積回路1は、低電圧条件時において、ノードN1,N2の電位(中間電圧Vpgb,Vpg)を比較的速く所望の電位にまで変化させることができる。そのため、本実施の形態にかかる半導体集積回路1は、低電圧条件時において、速やかに所望の電圧レベルの出力信号OUTを出力することができる。
【0067】
なお、低電圧条件では、高電圧(3.3V)が供給されないため、比較的低い耐圧の各トランジスタに耐圧以上の電圧が印加されることはない。そのため、各トランジスタの破壊や劣化は生じない。
【0068】
(高電圧条件時の半導体集積回路1の動作)
次に、高電圧条件時の半導体集積回路1の動作について、図4を参照して説明する。なお、高電圧条件時では、第1電源電圧VDD1が3.3Vを示し、第2電源電圧VDD2が1.8Vを示し、接地電圧GNDが0Vを示している。
【0069】
また、高電圧条件時では、電圧条件切替信号CTLはHレベルを示す。そのため、クランプ電位生成回路14は、第2電源電圧レベル(1.8V)のクランプ電位VDD3を生成する。NOR回路NR1は、入力信号INに関わらず、Lレベル(接地電圧レベル)の出力信号Vnor1を出力する。NOR回路NR2は、入力信号INに関わらず、Lレベル(接地電圧レベル)の出力信号Vnor2を出力する。そのため、トランジスタMN18,MN20は何れもオフする。つまり、高電圧条件時では、ノードN1,N2と接地電圧端子GNDとの間にバイパス経路は形成されない。
【0070】
まず、初期状態(時刻t20)では、入力信号INはLレベル(接地電圧レベル)を示している。したがって、インバータ回路INV1の出力はHレベル(第2電源電圧レベル)を示し、インバータ回路INV2の出力はLレベル(接地電圧レベル)を示す。その他、ノードN2の電位(中間電圧Vpg)は第1電源電圧レベル(3.3V)を示し、ノードN1の電位(中間電圧Vpgb)は、クランプ電位VDD3(1.8V)よりトランジスタMP13の閾値電圧Vtpだけ高い値を示す。そして、出力回路12は、Lレベル(接地電圧レベル)の出力信号OUTを出力している。
【0071】
なお、このとき、トランジスタMP12,MP13,MN11,MN13,MN15,MN16は何れもオンし、トランジスタMP11,MP14,MP15,MP16,MN12,MN14,MN17,MN18,MN19,MN20は何れもオフしている。
【0072】
入力信号INがLレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始めると(時刻t21)、それに伴って、インバータ回路INV1の出力はHレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始め、インバータ回路INV2の出力はLレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始める。以下、入力信号INが立ち上がり始めてから(時刻t21)、出力信号OUTが立ち上がるまで(時刻t22)を詳細に見ていく。
【0073】
インバータ回路INV2の出力電圧がトランジスタMN12の閾値電圧Vtn以上になると、トランジスタMN12はオンする。また、トランジスタMN14は、ゲートが第2電源電圧VDD2にクランプされているため、オンしている。トランジスタMP14は、ゲートが1.8Vのクランプ電位VDD3にクランプされているため、オンしている。したがって、ノードN2からトランジスタMP14,MN14,MN12を介して接地電圧端子GNDに向けて電流が流れ始める。それにより、ノードN2の電位(中間電圧Vpg)は、第1電源電圧VDD1(3.3V)から低下し始める。なお、トランジスタMP12はオン状態を維持している。
【0074】
一方、インバータ回路INV1の出力電圧がトランジスタMN11の閾値電圧Vtnより小さくなるため、トランジスタMN11はオフする。したがって、ノードN1からトランジスタMP13,MN13,MN11を介して接地電圧端子GNDに向けて電流は流れなくなる。なお、トランジスタMP11はオフ状態を維持している。
【0075】
なお、上記したように、トランジスタMN18,MN20は何れもオフしている。したがって、ノードN1,N2と接地電圧端子GNDとの間にバイパス経路は形成されない。
【0076】
ノードN2の電位(中間電圧Vpg)が第1電源電圧VDD1(3.3V)よりもトランジスタMP11の閾値電圧Vtpだけ低い電位にまで低下すると(Vpg=VDD1−Vtpになると)、ノードN2の電位がゲートに印加されているトランジスタMP11は、オフからオンに切り替わる。それにより、ノードN1の電位(中間電圧Vpgb)は第1電源電圧レベル(3.3V)にまで上昇する。それにより、ノードN1の電位がゲートに印加されているトランジスタMP12は、オンからオフに切り替わる。それにより、ノードN2の電位(中間電圧Vpg)は、クランプ電位VDD3(1.8V)よりもトランジスタMP14の閾値電圧Vtpだけ高い電位にまでさらに低下する。
【0077】
ノードN2の電位(中間電圧Vpg)が、クランプ電位VDD3よりもトランジスタMP14の閾値電圧Vtpだけ高い電位にまで低下すると、トランジスタMP15は、ゲート−ソース間電圧Vgsが閾値電圧Vtpよりも大きくなるため、オンする。また、トランジスタMP16も、ゲート−ソース間電圧Vgsが閾値電圧Vtpよりも大きくなるため、同じくオンする。したがって、第1電源電圧端子VDD1からトランジスタMP15,MP16を介して出力端子OUTに向けて電流が流れる。一方、トランジスタMN15は、ゲートにLレベルの信号(インバータ回路INV1の出力)が印加されるため、オフする。したがって、出力端子OUTからトランジスタMN16,MN15を介して接地電圧端子GNDに向けて電流は流れない。そのため、出力端子OUTの電位は、第1電源電圧レベル(3.3V)にまで上昇する。つまり、出力回路12は、高電圧条件でのHレベル(3.3V)の出力信号OUTを出力する(時刻t22)。
【0078】
なお、このとき、トランジスタMN18,MN20がオフしているため、ノードVm2,Vm1の電位は、何れも接地電圧レベルにまで低下しない。また、トランジスタMN17,MN19のゲートは第2電源電圧VDD2にクランプされているため、ノードVm2,Vm1の電位は、何れも第2電源電圧VDD2よりもトランジスタMN17,MN19の閾値電圧Vtnだけ低い電位以上には上昇しない。つまり、0V<ノードVm2,Vm1の電位≦(第2電源電圧VDD2−閾値電圧Vtn)を満たしている。
【0079】
それにより、バイパス回路13を構成する各トランジスタMN17〜MN20のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間には、何れも耐圧以上の電位(例えば、3.3V)が印加されない。そのため、比較的低い耐圧の各トランジスタMN17〜MN20の破壊及び劣化は生じない。
【0080】
なお、レベルシフト回路11を構成する各トランジスタMP11〜MP14,MN11〜MN14のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧(例えば、3.3V)が印加されない。同じく、出力回路12を構成する各トランジスタMP15,MP16,MN15,MN16のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧(例えば、3.3V)が印加されない。そのため、比較的低い耐圧の各トランジスタMP11〜MP16,MN11〜MN16の破壊及び劣化は生じない。
【0081】
続いて、入力信号INがHレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始めると(時刻t23)、それに伴って、インバータ回路INV1の出力はLレベル(接地電圧レベル)からHレベル(第2電源電圧レベル)に変化し始め、インバータ回路INV2の出力はHレベル(第2電源電圧レベル)からLレベル(接地電圧レベル)に変化し始める。以下、入力信号INが立ち下がり始めてから(時刻t23)、出力信号OUTが立ち下がるまで(時刻t24)を詳細に見ていく。
【0082】
インバータ回路INV1の出力電圧がトランジスタMN13の閾値電圧Vtn以上になると、トランジスタMN11はオンする。また、トランジスタMN13は、ゲートが第2電源電圧VDD2にクランプされているため、オンしている。トランジスタMP13は、ゲートが1.8Vのクランプ電位VDD3にクランプされているため、オンしている。したがって、ノードN1からトランジスタMP13,MN13,MN11を介して接地電圧端子GNDに向けて電流が流れ始める。それにより、ノードN1の電位(中間電圧Vpgb)は、第1電源電圧VDD1(3.3V)から低下し始める。なお、トランジスタMP11はオン状態を維持している。
【0083】
一方、インバータ回路INV2の出力電圧がトランジスタMN12の閾値電圧Vtnより小さくなるため、トランジスタMN12はオフする。したがって、ノードN2からトランジスタMP14,MN14,MN12を介して接地電圧端子GNDに向けて電流は流れなくなる。なお、トランジスタMP12はオフ状態を維持している。
【0084】
なお、上記したように、トランジスタMN18,MN20は何れもオフしている。したがって、ノードN1,N2と接地電圧端子GNDとの間にバイパス経路は形成されない。
【0085】
ノードN1の電位(中間電圧Vpgb)が第2電源電圧(3.3V)よりもトランジスタMP12の閾値電圧Vtpだけ低い電位にまで低下すると(Vpgb=VDD1−Vtpになると)、ノードN1の電位がゲートに印加されているトランジスタMP12は、オフからオンに切り替わる。それにより、ノードN2の電位(中間電圧Vpg)は第1電源電圧レベル(3.3V)にまで上昇する。それにより、ノードN2の電位がゲートに印加されているトランジスタMP11は、オンからオフに切り替わる。それにより、ノードN1の電位(中間電圧Vpgb)は、クランプ電位VDD3(1.8V)よりもトランジスタMP13の閾値電圧Vtpだけ高い電位にまでさらに低下する。
【0086】
ノードN2の電位(中間電圧Vpg)が第1電源電圧レベル(3.3V)になると、トランジスタMP15は、ゲート−ソース間電圧Vgsが自己の閾値電圧Vtpよりも小さくなるため、オフする。したがって、第1電源電圧端子VDD1からトランジスタMP15,MP16を介して出力端子OUTに向けて電流は流れない。一方、トランジスタMN15は、ゲートにHレベルの信号(インバータ回路INV1の出力)が印加されるため、オンする。また、トランジスタMN16は、ゲートが第2電源電圧VDD2にクランプされているため、オンしている。したがって、出力端子OUTからトランジスタMN16,MN15を介して接地電圧端子GNDに向けて電流が流れる。そのため、出力端子OUTの電位は、接地電圧レベル(0V)にまで低下する。つまり、出力回路12は、Lレベル(0V)の出力信号OUTを出力する(時刻t24)。
【0087】
なお、このとき、トランジスタMN18,MN20がオフしているため、ノードVm2,Vm1の電位は、何れも接地電圧レベルにまで低下しない。また、トランジスタMN17,MN19のゲートは第2電源電圧VDD2にクランプされているため、ノードVm2,Vm1の電位は、何れも第2電源電圧VDD2よりもトランジスタMN17,MN19の閾値電圧Vtnだけ低い電位以上には上昇しない。つまり、0V<ノードVm2,Vm1の電位≦(第2電源電圧VDD2−閾値電圧Vtn)を満たしている。
【0088】
それにより、バイパス回路13を構成する各トランジスタMN17〜MN20のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間には、何れも耐圧以上の電圧(例えば、3.3V)が印加されない。そのため、比較的低い耐圧の各トランジスタMN17〜MN20の破壊及び劣化は生じない。
【0089】
なお、レベルシフト回路11を構成する各トランジスタMP11〜MP14,MN11〜MN14のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧(例えば、3.3V)が印加されない。同じく、出力回路12を構成する各トランジスタMP15,MP16,MN15,MN16のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧(例えば、3.3V)が印加されない。そのため、比較的低い耐圧の各トランジスタMP11〜MP16,MN11〜MN16の破壊及び劣化は生じない。
【0090】
このように、本実施の形態にかかる半導体集積回路1は、高電圧条件時において、比較的低い耐圧の各トランジスタMP11〜MP16,MN11〜MN20に耐圧以上の電圧を印加させない。そのため、各トランジスタMP11〜MP16,MN11〜MN20の破壊及び劣化を防止することができる。換言すると、本実施の形態にかかる半導体集積回路1は、サイズの大きな高い耐圧のトランジスタにより構成される必要が無いため、回路規模の増大を抑制することができる。
【0091】
以上をまとめると、本実施の形態にかかる半導体集積回路1は、回路規模を増大させることなく、低電圧条件時においては、速やかに所望の電圧レベルの出力信号OUTを生成することができる。
【0092】
さらに、上記したように、低電圧条件時に形成されるバイパス経路上には、わずかに2つのトランジスタ(MN17,MN18、又は、MN19,MN20)が直列に設けられているのみである。そのため、ノードN2と接地電圧端子GNDとの間の、トランジスタMP14,MN14,MN12を介した電流経路と、トランジスタMN19,MN20を介したバイパス経路(電流経路)と、の合成インピーダンスは比較的小さくなる。換言すると、低電圧条件時におけるノードN2のLレベル側の出力インピーダンスは、高電圧条件時よりも小さくなる。同じく、ノードN1と接地電圧端子GNDとの間の、トランジスタMP13,MN13,MN11を介した電流経路と、トランジスタMN17,MN18を介したバイパス経路(電流経路と、の合成インピーダンスが比較的小さくなる。換言すると、低電圧条件時におけるノードN1のLレベル側の出力インピーダンスは、高電圧条件時よりも小さくなる。
【0093】
ここで、低電圧条件時にノードN2の電位(中間電圧Vpg)が立ち下がる場合において、その立ち下がり直前のトランジスタMP12のオン抵抗が、高電圧条件時よりも小さくなる場合がある。それは、例えば、高電圧条件時にVDD1=3.3V、VDD3=1.8Vとなり、低電圧条件時にVDD1=1.8V、VDD3=0Vとなる場合である。なお、トランジスタMP13,MP14の閾値電圧Vtp=0.4Vとする。
【0094】
この場合、高電圧条件時におけるトランジスタMP12のゲート−ソース間電圧は、VDD1−(VDD3+トランジスタMP13の閾値電圧Vtp)=1.1Vを示す。一方、低電圧条件時におけるトランジスタMP12のゲート−ソース間電圧は、VDD1−GND=1.8Vを示す。つまり、低電圧条件時におけるトランジスタMP12のゲート−ソース間電圧は、高電圧条件時の場合よりも大きい。つまり、低電圧条件時におけるトランジスタMP12のオン抵抗は、高電圧条件時の場合よりも小さくなる。
【0095】
トランジスタMP12のオン抵抗が小さいということは、ノードN2と接地電圧端子GNDとの間に電流経路が形成されて電流が流れ始めた場合に、トランジスタMP12による電圧降下が小さいことを意味する。即ち、ノードN2のHレベル側の出力インピーダンスが大きいことを意味する。この場合、仮に、高電圧条件時と低電圧条件時とでノードN2のLレベル側の出力インピーダンスが同じであれば、低電圧条件時におけるノードN2の電位の立ち下がりは、高電圧条件時の場合よりも遅くなってしまう。
【0096】
しかしながら、本実施の形態にかかる半導体集積回路1では、上記したように、高電圧条件時と低電圧条件時とでノードN2のLレベル側の出力インピーダンスが変化する。具体的には、低電圧条件時におけるノードN2のLレベル側の出力インピーダンスは、高電圧条件時の場合よりも小さくなる。そのため、高電圧条件時と低電圧条件時とでノードN2のHレベル側の出力インピーダンス及びLレベル側の出力インピーダンスの比を揃えることができる。それにより、デューティ比の劣化を防止することができる。
【0097】
(本実施の形態にかかる半導体集積回路1と関連技術との差異)
次に、本実施の形態にかかる半導体集積回路1と関連技術との差異について説明する。
【0098】
図7は、特許文献1に開示された半導体集積回路(出力回路)500の構成を示す図である。図7に示す半導体集積回路500では、第2の電位VDD2'が第1の電位VDD1'よりも高電位であるとき(即ち、高電圧条件時)は、N型MOSトランジスタ562,564がオフになるので、ノードA−C間及びノードB−D間はバイパスされない。一方、第2の電位VDD2'が第1の電位VDD1'以下であるとき(即ち、低電圧条件時)は、N型MOSトランジスタ562,564がオンになるので、ノードA−C間にはN型MOSトランジスタ561,562からなるバイパスが形成されると共にノードB−D間にはN型MOSトランジスタ563,564からなるバイパスが形成される。
【0099】
それにより、例えば、出力パッド部OUTから"H"を出力する場合、N型MOSトランジスタ563,564からなるバイパスによってノードBの電位が引き下げられるため、ノードBの電位はバイパスが無い場合よりも速く立ち下がる。それにより、出力パッド部OUTから"H"を出力するときの遅延時間が短くなる。
【0100】
しかしながら、図7に示す半導体集積回路500では、ノードBとグランドとの間のバイパス経路に3個のMOSトランジスタ563,564,524が直列に設けられているため、当該バイパス経路のインピーダンスが高くなってしまう。そのため、図7に示す半導体集積回路500は、ノードBの電位を速く立ち下げることができず、出力パッド部OUTから"H"を出力するときの遅延時間をそれほど短くすることができない。
【0101】
同様にして、図7に示す半導体集積回路500では、ノードAとグランドとの間のバイパス経路上に3個のMOSトランジスタ561,562,523が直列に設けられているため、当該バイパス経路のインピーダンスが高くなってしまう。そのため、図7に示す半導体集積回路500は、ノードAの電位を速く立ち下げることができず(即ち、ノードBの電位を速く立ち上げることができず)、出力パッド部OUTから"L"を出力するときの遅延時間をそれほど短くすることができない。
【0102】
要するに、図7に示す半導体集積回路500は、バイパス経路のインピーダンスが高いため、出力トランジスタ531のゲート電圧を速く変化させることができず、速やかに所望のレベルの出力電圧を生成することができない。なお、直列接続された3個のMOSトランジスタのゲート幅を大きくすることにより、バイパス経路のインピーダンスを小さくしようとすると、回路規模が増大してしまう。
【0103】
一方、本実施の形態にかかる半導体集積回路1では、ノードN2と接地電圧端子GNDとの間のバイパス経路上に、わずかに2個のトランジスタMN19,MN20が直列に設けられているのみであるため、当該バイパス経路のインピーダンスは比較的小さくなる。そのため、本実施の形態にかかる半導体集積回路1は、ノードN2の電位を従来よりも速く立ち下げ、速やかにHレベルの出力信号OUTを生成することができる。
【0104】
同様にして、本実施の形態にかかる半導体集積回路1では、ノードN1と接地電圧端子GNDとの間のバイパス経路上に、わずかに2個のトランジスタMN17,MN18が直列に設けられているのみであるため、当該バイパス経路のインピーダンスは比較的小さくなる。そのため、本実施の形態にかかる半導体集積回路1は、ノードN1の電位を従来よりも速く立ち下げ(即ち、ノードN2の電位を従来よりも速く立ち上げ)、速やかにLレベルの出力信号OUTを生成することができる。
【0105】
要するに、本実施の形態にかかる半導体集積回路1は、バイパス経路のインピーダンスが低いため、出力トランジスタMP15のゲート電圧を速く変化させて、速やかに所望の電圧レベル(特にHレベル)の出力電圧を生成することができる。
【0106】
<実施の形態2>
本実施の形態では、図1に示す半導体集積回路1のレイアウト構成について説明する。図5は、図1に示す半導体集積回路1のレイアウト構成の一例を示す図である。
【0107】
図5に示すように、トランジスタMP13,MP12,MP11,MP14が、紙面の上方において左側から右側に向けて順に配置されている。その下方には、トランジスタMN17,MN18,MN20,MN19が、紙面の左側から右側に向けて順に配置されている。さらにその下方には、トランジスタMN13,MN12,MN1,MN14が、紙面の左側から右側に向けて順に配置されている。これら12個のトランジスタにより、レベルシフト回路11及びバイパス回路13が構成される。
【0108】
また、インバータ回路INV1,インバータ回路INV2,NOR回路NR2,NOR回路NR1が、紙面の下方において左側から右側に向けて順に配置されている。また、トランジスタMP15,MP16,MN15,MN16が、紙面の右側に配置されている。
【0109】
なお、レベルシフト回路11及びバイパス回路13を構成する12個のトランジスタは、紙面の縦方向に伸びる一点鎖線を対称軸にして左右対称に配置されている。それにより、動作タイミングのずれが抑制される。
【0110】
また、ノードN2に接続されるトランジスタMP14,MN19,MP15は、互いに近接配置されている。それにより、トランジスタMP14,MN19,MP15間を接続する配線容量が低減されるため、より高速な動作を実現することが可能になる。
【0111】
また、トランジスタMP11,MP12は、それぞれのソース端子を共通化させることもできる(図6参照)。トランジスタMN18,MN20は、それぞれのソース端子を共通化させることもできる(図6参照)。トランジスタMN12,MN11は、それぞれのソース端子を共通化させることもできる(図6参照)。それにより、回路規模の増大がさらに抑制される。
【0112】
本実施の形態では、図1に示す半導体集積回路1のレイアウト構成について説明したが、以下に示す他の実施の形態にかかる半導体集積回路のレイアウト構成にも応用可能であり、同等の効果を期待できる。
<実施の形態3>
本実施の形態では、バイパス回路13の第1の変形例を説明する。図8は、バイパス回路13の第1の変形例をバイパス回路23として示す図である。バイパス回路23は、バイパス回路13と比較して、2個のPチャネルMOSトランジスタをさらに有する。以下、具体的に説明する。
【0113】
図8に示すバイパス回路23は、トランジスタ(第1バイパス用MOSトランジスタ)MN27と、トランジスタ(第3バイパス用MOSトランジスタ)MN28と、トランジスタ(第2バイパス用MOSトランジスタ)MN29と、トランジスタ(第4バイパス用MOSトランジスタ)MN30と、トランジスタ(第5バイパス用MOSトランジスタ)MP17と、トランジスタ(第6バイパス用MOSトランジスタ)MP18と、を有する。本実施の形態では、トランジスタMN27〜MN30がNチャネルMOSトランジスタ、トランジスタMP17,MP18がPチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタMN27,MN28,MN29,MN30は、それぞれトランジスタMN17,MN18,MN19,MN20に対応する。
【0114】
トランジスタMP17では、ソースが第2電源電圧端子VDD2に接続され、ドレインがノードVm2に接続され、ゲートにNOR回路NR2の出力信号Vnor2が印加される。トランジスタMP18では、ソースが第2電源電圧端子VDD2に接続され、ドレインがノードVm1に接続され、ゲートにNOR回路NR1の出力信号Vnor1が印加される。トランジスタMN27〜MN30のそれぞれの接続関係については、トランジスタMN17〜MN20の場合と同様であるため、その説明を省略する。
【0115】
図1に示す半導体集積回路1では、高電圧条件の場合、NOR回路NR1,NR2からLレベルの出力信号Vnor1,Vnor2が出力されるため、トランジスタMN18,MN20は何れもオフする。
【0116】
また、図1に示す半導体集積回路1では、入力信号INがHレベルの場合、トランジスタMP12はオフする。つまり、高電圧条件にて入力信号INがHレベルの場合、トランジスタMP12,MN20はいずれもオフする。したがって、高電圧条件にて入力信号INがHレベルの場合、ノードN2の電位(中間電圧Vpg)は、トランジスタMP12のオフ時の抵抗と、トランジスタMN20のオフ時の抵抗と、によって抵抗分圧された値を示す。ここで、トランジスタMP12のオフ時の抵抗がトランジスタMN20のオフ時の抵抗よりも大きくなるほど、中間電圧Vpgは低くなる。中間電圧Vpgが低くなると、耐圧の低いMOSトランジスタMP11,MP15が破壊してしまう恐れがある。
【0117】
同様にして、図1に示す半導体集積回路1では、入力信号INがLレベルの場合、トランジスタMP11はオフする。つまり、高電圧条件にて入力信号INがLレベルの場合、トランジスタMP11,MN18はいずれもオフする。したがって、高電圧条件にて入力信号INがLレベルの場合、ノードN1の電位(中間電圧Vpgb)は、トランジスタMP11のオフ時の抵抗と、トランジスタMN18のオフ時の抵抗と、によって抵抗分圧された値を示す。ここで、トランジスタMP11のオフ時の抵抗がトランジスタMN18のオフ時の抵抗よりも大きくなるほど、中間電圧Vpgbは低くなる。中間電圧Vpgbが低くなると、耐圧の低いMOSトランジスタMP12,MP15が破壊してしまう恐れがある。
【0118】
それに対し、本実施の形態では、高電圧条件の場合、トランジスタMN28,MN30が何れもオフする一方で、トランジスタMP17,MP18は何れもオンする。したがって、高電圧条件の場合、ノードVm1,Vm2には、それぞれトランジスタMP18,MP17を介して第2電源電圧VDD2が供給される。つまり、高電圧条件の場合、ノードVm1,Vm2の電位は何れも第2電源電圧VDD2レベルを示す。
【0119】
また、本実施の形態では、入力信号INがHレベルの場合、トランジスタMP12はオフする。つまり、高電圧条件にて入力信号INがHレベルの場合、トランジスタMP12,MN30が何れもオフする一方で、トランジスタMP18はオンする。したがって、高電圧条件にて入力信号INがHレベルの場合、トランジスタMN29は、中間電圧Vpgが第2電源電圧VDD2より閾値電圧Vtnだけ低くなったときにオンする。そのため、中間電圧VpgはVDD2−Vtn以下にはならない。そこで、VDD1−(VDD2−Vtn)<MOSトランジスタの耐圧、を満たすように設計することにより、耐圧の低いMOSトランジスタの破壊及び劣化を防ぐことができる。
【0120】
同様にして、本実施の形態では、入力信号INがLレベルの場合、トランジスタMP11はオフする。つまり、高電圧条件にて入力信号INがLレベルの場合、トランジスタMP11,MN28が何れもオフする一方で、トランジスタMP17はオンする。したがって、高電圧条件にて入力信号INがLレベルの場合、トランジスタMN27は、中間電圧Vpgbが第2電源電圧VDD2より閾値電圧Vtnだけ低くなったときにオンする。そのため、中間電圧VpgbはVDD2−Vtn以下にはならない。そこで、VDD1−(VDD2−Vtn)<MOSトランジスタの耐圧、を満たすように設計することにより、耐圧の低いMOSトランジスタの破壊及び劣化を防ぐことができる。
【0121】
本実施の形態にかかるバイパス回路23が適用された半導体集積回路は、実施の形態1にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかる半導体集積回路は、ノードN1,N2の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。
【0122】
さらに、本実施の形態にかかるバイパス回路23が適用された半導体集積回路は、フローティング状態のノードN1,N2の電圧降下を抑制することができるため、耐圧の低いMOSトランジスタの破壊及び劣化を防止することができる。
【0123】
<実施の形態4>
図9は、バイパス回路13の第2の変形例を説明する。図9は、バイパス回路13の第2の変形例をバイパス回路33として示す図である。バイパス回路33では、図8に示すバイパス回路23と比較して、トランジスタMP17,MP18のオンオフを制御する信号が異なる。
【0124】
具体的には、トランジスタMP17のゲートには、出力信号Vnor2に代えて、電圧条件切替信号CTLの反転信号が供給される。トランジスタMP18のゲートには、出力信号Vnor1に代えて、電圧条件切替信号CTLの反転信号が供給される。バイパス回路33のその他の回路構成については、バイパス回路23と同様であるため、その説明を省略する。
【0125】
図9に示すバイパス回路33では、低電圧条件時にトランジスタMP17,MP18が常にオフする。それにより、トランジスタMP17,MP18がノードN1、N2の電位の立ち上がり動作に寄与することを防止することができる。
【0126】
本実施の形態にかかるバイパス回路33が適用された半導体集積回路は、実施の形態3にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかる半導体集積回路は、ノードN1,N2の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。さらに、本実施の形態にかかるバイパス回路33が適用された半導体集積回路は、フローティング状態のノードN1,N2の電圧降下を抑制することができるため、耐圧の低いMOSトランジスタの破壊及び劣化を防止することができる。
【0127】
さらに、本実施の形態にかかるバイパス回路33が適用された半導体集積回路では、トランジスタMP17,MP18がノードN1、N2の電位の立ち上がり動作に寄与することを防止することができる。
【0128】
<実施の形態5>
本実施の形態では、バイパス回路13の第3の変形例を説明する。図10は、バイパス回路13の第3の変形例をバイパス回路43として示す図である。バイパス回路13では、バイパス経路上にMOSトランジスタが2段縦積みされていた。一方、バイパス回路43では、バイパス経路上にMOSトランジスタが3段縦積みされている。以下、具体的に説明する。
【0129】
図10に示すバイパス回路43は、NチャネルMOSトランジスタであるトランジスタMN31〜MN36を有する。なお、トランジスタMN31,MN32,MN34,MN35は、それぞれトランジスタMN17,MN18,MN19,MN20に対応する。
【0130】
トランジスタ(第7バイパス用MOSトランジスタ)MN33は、トランジスタMN31,MN32に直列に設けられ(縦積みされ)、ゲートに出力信号Vnor2が供給される。トランジスタ(第8バイパス用MOSトランジスタ)MN36は、トランジスタMN34,MN35に直列に設けられ(縦積みされ)、ゲートに出力信号Vnor1が供給される。トランジスタMN31,MN32,MN34,MN35のそれぞれの接続関係については、トランジスタMN17,MN18,MN19,MN20の場合と同様であるため、その説明を省略する。
【0131】
本実施の形態にかかるバイパス回路43が適用された半導体集積回路は、実施の形態1にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかるバイパス回路43が適用された半導体集積回路は、ノードN1,N2の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。
【0132】
<実施の形態6>
本実施の形態では、バイパス回路13の第4の変形例を説明する。図11は、バイパス回路13の第4の変形例をバイパス回路53として示す図である。バイパス回路53は、バイパス回路13及びNOR回路NR1,NR2のそれぞれの機能を含んでいる。以下、具体的に説明する。
【0133】
図11に示すバイパス回路53は、NチャネルMOSトランジスタであるトランジスタMN41〜MN46と、PチャネルMOSトランジスタであるトランジスタMP23〜MP26と、を有する。
【0134】
トランジスタMN41では、ソースがノードVm2に接続され、ドレインがノードN1に接続され、ゲートに第2電源電圧VDD2が印加される。トランジスタMN42では、ソースがトランジスタMN43のドレインに接続され、ドレインがノードVm2に接続され、ゲートにインバータ回路INV2の出力(即ち、入力信号INの正転信号)in_tが印加される。トランジスタMN43では、ソースが接地電圧端子GNDに接続され、ゲートに電圧条件切替信号CTLの反転信号が印加される。
【0135】
トランジスタMP23では、ソースが第2電源電圧端子VDD2に接続され、ドレインがノードVm2に接続され、ゲートにインバータ回路INV2の出力in_tが印加される。トランジスタMP24では、ソースが第2電源電圧端子VDD2に接続され、ドレインがノードVm2に接続され、ゲートに電圧条件切替信号CTLの反転信号が印加される。
【0136】
トランジスタMN44では、ソースがノードVm1に接続され、ドレインがノードN2に接続され、ゲートに第2電源電圧VDD2が印加される。トランジスタMN45では、ソースがトランジスタMN46のドレインに接続され、ドレインがノードVm1に接続され、ゲートにインバータ回路INV1の出力(即ち、入力信号INの反転信号)in_bが印加される。トランジスタMN46では、ソースが接地電圧端子GNDに接続され、ゲートに電圧条件切替信号CTLの反転信号が印加される。
【0137】
トランジスタMP25では、ソースが第2電源電圧端子VDD2に接続され、ドレインがノードVm1に接続され、ゲートにインバータ回路INV1の出力in_bが印加される。トランジスタMP26では、ソースが第2電源電圧端子VDD2に接続され、ドレインがノードVm1に接続され、ゲートに電圧条件切替信号CTLの反転信号が印加される。
【0138】
本実施の形態にかかるバイパス回路53が適用された半導体集積回路は、実施の形態1にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかるバイパス回路53が適用された半導体集積回路は、ノードN1,N2の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。
【0139】
さらに、本実施の形態にかかるバイパス回路53が適用された半導体集積回路は、実施の形態3の場合と同様に、フローティング状態のノードN1,N2の電圧降下を抑制することができるため、耐圧の低いMOSトランジスタの破壊及び劣化を防止することができる。
【0140】
さらに、本実施の形態にかかるバイパス回路53が適用された半導体集積回路は、バイパス回路53がバイパス回路13及びNOR回路NR1,NR2のそれぞれの機能を含んでいるため、回路規模の増大を抑制することができる。
【0141】
<実施の形態7>
本実施の形態では、バイパス回路13の第5の変形例を説明する。図12は、バイパス回路13の第5の変形例をバイパス回路63として示す図である。バイパス回路63は、図11に示すバイパス回路53と比較して、トランジスタMP23,MP25を有しない。バイパス回路63のその他の回路構成については、バイパス回路53の場合と同様であるため、その説明を省略する。
【0142】
図12に示すバイパス回路63では、低電圧条件時にトランジスタMP23,MP25がノードN1,N2の電位の立ち上がり動作に寄与することを防止することができる。
【0143】
本実施の形態にかかるバイパス回路63が適用された半導体集積回路は、実施の形態6にかかる半導体集積回路と同等の効果を奏することができる。
【0144】
さらに、本実施の形態にかかるバイパス回路63が適用された半導体集積回路では、低電圧条件時にトランジスタMP23,MP25がノードN1,N2の電位の立ち上がり動作に寄与することを防止することができる。
【0145】
図13に、上記実施の形態1〜7にかかる半導体集積回路の構成例をより抽象的に示したブロック図を示しておく。
【0146】
<実施の形態8>
図14は、上記実施の形態にかかる半導体集積回路が複数適用されたLSIシステムの構成例を示すブロック図である。本実施の形態では、図1に示す半導体集積回路1がLSIシステムに複数適用された場合を例に説明するが、他の実施の形態にかかる半導体集積回路が適用されても良い。
【0147】
図14に示すLSIシステム100は、出力電圧を生成するn(nは自然数)個の出力ドライバ1_1〜1_nと、電圧条件切替信号CTLを生成する電圧条件判定回路2と、クランプ電位生成回路14と、を備える。
【0148】
なお、各出力ドライバ1_1〜1_nには半導体集積回路1の構成が用いられている。但し、図14の例では、出力ドライバ1_1〜1_nは、一つのクランプ電位生成回路14を共用している。
【0149】
以上のように、上記実施の形態にかかる半導体集積回路は、低電圧条件の場合において、出力トランジスタのゲート電圧を速やかに変化させるためのバイアス経路を形成することにより、速やかに所望の電圧レベルの出力信号OUTを生成することができる。
【0150】
さらに、上記実施の形態にかかる半導体集積回路は、高電圧条件の場合において、比較的低い耐圧の各トランジスタMP11〜MP16,MN11〜MN20に耐圧以上の電圧を印加させない。そのため、各トランジスタMP11〜MP16,MN11〜MN20の破壊及び劣化を防止することができる。換言すると、上記実施の形態にかかる半導体集積回路は、サイズの大きな高い耐圧のトランジスタにより構成される必要が無いため、回路規模の増大を抑制することができる。
【0151】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0152】
上記実施の形態では、クランプ電位生成回路14が高電圧条件時に第2電源電圧レベル(1.8V)のクランプ電位VDD3を生成する場合を例に説明したが、これに限られない。クランプ電位生成回路14は、接地電圧より大きく前記第1電源電圧より小さい任意のレベルのクランプ電位VDD3を生成する構成に適宜変更可能である。
【符号の説明】
【0153】
1 半導体集積回路
1_1〜1_n 出力ドライバ
2 電圧条件判定回路
11 レベルシフト回路
12 出力回路
13,23,33,43,53,63 バイパス回路
14 クランプ電位生成回路
111 ラッチ回路
112 クランプ回路
113 ラッチ反転回路
INV1,INV2 インバータ回路
NR1,NR2 NOR回路
MN11〜MN22,MN27〜MN36,MN41〜MN46 トランジスタ
MP11〜MP18,MP21〜MP26 トランジスタ
R1,R2 抵抗素子
100 LSIシステム
図1
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