特許 5842017 信号解析装置および信号解析方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5842017

(24)【登録日】2015年11月20日

(45)【発行日】2016年1月13日

(54)【発明の名称】信号解析装置および信号解析方法

(51)【国際特許分類】

   G01R 23/16 20060101AFI20151217BHJP

   G01R 23/173 20060101ALI20151217BHJP

【ＦＩ】

   G01R23/16 D

   G01R23/173 Z

【請求項の数】2

【全頁数】16

(21)【出願番号】特願2014-16899(P2014-16899)

(22)【出願日】2014年1月31日

(65)【公開番号】特開2015-143643(P2015-143643A)

(43)【公開日】2015年8月6日

【審査請求日】2014年8月8日

(73)【特許権者】

【識別番号】000000572

【氏名又は名称】アンリツ株式会社

(74)【代理人】

【識別番号】100104215

【弁理士】

【氏名又は名称】大森 純一

(74)【代理人】

【識別番号】100117330

【弁理士】

【氏名又は名称】折居 章

(74)【代理人】

【識別番号】100123733

【弁理士】

【氏名又は名称】山田 大樹

(74)【代理人】

【識別番号】100160989

【弁理士】

【氏名又は名称】関根 正好

(74)【代理人】

【識別番号】100168181

【弁理士】

【氏名又は名称】中村 哲平

(74)【代理人】

【識別番号】100168745

【弁理士】

【氏名又は名称】金子 彩子

(74)【代理人】

【識別番号】100170346

【弁理士】

【氏名又は名称】吉田 望

(74)【代理人】

【識別番号】100176131

【弁理士】

【氏名又は名称】金山 慎太郎

(72)【発明者】

【氏名】伊藤 伸一

(72)【発明者】

【氏名】井上 剛

(72)【発明者】

【氏名】小野 純

(72)【発明者】

【氏名】西尾 圭介

(72)【発明者】

【氏名】近藤 佑樹

【審査官】 公文代 康祐

(56)【参考文献】

【文献】 実開昭６２−００１２５５（ＪＰ，Ｕ）

【文献】 特開２０１２−１３８８４８（ＪＰ，Ａ）

【文献】 特開２００８−１３１６５９（ＪＰ，Ａ）

【文献】 特開平０５−１９６６４９（ＪＰ，Ａ）

【文献】 特開平０４−３４６０７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｒ ２３／１６

Ｇ０１Ｒ ２３／１７３

Ｇ０４Ｆ １０／０４

(57)【特許請求の範囲】

【請求項1】

被測定信号を受信するＲＦ部（１０）と、
クロックを発生するクロック発生部（４１）と、
直列に接続された複数の遅延素子を有し、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生する遅延部（４２）と、
前記入力トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力する第１のラッチ素子と、前記複数の遅延素子からそれぞれ出力される前記遅延トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力する複数の第２のラッチ素子とを有するラッチ部（４３）と、
前記ラッチ部により前記クロックで得られる前記ラッチトリガ信号の個数に応じて、前記入力トリガ信号の入力タイミングを判定する判定部（４４）と、
前記判定部により判定された前記入力トリガ信号の入力タイミングで、前記ＲＦ部で受信された被測定信号の測定を開始する解析処理部（２０）とを備え、
前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に２回以上変動する値である場合、前記判定部は、その値を最小桁の値から最大桁の値までの間に１回以下で変動する所定の値に置き換える補正を行う補正部を有する
信号解析装置。

【請求項2】

信号解析装置による信号解析方法であって、
被測定信号を受信し、
クロックを発生し、
直列に接続された複数の遅延素子により、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生し、
第１のラッチ素子および複数の第２のラッチ素子を有するラッチ部のうち、前記第１のラッチ素子により、前記入力トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力し、
前記ラッチ部のうち前記複数の第２のラッチ素子により、前記複数の遅延素子からそれぞれ出力される前記遅延トリガ信号を前記クロックでラッチして得られるラッチトリガ信号を出力し、
前記ラッチ部により前記クロックで得られる前記ラッチトリガ信号の個数に応じて、前記入力トリガ信号の入力タイミングを判定し、
前記判定された前記入力トリガ信号の入力タイミングで、前記受信された被測定信号の測定を開始し、
前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に２回以上変動する値である場合、前記判定のステップでは、その値を最小桁の値から最大桁の値までの間に１回以下で変動する所定の値に置き換える補正を行う
ことを特徴とする信号解析方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号の周波数やパワー等を解析する信号解析装置および信号解析方法に関する。

【背景技術】

【0002】

一般に、無線機器等から出射される電波等の信号を受けて、その周波数成分やパワーを解析し、その時間経過の変化を測定する装置がある。例えば特許文献１に記載の信号分析装置（信号解析装置）は、利用者が希望する範囲内にある周波数成分を示すスペクトラムを表示部に表示させ、または、利用者が希望する範囲内にあるパワーについて、そのパワーの大きさの変化を示すスペクトログラムを表示部に表示させる表示制御部を備える（例えば、特許文献１の明細書段落［０００８］、［００２６］参照）。

【0003】

ところで、上述のような信号解析装置は、例えば、この信号解析装置に入力される被測定信号（解析の対象となる信号）をデジタルデータに変換して表示部に表示する場合に、トリガ信号に基づいてデジタルデータに変換して表示部に信号を表示する。トリガ信号は、ファンクションジェネレータ等、信号解析装置に接続された信号発生装置により発生される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９−２５０７１９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、信号解析装置内のＣＰＵ（Central Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等の制御部へのトリガ信号の入力タイミングと、そのトリガ信号をラッチするタイミングとにずれが生じる場合がある。このタイミングのずれの大きさは、制御部の動作クロックにより決まる。すなわち、制御部がトリガ信号をラッチするための時間分解能が低いほど、上記ずれは大きくなる。このようなずれが大きくなると、例えばユーザが想定した信号の測定開始時刻から実際の測定開始時刻が遅れる結果となる。

【0006】

本発明の目的は、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることにより、被測定信号の測定開始時刻のずれを小さくすることができる信号解析装置および信号解析方法を提供することにある。

【課題を解決するための手段】

【0007】

上記目的を達成するため、請求項１に記載の信号解析装置は、被測定信号を受信するＲＦ部１０と、クロックを発生するクロック発生部４１と、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生する遅延部４２と、前記入力トリガ信号および前記遅延トリガ信号を、前記クロックでラッチして得られるそれぞれのラッチトリガ信号を出力するラッチ部４３と、前記出力されたラッチトリガ信号に基づき、前記入力トリガ信号の入力タイミングを判定する判定部４４と、前記判定部により判定された前記入力トリガ信号の入力タイミングで、前記ＲＦ部で受信された被測定信号の測定を開始する解析処理部２０とを備えることを特徴とする。

【0008】

このような信号解装置では、遅延部が、入力されたトリガ信号をクロックの周期より短い時間で遅延させた遅延トリガ信号を発生するので、クロックより高い、遅延量分の分解能を持つラッチトリガ信号を生成することができる。これにより判定部は、その分解能で入力トリガ信号の入力タイミングを判定することができる。その結果、入力トリガ信号の入力タイミングとその入力トリガ信号のラッチタイミングとのずれを小さくすることができる。

【0009】

請求項２に記載の信号解析装置は、請求項１に記載の信号解析装置において、前記遅延部は、直列に接続された複数の遅延素子を有し、前記ラッチ部は、前記入力トリガ信号をラッチして得られるラッチトリガ信号を出力する第１のラッチ素子と、前記複数の遅延素子からそれぞれ出力される前記遅延トリガ信号をラッチして得られるラッチトリガ信号を出力する複数の第２のラッチ素子とを有することを特徴とする。
これにより、遅延素子の個数分、分解能を高めることができる。

【0010】

請求項３に記載の信号解析装置は、請求項２に記載の信号解析装置において、前記判定部は、前記ラッチ部により前記クロックで得られる前記ラッチトリガ信号の個数に応じて、前記トリガ信号の入力タイミングを判定することを特徴とする。

【0011】

請求項４に記載の信号解析装置は、請求項３に記載の信号解析装置において、前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に２回以上変動する値である場合、前記判定部は、その値を最小桁の値から最大桁の値までの間に１回以下で変動する所定の値に置き換える補正を行う補正部を有することを特徴とする。
これにより、本来検出されるべきでない、最小桁側から最大桁までの間に２回以上変動する値を、本来検出すべき値に置き換えて、その検出された値を所定の許容誤差範囲内の値とすることができる。

【0012】

上記目的を達成するため、請求項５に記載の信号解析方法は、被測定信号を受信し、クロックを発生し、入力される入力トリガ信号を、前記クロックの周期より短い時間で遅延させることで遅延トリガ信号を発生し、前記入力トリガ信号および前記遅延トリガ信号を、前記クロックでラッチして得られるそれぞれのラッチトリガ信号を出力し、前記出力されたラッチトリガ信号に基づき、前記入力トリガ信号の入力タイミングを判定し、前記判定された前記入力トリガ信号の入力タイミングで、前記ＲＦ部で受信された被測定信号の測定を開始することを特徴とする。

【発明の効果】

【0013】

以上、本発明に係る信号解析装置および信号解析方法によれば、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることにより、被測定信号の測定開始時刻のずれを小さくすることができる。

【図面の簡単な説明】

【0014】

【図1】図１は、本発明の第１の実施形態に係る信号解析装置の機能的な構成を示すブロック図である。

【図2】図２は、本実施形態に係る信号解析装置のハードウェアの構成を示すブロック図である。

【図3】図３は、制御部が、トリガ信号に基づいてＲＦ信号のデジタルデータを生成する時のサンプリングのタイミングを示す。

【図4】図４は、制御部の機能的な構成を示すブロック図である。

【図5】図５は、遅延素子の入力データおよび出力データの例を示す。

【図6】図６は、制御部の処理を示すフローチャートである。

【図7】図７は、入力トリガ信号の入力タイミングが、t1からの遅延時間９０°より小さい場合に、ラッチ部により生成される信号を示す。

【図8】図８は、入力トリガ信号の入力タイミングが、t1からの遅延時間１８０°より小さい場合に、ラッチ部により生成される信号を示す。

【図9】図９は、入力トリガ信号の入力タイミングが、t1からの遅延時間２７０°より小さい場合に、ラッチ部により生成される信号を示す。

【図10】図１０は、入力トリガ信号の入力タイミングが、t1からの遅延時間３６０°より小さい場合に、ラッチ部により生成される信号を示す。

【図11】図１１は、本実施形態による効果を概念的に示すグラフである。

【図12】図１２ＡおよびＢは、トリガ実入力時間とトリガずれ検出量との関係を示す。

【図13】図１３は、２つの遷移域による重なり領域が発生する図１２Ｂの状態を表す別の図である。

【図14】図１４は、３つの遷移域による重なり領域が発生する状態を示す。

【図15】図１５は、ラッチ部からの出力が取り得る値を示す表である。

【発明を実施するための形態】

【0015】

以下、図面を参照しながら、本発明の実施形態を説明する。

【0016】

１．第１の実施形態

【0017】

１）信号解析装置の構成
図１は、本発明の第１の実施形態に係る信号解析装置（ＳＡ：Signal(Spectrum) Analyzer）の機能的な構成を示すブロック図である。信号解析装置ＳＡは、ＲＦ部１０、Ａ／Ｄ変換部２１、解析処理部２０、表示部３０、および制御部４０を筐体５０内に備え、筐体５０には、操作部４５およびトリガ信号入力端子４８が設けられている。

【0018】

ＲＦ部１０は、掃引部１１、ローカル信号発生部１２、およびミキサ部１３を有し、入力ＲＦ信号を受信する。

【0019】

ローカル信号発生部１２は、制御部４０から掃引部１１を介して測定周波数の中心周波数ｆ_cの指示を受けて、ローカル周波数（ｆ_c＋ｆ_IF）のローカル信号を発振してミキサ部１３へ送るようになっている。

【0020】

ミキサ部１３は、入力された入力ＲＦ信号とローカル周波数（ｆ_c＋ｆ_IF）のローカル信号（あるいは基準周波数信号）とをミキシングして中間周波数（ｆ_IF±ΔＦ_Max／２）の信号に変換して、当該中間周波数信号をＡ／Ｄ変換部２１へ送るようになっている。

【0021】

Ａ／Ｄ変換部２１は、ＲＦ部１０から出力される中間周波数信号（周波数：ｆ_IF±ΔＦ_Max／２）を制御部４０からの所定のクロックでデジタルデータに変換するようになっている。

【0022】

制御部４０は、信号解析装置ＳＡ全体を制御するようになっている。特に、制御部４０は、後述するように、トリガ信号入力端子４８から入力されたトリガ信号を受けて、ＲＦ部１０および解析処理部２０による、被測定信号の測定処理（解析処理）の開始のタイミングを制御するようになっている。制御部４０は、信号解析結果の表示部３０における表示タイミングを制御するようになっている。

【0023】

解析処理部２０は、例えば、元データ記憶部２２、処理部２３、検波部２４、ログ変換部２５、および記憶部２６を有し、入力ＲＦ信号に対して信号解析処理を行うものである。

【0024】

元データ記憶部２２は、Ａ／Ｄ変換部２１から出力されるデジタルデータ（振幅値）を、測定周波数、クロックの経過時間をアドレスとしたメモリ領域に、ほぼクロックと同じタイミングの書き込み信号により記憶するようになっている。記憶されたデジタルデータは、いわば時間領域のデータである。

【0025】

処理部２３は、操作部４５から受けた、測定周波数ｆｖ、測定時間ｔｖを受けて、元データ記憶部２２から該当する測定周波数、およびクロックの経過時間の時間領域データ（デジタルデータ）を読み出すようになっている。

【0026】

そして、処理部２３は、例えば、受けた時間領域データを所定時間間隔でＦＦＴ（Fast Fourier Transform）処理して周波数領域データに変換して、操作部４５から指定された測定帯域幅ΔＦの範囲で所望の分解能帯域幅（ＲＢＷ）で各周波数成分とその大きさを算出するようになっている。

【0027】

このとき、処理部２３は、ＦＦＴ処理する処理のタイミングの時間間隔をΔｔとすると、測定周波数の時間領域データから各処理タイミングで時間窓ΔＴ（ΔＴ≧Δｔ）だけの時間領域データを元データ記憶部２２から読み出してＦＦＴ処理するようになっている。

【0028】

そして、処理部２３は、処理タイミングを１間隔Δｔだけ時間窓Ｔごとずらしながら、測定時間のｔｖになるまで繰り返しＦＦＴ処理を行うようになっている。つまり、ＦＦＴ処理部２３は、ｍ×Δｔ（例えば、ｍは、１〜ｔｖ／Δｔ）のタイミングで時間位置（アドレス）ｍ×Δｔを中心とした±ΔＴ／２間の時間領域データを読み出してＦＦＴ演算し、これをｍ＝ｔｖ／Δｔになるまで繰り返すようになっている。

【0029】

時間窓ΔＴは、時間領域データを周波数領域データに変換するのに十分な時間である。極端な例では、１周期にも満たない時間領域データを周波数領域データに変換してもその周波数が分解能良く特定できないおそれがある。なお、タイミングの時間間隔Δｔは、Ａ／Ｄ変換部２１のクロックと同じ周期であってもよい。

【0030】

図１に示した構成では、解析処理部２０がＦＦＴ処理を行うとしているが、これはあくまで一例であり、解析処理部２０の処理方法がＦＦＴ処理に限定されるものではない。例えば、解析処理部２０は、変調解析を行うものでもよく、Power vs Time、Frequency vs Time、Phase vs Time等の処理を行うものであってもよい。つまり、これらの解析処理方法も本発明に適用可能である。なお、これらの解析処理方法は、信号解析装置の当業者であれば理解できる方法なので、それらの詳細は割愛する。

【0031】

検波部２４は、各周波数成分の大きさを、実効値、平均値、もしくはピーク値に変換して出力するようになっている。以下、これを「パワー」と言う。ログ変換部２５は、検波部２４からの出力を対数に圧縮して記憶部２６へ送るようになっている。

【0032】

記憶部２６は、例えば、一方のアドレスを測定周波数ｆｖ、他方のアドレスを測定時間ｔｖの経過とするメモリ領域に、該当する周波数成分のパワーを記憶するようになっている。

【0033】

表示部３０は、記憶部２６に記憶された測定周波数各成分のパワーを、例えば測定周波数を縦軸、測定時間を横軸とする座標に色パラメータとして表示するようになっている。

【0034】

図２は、本実施形態に係る信号解析装置ＳＡのハードウェアの構成を示すブロック図である。

【0035】

信号解析装置ＳＡは、ＲＦ／ＩＦ回路１０'、ＡＤＣ（ＡＤ変換器）２１'、ＦＰＧＡ（Field Programmable Gate Array）６５を主に備える。

【0036】

ＲＦ／ＩＦ回路１０'は、主に上記ＲＦ部１０を実現する回路である。また、ＲＦ／ＩＦ回路１０'は、被測定信号としてのＲＦ信号を受信する他、例えば有線接続により被測定信号を受信することも可能に構成されている。

【0037】

ＡＤＣ２１'は、上記したＡＤ変換部２１を実現する回路である。ＦＰＧＡ６５は、ＡＤ変換部２１以外の解析処理部２０の各要素および制御部４０を実現する回路である。

【0038】

２）信号解析装置ＳＡの内部経路による遅延時間
信号解析装置ＳＡの内部経路に起因して、信号解析装置ＳＡに入力されてから、ＦＰＧＡ６５やＡＤＣ２１'が処理するまでに遅延時間が発生する。例えばＲＦ信号がＲＦ／ＩＦ回路１０'に入力されて受信処理が行われ、ＡＤＣ２１'に入力されるまでに遅延時間t_aが発生する。一方、トリガ信号入力端子４８を介して信号解析装置ＳＡに入力されたトリガ信号がＦＰＧＡ６５に入力されるまでに遅延時間t_bが発生する。

【0039】

ここで、図３に示すようなＲＦ信号およびトリガ信号が、ＲＦ／ＩＦ回路１０'およびトリガ信号入力端子４８にそれぞれ入力されたとする。このとき、ＦＰＧＡ６５のクロックによりＡＤＣ２１'がデジタルデータを生成する時のサンプリングのタイミングを考える。

【0040】

このサンプリングのタイミングを、ＲＦ信号およびトリガ信号上に黒丸（サンプリング点）で示す。この図からわかるように、サンプリング点が各トリガ信号を捉える（ラッチする）タイミングが、トリガ信号の実際の立上がりのタイミングから遅れる場合がある。

【0041】

t_dは、トリガ信号の実際の立上がりのタイミングと、ラッチタイミングとの時間差を示す。このt_dは、サンプリング周波数、つまりトリガをラッチするＦＰＧＡ６５のクロック周波数により決定される。例えばクロック周波数が１００MHzである場合、最大Max(t_d)は、以下の式で表せる。

【0042】

Max(t_d)= (1/100M)+t_s = 10[ns]+t_s

【0043】

t_sは、セットアップタイムであり、トリガ信号の立上がり開始から立上がり終了までにかかる時間である。

【0044】

上記の式より、上記t_dは、以下の範囲をとる。

【0045】

t_s≦t_d<10[ns]+t_s

【0046】

t_dがこの範囲のうちどの値をとるかはトリガ信号が入力されるまでわからない。この値t_dは、トリガ信号の時間的な精度によって決まり、ラッチ周波数（クロック周波数）が１００MHzである場合、±5[ns]の誤差が発生する。この誤差の分布は平均値を5[ns]とした一様分布をとると考えられる。

【0047】

ラッチの周波数、つまりＦＰＧＡ６５のクロック周波数を変えることなく、トリガ信号の時間的な精度を向上させることができれば、t_dを小さくすることができ、高精度に信号を測定できることが期待できる。

【0048】

なお、ＲＦ信号の信号解析装置ＳＡの入力端からＡＤＣ２１'の入力端までの遅延時間t_aと、トリガ信号のトリガ信号入力端子４８からＦＰＧＡ６５の入力端までの遅延時間t_bとの差であるt_a-t_bは、別途の手段で補正されるので、本明細書ではこれについては言及しない。

【0049】

３）トリガ信号の高分解能を実現する手段および方法
図４は、上記制御部４０の機能的な構成を示すブロック図である。図６は、制御部４０の処理を示すフローチャートである。以下では、図６に示すフローチャートの各処理のステップの順に、制御部４０の構成を説明する。

【0050】

制御部４０は、クロック発生部４１、遅延部４２、ラッチ部４３、および判定部４４を備える。

【0051】

クロック発生部４１は、ＦＰＧＡ６５の動作クロック（以下、クロックclkという。）を発生する（ステップ１０１）。クロックclkは、上記のように例えば１００MHzなど、MHzオーダの周波数を有する。

【0052】

遅延部４２は、直列に接続された複数の遅延素子を含む。本実施形態では例えば４つの遅延素子４２ａ、４２ｂ、４２ｃ、４２ｄが設けられる。遅延素子４２ａ〜４２ｄは、公知の種々の回路で実現され、例えば、ＰＬＬ（Phase Locked Loop）回路、Ｄ−ＦＦ（Delay Flip-Flop）等のラッチ回路、あるいは、インバータ回路により構成される。

【0053】

図５は、遅延素子の入力データおよび出力データの例を示す。遅延素子は、入力タイミングからm [s]遅れたタイミングで、データを出力する。

【0054】

遅延素子４２ａ〜４２ｄは、入力トリガ信号trgを、クロックclkの周期より短い時間でそれぞれ遅延させることで、遅延トリガ信号s_1, s_2, s_3, s_4（図４参照）を発生する（ステップ１０２）。各遅延トリガ信号s_1, s_2, s_3, s_4は、入力トリガ信号trgからm、2m、3m、4m [s]それぞれ遅延することになる。ここで、nを遅延素子の個数とした場合、クロック周期より高い分解能を得るためには、以下の式（ａ）または（ｂ）を満たす必要がある。

【0055】

m×n≦1/clk・・・（ａ）
m≦1/clk、かつ、m×n≦1/clk・・・（ｂ）
（n：自然数）

【0056】

ラッチ部４３は、入力トリガ信号trg、および遅延部４２から出力された各遅延トリガ信号s_1, s_2, s_3, s_4を、クロックclkでラッチして得られるそれぞれのラッチトリガ信号trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4を出力する（ステップ１０３）

【0057】

具体的には、ラッチ部４３は、複数のラッチ素子を含む。ラッチ素子４３ａ、４３ｂ、４３ｃ、４３ｄ、４３ｅは、遅延素子４２ａ〜４２ｄの数より１つ多く、５つ設けられている。ラッチ素子として、例えばＤ−ＦＦ素子が用いられる。

【0058】

ラッチ素子４３ａのＤ端子には、入力トリガ信号trgが入力される。
ラッチ素子４３ｂのＤ端子には、遅延素子４２ａからの遅延トリガ信号s_1が入力される。
ラッチ素子４３ｃのＤ端子には、遅延素子４２ｂからの遅延トリガ信号s_2が入力される。
ラッチ素子４３ｄのＤ端子には、遅延素子４２ｃからの遅延トリガ信号s_3が入力される。
ラッチ素子４３ｅのＤ端子には、遅延素子４２ｄからの遅延トリガ信号s_4が入力される。
各ラッチ素子４３ａ〜４３ｅのクロック入力端子には、クロックclkが入力される。

【0059】

ラッチ素子４３ａ〜４３ｅでラッチされて得られるそれぞれのラッチトリガ信号trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4は、被判定信号として判定部４４に入力される。

【0060】

判定部４４は、取得した被判定信号に基づき、トリガ信号trgの入力タイミングを判定する（ステップ１０４）。制御部４０は、この判定部４４により得られた高分解能の入力トリガ信号trgの入力タイミングで、解析処理部２０による処理、つまり被測定信号の測定を開始する。

【0061】

判定部４４は、特にラッチ素子４３ａが最初の入力トリガ信号trgをラッチしたことを契機とし、残りの４つのラッチ素子４３ｂ〜４３ｅから出力されるラッチトリガ信号trg_ltc1〜trg_ltc4を、被判定信号として取得する。

【0062】

４）ラッチ部４３により生成される信号
ａ）入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1以降であって、t1からの遅延時間９０°より小さい場合

【0063】

図７は、入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1以降であって、t1からの遅延時間９０°より小さい場合に、ラッチ部４３により生成される信号を示す。

【0064】

図に示すように、遅延トリガ信号s_1, s_2, s_3, s_4は、入力トリガ信号trgから順に所定時間遅延した信号となる。ラッチ素子４３ａ〜４３ｅは、これら入力トリガ信号trg、および遅延トリガ信号s_1, s_2, s_3, s_4を、クロックclkのタイミングt1の次の立上がりt2でラッチする。そうすると、図７の下に示すようなラッチトリガ信号trg_ltc0, trg_ltc1, trg_ltc2, trg_ltc3, trg_ltc4が生成される。遅延トリガ信号s_4は、タイミングt1より遅れるため、タイミングt1ではラッチされない。これにより、「01111」という値が出力が被判定信号として出力される。

【0065】

ここで、ラッチトリガ信号trg_ltc0は、常にt2でラッチされるので、この最小桁は常に「1」となる。判定部４４は、上４桁のみに着目し、「01111」を「0111」として、この被判定信号を例えばそれらの加算分「3」とする。

【0066】

判定部４４は、例えば図示しない論理回路により、「3」に対応する判定結果を生成する。「3」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1≦tg<t1+90°であるというものである。

【0067】

ｂ）入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間９０°以上であって、１８０°より小さい場合

【0068】

図８は、入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間９０°以上であって、１８０°より小さい場合に、ラッチ部４３により生成される信号を示す。

【0069】

この場合、遅延トリガ信号s_3, s_4が、タイミングt1より遅れるため、タイミングt1ではラッチされない。したがって、「00111」という出力が得られる。上記同様、上４桁のみに着目して「0011」＝「2」という被判定信号が出力される。

【0070】

判定部４４は、「2」に対応する判定結果を生成する。「2」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1+90°≦tg<t1+180°であるというものである。

【0071】

ｃ）入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間１８０°以上であって、２７０°より小さい場合

【0072】

この場合、図９に示すように、遅延トリガ信号s_2, s_3, s_4が、タイミングt1より遅れるため、タイミングt1ではラッチされない。したがって、「00011」という出力が得られる。上記同様、上４桁のみに着目して「0001」＝「1」という被判定信号が出力される。

【0073】

判定部４４は、「1」に対応する判定結果を生成する。「1」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1+180°≦tg<t1+270°であるというものである。

【0074】

ｄ）入力トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの遅延時間２７０°以上であって、３６０°より小さい場合

【0075】

この場合、図１０に示すように、遅延トリガ信号s_1, s_2, s_3, s_4が、タイミングt1より遅れるため、タイミングt1ではラッチされない。したがって、「00001」という出力が得られる。上記同様、上４桁のみに着目して「0000」＝「0」という被判定信号が出力される。

【0076】

判定部４４は、「0」に対応する判定結果を生成する。「0」に対応する判定結果とは、つまり、入力トリガ信号trgの入力タイミングtgが、t1+270°≦tg<t1+360°であるというものである。

【0077】

以上のように、本実施形態では、遅延部４２が、入力されたトリガ信号をクロックclkの周期より短い時間で遅延させた遅延トリガ信号s_1, s_2, s_3, s_4を発生するので、クロックclkより高い、遅延量分の分解能を持つラッチトリガ信号を生成することができる。これにより判定部４４は、その分解能で入力トリガ信号trgの入力タイミングを判定することができる。その結果、入力トリガ信号trgの入力タイミングとその入力トリガ信号trgのラッチタイミングとのずれを小さくすることができ、制御部４０は、高分解能のトリガ信号trgの入力タイミングで、被測定信号の測定を開始することができる。すなわち、測定開始時刻の誤差を小さくすることができる。

【0078】

本実施形態では、GHzレベルの高速な動作クロックを持つ、高価なＡＤＣやＦＰＧＡ等のデバイスを使用することなく、高い分解能を得ることができる。

【0079】

図１１は、本実施形態による効果を概念的に示すグラフである。横軸がトリガの実入力時間（実際の入力タイミング）を示し、縦軸がトリガの検出時間を示す。このグラフは、破線で示す１クロックが入力されてトリガが検出される間に、４つのトリガが検出されることを示している。つまり、本実施形態ではn=4であるので、クロックclkによる分解能の４倍の分解能を得ることができる。遅延素子の数nを増やすことにより、さらに高い分解能を得ることができる。実製品が取り得るnとしては、例えばn=8〜16である。

【0080】

特に、ＭＩＭＯ（Multiple-Input Multiple-Output）技術を利用する通信システムでは、２つの送信アンテナから送信されるそれぞれの送信タイミングの誤差が、65ns以下と規格で定められている。また、その信号を受信する測定装置（例えば本実施形態のような信号解析装置ＳＡ）が持つ誤差（測定誤差）は25nsと規格で定められている。上記のように、時間差t_dを十分に小さくすることができれば、25nsという測定誤差範囲を十分にクリアすることができる。

【0081】

２．第２の実施形態

【0082】

次に、本発明の第２の実施形態について説明する。これ以降の説明では、上記第１の実施形態に係る信号解析装置ＳＡが含むハードウェアや機能ブロック等について同様のものは説明を簡略化または省略し、異なる点を中心に説明する。

【0083】

図１２Ａは、上記第１の実施形態において、トリガ実入力時間とトリガずれ検出量との関係を示す。横軸は、入力トリガ信号の立上がりの形状に相当する。縦軸は、上記のように遅延素子の数n=4である場合に、ラッチ素子４３ｂ〜４３ｅからの出力の加算値（被判定信号）に相当する。

【0084】

ハッチングで示す遷移域Ｓは、トリガ信号の立上がりの急峻さを示す領域であり、急峻なほどその遷移域Ｓの横幅は短く表される。図１２Ｂに示すように、トリガ信号の立上がりが遅いほど、遷移域Ｓは広がる。遷移域Ｓが広すぎると、遷移域Ｓ同士が重なる領域Ｓ'が発生する。この重なり領域Ｓ'では、得られるビットが不安定になる。例えば遷移域Ｓ１とＳ２の重なり領域Ｓ'では、縦の矢印の範囲内の値、つまり「0000」、「0001」、「0010」、「0011」の４つの値を取り得る。

【0085】

図１３は、図１２Ｂの状態を表す別の図である。例えば本来検出されるべき値が「0001」であったとしても、遷移域Ｓ１〜Ｓ４では、0と1が確定しておらず、0と1のどちらにも判定され得る状態にある。したがって、縦破線で示したタイミングでは「0000」、「0001」、「0010」、「0011」の４つの値が検出される可能性がある。

【0086】

ここで、これら４つの値のうち、「0010」の「010」は、最小桁の値から最大桁の値までの間に２回変動する値となっている。これは、本実施形態のアルゴリズム上は検出されるべきではない値である。本来検出されるべき値は、「0011」、「0000」や、あるいは、遅延素子の数n=8の場合、「0011111」、「00000011」等のように、最小桁の値から最大桁の値までの間に１回以下で変動する値である。

【0087】

図１５は、各ラッチ素子４３ｂ〜４３ｅからの出力が取り得る値を示す表である。ハッチングで示す部分が、本来検出されるべきでない値である。「0010」の場合、本来検出されるべきラッチ素子４３ｄの出力値0が1に遷移し、本来検出されるべきラッチ素子４３ｅの出力値1が0に遷移した結果である。この状況は、ラッチ素子４３ｄおよび４３ｅの出力値の両方が不安定になり、ビットが互いに反転している状況である。

【0088】

また、もちろんこれらのうち一方の出力値のビットが反転する場合もある。例えば、本来検出されるべき値が「0001」の場合において、ラッチ素子４３ｄのみの出力値0が1に反転すると、検出される値は「0011」となる。ラッチ素子４３ｅのみの出力値1が0に反転すると、検出される値は「0000」となる。

【0089】

以上より、本来検出されるべき値が例えば「0001」の場合、回路上では、「0010」を含め上記４つの値を取り得る。しかし、「0010」は本来検出されるべき値ではないので、判定部４４は、これを３つの「0000」=「0」、「0001」=「1」、「0011」=「2」の範囲内にあると推定することができる。具体的には、図１５に示す表では、「0010」=「1'」は、「0001」=「1」に置き換えられる。すなわち、「0010」が検出された場合、それは「1」±1の許容誤差範囲内にあるとする。

【0090】

なお、判定部４４は「0010」を「0011」や「0000」に置き換えるようにしてもよい。

【0091】

以上のように、判定部４４は、本来検出されるべきでない値を、本来検出されるべき値のうちいずれか所定の１つに置き換える補正を行う。この場合、判定部４４は「補正部」として機能する。この補正は、論理回路またはソフトウェアのどちらでも実現可能である。

【0092】

従来の技術の分解能をm [s]（=1/clk）とする。また、あるタイミングで重なる遷移域Ｓの数をx（：正の整数）、nを遅延素子の数とすると、分解能を以下の式で表すことができる。以下の式において、n>xのとき、分解能を向上させることができる。

【0093】

m/n±x×m/2n [s]

【0094】

上記の例では、m/4±2×m/(2×4) [s]（=1/(clk×4)±1/(clk×4)）の分解能を得ることができる。すなわち、従来に比べ分解能が向上する。

【0095】

図１５に示したように、判定部４４は、「0010」が検出される場合に限られず、「0101」または「1010」が検出された場合、「0101」=「2'」を「0011」=「2」に置き換え、「1010」=「3'」を「0111」=「3」に置き換える。

【0096】

以上の例は、あるタイミングで重なる遷移域Ｓの数が2であった。しかし、例えば図１４に示すように、あるタイミングで重なる遷移域Ｓの数が3の場合も想定される。破線で示したタイミングでは、「0001」、「0000」、「0011」、「0010」、「0111」、「0101」、「0110」、「0100」の８つのうち、ラッチ部４３の出力値はどれでも取り得る状態にある。このような場合であっても、分解能は、m/4±3×m/(2×4) [s]（=1/(clk×4)±3/(clk×8)）となり、向上する。

【0097】

３．その他の実施形態

【0098】

本発明は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。

【0099】

上記実施形態に係る信号解析装置ＳＡでは、ＦＰＧＡが用いられたが、これに代えて、他のＰＬＤ(Programmable Logic Device)が用いられてもよいし、ＣＰＵ（Central Processing Unit）が用いられてもよい。

【0100】

遅延素子として、上記実施形態で示した素子の他、例えば同軸遅延線路が用いられてもよい。また、トロンボーン方式の同軸遅延線路のように、遅延量が可変な方式のものも用いることもできる。

【0101】

上記実施形態では、遅延部４２の各遅延素子による遅延量が等間隔であったが、遅延部は、少なくとも２つの遅延量が異なるような遅延素子を備えていてもよい。

【0102】

以上説明した各形態の特徴部分のうち、少なくとも２つの特徴部分を組み合わせることも可能である。

【符号の説明】

【0103】

１０…ＲＦ部
１０'…ＲＦ／ＩＦ回路
２０…解析処理部
４０…制御部
４１…クロック発生部
４２…遅延部
４２ａ〜４２ｄ…遅延素子
４３…ラッチ部
４３ａ〜４３ｅ…ラッチ素子
４４…判定部
４８…トリガ信号入力端子
ＳＡ…信号解析装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】