特許 5853104 レベルシフト回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5853104

(24)【登録日】2015年12月11日

(45)【発行日】2016年2月9日

(54)【発明の名称】レベルシフト回路

(51)【国際特許分類】

   H03K 19/0185 20060101AFI20160120BHJP

【ＦＩ】

   H03K19/00 101E

【請求項の数】5

【全頁数】19

(21)【出願番号】特願2014-527894(P2014-527894)

(86)(22)【出願日】2012年8月1日

(86)【国際出願番号】JP2012069593

(87)【国際公開番号】WO2014020724

(87)【国際公開日】20140206

【審査請求日】2014年10月30日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】河崎 陽一

【審査官】 宮島 郁美

(56)【参考文献】

【文献】 特開２００４−１１２６６６（ＪＰ，Ａ）

【文献】 特開平０７−２０２６５０（ＪＰ，Ａ）

【文献】 特開平０８−０５１３５１（ＪＰ，Ａ）

【文献】 特開２００９−２５３５２９（ＪＰ，Ａ）

【文献】 特開２０００−１８７９９４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ１９／００，１９／０１−１９／０８２，１９／０９４−１９／０９６

(57)【特許請求の範囲】

【請求項1】

第１の電圧が印加される第１の電圧端子と、
第２の電圧が印加される第２の電圧端子と、
前記第２の電圧端子と第１のノードとの間に接続される第１のインバータ回路、および、前記第２の電圧端子と第２のノードとの間に接続される第２のインバータ回路を含み、前記第１および第２のインバータ回路の入力端子と出力端子とが互いに交差接続されるラッチ回路と、
前記第１の電圧端子と前記第１のインバータ回路の入力端子との間に接続され、入力信号をゲート端子に受けて、前記入力信号に応じて前記ラッチ回路を駆動するための第１の入力用ＭＯＳトランジスタと、
前記第１の電圧端子と前記第２のインバータ回路の入力端子との間に接続され、前記入力信号の反転信号をゲート端子に受けて、前記入力信号に応じて前記ラッチ回路を駆動するための第２の入力用ＭＯＳトランジスタと、
前記第１のノードと前記第１の電圧端子との間、および、前記第２のノードと前記第１の電圧端子との間に接続され、前記ラッチ回路の反転動作に応じて駆動が制御されることで前記ラッチ回路内の貫通電流を抑止する１以上の電流電圧制御用ＭＯＳトランジスタとを備え、
前記第１のノードと前記第２のノードとは共通に接続され、
前記電流電圧制御用ＭＯＳトランジスタは、前記第１および第２のインバータ回路に対し共通に設けられ、
前記ラッチ回路において、前記第１のインバータ回路を構成する第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの間に、第１の耐圧緩和用ＮＭＯＳトランジスタが接続され、
前記第２のインバータ回路を構成する第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間に、第２の耐圧緩和用ＮＭＯＳトランジスタが接続され、
前記第１および第２の耐圧緩和用ＮＭＯＳのゲートに第１制御電圧が印加されることで、クランプされた電圧が、前記ラッチ回路に耐圧緩和用電圧として入力され、
第１モードにおいて、前記第１制御電圧は、前記電流電圧制御用ＭＯＳトランジスタのゲートに印加される第２制御電圧よりも高く、第２モードにおいて、前記第１制御電圧は、前記電流電圧制御用ＭＯＳトランジスタのゲートに印加される前記第２制御電圧よりも低い、レベルシフト回路。

【請求項2】

前記レベルシフト回路は、
前記ラッチ回路のラッチ反転動作時に閾値以下の前記第２制御電圧を入力し、前記ラッチ回路の保存期間に閾値以上となる前記第２制御電圧を入力する、
請求項１記載のレベルシフト回路。

【請求項3】

前記レベルシフト回路は、
前記ラッチ回路の保存期間に、
前記第１の電圧端子へ供給する電圧を所定の電圧レベルとすることで、前記電流電圧制御用ＭＯＳトランジスタから耐圧緩和電圧を前記ラッチ回路へ印加する、
請求項１記載のレベルシフト回路。

【請求項4】

前記第１モードはメモリセルに対するデータ書き込みモードであり、前記第２モードは前記メモリセルに対するデータ消去モードである、請求項１に記載のレベルシフト回路。

【請求項5】

前記第２モードにおいて、前記第１制御電圧は負電圧である、請求項１に記載のレベルシフト回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、レベルシフト回路に関し、特に、レイアウト面積を縮小させるための技術に関する。

【背景技術】

【0002】

近年の電子機器は、様々な動作電圧の回路が搭載されており、さらなる省電力化、小型化を実現している。電子機器において、異なる動作電圧の回路を混載して動作させるため、ロジック信号の電圧レベルを切り替えるレベルシフト回路が用いられている。

【0003】

レベルシフト回路について、例えば、特開２００４−３４３３９６号（特許文献１）は、レベルシフト回路において、電源とグラウンドとの間に直列に介在したＰＭＯＳ（positive channel Metal Oxide Semiconductor）トランジスタとＮＭＯＳ（negative channel Metal Oxide Semiconductor）トランジスタとが、データ入力の遷移時に同時にオンする際に発生する貫通電流に対処する技術を開示する。特開２００４−１１２６６６号（特許文献２）は、レベルシフト回路において、供給される２つの電源電圧の一方が不安定になった場合も、貫通電流による消費電力の増大を防ぐ技術を開示する。特開２００４−１５３４４６号（特許文献３）は、レベルシフト回路の占有面積を縮小する技術を開示する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００４−３４３３９６号公報

【特許文献2】特開２００４−１１２６６６号公報

【特許文献3】特開２００４−１５３４４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

Ｆ−ＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）に代表されるような不揮発性メモリでは、トランジスタ素子の耐圧に迫る、または超えるような電圧をワード線或いはビット線、ソース線に印加するための手段として、ラッチ型のレベルシフト回路をデコーダ用として用いる方式が知られている。ラッチ型のレベルシフト回路の欠点として、ラッチを構成するＭＯＳトランジスタが貫通電流を流してラッチ反転動作に影響を及ぼす現象が挙げられる。この影響を回避するため、ラッチ型のレベルシフト回路では、比較的大きなサイズのプルダウントランジスタが用いられている。

【0006】

しかし、このプルダウントランジスタは、ラッチ型のレベルシフト回路の中でも、占有面積が大きい。また、デコーダ用として使用した場合、同じ回路を多数配置する必要がある。そのため、ラッチ型のレベルシフト回路の小面積化を図る技術が必要とされている。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施の形態に従うレベルシフト回路は、第１および第２のインバータ回路を含むラッチ回路と、入力信号により動作する第１の入力用ＭＯＳトランジスタと、入力信号の反転信号により動作する第２の入力用ＭＯＳトランジスタと、電流電圧制御用ＭＯＳトランジスタとを含む。ラッチ回路は、第１の電圧が印加される第１の電圧端子と、第２の電圧が印加される第２の電圧端子からの電圧を動作電圧とし、入力電圧のレベルを変換した電圧を出力する。第１および第２の入力用ＭＯＳトランジスタは、入力信号をゲート端子により受け付けて、入力信号に応じてラッチ回路を駆動する。電流電圧制御用ＭＯＳトランジスタは、第１の電圧端子とラッチ回路との間に接続され、ラッチ回路の反転動作に応じて駆動が制御されることでラッチ回路内の貫通電流を抑止する。

【発明の効果】

【0009】

上記一実施の形態によれば、小さなプルダウントランジスタによるレベルシフト回路を構築することができ、ラッチ型レベルシフト回路の小面積化を図ることができる。

【図面の簡単な説明】

【0010】

【図1】関連技術におけるラッチ型レベルシフト回路の構成を示す図である。

【図2】関連技術におけるラッチ型レベルシフト回路の動作例を示す図である。

【図3】実施の形態１におけるラッチ型レベルシフト回路の構成を示す図である。

【図4】実施の形態１のラッチ型レベルシフト回路の動作を示す図である。

【図5】レベルシフト回路を流れる貫通電流を示す図である。

【図6】関連技術と本実施形態との、ラッチ反転動作例を示す図である。

【図7】実施の形態１のラッチ型レベルシフト回路において、負電圧により動作する場合の動作例を示す図である。

【図8】実施の形態２におけるラッチ型レベルシフト回路の構成を示す図である。

【図9】実施の形態３におけるラッチ型レベルシフト回路の構成を示す図である。

【図10】実施の形態３における動作例を示す図である。

【図11】実施の形態４におけるラッチ型レベルシフト回路の構成を示す図である。

【図12】実施の形態のラッチ型レベルシフト回路が搭載されるフラッシュモジュール内蔵マイコン１の構成を示す図である。

【図13】フラッシュモジュール２の構成を示す図である。

【図14】フラッシュモジュール２内のメモリアレイ３０のワード線、ビット線、ソース線を駆動するための動作電圧の例をそれぞれ示す図である。

【図15】メモリゲート（ＭＧ）、制御ゲート（ＣＧ）、ビット線、ソース線を駆動するための動作電圧の例をそれぞれ示す図である。

【図16】フラッシュモジュールの書き換え動作時の波形を、ラッチ型レベルシフト回路の動作を中心に示した図である。

【図17】フラッシュモジュールの消去動作時の波形を、ラッチ型レベルシフト回路の動作を中心に示した図である。

【図18】フラッシュモジュール２のうち、メモリアレイ３０周辺の回路を示す図である。

【図19】プリデコーダ２５と行デコーダ・ドライバ２６周辺の構成例を示す図である。

【図20】実施の形態３または４のレベルシフト回路を用いたソース線デコーダの構成例を示す図である。

【図21】実施の形態１のレベルシフト回路を用いて構成した行デコーダ・ドライバ２６の例を示す図である。

【図22】実施の形態１のレベルシフト回路を用いて構成したディストリビュータ３２の例を示す図である。

【図23】実施の形態１に示すラッチ型レベルシフト回路のレイアウト例４１を示す図である。

【図24】関連技術に示すラッチ型レベルシフト回路のレイアウト例５５を示す図である。

【図25】実施の形態に示すラッチ型レベルシフト回路を用いた行デコード回路のレイアウト例を示す図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しつつ、本発明の実施の形態について説明する。尚、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。

【0012】

＜関連技術＞
まず、実施の形態と比較するため、関連技術について、説明する。高電圧を扱う製品（例えば、液晶ドライバ、フラッシュメモリ）では、トランジスタ素子の耐圧に迫る、または超えるような電圧をワード線或いはビット線、ソース線に印加するための手段として、ラッチ型のレベルシフト回路を用いる方式が知られている。

【0013】

図１は、関連技術におけるラッチ型レベルシフト回路の構成を示す図である。
図１に示すように、関連技術におけるラッチ型レベルシフト回路は、動作電圧Ｖｐ、Ｖｎを受けて動作する４つのＭＯＳトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８からなるラッチ部と、入力信号ＩＮを受けてラッチ部の入力ノードＮ１、Ｎ２を駆動するＮチャネル形の入力用ＭＯＳトランジスタＱ１、Ｑ２と、この入力用ＭＯＳトランジスタＱ１、Ｑ２とラッチ部の入力ノードＮ１、Ｎ２の間に設けられ、制御電圧Ｖｅにより開閉動作するＮチャネル形の入力カットＭＯＳトランジスタＱ３、Ｑ４とから構成される。

【0014】

関連技術では、例えば、小振幅の入力信号ＩＮを受けて接地電位と昇圧電位のような大振幅の信号にレベル変換する場合、以下のように動作する。関連技術において、入力用ＭＯＳトランジスタＱ１、Ｑ２は、プルダウントランジスタとして構成され、入力信号ＩＮにより論理の入力を受け付ける。受け付けた論理の入力は、制御電圧Ｖｅにより入力カットＭＯＳトランジスタＱ３、Ｑ４が導通している為、ラッチ部へとラッチされる。このように、このラッチ型レベルシフト回路では、動作電圧Ｖｐを比較的低くし（５Ｖ程度）、Ｖｎ＝Ｖｓｓ電圧（接地電位）で、ラッチを確定する。ラッチ型レベルシフト回路では、ラッチの確定後、制御電圧Ｖｅの変更により入力カットＭＯＳトランジスタＱ３、Ｑ４をオフにした後、動作電圧Ｖｐを所望の電圧、すなわち昇圧電圧に上昇させる（例えば、Ｖｐ＝１１Ｖ）。このラッチ型レベルシフト回路では、この上昇後の動作電圧Ｖｐが、トランジスタ素子の耐圧を超える可能性のあるような電圧である場合、動作電圧Ｖｎ側の電源電圧を上昇させ、トランジスタ素子の耐圧を超える電圧が印加されないよう制御される。

【0015】

図２は、関連技術におけるラッチ型レベルシフト回路の動作例を示す図である。関連技術に示されるＭＯＳトランジスタのソース・ドレイン間耐圧は、動作電圧において８〜１０Ｖ程度と想定される。その為、ラッチ型レベルシフト回路を構成するＭＯＳトランジスタに各トランジスタ素子の耐圧を超える電圧が印加されないよう、図２の「耐圧緩和領域」に示す例では、動作電圧Ｖｐを１１Ｖとし、動作電圧Ｖｎを１．１Ｖに上昇させている。

【0016】

関連技術では、ラッチ回路を構成しているＮチャネル形ＭＯＳトランジスタＱ５、Ｑ６を流れる貫通電流が、ラッチ反転動作の阻害要因となっている。これに対処するため、関連技術では、大きなサイズのプルダウントランジスタ（ＭＯＳトランジスタＱ１、Ｑ２）を使用して回路を構成している。

【0017】

しかし、このプルダウントランジスタは、ラッチ型レベルシフト回路を構成する各種トランジスタの中でも最も占有面積が大きい。さらに、ラッチ型レベルシフト回路は、機器のデコーダ部等で、多数配置される。例えば、フラッシュメモリに使用される場合、ワード線毎にラッチ型レベルシフト回路が配置される場合もあり、チップ面積に及ぼす影響も大きい。

【0018】

＜実施の形態１＞
続いて、実施の形態１にかかるラッチ型レベルシフト回路について、図１の関連技術と比較しつつ説明する。

【0019】

図３は、実施の形態１におけるラッチ型レベルシフト回路の構成を示す図である。
図３に示すように、ラッチ型レベルシフト回路は、一方の動作電圧Ｖｐが与えられる電圧端子と、所定のノード（Ｎ３）との間に、入出がクロスカップル接続された２つのインバータを含むラッチ部と、入力信号ＩＮを受けてラッチ部の入力ノードＮ１、Ｎ２を駆動するＮチャネル形の入力用ＭＯＳトランジスタＱ１、Ｑ２と、この入力用ＭＯＳトランジスタＱ１、Ｑ２とラッチ部の入力ノードＮ１、Ｎ２の間に設けられ、制御電圧により開閉動作するＮチャネル形の入力カットＭＯＳトランジスタＱ３、Ｑ４とを含む。

【0020】

さらに、ラッチ型レベルシフト回路は、所定のノード（Ｎ３）と、他方の動作電圧Ｖｎが与えられる電圧端子との間に接続された電流電圧制御用ＭＯＳトランジスタＱ９を含む。

【0021】

ラッチ部に含まれる２つのインバータの一方は、動作電圧Ｖｐが与えられる電圧端子と、所定のノード（Ｎ３）との間に直列接続されたＭＯＳトランジスタＱ５とＱ７で構成される。ラッチ部に含まれる２つのインバータの他方は、動作電圧Ｖｐが与えられる電圧端子と、所定のノード（Ｎ３）との間に直列接続されたＭＯＳトランジスタＱ６とＱ８で構成される。

【0022】

電流電圧制御用ＭＯＳトランジスタＱ９は、制御電圧をゲート端子で受ける。ＭＯＳトランジスタＱ９は、入力信号ＩＮによるラッチ部の反転動作時にオフにされることにより、貫通電流を抑止する。レベルシフト回路は、電圧端子を複数有しており、それぞれの電圧端子から、動作電圧Ｖｐ、Ｖｎ等が印加される。

【0023】

この構成により、入力用ＭＯＳトランジスタＱ１、Ｑ２の駆動能力を抑えても、ラッチ部の反転が円滑に行われる為、小さなプルダウントランジスタにしてラッチ型レベルシフト回路を構築することができ、レイアウト面積の小面積化に寄与することができる。

【0024】

図４は、実施の形態１のラッチ型レベルシフト回路の動作を示す図である。なお、ラッチ型レベルシフト回路とは別に設けられた電源制御回路により、ラッチ型レベルシフト回路への動作電圧Ｖｐ、動作電圧Ｖｎ、制御電圧Ｖｎｐ等が制御される。例えば、ラッチ型レベルシフト回路において、まず動作電圧Ｖｐ＝５．５Ｖ程度とし、入力信号ＩＮによる論理の入力をラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８で確定する。ラッチ型レベルシフト回路では、ラッチの確定後、制御電圧により入力カットＭＯＳトランジスタＱ３、Ｑ４をオフにし、動作電圧Ｖｐを、所望の電圧に上昇させる（例えば、Ｖｐ＝１１Ｖ）。

【0025】

レベル変換後の出力電圧ＯＵＴをトランジスタ素子の耐圧以上にする場合は、ラッチ型レベルシフト回路において一方の電圧端子に与える電圧Ｖｐを上昇させる前に、他方の電圧端子に与えられる電圧Ｖｎを耐圧緩和電圧（図４の例では、動作電圧Ｖｎ＝１．１Ｖ）にする。すなわち、この耐圧緩和電圧をラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８に印加するために電流電圧制御用ＭＯＳトランジスタＱ９に与えられる制御電圧Ｖｎｐを、電流電圧制御用ＭＯＳトランジスタＱ９の閾値電圧（Ｖｔｈ）以上とする。図４の例では、制御電圧Ｖｎｐを５Ｖまで上昇させて、ノードＮ３の電位と他方の電圧端子に与えられる電圧Ｖｎが実質的に等しくなるよう制御している。

【0026】

ここで、ラッチ部に含まれるＭＯＳトランジスタに印加される電圧が、このＭＯＳトランジスタの耐圧を超えないように、すなわち、耐圧を緩和させる方向に電圧端子から与えられる電圧を耐圧緩和電圧と称している。

【0027】

図４の例では、動作電圧Ｖｐ＝５．５Ｖ時に、入力信号ＩＮを入力して、プルダウントランジスタであるＭＯＳトランジスタＱ１に、入力電圧を与える。このとき、他方の動作電圧Ｖｎ＝Ｖｓｓとしており、ＭＯＳトランジスタＱ１によってＶｓｓ方向への電流が流れ、ノードＮ１のレベルを５．５Ｖから接地電位方向へ下げるラッチの反転動作に入る。

【0028】

ラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８の反転動作時には、ノードＮ２の充電が、Ｐチャネル形ＭＯＳトランジスタＱ８によりなされる。このとき、Ｎチャネル形ＭＯＳトランジスタＱ６を介してノードＮ２からノードＮ３を通って他方の電圧端子に向かうパスの電流が、制御電圧にＶｓｓ（接地電位）を受ける電流電圧制御用ＭＯＳトランジスタＱ９により抑止される。これにより、ノードＮ１、Ｎ２のクロスカップルノードの電圧推移が円滑に行われる。そのため、第１の関連技術と比較してプルダウントランジスタＱ１、Ｑ２の電流駆動能力が小さなものでもラッチ型レベルシフト回路の構成が可能となり、ラッチ型レベルシフト回路のレイアウト面積を小さくすることができる。

【0029】

図５は、レベルシフト回路を流れる貫通電流を示す図である。図５（Ａ）は、関連技術におけるレベルシフト回路を流れる貫通電流を示す図である。貫通電流Ｉ１は、ＭＯＳトランジスタＱ０５またはＱ０６を流れる電流である。図５（Ａ）では、図１で説明した関連技術の構成に加えて、貫通電流Ｉ１を示す。

【0030】

図５（Ｂ）は、関連技術と比較するため、本実施形態におけるレベルシフト回路を流れる貫通電流Ｉ２を示す図である。貫通電流Ｉ２は、ＭＯＳトランジスタＱ５またはＱ６を流れる電流である。

【0031】

図６は、関連技術と本実施形態との、ラッチ反転動作例を示す図である。図６（Ａ）は、関連技術と本実施形態とにおける貫通電流の相違を示す図である。図６（Ｂ）は、レベルシフト回路の動作例を示す図である。図６（Ｃ）は、入力信号の変化を示す図である。図６（Ａ）（Ｂ）（Ｃ）では、図５に示す各ノード（ノードＮＯ１、ＮＯ２、Ｎ１、Ｎ２）、入力信号ＩＮ、貫通電流Ｉ１、Ｉ２を示している。

【0032】

図６（Ｃ）に示すように、入力信号ＩＮの変化により、ラッチ回路において反転動作が開始される。入力信号ＩＮの変化に伴って、図６（Ｂ）に示すように、各ノード（ノードＮＯ１、ＮＯ２、Ｎ１、Ｎ２）の電位が切り替わる。図６（Ａ）に示すように、関連技術の構成では、大きな貫通電流Ｉ１が発生しているのに対し、本実施形態では、関連技術よりも小さい貫通電流Ｉ２の発生に留まっており、関連技術と比べて貫通電流が減っている。

【0033】

また、ラッチ型レベルシフト回路において、ラッチ部を構成するトランジスタへの過度な電圧印加を抑制する為に耐圧緩和電圧を印加する場合は、図４の例では制御電圧Ｖｎｐ＝５Ｖとして他方の電圧端子に与えられるＶｎ＝Ｖｓｓ（接地電位）より高い電圧１．１Ｖを電流電圧制御用ＭＯＳトランジスタＱ９のゲート端子に与える。これにより、耐圧緩和動作を阻害しないようラッチ型レベルシフト回路を動作させることができる。

【0034】

なお、ラッチ型レベルシフト回路への耐圧緩和電圧の印加時に、動作電圧Ｖｎと制御電圧Ｖｎｐの電圧印加の順番は、どちらを先にしてもよいが、回路の安定動作を考慮すると、制御電圧Ｖｎｐを印加してから動作電圧Ｖｎを印加することが望ましい。

【0035】

また、図３に示すラッチ型レベルシフト回路では、ラッチ部と他方の電圧端子の間に１つのＭＯＳトランジスタを設ける構成を示している。しかし、ラッチ部に含まれる２つのインバータ各々と他方の電圧端子の間、すなわち、各インバータの所定ノードＮ３と他方電圧端子の間に各々ＭＯＳトランジスタを設けて、共通の制御電圧をこの２つのＭＯＳトランジスタのゲート端子に与える構成にしても良いことはいうまでもない。

【0036】

図７は、実施の形態１のラッチ型レベルシフト回路において、負電圧により動作する場合の動作例を示す図である。負電圧を印加する場合の動作については図１にて示した従来の構成回路と同様の制御となる。また、本発明にて追加した入力信号Ｖｎｐについては、負電圧を印加する場合は常に０Ｖで動作させる。

【0037】

＜実施の形態２＞
次に、図面を用いて別の実施形態について、説明する。

【0038】

図８は、実施の形態２におけるラッチ型レベルシフト回路の構成を示す図である。
実施の形態１と比較すると、実施の形態１では、ＭＯＳトランジスタＱ９が、ラッチ部の反転動作時にオフにされることにより貫通電流を抑止するとともに、耐圧緩和電圧をラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８に印加するためのＭＯＳトランジスタとしても機能していた。実施の形態２では、電流電圧制御用ＭＯＳトランジスタとして、主として貫通電流抑止の役割を果たすＭＯＳトランジスタと、耐圧緩和電圧をラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８に印加するためのＭＯＳトランジスタとを別に設けている。

【0039】

実施の形態２では、図８に示すように、ラッチ型レベルシフト回路は、一方の動作電圧Ｖｐが与えられる電圧端子と、所定のノード（Ｎ３、Ｎ４）との間に入出がクロスカップル接続された２つのインバータ含むラッチ部と、入力信号ＩＮを受けてラッチ部の入力ノードＮ１、Ｎ２を駆動するＮチャネル形の入力用ＭＯＳトランジスタＱ１、Ｑ２と、この入力用ＭＯＳトランジスタＱ１、Ｑ２とラッチ部の入力ノードＮ１、Ｎ２の間に設けられ、制御電圧により開閉動作するＮチャネル形の入力カットＭＯＳトランジスタＱ３、Ｑ４とを含む。

【0040】

さらに、ラッチ型レベルシフト回路は、所定のノード（Ｎ３）と、他方の動作電圧Ｖｎが与えられる電圧端子との間に接続されたＭＯＳトランジスタＱ１０、Ｑ１１、および、所定のノード（Ｎ４）と、他方の動作電圧Ｖｎが与えられる電圧端子との間に接続されたＭＯＳトランジスタＱ９、Ｑ１２、を含む。

【0041】

ラッチ部に含まれる２つのインバータの一方は、動作電圧Ｖｐが与えられる電圧端子Ｖｐと、所定のノード（Ｎ３）との間に直列接続されたＭＯＳトランジスタＱ５、Ｑ７、Ｑ１３を含む。ゲート端子が所定のノード（Ｎ４）に接続されたＰチャネル形ＭＯＳトランジスタＱ１３は、反転動作の補助的役割をする。

【0042】

ラッチ部に含まれる２つのインバータの他方は、動作電圧Ｖｐが与えられる電圧端子Ｖｐと、所定のノード（Ｎ４）との間に直列接続されたＭＯＳトランジスタＱ６、Ｑ８、Ｑ１４を含む。ゲート端子が所定のノード（Ｎ３）に接続されたＰチャネル形ＭＯＳトランジスタＱ１４は、反転動作の補助的役割をする。

【0043】

ＭＯＳトランジスタＱ９、Ｑ１０は、制御電圧をゲート端子で受ける。ＭＯＳトランジスタＱ９、Ｑ１０は、入力信号ＩＮによるラッチ部の反転動作時にオフにされる。また、Ｎチャネル形ＭＯＳトランジスタＱ１１、Ｑ１２は、入力信号ＩＮにより制御される。

【0044】

Ｎチャネル形ＭＯＳトランジスタＱ１１、またはＱ１２が、主に、貫通電流カットの役割を果たす。すなわち、Ｎチャネル形ＭＯＳトランジスタＱ１１、Ｑ１２は、入力信号ＩＮにより動作し、ラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８の反転動作に起因する貫通電流を抑止する。

【0045】

実施の形態１と比較すると、Ｎチャネル形ＭＯＳトランジスタＱ１１、Ｑ１２は、入力信号ＩＮにより制御される。これにより、Ｐチャネル形ＭＯＳトランジスタＱ１３、Ｑ１４のゲート制御を可能とする。これらＰチャネル形ＭＯＳトランジスタＱ１３、Ｑ１４は、Ｐチャネル形ＭＯＳトランジスタＱ７、Ｑ８のゲート電圧となるノードＮ１、Ｎ２の電圧と比べ寄生容量が少ないため、遷移が早い。そのため、ラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８において、放電側のノードにおけるＰチャネル形ＭＯＳトランジスタからの充電経路をカットする役割を果たす。

【0046】

Ｎチャネル形ＭＯＳトランジスタＱ９、Ｑ１０は、主に、耐圧緩和電圧をラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８に印加するためのＭＯＳトランジスタである。ラッチ確定後、動作電圧Ｖｐを高電圧にする際に、Ｎチャネル形ＭＯＳトランジスタＱ９、Ｑ１０は、閾値電圧以上の制御電圧Ｖｎｐをゲート端子により受ける。これにより、ノードＮ３、Ｎ４を介して、動作電圧Ｖｎがラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８に印加される。

【0047】

無論、制御電圧の変化により、反転動作時の貫通電流削減効果も有るが、図８のラッチ型レベルシフト回路においては、Ｎチャネル形ＭＯＳトランジスタＱ１１または、Ｑ１２での貫通電流削減効果の方が高くなる。この実施の形態２においては、ラッチ回路を構成する一方のインバータ回路と、電圧端子Ｖｎとの間に並列接続されるＭＯＳトランジスタＱ１０、Ｑ１１が、一方のインバータ回路を介した貫通電流の抑制と、耐圧緩和を行う。また、ラッチ回路を構成する他方のインバータ回路と、電圧端子Ｖｎとの間に並列接続されるＭＯＳトランジスタＱ９、Ｑ１２が、他方のインバータ回路を介した貫通電流の抑制と、耐圧緩和を行う。

【0048】

なお、動作例は、実施の形態１と同様である。
以上の構成により、貫通電流を削減でき、各トランジスタの閾値や動作電圧等によっては、実施の形態１と比較して、プルダウントランジスタＱ１、Ｑ２のサイズをさらに小さくすることができる。

【0049】

＜実施の形態３＞
次に、図面を用いて別の実施形態について、説明する。

【0050】

図９は、実施の形態３におけるラッチ型レベルシフト回路の構成を示す図である。
実施の形態１と比較すると、実施の形態３では、ラッチ部Ｑ５、Ｑ６、Ｑ７、Ｑ８に含まれる２つのインバータを、耐圧緩和用のＮチャネル形ＭＯＳトランジスタＱ３、Ｑ４が分割している点が異なる。ラッチ部に含まれる２つのインバータの一方は、動作電圧Ｖｐが与えられる電圧端子と、所定のノードＮ３との間に直列接続されたＭＯＳトランジスタＱ５、Ｑ７、Ｑ３を含む。Ｎチャネル型ＭＯＳトランジスタＱ３は、電圧クランプによりラッチ部への耐圧緩和動作を実現するためのものである。ラッチ部に含まれる２つのインバータの他方は、動作電圧Ｖｐが与えられる電圧端子と、所定のノードＮ３との間に直列接続されたＭＯＳトランジスタＱ６、Ｑ８、Ｑ４とを含む。Ｎチャネル形ＭＯＳトランジスタＱ３、Ｑ４は、制御電圧Ｖｆをゲート端子に受けて動作する。実施の形態３のラッチ型レベルシフト回路では、耐圧緩和用ＭＯＳとして機能するＭＯＳトランジスタＱ３、Ｑ４のゲート端子に所定電圧を印加することで、電圧クランプにより耐圧緩和動作を実施する。このように、実施の形態３では、主に電流電圧制御用のＭＯＳトランジスタとして、Ｑ３、Ｑ４、Ｑ９があり、ＭＯＳトランジスタＱ３、Ｑ４が、主に耐圧緩和用のＭＯＳトランジスタとして機能する。また、ＭＯＳトランジスタＱ９が、主に貫通電流防止用のトランジスタとして機能する。

【0051】

図１０は、実施の形態３における動作例を示す図である。
制御電圧Ｖｆに正電圧（図１０の例では、制御電圧Ｖｆ＝５Ｖ）を印加した場合、ラッチ部に含まれる２つのインバータのうち、ノードＮ１、Ｎ２には、動作電圧Ｖｐがそのまま印加される。一方、ノードＮ５、Ｎ６は、制御電圧Ｖｆによってクランプされた電圧が印加される。図１０の例では、ノードＮ５、Ｎ６には、（５Ｖ−Ｖｔｈ）の電圧が印加される。図１０に示す耐圧緩和動作時において、動作電圧Ｖｐを高電圧（例えば、動作電圧Ｖｐ＝１１Ｖ）に上昇させる場合、ノードＮ５またはＮ６には、Ｎチャネル形ＭＯＳトランジスタＱ３、Ｑ４によりクランプされた電圧が印加される。図１０の例では、ノートＮ５またはＮ６に、クランプされた電圧（５Ｖ−Ｖｔｈ）が印加される。

【0052】

この構成を備えることにより、Ｎチャネル形ＭＯＳトランジスタへの電圧の印加が緩和されるため、Ｎチャネル形ＭＯＳトランジスタの信頼性（TDDB（Time Dependent Dielectric Breakdown）、FN(Fowler-Nordheim)トンネリングによる酸化膜劣化など）が向上する。Ｐチャネル形ＭＯＳトランジスタと比較して、Ｎチャネル形ＭＯＳトランジスタの信頼性が低い場合に有効となる。無論、実施の形態１と同様にＭＯＳトランジスタＱ９に与えられる制御電圧Ｖｎｐを、電流電圧制御用ＭＯＳトランジスタＱ９の閾値電圧（Ｖｔｈ）以上とし、制御電圧Ｖｎｐを５Ｖまで上昇させて、ノードＮ３の電位と他方の電圧端子に与えられる電圧Ｖｎが実質的に等しくなるよう制御することも可能である。すなわち、ＭＯＳトランジスタＱ９を介して電圧端子から耐圧緩和電圧を与えることも可能である。

【0053】

＜実施の形態４＞
次に、図面を用いて別の実施形態について、説明する。

【0054】

図１１は、実施の形態４におけるラッチ型レベルシフト回路の構成を示す図である。
実施の形態２の構成に対し、実施の形態３で説明した耐圧緩和用のＮチャネル形ＭＯＳトランジスタＱ３、Ｑ４を付加したものである。実施の形態４における、耐圧緩和のための動作例は、実施の形態３で説明した制御電圧Ｖｆの印加によるものと同様となる。実施の形態４において、ＭＯＳトランジスタＱ３、Ｑ４、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２が、電流電圧制御用ＭＯＳトランジスタとして機能する。これら電流電圧制御用ＭＯＳトランジスタのうち、貫通電流抑止の役割を果たすのは、ＭＯＳトランジスタＱ１１、Ｑ１２である。また、耐圧緩和用ＭＯＳトランジスタとして機能するのは、ＭＯＳトランジスタＱ１０、Ｑ９、Ｑ３、Ｑ４である。ＭＯＳトランジスタＱ１３、Ｑ１４は、ラッチ部のラッチ反転動作の補助的役割をする。

【0055】

＜ラッチ型レベルシフト回路の実装例＞
このように、各実施の形態について説明してきたが、これら各実施の形態に示されるラッチ型レベルシフト回路の実装例について、説明する。

【0056】

図１２は、実施の形態のラッチ型レベルシフト回路が搭載されるフラッシュモジュール内蔵マイコン１の構成を示す図である。

【0057】

図１２に示すように、フラッシュモジュール内蔵マイコン１は、フラッシュモジュール２と、ＲＡＭ（Random Access Memory）３と、ＣＰＵ（Central Processing Unit）４と、ＤＭＡＣ（Direct Memory Access Controller）５と、ＪＴＡＧ（Joint Test Action Group）６と、システムバス７と、マルチバスブリッジ８と、ＳＰＩ（Serial Peripheral Interface）９と、ＦｌｅｘＲａｙ１０と、ＣＭＴ（Concurrent Multipath Transfer）１１と、ＭｏｔｏｒＴｉｍｅｒ１２と、ＡＴＵ（Automatic Antenna Tuner）１３と、ＵＳＢ（Universal Serial Bus）１４と、ＣＡＮ（Controller Area Network）１５と、ＣＲＣ（Cyclic Redundancy Check）１６と、ＷＤＴ（Watchdog Timer）１７と、ＡＤＣ（Analog to Digital Converter）１８とを含む。例えば、フラッシュモジュール内蔵マイコン１は、車載用途に用いられるマイコンである。実施の形態のラッチ型レベルシフト回路は、フラッシュモジュール２において用いられる。

【0058】

図１３は、図１２に示されるフラッシュモジュール２の構成を示す図である。
図１３に示すように、フラッシュモジュール２は、外部の機器とデータやコマンドを送受信するための入出力回路２１と、フラッシュモジュール２内の各回路を制御する制御回路２２と、メモリアレイ３０へアクセスするためのアドレスを保持するアドレスバッファ２３と、フラッシュモジュール２内の各回路へ電圧を供給する電源回路２４と、メモリアレイ３０へアクセスするためのアドレスをプリデコードするプリデコーダ２５と、行アドレスをデコードしてワード線を駆動するための行デコーダ・ドライバ２６と、メモリアレイ３０への書き込みデータを保持する書き込みラッチ２７と、信号を増幅するためのセンスアンプ回路２８と、列アドレスをデコードするための列デコーダ２９と、メモリアレイ３０と、ソース線を駆動するためのソースデコーダ・ドライバ３１とを含む。

【0059】

図１４は、一般的なスタックゲート型フラッシュメモリアレイ採用のフラッシュモジュール内のワード線（ＷＬ）、ビット線（ＢＬ）、ソース線（ＳＬ）の各モードにおける動作電圧の例をそれぞれ示している。

【0060】

図１５はＭＯＮＯＳ型フラッシュメモリアレイ採用のフラッシュモジュール内のメモリゲート（ＭＧ）、制御ゲート（ＣＧ）、ビット線、ソース線の各モードにおける動作電圧の例をそれぞれ示している。

【0061】

図１４と図１５に示すように、フラッシュモジュール２内において、様々な高電圧が使用されており、これをメモリセルに適切かつ選択的に印加する必要がある。このような様々な電圧は、図１３に示される電源回路２４で生成される。

【0062】

次に、実施の形態のラッチ型レベルシフト回路を含むフラッシュモジュール２の動作について、説明する。

【0063】

図１６は、フラッシュモジュールの書き換え動作時の波形を、行デコーダに適応されたラッチ型レベルシフト回路の動作を中心に示した図である。図中、信号ＷＥ＃によって取り込まれたアドレス信号がデコードされ、時点ａで、ＭＧデコーダのＸアドレスとして入力される（ＩＮｘ）。これを受けてレベルシフタにて反転動作が発生し、選択されたＬ／Ｓ（レベルシフト回路）にて反転動作が起こる。時点ｂのタイミングでは耐圧緩和電圧Ｖｎｐを５Ｖとする。時点ｃのタイミングではＶｎ＝１．１Ｖとする。時点ｄのタイミングではＶｐ＝１１Ｖへの遷移を行い、この動作によりメモリセルのＷＬに電圧８Ｖを印加する。パルス印加後には、時点ｅ，ｆ，ｇ，ｈの各タイミングで、それぞれ時点ｄ，ｃ，ｂ，ａと逆の動作を行うことによりシャットダウン動作を実現する。この一連の制御を行うことにより、Ｌ／Ｓ構成トランジスタの耐圧を考慮しつつ、図１４、１５に示したような電圧をメモリセルに印加することが可能となる。

【0064】

尚、ラッチ型レベルシフト回路への入力信号ＩＮおよび各種動作電圧ＶｐＶｎＶｎｐＶｅ等の制御タイミングは、主に、Ｘアドレス（ＩＮｘ）の変化を基準として適宜遅延させて制御される。特に、ここのラッチ型レベルシフト回路に入力されるＩＮは、ＷＬが活性化する時点ａは（ＩＮｘ）からすぐ、ＷＬが活性化を終了する時点ｆでは（ＩＮｘ）変化から一定時間後（ｅ，ｆ，ｇ実施後）に変化するようにレベルシフタ回路に入力される。

【0065】

図１７は、フラッシュモジュールの消去動作時の波形を、ラッチ型レベルシフト回路の動作を中心に示した図である。図中、信号ＷＥ＃によって取り込まれたアドレス信号がデコードされ、時点ａで、ＭＧデコーダのＸアドレスとして入力される（ＩＮｘ）。これを受けてレベルシフタにて反転動作が発生し、選択されたＬ／Ｓにて反転動作が起こる。時点ｂのタイミングではＶｐ電圧を耐圧緩和のため１．１Ｖとする。時点ｃのタイミングでは時点ａで入力したアドレスをラッチ動作にて確定させるため、Ｖｅ＝−３．３Ｖに遷移させる。時点ｄのタイミングではＶｎ＝−８Ｖへの遷移を行い、この動作によりメモリセルのＷＬに負電圧−８Ｖを印加する。パルス印加後には、時点ｅ，ｆ，ｇ，ｈの各タイミングで、それぞれ時点ｄ，ｃ，ｂ，ａと逆の動作を行うことによりシャットダウン動作を実現する。この一連の制御を行うことにより、Ｌ／Ｓ構成トランジスタの耐圧を考慮しつつ、図１４、１５に示したような電圧をメモリセルに印加することが可能となる。

【0066】

図１６および図１７において、「Ｌ／Ｓ関連信号」で示す部分に、ラッチ型レベルシフト回路の動作例（動作電圧Ｖｐ、動作電圧Ｖｅ、動作電圧Ｖｎ、制御電圧Ｖｎｐ、ノードＮ２）を示している。「ＷＬ」は、ワード線の動作例を示す。

【0067】

図１８は、フラッシュモジュール２のうち、メモリアレイ３０周辺の回路を示す図である。なお、図１８では、ラッチ型レベルシフト回路が含まれる部分を示すため、「制御レベルシフタ」の文字列を、各ブロックに付加している。また、図１８では、図１３のソースデコーダ・ドライバ３１を、ソース線ドライバ３１Ａ、ソース線デコーダ３１Ｂとして示している。なお、図１８において、ディストリビュータ３２は、ソース線ドライバ３１Ａ、ソース線デコーダ３１Ｂへの出力電圧を制御する。機能的には、ディストリビュータ３２は、図１３に示される電源回路２４の一部とも言える。

【0068】

図１９は、図１３のプリデコーダ２５と行デコーダ・ドライバ２６周辺の構成例を示す図である。

【0069】

図１９の例では、プリデコーダ２５、行デコーダ・ドライバ２６を示している。行デコーダ・ドライバ２６は、レベルシフト回路４１を複数含むＬ／Ｓ帯５６、ワードドライバ５２を複数含むワードドライバ帯５１からなる。また、Ｌ／Ｓ帯５６およびワードドライバ帯５１を、レベルシフト回路・ワードドライバ帯４０として示す。また、図１９の例では、面積の大きなレベルシフト回路の数を削減するため、ワード線を駆動するためのゲート制御を一括で実行している。メモリアレイ３０を、複数のブロック（ブロック３０Ａ、３０Ｂ、・・）に分割し、各ブロックの複数のワードドライバ５２について、共通のレベルシフト回路４１を配置している。このように、アドレスのデコード方法とワード線駆動回路の関係により、レベルシフト回路４１の数が決まる。

【0070】

尚、図１６において説明動作波形図は、図１９のワード線ドライバに注目すると、ＷＬドライバの出力であるＷＬ、ＷＬドライバであるインバータの入力であるＷＬドライバｇｅｔｅ・ＷＬドライバのＰｃｈ側動作電圧であるＮ２等々と対応づけられる。

【0071】

図２０は、実施の形態３または４のレベルシフト回路を用いたソース線デコーダの構成例を示す図である。

【0072】

ソース線デコーダ３１Ｂは、レベルシフト回路４２と、ソース線選択ＭＯＳゲートドライバ帯４３を含む。実施の形態３または４のレベルシフト回路では、耐圧緩和を行うため、出力の電圧はＨＩＧＨ（ＯＵＴ信号）と、Ｌｏｗ（ＬＯＵＴ信号）の２種類がある。ソース線選択ＭＯＳゲートドライバ帯４３のドライバ部分のＮＭＯＳを保護するため、ドライバ部にも、制御電圧Ｖｆによる耐圧緩和用のＮＭＯＳを使用する。

【0073】

メモリアレイ３０の各ブロック（ブロック３０Ａ、３０ｂ、・・）と、ソース線選択ＭＯＳゲートドライバ５３のそれぞれ（ソース線選択ＭＯＳゲートドライバ５３Ａ、ソース線選択ＭＯＳゲートドライバ５３Ｂ、・・）とが対応しており、ソース線選択ＭＯＳゲートドライバ５３の出力により、ソース線選択ＭＯＳ５４（ソース線選択ＭＯＳ５４Ａ、ソース線選択ＭＯＳ５４Ｂ、・・）がオンオフされる。アドレス信号Ｄ１〜Ｄｎが、メモリアレイ３０のアクセス先のアドレスを示し、これらアドレス信号Ｄ１〜Ｄｎレベルシフト回路４２の入力信号ＩＮへ入力される。

【0074】

図２１は、実施の形態１のレベルシフト回路を用いて構成した行デコーダ・ドライバ２６の変形例を示す図である。この例では、図１９の場合に比べ、ワードドライバ５２とレベルシフト回路とが１対１に対応して設けられている。

【0075】

このような構成により、メモリセルに高電圧、負電圧を選択的に印加することが可能となる。動作電圧Ｖｐ、動作電圧Ｖｎ、Ｖｅ、制御電圧Ｖｎｐ等をデコーダ内で共有することができるため、高電圧のデコードをする必要がない。

【0076】

図２２は、実施の形態１のレベルシフト回路を用いて構成したディストリビュータ３２の例を示す図である。

【0077】

このように構成することで、レイアウト面積の小さいディストリビュータを形成することができる。

【0078】

＜関連技術とのレイアウト面積の比較＞
以下、関連技術におけるラッチ型レベルシフト回路と、各実施の形態のラッチ型レベルシフト回路とのレイアウトの例を示すことにより、レイアウト面積を比較する。

【0079】

図２３は、実施の形態１に示すラッチ型レベルシフト回路のレイアウト例４１である。図２３において、「Ｑ１」等は、図５に示すＭＯＳトランジスタとそれぞれ対応する。

【0080】

図２４は、関連技術に示すラッチ型レベルシフト回路のレイアウト例５５である。図１に示すラッチ型レベルシフト回路と対応している。

【0081】

図２３と図２４とを比較すると、例えば、プルダウントランジスタ（Ｑ１、Ｑ２）が、実施の形態１に示すラッチ型レベルシフト回路において小さいレイアウト面積で実現できることが示されている。

【0082】

図２５は、実施の形態に示すラッチ型レベルシフト回路を用いた行デコード回路のレイアウト例を示す。図２５では、各ＭＯＳトランジスタの配線例も示している。なお、図２５では、図１９に示すレベルシフト回路・ワードドライバ帯４０のレイアウト例を示す。Ｌ／Ｓ帯５６には、レベルシフト回路４１が複数含まれる。また、ワードドライバ帯５１には、ワードドライバ５２が複数含まれる。

【0083】

このように、図２５において、関連技術を用いた場合と比べ、メモリアレイのアレイピッチを同一とした場合、行デコーダ周辺だけでもレイアウト面積が縦方向に４０％程度、削減できる。したがって、フラッシュモジュールで多数使用されるレベルシフト回路に対し本実施形態を適用した場合、関連技術と比べてレイアウト面積を大きく削減できる。また、チップ全体においても、フラッシュモジュールは、チップ全体の面積に占める割合が比較的大きいため、レベルシフト回路の小型化は、チップ全体の面積の削減にも大きく寄与することとなる。

【0084】

なお、上記図面では、特に、レベルシフト回路の部分を中心に示している。
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。また、各実施の形態では、電流の削減を、動作電圧Ｖｎと、ラッチ回路の所定ノードとの間に設けたＮチャネル形ＭＯＳトランジスタ（実施の形態１のＱ９等）で実施したが、ＮＭＯＳトランジスタに限らず、各ＭＯＳトランジスタのタイプを、Ｐチャネル形のものはＮチャネル形へ、Ｎチャネル形のものはＰチャネル形へ変更してもよい。また、動作電圧Ｖｎと動作電圧Ｖｐとを入れ替えた構成としてもよい。

【0085】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0086】

１ フラッシュモジュール内蔵マイコン、２ フラッシュモジュール、３ ＲＡＭ、４ ＣＰＵ、５ ＤＭＡＣ、６ ＪＴＡＧ、７ システムバス、８ マルチバスブリッジ、９ ＳＰＩ、１０ ＦｌｅｘＲａｙ、１１ ＣＭＴ、１２ ＭｏｔｏｒＴｉｍｅｒ、１３ ＡＴＵ、１４ ＵＳＢ、１５ ＣＡＮ、１６ ＣＲＣ、１７ ＷＤＴ、１８ ＡＤＣ、２１ 入出力回路、２２ 制御回路、２３ アドレスバッファ、２４ 電源回路、２５ プリデコーダ、２６ 行デコーダ・ドライバ、２７ 書き込みラッチ、２８ センスアンプ回路、２９ 列デコーダ、３０ メモリアレイ、３１ ソースデコーダ・ドライバ、３１Ａ ソース線ドライバ、３１Ｂ ソース線デコーダ、３２ ディストリビュータ、４０ レベルシフト回路・ワードドライバ帯、４１ レベルシフト回路、４２ レベルシフト回路、４３ ソース線選択ＭＯＳゲートドライバ、５１ ワードドライバ帯、５２ ワードドライバ、５３ ソース線選択ＭＯＳゲートドライバ、５４ ソース線選択ＭＯＳ、５５ レベルシフト回路、５６ Ｌ／Ｓ帯。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】