特許 5854104 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5854104

(24)【登録日】2015年12月18日

(45)【発行日】2016年2月9日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20160120BHJP

   H01L 27/088 20060101ALI20160120BHJP

【ＦＩ】

   H01L27/08 102B

   H01L27/08 102C

【請求項の数】7

【全頁数】31

(21)【出願番号】特願2014-200645(P2014-200645)

(22)【出願日】2014年9月30日

(62)【分割の表示】特願2010-220774(P2010-220774)の分割

【原出願日】2010年9月30日

(65)【公開番号】特開2015-26855(P2015-26855A)

(43)【公開日】2015年2月5日

【審査請求日】2014年10月1日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100087479

【弁理士】

【氏名又は名称】北野 好人

(72)【発明者】

【氏名】江間 泰示

(72)【発明者】

【氏名】藤田 和司

(72)【発明者】

【氏名】王 純志

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２０１０−１５７５７０（ＪＰ，Ａ）

【文献】 特開２００６−０８６４４３（ＪＰ，Ａ）

【文献】 特開２００７−２８１０２７（ＪＰ，Ａ）

【文献】 特開２００９−２８３４９６（ＪＰ，Ａ）

【文献】 特開２００１−０８５５３３（ＪＰ，Ａ）

【文献】 特開２００７−０８８０５４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

(57)【特許請求の範囲】

【請求項1】

第１の領域及び第２の領域を有する半導体基板と、
前記半導体基板の前記第１の領域に形成され、第１の導電型の第１の不純物を有する第１の不純物層と、
前記第１の不純物層上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の半導体層及び前記第１の領域の前記半導体基板に形成された第１のソース／ドレイン領域と、
前記半導体基板の前記第２の領域に形成され、前記第１の不純物よりも拡散定数の小さい前記第１導電型の第２の不純物を有する第２の不純物層と、
前記第２の不純物層上に形成された第２の半導体層と、
前記第２の半導体層上に形成され前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２の半導体層及び前記第２の領域の前記半導体基板に形成された第２のソース／ドレイン領域と、
を有し、
前記第１の半導体層の前記第１の不純物の不純物濃度は、前記第１の不純物層の前記第１の不純物の不純物濃度よりも低く、
前記第２の半導体層の前記第２の不純物の不純物濃度は、前記第２の不純物層の前記第２の不純物の不純物濃度よりも低い
ことを特徴とする半導体装置。

【請求項2】

第１の領域及び第２の領域を有する半導体基板と、
前記半導体基板の前記第１の領域に形成され、第１の導電型の第１の不純物を有する第1の不純物層と、
前記第１の不純物層上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の半導体層及び前記第１の領域の前記半導体基板に形成された第１のソース／ドレイン領域と、
前記半導体基板の前記第２の領域に形成され、前記第１の不純物及び前記第１の不純物の拡散を抑制する第３の不純物を有する第２の不純物層と、
前記第２の不純物層上に形成された第２の半導体層と、
前記第２の半導体層上に形成され前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２の半導体層及び前記第２の領域の前記半導体基板に形成された第２のソース／ドレイン領域と、
を有することを特徴とする半導体装置。

【請求項3】

前記第２の不純物層が前記第２の不純物を有し、
前記第１の不純物はリンであり、
前記第２の不純物は砒素又はアンチモンである
ことを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記第２の不純物層が前記第１の不純物及び前記第３の不純物を有し、
前記第１の半導体層の前記第１の不純物の不純物濃度は、前記第１の不純物層の前記第１の不純物の不純物濃度よりも低く、
前記第２の半導体層の前記第１の不純物の不純物濃度は、前記第２の不純物層の前記第２の不純物の不純物濃度よりも低い
ことを特徴とする請求項２に記載の半導体装置。

【請求項5】

前記第２の不純物層が前記第１の不純物及び前記第３の不純物を有し、
前記第１の不純物はボロンであり、
前記第３の不純物は炭素である
ことを特徴とする請求項２又は４に記載の半導体装置。

【請求項6】

前記第２の不純物層はゲルマニウムを含む
ことを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記半導体基板の第１の領域に形成され、前記第１の不純物層の下に位置する前記第１の導電型の第１のウェルと、
前記半導体基板の第２の領域に形成され、前記第２の不純物層の下に位置する前記第２の導電型の第１のウェルと、
を有し、
前記第１の不純物層の不純物濃度は、前記第１のウェルの不純物濃度及び前記第１の半導体層の不純物濃度よりも高く、
前記第２の不純物層の不純物濃度は、前記第２のウェルの不純物濃度及び前記第２の半導体層の不純物濃度よりも高い
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。

【0003】

不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成する方法が提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第６４８２７１４号明細書

【特許文献2】米国特許出願公開第２００９／０１０８３５０号明細書

【非特許文献】

【0005】

【非特許文献1】A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0.1-μm MOSFET's with Epitaxial and δ-Doped Channels", IEEE Transactions on Electrond Devices, Vol. 46, NO. 8, p. 1718, 1999

【非特許文献2】Woo-Hyeong Lee, "MOS Device Structure Development for ULSI: Low Power/High Speed Operation", Microelectron. Reliab., Vol. 37, No. 9, pp. 1309-1314, 1997

【非特許文献3】A. Hokazono et al., "Steep Channel Profiles in n/pMOS Controlled by Boron-Doped Si:C Layers for Continual Bulk-CMOS Scaling", IEDM09-673

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、提案されている上記技術を半導体装置の製造プロセスに組み込むための方法については、具体的な提案はなされていなかった。例えば、低電圧動作のトランジスタと高電圧動作のトランジスタとを含む半導体装置の製造プロセスに適用した場合に生じる新たな課題やその解決手段について、具体的な検討はなされていなかった。

【0007】

本発明の目的は、低電圧動作のトランジスタ及び高電圧動作のトランジスタの双方の要求を満たし、高性能・高信頼性を実現しうる半導体装置を提供することにある。

【課題を解決するための手段】

【0008】

実施形態の一観点によれば、第１の領域及び第２の領域を有する半導体基板と、前記半導体基板の前記第１の領域に形成され、第１の導電型の第１の不純物を有する第１の不純物層と、前記第１の不純物層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１の半導体層及び前記第１の領域の前記半導体基板に形成された第１のソース／ドレイン領域と、前記半導体基板の前記第２の領域に形成され、前記第１の不純物よりも拡散定数の小さい前記第１導電型の第２の不純物を有する第２の不純物層と、前記第２の不純物層上に形成された第２の半導体層と、前記第２の半導体層上に形成され前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２の半導体層及び前記第２の領域の前記半導体基板に形成された第２のソース／ドレイン領域と、を有し、前記第１の半導体層の前記第１の不純物の不純物濃度は、前記第１の不純物層の前記第１の不純物の不純物濃度よりも低く、 前記第２の半導体層の前記第２の不純物の不純物濃度は、前記第２の不純物層の前記第２の不純物の不純物濃度よりも低いことを特徴とする半導体装置が提供される。
また、実施形態の他の観点によれば、第１の領域及び第２の領域を有する半導体基板と、前記半導体基板の前記第１の領域に形成され、第１の導電型の第１の不純物を有する第1の不純物層と、前記第１の不純物層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１の半導体層及び前記第１の領域の前記半導体基板に形成された第１のソース／ドレイン領域と、前記半導体基板の前記第２の領域に形成され、前記第１の不純物及び前記第１の不純物の拡散を抑制する第３の不純物を有する第２の不純物層と、前記第２の不純物層上に形成された第２の半導体層と、前記第２の半導体層上に形成され前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２の半導体層及び前記第２の領域の前記半導体基板に形成された第２のソース／ドレイン領域と、を有することを特徴とする半導体装置が提供される。

【発明の効果】

【0011】

開示の半導体装置によれば、チャネル不純物層上にエピタキシャル層を有するトランジスタにおいて、低電圧トランジスタのチャネル不純物層を急峻な不純物分布にするとともに、高電圧トランジスタのチャネル不純物層をなだらかな不純物分布にすることができる。これにより、低電圧トランジスタの閾値電圧の安定化し、高電圧トランジスタの接合耐圧やホットキャリア耐性を向上することができ、高性能・高信頼性を有する半導体装置を実現することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。

【図2】図２は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。

【図3】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図4】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図5】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図6】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図7】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。

【図8】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

【図9】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。

【図10】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。

【図11】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。

【図12】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。

【図13】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。

【図14】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。

【図15】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。

【図16】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。

【図17】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。

【図18】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。

【図19】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。

【図20】図２０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図21】図２１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図22】図２２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図23】図２３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図24】図２４は、第１参考例による半導体装置の製造方法を示す工程断面図（その１）である。

【図25】図２５は、第１参考例による半導体装置の製造方法を示す工程断面図（その２）である。

【図26】図２６は、第１参考例による半導体装置の製造方法を示す工程断面図（その３）である。

【図27】図２７は、第２参考例による半導体装置の製造方法を示す工程断面図（その１）である。

【図28】図２８は、第２参考例による半導体装置の製造方法を示す工程断面図（その２）である。

【図29】図２９は、第２参考例による半導体装置の製造方法を示す工程断面図（その３）である。

【図30】図３０は、第２参考例による半導体装置の製造方法を示す工程断面図（その４）である。

【図31】図３１は、第２参考例による半導体装置の製造方法を示す工程断面図（その５）である。

【図32】図３２は、第２参考例による半導体装置の製造方法を示す工程断面図（その６）である。

【発明を実施するための形態】

【0013】

［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２０を用いて説明する。

【0014】

図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。

【0015】

はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。

【0016】

シリコン基板１０上には、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）と、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）と、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）と、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）とが形成されている。低電圧トランジスタは、主に、高速動作が必要とされる回路部分に用いられるものである。高電圧トランジスタは、３．３Ｖ Ｉ／Ｏ等、高電圧の印加される回路部分に用いられるものである。

【0017】

低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）は、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に形成されている。

【0018】

低電圧ＮＭＯＳトランジスタ形成領域１６のシリコン基板１０内には、Ｐウェル２０と、Ｐ型高濃度不純物層２２とが形成されている。Ｐ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）が形成されている。

【0019】

低電圧ＰＭＯＳトランジスタは、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に形成されている。

【0020】

低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン基板１０内には、Ｎウェル２８と、Ｎ型高濃度不純物層３０とが形成されている。Ｎ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）が形成されている。

【0021】

高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）は、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に形成されている。

【0022】

高電圧ＮＭＯＳトランジスタ形成領域３２のシリコン基板１０内には、Ｐウェル３６と、Ｐ型不純物層３８とが形成されている。Ｐ型不純物層３８は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層２２よりも低濃度且つなだらかな不純物分布になっている。Ｐ型不純物層３８上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）が形成されている。

【0023】

高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）は、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に形成されている。

【0024】

高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン基板１０内には、Ｎウェル４４と、Ｎ型不純物層４６とが形成されている。Ｎ型不純物層４６は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層３０よりも低濃度且つなだらかな不純物分布になっている。Ｎ型不純物層４６上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）が形成されている。

【0025】

各トランジスタのゲート電極６６上及びソース／ドレイン領域７８，８０上には、金属シリサイド膜８４が形成されている。

【0026】

４種類のトランジスタが形成されたシリコン基板１０上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、トランジスタに接続されたコンタクトプラグ８８が埋め込まれている。コンタクトプラグ８８には、配線９０が接続されている。

【0027】

このように、本実施形態による半導体装置は、２種類の低電圧トランジスタと、２種類の高電圧トランジスタとを有している。

【0028】

低電圧トランジスタは、いずれも、例えば図２に示すように、チャネル領域１０６に、急峻な不純物濃度分布を有する高濃度不純物層１０８と、高濃度不純物層１０８上にエピタキシャル成長されたノンドープのシリコン層１１０とを有するものである。このようなトランジスタの構造は、不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきを抑制するために有効である。閾値電圧ばらつきを抑制するためには、高濃度不純物層１０８の不純物濃度分布が急峻であることが重要である。

【0029】

急峻な不純物濃度分布を実現するために、低電圧ＮＭＯＳトランジスタの高濃度不純物層２２には、アクセプタ不純物としてのボロンのほかに、ボロンの拡散を防止するための炭素が導入されている。また、低電圧ＰＭＯＳトランジスタの高濃度不純物層３０には、ドナー不純物として拡散定数の小さい砒素又はアンチモンが導入されている。

【0030】

一方、高電圧ＮＭＯＳトランジスタの不純物層３８及び高電圧ＰＭＯＳトランジスタの不純物層４６を高濃度で急峻な不純物濃度分布とすると、接合耐圧やホットキャリア耐性が低下する。このため、高電圧ＮＭＯＳトランジスタの不純物層３８には、アクセプタ不純物としてボロンは導入されているが、拡散防止作用のある炭素は導入されていない。また、高電圧ＰＭＯＳトランジスタの不純物層４６には、砒素やアンチモンよりも拡散定数の大きいリンが導入されている。これにより、不純物層３８及び不純物層４６は、高濃度不純物層２２及び高濃度不純物層３０と比較して、低濃度且つなだらかな分布とされている。

【0031】

次に、本実施形態による半導体装置の製造方法について図３乃至図２０を用いて説明する。

【0032】

まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。

【0033】

本実施形態による半導体装置の製造方法では、素子分離絶縁膜５８の形成前に、ウェルやチャネル不純物層を形成する。溝１２は、素子分離絶縁膜５８の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。

【0034】

なお、素子分離絶縁膜５８の形成前にウェルやチャネル不純物層を形成するのは、シリコン酸化膜１４，５２，６０を除去する際の素子分離絶縁膜５８の膜減りを抑制するためである（後述の第１参考例を参照）。

【0035】

次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３）。

【0036】

次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。

【0037】

次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図４）。

【0038】

Ｐウェル２０は、例えば、ボロンイオン（Ｂ^＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０^１２ｃｍ^−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型高濃度不純物層２２は、ゲルマニウムイオン（Ｇｅ^＋）を、例えば、加速エネルギー５０ｋｅＶ、ドーズ量５×１０^１４ｃｍ^−２の条件で、炭素イオン（Ｃ^＋）を、例えば、加速エネルギー３ｋｅＶ、ドーズ量３×１０^１４ｃｍ^−２の条件で、ボロンイオンを、例えば、加速エネルギー２ｋｅＶ、ドーズ量３×１０^１３ｃｍ^−２の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板１０を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板１０を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及びボロンよりも先にイオン注入する。Ｐウェル２０は、Ｐ型高濃度不純物層２２よりも先に形成することが望ましい。

【0039】

次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。

【0040】

次いで、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。

【0041】

次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図５）。

【0042】

Ｎウェル２８は、例えば、リンイオン（Ｐ^＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０^１２ｃｍ^−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型高濃度不純物層３０は、例えば、砒素イオンを、例えば、加速エネルギー６ｋｅＶ、ドーズ量２×１０^１３ｃｍ^−２の条件でイオン注入することにより形成する。Ｎウェル２８は、Ｎ型高濃度不純物層３０よりも先に形成することが望ましい。

【0043】

次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。

【0044】

次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２を露出し、他の領域を覆うフォトレジスト膜３４を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。

【0045】

次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図６）。

【0046】

Ｐウェル３６は、例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０^１２ｃｍ^−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型不純物層３８は、ボロンイオンを、例えば、加速エネルギー２ｋｅＶ、ドーズ量５×１０^１２ｃｍ^−２の条件でイオン注入することにより形成する。なお、高電圧ＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、炭素及びゲルマニウムのイオン注入を行わない。

【0047】

次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。

【0048】

次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ形成領域４０を露出し、他の領域を覆うフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。

【0049】

次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４と、Ｎ型不純物層４６とを形成する（図７）。

【0050】

Ｎウェル４４は、例えば、リンイオンを、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０^１２ｃｍ^−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型不純物層４６は、リンイオンを、例えば、加速エネルギー２ｋｅＶ、ドーズ量５×１０^１２ｃｍ^−２の条件でイオン注入することにより形成する。なお、高電圧PＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、砒素よりも拡散定数の大きいリンを用いている。

【0051】

次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。

【0052】

次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０を再結晶化するとともに、注入した不純物を格子位置に配置する。例えば、窒素雰囲気中で、６００℃１５０秒間の熱処理を行い、次いで１０００℃０秒間の熱処理を行う。

【0053】

次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３０ｎｍのノンドープのシリコン層４８をエピタキシャル成長する（図８）。

【0054】

次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン層４８の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜５２を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。

【0055】

次いで、シリコン酸化膜５２上に、例えばＬＰＣＶＤ法により、例えば膜厚７０ｎｍのシリコン窒化膜５４を堆積する。処理条件は、例えば、温度を７００℃、時間を１５０分間とする。

【0056】

次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜５４、シリコン酸化膜５２、シリコン層４８、及びシリコン基板１０を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝５６を形成する（図９）。なお、フォトリソグラフィの位置合わせには、溝１２のマークを用いる。

【0057】

次いで、例えばＩＳＳＧ法により、減圧下でシリコン層４８及びシリコン基板１０の表面をウェット酸化し、素子分離溝５６の内壁に、ライナー膜として、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を１２秒間とする。

【0058】

次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝５６をシリコン酸化膜によって埋め込む。

【0059】

次いで、例えばＣＭＰ法により、シリコン窒化膜５４上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝５６に埋め込まれたシリコン酸化膜により、素子分離絶縁膜５８を形成する（図１０）。

【0060】

次いで、シリコン窒化膜５４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜５８を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層４８の表面の高さと素子分離絶縁膜５８の表面の高さとが同程度になるように調整するためのものである。

【0061】

次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜５４を除去する（図１１）。

【0062】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜５２を除去する。この際、シリコン酸化膜５２を完全に除去するために、膜厚３ｎｍのシリコン酸化膜５２に対して、熱酸化膜で５ｎｍ相当のエッチングを行う。

【0063】

素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。

【0064】

本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜５２のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、１０ｎｍと小さく抑えることができる。

【0065】

次いで、熱酸化法により、例えば膜厚７ｎｍのシリコン酸化膜６０を形成する（図１２）。処理条件は、例えば、温度を７５０℃、時間を５２分間とする。

【0066】

次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０を覆い、他の領域を露出するフォトレジスト膜６２を形成する。

【0067】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜６２をマスクとしてシリコン酸化膜６０をエッチングする。これにより、低電圧ＮＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を除去する（図１３）。この際、シリコン酸化膜６０を完全に除去するために、膜厚７ｎｍのシリコン酸化膜６０に対して、熱酸化膜で１０ｎｍ相当のエッチングを行う。

【0068】

素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。

【0069】

本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜６０のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、２０ｎｍと小さく抑えることができる。

【0070】

これにより、シリコン酸化膜５２，６０を除去する際の素子分離絶縁膜５８の沈み込み量の総和は、高電圧トランジスタ形成領域３２，４０で１０ｎｍ程度、低電圧トランジスタ形成領域１６，２４で３０ｎｍ程度と、小さく抑えることができる。

【0071】

次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。

【0072】

次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜６４を形成する。処理条件は、例えば、温度を８１０℃、時間を８秒間とする。

【0073】

次いで、ＮＯ雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜６０，６４内に窒素を導入する。

【0074】

こうして、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域３２に、シリコン酸化膜６０のゲート絶縁膜６０ａを形成する。また、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４に、シリコン酸化膜６０よりも薄いシリコン酸化膜６４のゲート絶縁膜６４ａを形成する（図１４）。

【0075】

次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を６０５℃とする。

【0076】

次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極６６を形成する（図１５）。

【0077】

次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＮ型不純物層６８を形成する。例えば、リンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量２×１０^１３ｃｍ^−２の条件でイオン注入し、Ｎ型不純物層６８を形成する。

【0078】

次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６をマスクとしてＰ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＰ型不純物層７０を形成する。例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０^１３ｃｍ^−２の条件でイオン注入し、Ｐ型不純物層７０を形成する。

【0079】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、エクステンション領域となるＮ型不純物層７２を形成する。例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０^１４ｃｍ^−２の条件でイオン注入し、Ｎ型不純物層７２を形成する。

【0080】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、ゲート電極６６をマスクとして選択的にイオン注入し、エクステンション領域となるＰ型不純物層７４を形成する（図１６）。例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量７×１０^１４ｃｍ^−２の条件でイオン注入し、Ｐ型不純物層７４を形成する。

【0081】

次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を堆積する。処理条件は、例えば、温度を５２０℃とする。

【0082】

次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極６６の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ７６を形成する（図１７）。

【0083】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＮ型不純物層７８を形成するとともに、ＮＭＯＳトランジスタのゲート電極６６にＮ型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０^１６ｃｍ^−２とする。

【0084】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＰ型不純物層８０を形成するとともに、ＰＭＯＳトランジスタのゲート電極６６にＰ型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー４ｋｅＶ、ドーズ量６×１０^１５ｃｍ^−２とする。

【0085】

次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極６６中の拡散を行う。１０２５℃、０秒間の短時間熱処理は、ゲート電極６６とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。

【0086】

また、低電圧ＮＭＯＳトランジスタのチャネル部は炭素がボロンの拡散を抑制することにより、低電圧ＰＭＯＳトランジスタのチャネル部は砒素の拡散が遅いことにより、急峻な不純物分布を維持することができる。一方、高電圧ＮＭＯＳトランジスタのチャネル部は炭素が導入されていないことにより拡散は抑制されず、高電圧ＰＭＯＳトランジスタのチャネル部には砒素よりも拡散定数の大きいリンが導入されているため、なだらかな不純物分布を形成することができる。

【0087】

こうして、シリコン基板１０上に、４種類のトランジスタを完成する。すなわち、低電圧ＮＭＯＳトランジスタ形成領域１６に、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）を形成する。また、低電圧ＰＭＯＳトランジスタ形成領域２４に、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域に、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域に、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）を形成する（図１８）。

【0088】

次いで、サリサイドプロセスにより、ゲート電極６６上、Ｎ型不純物層７８上、及びＰ型不純物層８０上に、金属シリサイド膜８４、例えばコバルトシリサイド膜を形成する。

【0089】

次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。

【0090】

次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。

【0091】

これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜８６を形成する。

【0092】

次いで、例えばＣＭＰ法により、層間絶縁膜８６の表面を研磨し、平坦化する。

【0093】

この後、層間絶縁膜８６に埋め込まれたコンタクトプラグ８８、コンタクトプラグ８８に接続された配線９０等を形成し、半導体装置を完成する（図１９）。

【0094】

このように、本実施形態によれば、低電圧ＮＭＯＳトランジスタの高濃度不純物層２２をボロン及び炭素を含む不純物層により、低電圧ＰＭＯＳトランジスタの高濃度不純物層３０を砒素を含む不純物層により形成するので、急峻な不純物分布を実現することができる。他方、高電圧ＮＭＯＳトランジスタの不純物層３８をボロンを含む不純物層により、高電圧ＰＭＯＳトランジスタの不純物層４６をリンを含む不純物層により形成するので、なだらかな不純物分布を実現することができる。これにより、閾値電圧の安定した信頼性の高い低電圧トランジスタを実現できるとともに、接合耐圧やホットキャリア耐性の高い高電圧トランジスタを実現することができる。

【0095】

また、ウェル及びチャネル不純物層を形成した後に素子分離絶縁膜を形成するので、素子分離絶縁膜に高濃度のチャネル不純物が導入されるのを防止することができ、エッチング工程においける素子分離絶縁膜の膜減りを大幅に抑制することができる。これにより、基板表面の平坦性が向上するとともに、寄生トランジスタチャネルの発生を防止することができ、信頼性が高く高性能の半導体装置を実現することができる。

【0096】

［第２実施形態］
第２実施形態による半導体装置の製造方法について図２０乃至図２３を用いて説明する。図１乃至図１９に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

【0097】

図２０乃至図２３は、本参考例による半導体装置の製造方法を示す工程断面図である。

【0098】

第１実施形態による半導体装置の製造方法では、エッチングに伴う素子分離絶縁膜５８の沈み込み量を、高電圧トランジスタ形成領域３２，４０で１０ｎｍ程度、低電圧トランジスタ形成領域１６，２４で３０ｎｍ程度と、小さく抑えることができた。しかしながら、高電圧トランジスタ形成領域３２，４０と比較すると、低電圧トランジスタ形成領域１６，２４における素子分離絶縁膜５８の沈み込み量は大きい。

【0099】

本実施形態では、低電圧トランジスタ形成領域１６，２４における素子分離絶縁膜５８の沈み込み量を更に抑制しうる方法について説明する。

【0100】

まず、図３乃至図１１に示す第１実施形態による半導体装置の製造方法と同様にして、活性領域を画定する素子分離絶縁膜５８を形成する。活性領域の表面には、膜厚３ｎｍ程度のシリコン酸化膜５２が残存している（図２０）。

【0101】

次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４を覆い、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０を露出するフォトレジスト膜９２を形成する。

【0102】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９２をマスクとしてシリコン酸化膜５２をエッチングする。これにより、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン酸化膜５２を除去する（図２１）。

【0103】

この際、シリコン酸化膜５２を完全に除去するために、膜厚３ｎｍのシリコン酸化膜５２に対して、熱酸化膜で５ｎｍ相当のエッチングを行う。

【0104】

素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。

【0105】

本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜５２のエッチングに伴う高電圧トランジスタ形成領域３２，４０の素子分離絶縁膜５８の沈み込み量は、１０ｎｍと小さく抑えることができる。一方、低電圧トランジスタ形成領域１６，２４はフォトレジスト膜９２で覆われているため、低電圧トランジスタ形成領域１６，２４の素子分離絶縁膜５８はエッチングされない。

【0106】

次いで、例えばアッシングにより、フォトレジスト膜９２を除去する。

【0107】

次いで、熱酸化法により、例えば膜厚７ｎｍのシリコン酸化膜６０を形成する（図２２）。処理条件は、例えば、温度を７５０℃、時間を５２分間とする。

【0108】

この際、低電圧トランジスタ形成領域１６，２４に残存しているシリコン酸化膜５２も追加酸化され、膜厚が８ｎｍ程度となる。

【0109】

次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０を覆い、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４を露出するフォトレジスト膜６２を形成する。

【0110】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜６２をマスクとしてシリコン酸化膜６０をエッチングする。これにより、低電圧ＮＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を除去する（図２３）。この際、シリコン酸化膜５２を完全に除去するために、膜厚８ｎｍのシリコン酸化膜５２に対して、熱酸化膜で１１ｎｍ相当のエッチングを行う。

【0111】

素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。

【0112】

本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜５２のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、２２ｎｍと小さく抑えることができる。

【0113】

これにより、シリコン酸化膜５２，６０を除去する際の素子分離絶縁膜５８の沈み込み量の総和は、高電圧トランジスタ形成領域３２，４０で１０ｎｍ程度、低電圧トランジスタ形成領域１６，２４で２２ｎｍ程度と、小さく抑えることができる。

【0114】

第１実施形態による半導体装置の製造方法と比較すると、低電圧トランジスタ形成領域１６，２４における素子分離絶縁膜５８の沈み込み量を、２５％程度改善することができた。

【0115】

この後、図１４乃至図１９に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。

【0116】

このように、本実施形態によれば、高電圧トランジスタのゲート絶縁膜を形成する前に、高電圧トランジスタ形成領域に形成されている絶縁膜を選択的に除去するので、低電圧トランジスタ形成領域の素子分離絶縁膜の膜減りを大幅に抑制することができる。これにより、基板表面の平坦性が向上し、信頼性が高く高性能の半導体装置を実現することができる。

【0117】

［第１参考例］
第１参考例による半導体装置の製造方法について図２４乃至図２６を用いて説明する。図１乃至図２３に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

【0118】

図２４乃至図２６は、本参考例による半導体装置の製造方法を示す工程断面図である。

【0119】

本参考例では、素子分離絶縁膜５８の形成の後にＰ型高濃度不純物層２２及びＮ型高濃度不純物層３０等のチャネルイオン注入を行うプロセスについて説明する。

【0120】

まず、シリコン基板１０に、ＳＴＩ法により、素子分離絶縁膜５８を形成する。

【0121】

次いで、素子分離絶縁膜５８により画定された活性領域上に、保護酸化膜としてのシリコン酸化膜１４を形成する（図２４（ａ））。

【0122】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐ型高濃度不純物層２２を形成する。

【0123】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎ型高濃度不純物層３０を形成する。

【0124】

次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐ型不純物層３８を形成する。

【0125】

次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎ型不純物層４６を形成する（図２４（ｂ））。

【0126】

次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。

【0127】

次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去し、活性領域のシリコン基板１０を露出する。

【0128】

このとき、素子分離絶縁膜５８にはＰ型高濃度不純物層２２及びＮ型高濃度不純物層３０の形成の際のイオン注入によって高濃度の不純物が導入されているため、素子分離絶縁膜５８におけるエッチングが増速される。特に、急峻な不純物プロファイルを得る等の目的で、Ｎ型不純物層３０の形成のために砒素をイオン注入した場合には、低電圧ＰＭＯＳトランジスタ形成領域２４におけるエッチングレートの増加は顕著である。

【0129】

この結果、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４において、シリコン酸化膜１４のエッチングの際に素子分離絶縁膜５８が過剰にエッチングされ、活性領域の側面部分が露出されてしまう。

【0130】

なお、Ｐ型不純物層３８及びＮ型不純物層４６はＰ型高濃度不純物層２２及びＮ型高濃度不純物層３０と比較すると不純物濃度が１桁程度低い。このため、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０における素子分離絶縁膜５８のエッチング量は、比較的に少ない。

【0131】

次いで、シリコン基板１０上に、ノンドープのシリコン層４８をエピタキシャル成長する（図２５（ａ））。この際、シリコン層４８の成長は活性領域の表面及び側面から進行するため、異なる面方位に沿って形成されたシリコン層が重なる部分、すなわち素子分離絶縁膜５８の端部に、結晶欠陥が導入されてしてしまう。

【0132】

シリコン層４８に導入された結晶欠陥は、リーク電流の増加等、トランジスタの特性に多大な影響を与えるため、好ましくない。

【0133】

次いで、活性領域上に、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタ用のゲート絶縁膜６０ａとなるシリコン酸化膜６０を形成する（図２５（ｂ））。

【0134】

次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を選択的に除去する（図２６（ａ））。

【0135】

この際、シリコン酸化膜６０のエッチングとともに素子分離絶縁膜５８もエッチングされ、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４では、素子分離絶縁膜５８の端部においてシリコン層４８の下面が露出される。

【0136】

次いで、低電圧ＮＭＯＳトランジスタ領域１６及び低電圧ＰＭＯＳトランジスタ領域２４の活性領域上に、ゲート絶縁膜６４ａとなるシリコン酸化膜６４を形成する（図２６（ｂ））。

【0137】

この後、ゲート絶縁膜６４ａ上にゲート電極６６を形成すると、素子分離絶縁膜５８の端部のシリコン層４８の下方には、シリコン層４８を介さずにゲート電極６６と対向する寄生トランジスタチャネルが形成されてしまう。素子分離絶縁膜５８の形成後にシリコン層４８をエピタキシャル成長し、次いで、膜厚の異なる２種類以上のゲート絶縁膜を形成すると、この寄生トランジスタチャネルの形成は避けられない。

【0138】

また、素子分離絶縁膜５８の膜減りは、以降のエッチングプロセスにおいても生じる。素子分離絶縁膜５８の膜減りが生じると、基板表面の平坦性が低下し、後工程のプロセスに不具合を生じることもある。

【0139】

［第２参考例］
第２参考例による半導体装置の製造方法について図２７乃至図３２を用いて説明する。図１乃至図２３に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

【0140】

図２７乃至図３２は、本参考例による半導体装置の製造方法を示す工程断面図である。

【0141】

本参考例では、Ｐ型高濃度不純物層２２及びＮ型高濃度不純物層３０の形成の後に素子分離絶縁膜５８を形成するプロセスについて説明する。

【0142】

まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外に、マスクアライメント用のマークとして用いる溝１２を形成する。

【0143】

次いで、シリコン基板１０の全面に、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図２７（ａ））。

【0144】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル２０及びＰ型高濃度不純物層２２を形成する。Ｐウェル２０及びＰ型高濃度不純物層２２は、例えば、ボロン又は弗化ボロン（ＢＦ_２）を２重にイオン注入することにより形成する。

【0145】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル２８及びＮ型高濃度不純物層３０を形成する（図２７（ｂ））。Ｎウェル２８及びＮ型高濃度不純物層３０は、例えば、リン又は砒素若しくはアンチモン（Ｓｂ）を２重にイオン注入することにより形成する。

【0146】

次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。

【0147】

次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。

【0148】

次いで、シリコン基板１０上に、ノンドープのシリコン層４８をエピタキシャル成長する（図２８（ａ））。

【0149】

次いで、ＳＴＩ法により、シリコン基板１０及びシリコン層４８に、素子分離絶縁膜５８を形成する（図２８（ｂ））。

【0150】

次いで、活性領域上に、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタ用のゲート絶縁膜６０ａとなるシリコン酸化膜６０を形成する（図２９（ａ））。

【0151】

次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を選択的に除去する（図２９（ｂ））。

【0152】

次いで、低電圧ＮＭＯＳトランジスタ領域１６及び低電圧ＰＭＯＳトランジスタ領域２４の活性領域上に、ゲート絶縁膜６４ａとなるシリコン酸化膜６４を形成する（図３０（ａ））。

【0153】

次いで、全面に、ポリシリコン膜６６ａを形成する。

【0154】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２のポリシリコン膜６６ａに、Ｎ型不純物を添加する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０のポリシリコン膜６６ａに、Ｐ型不純物を添加する（図３０（ｂ））。

【0155】

次いで、ポリシリコン膜６６ａをパターニングし、各トランジスタ形成領域に、ゲート電極６６を形成する。

【0156】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６に、エクステンション領域となるＮ型不純物層７２を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４に、エクステンション領域となるＰ型不純物層７４を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域３２に、ＬＤＤ領域となるＮ型不純物層６８を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域４０に、ＬＤＤ領域となるＰ型不純物層７０を形成する（図３１（ａ））。

【0157】

次いで、シリコン酸化膜を堆積して異方性エッチングし、ゲート電極６６の側壁部分に、サイドウォールスペーサ６８を形成する（図３１（ｂ））。

【0158】

次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ソース／ドレイン領域となるＮ型不純物層７８を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ソース／ドレイン領域となるＰ型不純物層８０を形成する（図３２）。

【0159】

次いで、熱処理を行い、注入した不純物を活性化する。

【0160】

こうして、シリコン基板１０上に、低電圧ＮＭＯＳトランジスタと、低電圧ＰＭＯＳトランジスタと、高電圧ＮＭＯＳトランジスタと、高電圧ＰＭＯＳトランジスタを形成する。

【0161】

本参考例では、低電圧トランジスタのウェル（チャネル不純物層を含む）と、高電圧トランジスタのウェル（チャネル不純物層を含む）とを同時に形成している。しかしながら、低電圧トランジスタのチャネル不純物層には急峻な不純物分布が求められる一方、高電圧トランジスタのチャネル不純物層層は急峻な不純物分布を必要としない。むしろ、急峻な分布による接合耐圧の低下やホットキャリア耐性の低下を生じるため、好ましくない。かかる観点から、低電圧トランジスタのウェルと高電圧トランジスタのウェルとは、別々に形成することが望ましい。

【0162】

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

【0163】

例えば、上記実施形態では、Ｐ型高濃度不純物層２２を形成する際に、非晶質化のためにゲルマニウムをイオン注入しているが、非晶質化に用いるイオン種は、これに限定されるものではない。例えば、シリコン、窒素、アルゴン、キセノン等を用いるようにしてもよい。

【0164】

また、上記実施形態では、下地の半導体基板としてシリコン基板を用いたが、下地の半導体基板は、必ずしもバルクのシリコン基板である必要はない。ＳＯＩ基板など、他の半導体基板を適用してもよい。

【0165】

また、上記実施形態では、エピタキシャル半導体層としてシリコン層を用いたが、必ずしもシリコン層である必要はない。シリコン層の代わりに、ＳｉＧｅ層やＳｉＣ層等の他の半導体層を適用してもよい。

【0166】

また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

【0167】

以上の実施形態に関し、更に以下の付記を開示する。

【0168】

（付記１） 半導体基板の第１の領域を露出する第１のマスクを用いて、前記第１の領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記半導体基板の第２の領域を露出する第２のマスクを用いて、前記第２の領域に、第１の不純物よりも拡散定数の小さい前記第１導電型の第２の不純物、又は、前記第１の不純物及び前記第１の不純物の拡散を抑制する第３の不純物をイオン注入する工程と、
前記第１の不純物及び前記第２の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、それぞれ形成する工程と、
前記第１の不純物層及び前記第２の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
前記半導体層の前記第１の領域上及び前記第２の領域上に、第１のゲート絶縁膜を成長する工程と、
前記第２の領域を露出する第３のマスクを用いて、前記第２の領域の前記第１のゲート絶縁膜を除去する工程と、
前記半導体層の前記第２の領域上に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を成長する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。

【0169】

（付記２） 付記１記載の半導体装置の製造方法において、
前記第１の不純物は、ボロンであり、
前記第３の不純物は、炭素である
ことを特徴とする半導体装置の製造方法。

【0170】

（付記３） 付記２記載の半導体装置の製造方法において、
前記第１の不純物及び前記第３の不純物のイオン注入に先立ち、前記第２の領域に、前記半導体基板の表面領域を非晶質化するための第４の不純物をイオン注入する
ことを特徴とする半導体装置の製造方法。

【0171】

（付記４） 付記３記載の半導体装置の製造方法において、
前記第４の不純物は、ゲルマニウムである
ことを特徴とする半導体装置の製造方法。

【0172】

（付記５） 付記１記載の半導体装置の製造方法において、
前記第１の不純物は、リンであり、
前記第２の不純物は、砒素である
ことを特徴とする半導体装置の製造方法。

【0173】

（付記６） 付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後、前記半導体層を形成した前記半導体基板に素子分離絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

【0174】

（付記７） 付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜を成長する工程では、前記第１の領域を露出する第３のマスクを用いてエッチングを行い、前記第１の領域の前記半導体層の表面を露出した後、前記第１のゲート絶縁膜を成長する
ことを特徴とする半導体装置の製造方法。

【0175】

（付記８） 半導体基板の第１の領域を露出する第１のマスクを用いて、前記第１の領域に、第１の不純物をイオン注入する工程と、
前記半導体基板の第２の領域を露出する第２のマスクを用いて、前記第２の領域に、前記第１の不純物と同導電型の第２の不純物をイオン注入する工程と、
前記半導体基板の第３の領域を露出する第３のマスクを用いて、前記第３の領域に、前記第１の不純物と逆導電型の第３の不純物をイオン注入する工程と、
前記半導体基板の第４の領域を露出する第４のマスクを用いて、前記第４の領域に、前記第１の不純物と逆導電型の第４の不純物をイオン注入する工程と、
前記第１の不純物、第２の不純物、第３の不純物、及び前記第４の不純物を活性化し、前記第１の領域に第１の不純物層を、前記第２の領域に第２の不純物層を、前記第３の領域に第３の不純物層を、前記第４の領域に第４の不純物層を、それぞれ形成する工程と、
前記第１の不純物層、前記第２の不純物層、前記第３の不純物層、及び前記第４の不純物層が形成された前記半導体基板上に、半導体層をエピタキシャル成長する工程と、
前記半導体層の前記第１の領域上、前記第２の領域上、前記第３の領域上、及び前記第４の領域上に、第１のゲート絶縁膜を成長する工程と、
前記第２の領域及び前記第４の領域を露出する第５のマスクを用いて、前記第２の領域及び前記第４の領域の前記第１のゲート絶縁膜を除去する工程と、
前記半導体層の前記第２の領域上及び前記第４の領域上に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を成長する工程と、
前記第１の領域の前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第２のゲート絶縁膜上に第２のゲート電極を、前記第３の領域の前記第１のゲート絶縁膜上に第３のゲート電極を、前記第４の領域の前記第２のゲート絶縁膜上に第４のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。

【0176】

（付記９） 付記８記載の半導体装置の製造方法において、
前記第１の不純物は、ボロンであり、
前記第２の不純物は、ボロンと炭素を含み、
前記第３の不純物は、リンであり、
前記第４の不純物は、砒素又はアンチモンである
ことを特徴とする半導体装置の製造方法。

【0177】

（付記１０） 付記８又は９記載の半導体装置の製造方法において、
前記第２の不純物をイオン注入する工程では、前記第２の不純物のイオン注入に先立ち、前記半導体基板の表面領域を非晶質化するための第５の不純物をイオン注入する
ことを特徴とする半導体装置の製造方法。

【0178】

（付記１１） 付記１０記載の半導体装置の製造方法において、
前記第５の不純物は、ゲルマニウムである
ことを特徴とする半導体装置の製造方法。

【0179】

（付記１２） 付記８乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後、前記半導体層を形成した前記半導体基板に素子分離絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

【0180】

（付記１３） 付記８乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜を成長する工程では、前記第１の領域及び前記第３の領域を露出する第６のマスクを用いてエッチングを行い、前記第１の領域及び前記第３の領域の前記半導体層の表面を露出した後、前記第１のゲート絶縁膜を成長する
ことを特徴とする半導体装置の製造方法。

【0181】

（付記１４） 半導体基板の第１の領域に形成され、ボロンを含む第１の不純物層と、
前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、
前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板の第２の領域に形成され、ボロン及び炭素を含む第３の不純物層と、
前記第２の不純物層上に形成された第２のエピタキシャル半導体層と、
前記第２のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された第２のソース／ドレイン領域とを有する第２のトランジスタと、
前記半導体基板の第３の領域に形成され、リンを含む第３の不純物層と、
前記第３の不純物層上に形成された第３のエピタキシャル半導体層と、
前記第３のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜と膜厚の等しい第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
前記第３のエピタキシャル半導体層及び前記第３の領域の前記半導体基板内に形成された第３のソース／ドレイン領域とを有する第３のトランジスタと、
前記半導体基板の第４の領域に形成され、砒素又はアンチモンを含む第３の不純物層と、
前記第４の不純物層上に形成された第４のエピタキシャル半導体層と、
前記第４のエピタキシャル半導体層上に形成され、前記第２のゲート絶縁膜と膜厚の等しい第４のゲート絶縁膜と、
前記第４のゲート絶縁膜上に形成された第４のゲート電極と、
前記第４のエピタキシャル半導体層及び前記第４の領域の前記半導体基板内に形成された第４のソース／ドレイン領域とを有する第４のトランジスタと
を有することを特徴とする半導体装置。

【0182】

（付記１５） 付記１４記載の半導体装置において、
前記第２の不純物層は、ゲルマニウムを含む
ことを特徴とする半導体装置。

【符号の説明】

【0183】

１０…シリコン基板
１２…溝
１４，５２，６０，６４…シリコン酸化膜
１６…低電圧ＮＭＯＳトランジスタ形成領域
１８，２６，３４，４２，５０，６２…フォトレジスト膜
２０，３６…Ｐウェル
２２…Ｐ型高濃度不純物層
２４…低電圧ＰＭＯＳトランジスタ形成領域
２８，４４…Ｎウェル
３０…Ｎ型高濃度不純物層
３２…高電圧ＮＭＯＳトランジスタ形成領域
３８，７０，７４…Ｐ型不純物層
４０…高電圧ＰＭＯＳトランジスタ形成領域
４６，６８，７２…Ｎ型不純物層
４８…シリコン層
５４…シリコン窒化膜
５６…素子分離溝
５８…素子分離絶縁膜
６０ａ，６４ａ…ゲート絶縁膜
６６ａ…ポリシリコン膜
６６…ゲート電極
７６…サイドウォールスペーサ
７８…Ｎ型不純物層（ソース／ドレイン領域）
８０…Ｐ型不純物層（ソース／ドレイン領域）
８４…金属シリサイド膜
８６…層間絶縁膜
８８…コンタクトプラグ
９０…配線
１００…シリコン基板
１０２…ソース領域
１０４…ドレイン領域
１０６…チャネル領域
１０８…高濃度不純物層
１１０…シリコン層
１１２…ゲート絶縁膜
１１４…ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】