特許 5856836 不揮発性半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5856836

(24)【登録日】2015年12月18日

(45)【発行日】2016年2月10日

(54)【発明の名称】不揮発性半導体記憶装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20160128BHJP

   H01L 29/788 20060101ALI20160128BHJP

   H01L 29/792 20060101ALI20160128BHJP

   H01L 21/8247 20060101ALI20160128BHJP

   H01L 27/115 20060101ALI20160128BHJP

   H01L 27/10 20060101ALI20160128BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/10 434

   H01L27/10 461

   H01L27/10 431

【請求項の数】5

【全頁数】10

(21)【出願番号】特願2011-276298(P2011-276298)

(22)【出願日】2011年12月16日

(65)【公開番号】特開2013-128012(P2013-128012A)

(43)【公開日】2013年6月27日

【審査請求日】2014年10月7日

(73)【特許権者】

【識別番号】000002325

【氏名又は名称】セイコーインスツル株式会社

(74)【代理人】

【識別番号】100154863

【弁理士】

【氏名又は名称】久原 健太郎

(74)【代理人】

【識別番号】100142837

【弁理士】

【氏名又は名称】内野 則彰

(74)【代理人】

【識別番号】100123685

【弁理士】

【氏名又は名称】木村 信行

(72)【発明者】

【氏名】井上 亜矢子

(72)【発明者】

【氏名】津村 和宏

(72)【発明者】

【氏名】斎藤 直人

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開平０７−１８３４１０（ＪＰ，Ａ）

【文献】 特表２００５−５２２８８４（ＪＰ，Ａ）

【文献】 特開平１１−３４０４６８（ＪＰ，Ａ）

【文献】 特開平０６−２９１２９０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の一主面に沿って形成された第１導電型のウェル領域と、
前記ウェル領域内に設けられ、前記半導体基板表面に形成された素子分離領域により互いに分離されている第１のアクティブ領域および第２のアクティブ領域と、
前記第２のアクティブ領域の前記半導体基板表面近傍に設けられた第１の第２導電型不純物拡散層と、
前記第１のアクティブ領域の前記半導体基板表面に設けられた第１のゲート絶縁膜および前記第２のアクティブ領域の前記半導体基板表面に設けられた第２のゲート絶縁膜を介して前記第１のアクティブ領域から前記第２のアクティブ領域にかけて設けられた、前記第１のアクティブ領域において第１および第２の環状構造を有するフローティングゲートと、
前記第１のアクティブ領域の前記半導体基板表面近傍であって、前記第１の環状構造の内側となる位置に配置されたソース領域と、
前記ソース領域を囲み、前記フローティングゲートの外側となる位置に配置されたドレイン領域と、
前記第１のアクティブ領域の前記半導体基板表面近傍であって、前記第２の環状構造の内側となる位置に配置された第２のドレイン領域と、
を有し、
前記第２の環状構造は、前記第１の環状構造および前記素子分離領域との間に配置されている不揮発性半導体記憶装置。

【請求項2】

前記ソース領域、前記環状構造、および前記ドレイン領域が四角形の環状に配置された請求項１記載の不揮発性半導体記憶装置。

【請求項3】

前記ソース領域、前記環状構造、および前記ドレイン領域が同心円の環状に配置された請求項１記載の不揮発性半導体記憶装置。

【請求項4】

前記ソース領域、前記環状構造、および前記ドレイン領域が五角形以上の多角形の環状に配置された請求項１記載の不揮発性半導体記憶装置。

【請求項5】

前記第２の環状構造は前記第２のドレイン領域が位置する内側に櫛状の突起を有している請求項１記載の不揮発性半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電気的書き込み、読み出し可能な不揮発性半導体記憶装置の構造に関する。

【背景技術】

【0002】

近年メモリによってトリミングが可能なブリーダー抵抗回路を備えた半導体集積回路が知られている。従来、ブリーダー抵抗の調整は、ブリーダー抵抗に並列して形成されたヒューズを、レーザー光等で機械的に切断する手法が用いられていた。

【0003】

そのため、ブリーダー抵抗のトリミングは、パッケージに組み立てる前にしか行うことができなかった。一方、ブリーダー抵抗のトリミングにメモリを用いると、組み立て後にも電気的にトリミングが可能となり、代表的な効果として下記２点が挙げられる。
・パッケージの状態でトリミングを行い出荷可能なので、短納期対応が可能である。
・パッケージ組み立て時に生じるパッケージシフトも含めたトリミングができるので高精度化が可能である。

【0004】

通常、ブリーダー抵抗のトリミングは一度トリミングすれば、情報を書き換える必要がないので、トリミング用のメモリとして、紫外線消去型不揮発性ＥＰＲＯＭ（Erasable Programmable Read Only Memory）がＯＴＰ(One Time Programmable)メモリとして使用される。また、ブリーダー抵抗のトリミング用のメモリは、メモリＩＣとは異なり、メモリ容量が少量で済むため、メモリＩＣと比較すると、メモリセルの高集積化や高速動作は要求されない。

【0005】

トリミング用のメモリに対する代表的な要求特性として下記３点が挙げられる。
・メモリを制御する為の周辺回路の縮小化。
・低電圧動作化。
・既存の製造工程の活用。

【0006】

上記３点の代表的な要求特性について説明する。
要求特性の一つとして、メモリの周辺回路の縮小化がある。メモリによってトリミング可能なブリーダー抵抗回路には、書き込み、読み出し等、トリミング用のメモリを制御する為の周辺回路が必要となる。通常、このメモリを制御する為の周辺回路面積の方が、全メモリセルの面積よりも大きくなってしまっている。従って、周辺回路の縮小化が求められている。

【0007】

また、他の要求特性の一つとして、トリミング用メモリの書き込み電圧の低減、すなわち、低電圧動作化がある。書き込み時の電圧が高いと、周辺回路の高耐圧化が必要となり、高耐圧を実現するために、素子構造が複雑になり、面積拡大や工程数が増大する問題がある。その為、低電圧動作が求められている。これは、トリミング用のメモリに限らず、メモリ全般の課題となっている。

【0008】

更に、他の要求特性の一つとして、既存の製造工程の活用がある。例えば、メモリＩＣでは、メモリセルの高集積化の為に、フローティングゲートとコントロールゲートを積層構造にする手法が取られているが、積層構造にするために、既存の製造工程よりも工程数が増大してしまう。一方、トリミング用のメモリを制御する為の周辺回路は、内蔵されている他の回路との製造工程を共通化することが可能である。トリミング用のメモリは容量が少量で済む為、メモリセル領域の面積が増大することよりも、高集積化の為に製造工程数が増大することの方が、コスト面で不利となる。従って、製造工程数を増やさずに、既存の製造工程を活用することが求められている。

【0009】

従来の紫外線消去型不揮発性ＥＰＲＯＭとして、ホットキャリアを用いて情報の書き込みを行う不揮発性ＥＰＲＯＭが知られている。
ホットキャリアを用いて情報の書き込みを行う従来の不揮発性半導体記憶装置である不揮発性ＥＰＲＯＭの構造と書き込み動作の原理を、図７および図８を用いて説明する。図７は概略構成を示す平面図であり、図８（ａ）、図８（ｂ）、および図８（ｃ）は、それぞれ図７のＦ−Ｆ’線、Ｇ−Ｇ’線、およびＨ−Ｈ’線で切断した断面図である。Ｐ型半導体基板上に形成したＮチャネル型不揮発性ＥＰＲＯＭを例に説明する。

【0010】

図７、及び、図８（ａ）、図８（ｂ）、図８（ｃ）に示すように、素子分離領域１７が選択的に形成されたＰ型半導体基板１５の一主面に沿ってＰ型ウェル１６が形成されている。Ｐ型ウェル１６内のメモリトランジスタ領域１３には、高濃度のＮ型不純物を拡散させたソース領域１８及びドレイン領域１９が形成されている。ソース領域１８及びドレイン領域１９が形成された基板上にゲート酸化膜２０を介して、フローティングゲート２１が形成されている。

【0011】

素子分離領域１７で分離されたコントロールゲート領域１４の上記Ｎ型ウェル１６内には、コントロールゲートと同じ働きをする比較的高濃度のＮ型不純物層２２が形成されている。上記Ｎ型不純物層２２が形成された基板上に設けられたゲート酸化膜を介して、メモリトランジスタ領域１３より延伸された上記フローティングゲート２１が形成されている。ここで、上記Ｎ型不純物層２２の表面の一部が露出するように上記フローティングゲート２１は配置されており、露出された上記Ｎ型不純物層２２の形成された基板表面には、高濃度Ｎ型不純物層２３が形成されている。層間絶縁膜の堆積後に上記高濃度Ｎ型不純物層２３の表面にコントロールゲート電位を印加する為の、コンタクトが形成され、従来の一層ポリシリコンを用いたＮチャネル型不揮発性ＥＰＲＯＭとなる。ここで、電極配線以降（金属配線や保護膜）の構造は、一般的な半導体装置と同様であるので、詳細な説明は割愛する。

【0012】

次に、書き込み動作の原理を説明する。ドレイン電圧Ｖｄあるいはコントロールゲート電圧Ｖｃｇに高い電圧を印加し、ＣＨＥ(Channel Hot Electron)、ＤＡＨＥ(Drain Avalanche Hot Electron)、またはドレイン−基板間でのアバランシェ降伏によって発生したホットキャリアのうちホットエレクトロンを、上記フローティングゲート２１に注入することによって、閾値電圧が増加しデータの書き込みが行われる。

【0013】

従来の不揮発性ＥＰＲＯＭでは、フローティングゲートに注入するホットエレクトロンを発生させるために、書き込み時にドレインおよびコントロールゲートに高い電圧を印加する。上記トリミング用のメモリに対する要求特性でも述べたように、書き込み時の電圧が高いと、周辺回路の高耐圧化が必要となり、高耐圧を実現するために、素子構造が複雑になり、面積拡大や工程数が増大するおそれがある。その為、動作電圧の低電圧化が必要となる。

【0014】

しかし、書き込み電圧を低電圧化させると、動作電圧が低いので、ホットキャリアの発生効率が低下し、書き込み時間や消去時間が長くなってしまうという問題が生じる。その為、低電圧動作での書き込み特性の向上が求められている。

【0015】

書き込み特性を向上させる手段として、フローティングゲート上面に凹凸を設け、フローティングゲートとコントロールゲート間の容量を増大させることで、フローティングゲートの電位を高め、書き込み特性を向上させるという技術が開示されている。（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】特開平０５−５５６０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0017】

しかし、特許文献１記載の手法で、書き込み特性を向上させる場合、確かに書き込み特性を向上することは可能であるが、コントロールゲートを積層する為の工程に加えて、フローティングゲート上に凹凸を形成する工程が必要となり工程が複雑になってしまうという問題がある。また、上記特許文献１の考え方を、上記従来の不揮発性ＥＰＲＯＭのように、多結晶シリコン膜一層構造の不揮発性ＥＰＲＯＭに適用した場合にも、やはり、コントロールゲート領域の基板表面に凹凸を形成する工程が必要となり、工程が複雑になってしまい、コスト面で不利となる。
そこで、本発明は、製造工程を複雑にすることなく、書き込み特性が向上された不揮発性半導体記憶装置を提供することを課題とする。

【課題を解決するための手段】

【0018】

本発明では、上記目的を達成するために、次の手段を用いた。
不揮発性半導体記憶装置において、メモリトランジスタのソース領域を取り囲んで環状のフローティングゲートを配置し、ソース領域は内側に、ドレイン領域は外側になるように環状に形成する。環状にメモリトランジスタを形成することで、従来の不揮発性半導体記憶装置のメモリトランジスタよりも、Ｗ長を長くできる。ホットキャリアの発生の元となる電流量、及び、ホットキャリアの発生しやすいドレイン端領域を大きくできることで、ホットキャリアの絶対数を増やし、書き込み特性を向上することが可能になる。また、本発明による不揮発性半導体記憶装置の構造は、従来の不揮発性半導体記憶装置の製造方法で製造できるので、製造工程を増やさずに書き込み特性を向上することができる。

【発明の効果】

【0019】

本発明によれば、不揮発性半導体記憶装置において、メモリトランジスタのソース領域を取り囲んで環状のフローティングゲートを配置し、ソース領域は内側に、ドレイン領域は外側になるように環状に形成することによって、製造工程を複雑にすることなく、書き込み特性の向上可能な不揮発性半導体記憶装置を提供することができる。

【図面の簡単な説明】

【0020】

【図1】本発明の第一の実施形態の不揮発性半導体記憶装置の概略構造を示す平面図である。

【図2】本発明の第一の実施形態の不揮発性半導体記憶装置の概略構造を示す断面図である。

【図3】本発明の第二の実施形態の不揮発性半導体記憶装置の概略構造を示す平面図である。

【図4】本発明の第二の実施形態の不揮発性半導体記憶装置の概略構造を示す断面図である。

【図5】本発明の第三の実施形態の不揮発性半導体記憶装置の概略構造を示す平面図である。

【図6】本発明の第三の実施形態の不揮発性半導体記憶装置の概略構造を示す断面図である。

【図7】従来の不揮発性ＥＰＲＯＭの概略構造を示す平面図である。

【図8】従来の不揮発性ＥＰＲＯＭの概略構造を示す断面図である。

【発明を実施するための形態】

【0021】

以下、本発明の実施の形態について詳細に説明する。

【実施例1】

【0022】

図１は、本発明の第一の実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図である。図２（ａ）は、図１のＡ−Ａ’線で切断した断面図、図２（ｂ）は、図１のＢ−Ｂ’線で切断した断面図、図２（ｃ）は、図１のＣ−Ｃ’線で切断した断面図である。

【0023】

図１、図２（ａ）、図２（ｂ）、および図２（ｃ）に示すように、素子分離領域５が選択的に形成されたＰ型半導体基板３の一主面に沿ってＰ型ウェル４が形成されている。 ソース領域およびドレイン領域が形成されるメモリトランジスタ領域１に含まれる第１のアクティブ領域３１には、基板上に形成されたゲート酸化膜８を介して、環状構造４１を有するフローティングゲート９が配置される。第１のアクティブ領域３１の上記Ｐ型ウェル４内に、高濃度のＮ型不純物を拡散させることによって、環状構造の環の中である内側にソース領域６、環状構造の外側にドレイン領域７が配置される。

【0024】

また、素子分離領域５で分離された、コントロールゲート領域２に含まれる第２のアクティブ領域の上記Ｐ型ウェル４内には、コントロールゲートと同じ働きをする比較的高濃度のＮ型不純物層１０が形成されている。上記Ｎ型不純物層１０が形成された基板上にゲート酸化膜８を介して、メモリトランジスタ領域１より延伸された上記フローティングゲート９が配置されている。ここで、上記フローティングゲート９は、上記Ｎ型不純物層１０の表面の一部が露出するように配置されており、露出された上記Ｎ型不純物層１０の形成された基板表面には、高濃度Ｎ型不純物層１１が形成されている。層間絶縁膜の堆積後に上記高濃度Ｎ型不純物層１１が形成された基板表面にコントロールゲート電位を印加する為のコンタクトが形成され、本実施の形態で製造する不揮発性半導体記憶装置が構成される。

【0025】

電極配線以降（金属配線や保護膜）の構造は、一般的な半導体装置と同様であるので、詳細な説明は割愛する。
本実施の形態では、図１、及び、図２（ａ）、図２（ｂ）に示すように、ソース領域６を取り囲んで環状のフローティングゲート９を配置し、フローティングゲート９に対して、ソース領域６は内側に、ドレイン領域７は外側になるように環状に配置されている。

【0026】

環状に形成したメモリトランジスタは、従来のメモリトランジスタよりも、Ｗ長を長くできる。ホットキャリア発生の元となる電流量、及び、ホットキャリアの発生しやすいドレイン端領域を大きくできることで、ホットキャリアの絶対数を増やし、書き込み特性を向上することが可能となる。

【0027】

本実施の形態では、Ｐ型半導体基板を使用したＮチャネル型不揮発性半導体記憶装置を例にして説明したが、Ｎ型半導体基板を使用したＰチャネル型不揮発性半導体記憶装置場合にも同様に説明することができる。
また、本実施の形態では、四角い環状にメモリトランジスタを形成したが、円状や、四角形以上の多角形の環状に形成しても同様の効果が得られる。

【実施例2】

【0028】

図３は、本発明の不揮発性半導体記憶装置の第二の実施形態の概略構成を示す平面図である。図４は、図３のＤ−Ｄ’線で切断した断面図である。図３のＢ−Ｂ’線で切断した断面図は図２（ｂ）、図３のＣ−Ｃ’線で切断した断面図は図２（ｃ）と同様であるので新たには記載していない。

【0029】

図３、及び、図４に示すように、メモリトランジスタ領域上１の、ドレイン領域に挟まれたフローティングゲートは複数の環状構造を有し、環状に形成されたフローティングゲートに囲まれた領域に、高濃度のＮ型不純物を拡散させることによって、ソース領域６だけでなく第二のドレイン領域１２を形成する。

【0030】

第二のドレイン領域を形成することで、第一の実施形態よりも、Ｗ長を長くでき、ホットキャリアの起源となる電流量、及び、ホットキャリアの発生しやすいドレイン端領域を大きくできることで、ホットキャリアの絶対数を増やすことができ、書き込み特性を向上することが可能になる。

【実施例3】

【0031】

図５は、本発明の第三の実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図である。図６は、図５のＥ−Ｅ’線で切断した断面図である。図５のＢ−Ｂ’線で切断した断面図は図２（ｂ）、図５のＣ−Ｃ’線で切断した断面図は図２（Ｃ）である。また、図５のＤ−Ｄ’線で切断した断面図は図４である。

【0032】

第三の実施形態は、図５に示すように、上記第二のドレイン領域１２の、上記ソース領域６側に近い上記フローティングゲート９の一部に櫛型の突起２４が形成されている。
上記フローティングゲート９の一部を突起状に形成することで、第一の実施形態、及び、第二の実施形態よりも、ドレイン端に電界集中しやすい角を増やすことができ、ホットキャリアの絶対量を増やすことができ、書き込み特性を向上させることが可能となる。

【0033】

本実施の形態では、前記突起状のフローティングゲートを四角い形状としているが、ホットキャリアの発生しやすい電界集中しやすい角をドレイン端に有すれば同様の効果を得ることができるので、角を有する形状であれば同様の効果が得られる。
この効果は、第二のドレイン領域１２に限らず、第一のドレイン領域７でも同様の効果が得られるので、第一のドレイン端の形状に角を含ませる場合にも、同様の効果が得られる。

【0034】

本実施の形態では、Ｐ型半導体基板を使用したＮチャネル型不揮発性半導体記憶装置を例にして説明したが、Ｎ型半導体基板を使用した場合にも同様に説明することができる。
また、本実施の形態では、環状構造は四角であり、その内外にメモリトランジスタを形成したが、円状や、四角形以上の多角形の環状構造に形成しても同様の効果が得られる。
以上が、本実施の形態で製造する不揮発性半導体記憶装置の構造である。

【0035】

以上に説明した本実施の形態により次のような効果を得ることができる。
本発明によれば、不揮発性半導体記憶装置において、メモリトランジスタのソース領域を取り囲んで環状のフローティングゲートを配置し、ソース領域は内側に、ドレイン領域は外側になるように環状に形成している。

【0036】

環状にメモリトランジスタを形成することで、従来のメモリトランジスタよりも、Ｗ長を長くでき、ホットキャリアの起源となる電流量、及び、ホットキャリアの発生しやすいドレイン端領域を大きくできることで、ホットキャリアの絶対数を増やすことで、書き込み特性を向上することが可能になる。

【0037】

また、本実施の形態で製造する不揮発性半導体記憶装置の構造は、従来の不揮発性半導体記憶装置の製造方法で製造できるので、製造工程を増やさずに書き込み特性を向上することが可能である。
上記効果により、製造工程を複雑にすることなく、書き込み特性の向上可能な不揮発性半導体記憶装置を提供することができる。

【符号の説明】

【0038】

１ メモリトランジスタ領域
２ コントロールゲート領域
３ Ｐ型半導体基板
４ Ｐ型ウェル
５ 素子分離領域
６ ソース領域
７ ドレイン領域
８ ゲート酸化膜
９ フローティングゲート
１０ Ｎ型不純物層
１１ 高濃度Ｎ型不純物層
１２ 第二のドレイン領域
２４ 突起状フローティングゲート
３１ 第１のアクティブ領域
３２ 第２のアクティブ領域
４１ 環状構造

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】