特許 5860520 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5860520

(24)【登録日】2015年12月25日

(45)【発行日】2016年2月16日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20160202BHJP

   H01L 21/28 20060101ALI20160202BHJP

   H01L 21/336 20060101ALI20160202BHJP

   H01L 29/78 20060101ALI20160202BHJP

【ＦＩ】

   H01L29/78 626A

   H01L21/28 301S

   H01L21/28 301R

   H01L29/78 301X

   H01L29/78 617J

   H01L29/78 301Y

【請求項の数】1

【全頁数】35

(21)【出願番号】特願2014-217392(P2014-217392)

(22)【出願日】2014年10月24日

(62)【分割の表示】特願2013-177262(P2013-177262)の分割

【原出願日】2009年2月16日

(65)【公開番号】特開2015-39031(P2015-39031A)

(43)【公開日】2015年2月26日

【審査請求日】2014年10月24日

(31)【優先権主張番号】PCT/JP2008/052567

(32)【優先日】2008年2月15日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100092093

【弁理士】

【氏名又は名称】辻居 幸一

(74)【代理人】

【識別番号】100082005

【弁理士】

【氏名又は名称】熊倉 禎男

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(72)【発明者】

【氏名】舛岡 富士雄

(72)【発明者】

【氏名】工藤 智彦

(72)【発明者】

【氏名】新井 紳太郎

(72)【発明者】

【氏名】中村 広記

【審査官】 岩本 勉

(56)【参考文献】

【文献】 特開２００６−３１０６５１（ＪＰ，Ａ）

【文献】 特開２００４−３５６４７２（ＪＰ，Ａ）

【文献】 特開２００１−２８４５９８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０１２１７０３（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／２８

(57)【特許請求の範囲】

【請求項1】

半導体装置の製造方法であって、
基板上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置とその製造方法に関するものである。

【背景技術】

【0002】

半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。

【0003】

ＳＧＴは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレイン、ゲートの抵抗が高いと、ソース、ドレイン、ゲートに所望の電圧を印加することが難しくなる。そのため、ソース、ドレイン、ゲートの低抵抗化のための設計を含むＳＧＴの製造方法が必要となる。
また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。

【0004】

従来のＭＯＳトランジスタにおいて、ゲートは、ゲート材を堆積し、リソグラフィによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のＭＯＳトランジスタにおいて、ゲート長はゲートパターンにより設計される。
ＳＧＴは、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、ＳＧＴにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。

【0005】

ＳＧＴにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。

【0006】

ＳＧＴは従来のＭＯＳトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。

【0007】

ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。

【0008】

また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている。(非特許文献１)そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開平２−７１５５６

【特許文献2】特開平２−１８８９６６

【特許文献3】特開平３−１４５７６１

【非特許文献】

【0010】

【非特許文献1】IEDM2007 K.Mistry et.al

【発明の概要】

【発明が解決しようとする課題】

【0011】

そこで、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを課題とする。

【課題を解決するための手段】

【0012】

本発明の１態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
メタルゲート電極上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。

【0013】

また、本発明の好ましい態様では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とする前記の半導体装置の製造方法である。

【0014】

また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である前記半導体装置の製造方法。

【0015】

また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である前記半導体装置の製造方法である。

【0016】

また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｎ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｐ型シリコン層である前記半導体装置の製造方法である。

【0017】

また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする前記半導体装置の製造方法である。

【0018】

また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコン、あるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコン、あるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクを形成する工程と、
アモルファスシリコン、あるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコン、あるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコン、あるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことを特徴とする前記半導体装置の製造方法である。

【0019】

また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことを特徴とする前記半導体装置の製造方法である。

【0020】

また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することを特徴とする前記半導体装置の製造方法である。

【0021】

また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とする前記半導体装置の製造方法である。

【0022】

また、本発明の好ましい態様では、
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする前記半導体装置の製造方法である。

【0023】

また、本発明の好ましい態様では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法。

【0024】

また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする前記半導体装置の製造方法。

【0025】

また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度であることを特徴とする前記半導体装置の製造方法である。

【0026】

また、本発明の好ましい態様では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。

【0027】

また、本発明の好ましい態様では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ダミーゲート電極としてアモルファスシリコン、あるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコン、あるいはポリシリコンを研磨し、ダミーゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制することを特徴とする前記半導体装置の製造方法である。

【0028】

また、本発明の好ましい態様では、
ゲート電極であるアモルファスシリコン、あるいはポリシリコン表面を酸化し、アモルファスシリコン、あるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
を含み、
このシリコン酸化膜により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。その結果ダミーゲート導電膜の除去を容易に行うことができることを特徴とする前記の半導体装置の製造方法である。

【0029】

また、本発明の好ましい態様では、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びダミーゲート電極であるアモルファスシリコン、あるいはポリシリコンをエッチングして、ダミーゲート電極及びダミーゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜をドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、ゲート電極の側壁にシリコン窒化膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン窒化膜サイドウォールとダミーゲート上のシリコン酸化膜により
ダミーゲート電極に金属と半導体の化合物を形成することを防ぐことができる。
また、ダミーゲート電極とシリコン窒化膜サイドウォールにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層の上部と柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の上部のみに金属と半導体の化合物を形成することができるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第１導電型シリコン層上部の側壁をダミーゲート電極とダミーゲート絶縁膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする前記半導体装置の製造方法である。

【0030】

また、本発明の好ましい態様では
シリコン窒化膜等を成膜する工程と、
シリコン酸化膜とアモルファスシリコン、あるいはポリシリコン層を成膜する工程と
アモルファスシリコン、あるいはポリシリコン層をＣＭＰにより平坦化し、かつアモルファスシリコン、あるいはポリシリコン層とシリコン酸化膜と同じ高さに制御する工程と、シリコン酸化膜をドライエッチングする工程と、
を含み、
シリコン酸化膜が全てエッチングされ、シリコン窒化膜をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さを同じに制御する工程と、
シリコン窒化膜をドライエッチングする工程と、
を含み、
シリコン窒化膜が全てエッチングされ、ダミーゲート電極をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さをダミーゲートの高さと同じに制御する工程と、
ダミーゲート電極とアモルファスシリコン、あるいはポリシリコン層をドライエッチングする工程と、
シリコン酸化膜をウェットエッチングにより除去する工程と、
ｈｉｇｈ−ｋゲート酸化膜を成膜する工程と、
メタルゲート層を成膜する工程と、
メタルゲート層をドライエッチングする工程と、
を含み、
メタルゲート層が全てエッチングされ、シリコン酸化膜をエッチングの終点検出として使用することにより、シリコン酸化膜とメタルゲート層の高さを同じに制御する工程と、
を含み、
メタルゲートのゲート長を変動ばらつきも小さく、シリコン酸化膜とシリコン窒化膜の膜厚の和がゲート長になるように制御できることを特徴とする前記半導体装置の製造方法である。

【0031】

また、本発明の好ましい態様では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
を含み、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含む前記半導体装置の製造方法である。

【0032】

また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチング工程を含む前記半導体装置の製造方法である。

【0033】

また、本発明の好ましい態様では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
レジストをマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングする工程を含む前記半導体装置の製造方法である。

【発明の効果】

【0034】

本発明では、
本発明の１態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
メタルゲート電極上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により、
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。

【0035】

また、本発明では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。

【0036】

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。

【0037】

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコン、あるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコン、あるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクを形成する工程と、
アモルファスシリコン、あるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコン、あるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコン、あるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。

【0038】

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。

【0039】

また、本発明では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。

【0040】

また、本発明では、
第２のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。

【0041】

また、本発明では、
チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。

【0042】

また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。

【0043】

また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。

【0044】

また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。

【0045】

また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。

【0046】

また、本発明では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ダミーゲート電極としてアモルファスシリコン、あるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコン、あるいはポリシリコンを研磨し、ダミーゲート電極の上面を平坦化する工程により、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。

【0047】

また、本発明では、
ゲート電極であるアモルファスシリコン、あるいはポリシリコン表面を酸化し、アモルファスシリコン、あるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。その結果ダミーゲート導電膜の除去を容易に行うことができる。

【0048】

また、本発明では、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりダミーゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びダミーゲート電極であるアモルファスシリコン、あるいはポリシリコンをエッチングして、ダミーゲート電極及びゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜をドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールとダミーゲート上のシリコン酸化膜により
ダミーゲート電極に金属と半導体の化合物を形成することを防ぐことができる。
また、ダミーゲート電極とシリコン窒化膜サイドウォールにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層の上部と柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の上部のみに金属と半導体の化合物を形成することができるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をダミーゲート電極とダミーゲート絶縁膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。

【0049】

また、本発明では、
シリコン窒化膜等を成膜する工程と、
シリコン酸化膜とアモルファスシリコン、あるいはポリシリコン層を成膜する工程と
アモルファスシリコン、あるいはポリシリコン層をＣＭＰにより平坦化し、かつアモルファスシリコン、あるいはポリシリコン層とシリコン酸化膜と同じ高さに制御する工程と、シリコン酸化膜をドライエッチングする工程と、
を含み、
シリコン酸化膜が全てエッチングされ、シリコン窒化膜をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さを同じに制御する工程と、
シリコン窒化膜をドライエッチングする工程と、
を含み、
シリコン窒化膜が全てエッチングされ、ダミーゲート電極をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さをダミーゲートの高さと同じに制御する工程と、
ダミーゲート電極とポリシリコン層をドライエッチングする工程と、
シリコン酸化膜をウェットエッチングにより除去する工程と、
high-kゲート酸化膜を成膜する工程と、
メタルゲート層を成膜する工程と、
メタルゲート層をドライエッチングする工程と、
を含み、
メタルゲート層が全てエッチングされ、シリコン酸化膜をエッチングの終点検出として使用することにより、シリコン酸化膜とメタルゲート層の高さを同じに制御する工程により、
メタルゲートのゲート長を変動ばらつきも小さく、シリコン酸化膜とシリコン窒化膜の膜厚の和がゲート長になるように制御できる。

【0050】

また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含むことにより、
コンタクトの低抵抗化ができる。

【0051】

また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチングを同時に行うことができる。

【0052】

また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
レジストをマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うことができる。

【図面の簡単な説明】

【0053】

【図1】本発明の半導体装置の製造方法

【図2(a)】この発明に係る半導体装置の製造例を示す平面図。

【図2(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図3(a)】この発明に係る半導体装置の製造例を示す平面図。

【図3(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図4(a)】この発明に係る半導体装置の製造例を示す平面図。

【図4(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図5(a)】この発明に係る半導体装置の製造例を示す平面図。

【図5(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図6(a)】この発明に係る半導体装置の製造例を示す平面図。

【図6(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図7(a)】この発明に係る半導体装置の製造例を示す平面図。

【図7(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図8(a)】この発明に係る半導体装置の製造例を示す平面図。

【図8(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図9(a)】この発明に係る半導体装置の製造例を示す平面図。

【図9(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図10(a)】この発明に係る半導体装置の製造例を示す平面図。

【図10(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図11(a)】この発明に係る半導体装置の製造例を示す平面図。

【図11(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図12(a)】この発明に係る半導体装置の製造例を示す平面図。

【図12(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図13(a)】この発明に係る半導体装置の製造例を示す平面図。

【図13(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図14(a)】この発明に係る半導体装置の製造例を示す平面図。

【図14(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図15(a)】この発明に係る半導体装置の製造例を示す平面図。

【図15(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図16(a)】この発明に係る半導体装置の製造例を示す平面図。

【図16(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図17(a)】この発明に係る半導体装置の製造例を示す平面図。

【図17(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図18(a)】この発明に係る半導体装置の製造例を示す平面図。

【図18(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図19(a)】この発明に係る半導体装置の製造例を示す平面図。

【図19(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図20(a)】この発明に係る半導体装置の製造例を示す平面図。

【図20(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図21(a)】この発明に係る半導体装置の製造例を示す平面図。

【図21(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図22(a)】この発明に係る半導体装置の製造例を示す平面図。

【図22(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図23(a)】この発明に係る半導体装置の製造例を示す平面図。

【図23(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図

【図24(a)】この発明に係る半導体装置の製造例を示す平面図。

【図24(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図25(a)】この発明に係る半導体装置の製造例を示す平面図。

【図25(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図26(a)】この発明に係る半導体装置の製造例を示す平面図。

【図26(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図27(a)】この発明に係る半導体装置の製造例を示す平面図。

【図27(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図28(a)】この発明に係る半導体装置の製造例を示す平面図。

【図28(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図29(a)】この発明に係る半導体装置の製造例を示す平面図。

【図29(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図30(a)】この発明に係る半導体装置の製造例を示す平面図。

【図30(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図31(a)】この発明に係る半導体装置の製造例を示す平面図。

【図31(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図32(a)】この発明に係る半導体装置の製造例を示す平面図。

【図32(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図33(a)】この発明に係る半導体装置の製造例を示す平面図。

【図33(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図34(a)】この発明に係る半導体装置の製造例を示す平面図。

【図34(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図35(a)】この発明に係る半導体装置の製造例を示す平面図。

【図35(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図36(a)】この発明に係る半導体装置の製造例を示す平面図。

【図36(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図37(a)】この発明に係る半導体装置の製造例を示す平面図。

【図37(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図38(a)】この発明に係る半導体装置の製造例を示す平面図。

【図38(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図39(a)】この発明に係る半導体装置の製造例を示す平面図。

【図39(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図40(a)】この発明に係る半導体装置の製造例を示す平面図。

【図40(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図

【図41(a)】この発明に係る半導体装置の製造例を示す平面図。

【図41(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図42】図４１の断面図。

【図43(a)】この発明に係る半導体装置の製造例を示す平面図。

【図43(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図44(a)】この発明に係る半導体装置の製造例を示す平面図。

【図44(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図45(a)】この発明に係る半導体装置の製造例を示す平面図。

【図45(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図46(a)】この発明に係る半導体装置の製造例を示す平面図。

【図46(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【図47(a)】この発明に係る半導体装置の製造例を示す平面図。

【図47(b)】この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

【発明を実施するための形態】

【0054】

図４１（ａ）は本発明を用いて形成されたＮＭＯＳ ＳＧＴの平面図であり、図３７（ｂ）は、図３７（ａ）のカットラインＡ−Ａ'に沿った断面図である。以下に図４１を参照して、本発明を用いて形成されたＮＭＯＳ ＳＧＴについて説明する。
Ｓｉ基板１１１上に形成されたＢＯＸ層１２０上に、平面状シリコン層１１２が形成され、平面状シリコン層１１２上に柱状シリコン層１１３が形成され、柱状シリコン層１１３の周囲にゲート絶縁膜１４５およびゲート電極１４７が形成されている。柱状シリコン層の下部の平面状シリコン層１１２には、Ｎ＋ドレイン拡散層２００が形成され、柱状シリコン層の上部にはＮ＋ソース拡散層２０１が形成されている。Ｎ＋ドレイン拡散層２００上にはコンタクト１７９が形成され、Ｎ＋ソース拡散層２０１上にはコンタクト１７８が形成され、ゲート電極１４７aより延在するゲート配線１４７ｂ上にはコンタクト１７７が形成されている。
図４２は図４１（ｂ）のカットラインＢ−Ｂ'に沿った断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイドを形成することが必要である。そのため、平面シリコン層１１２にシリサイドを形成するためには以下の条件が必要である。
Ｗａ>Ｗｐ+Ｗｏｘ+Ｗｇ+Ｗｓ 式（１）
ここでＷａはシリコン柱１１３の中心から平面シリコン層１１２の端までの長さ、Ｗｐはシリコン柱１１３の中心から側壁までの長さ、Ｗｏｘはゲート酸化膜１４５の厚さ、Ｗｇはゲート電極１４７の幅、Ｗｓは窒化膜サイドウォール１３３の幅である。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。
また、柱状シリコン層の上部に形成されるＮ＋拡散層がＮ＋ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるＮ＋拡散層がＮ＋ドレイン拡散層でもよい。

【0055】

以下に本発明のＳＧＴを形成するための製造方法の一例を図１〜図３５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図１は、本発明のＳＧＴを形成するための製造工程であり、図２〜図３５は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。

【0056】

図２を参照して、Ｓｉ基板上１１１にＢＯＸ層１２０が形成され、ＢＯＸ層１２０上にシリコン層１１０が形成されたＳＯＩ基板を用いて、ＳＯＩ層１１０上にパッド酸化膜１２１を成膜する。パッド酸化膜を形成する前に、ロット形成を行い、レーザーマーク形成を行い、パッド酸化膜洗浄を行うこともある。また、パッド酸化後に、パッド酸化膜厚測定を行うこともある（図１ステップ１、２、３、４、５）。

【0057】

図３を参照して、第１のハードマスクであるシリコン窒化膜１３０成膜し、続いてシリコン酸化膜１２２を成膜する。シリコン窒化膜成膜後、窒化膜厚測定を行うこともある。また、シリコン酸化膜堆積後、酸化膜厚測定を行うこともある（図１ステップ６，７、８、９）。

【0058】

図４を参照して、レジストを塗布し、リソグラフィーを用いてレジストにより柱状シリコン層を反転したパターンを形成し、柱状シリコン層の形成箇所にシリコン酸化膜１２２を貫通するホールをドライエッチングにより形成する。リソグラフィー後に、寸法測定、検査を行うこともある。また、エッチング後に洗浄を行うこともある（図１ステップ１０，１１、１２、１３、１４、１５、１６、１７）。
この後、図４３を参照して、酸化膜１２９を堆積し、
図４４を参照して、酸化膜１２９をエッチバックを行うことで、シリコン酸化膜１２２を貫通するホールの径を小さくすることもできる。

【0059】

図５を参照して、アモルファスシリコン、あるいはポリシリコン１４０をシリコン酸化膜１２２に形成されたホールを埋め込むように成膜する。アモルファスシリコン、あるいはポリシリコン堆積前に、洗浄を行うこともある。また、堆積後に、膜厚を測定することもある（図１ステップ１８，１９，２０）。

【0060】

図６を参照して、ＣＭＰ（化学機械研磨）によりシリコン酸化膜１２２上のアモルファスシリコン、あるいはポリシリコン１４０を研磨して除去する。研磨後、膜厚を測定することもある（図１ステップ２１、２２）。

【0061】

図７を参照して、フッ酸などによるウェットエッチング、またはドライエッチングによって、シリコン酸化膜１２２を除去することにより、後工程の柱状シリコン層のドライエッチング時に第２のハードマスクとなるアモルファスシリコン、あるいはポリシリコン１４０を形成する。（図１ステップ２３）

【0062】

図８を参照して、アモルファスシリコン、あるいはポリシリコン１４０を犠牲酸化し、シリコン酸化膜１２８を形成し、アモルファスシリコン、あるいはポリシリコン１４０の寸法を縮小する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、酸化後に、膜厚を測定してもよい（図１ステップ２４，２５、２６）。この犠牲酸化により、図１１で形成される柱状シリコン層１１３の寸法を縮小することができる。この柱状シリコン層の径を小さくできることにより、ショートチャネル効果を抑制し、リーク電流を低減できる。

【0063】

図９を参照して、アモルファスシリコン、あるいはポリシリコン１４０表面のシリコン酸化膜１２８をフッ酸などによるウェットエッチング、またはドライエッチングによって除去する。（図１ステップ２７）。

【0064】

図１０を参照して、第２のハードマスクであるアモルファスシリコン、あるいはポリシリコン１４０をマスクとして、ドライエッチングにより第１のハードマスクであるシリコン窒化膜１３０及びパッド酸化膜１２１をエッチングする。（図１ステップ２８、２９）。

【0065】

図１１を参照して、第１のハードマスクであるシリコン窒化膜１３０及び第２のハードマスクであるアモルファスシリコン、あるいはポリシリコン１４０をマスクにして、柱状シリコン層１１３をドライエッチングにより形成する。エッチング後、有機物除去、ＳＥＭを用いた検査、段差確認を行ってもよい（図１ステップ３０，３１、３２、３３）。ドライエッチング時には、第２のハードマスクであるアモルファスシリコン、あるいはポリシリコン１４０もエッチングされ、アモルファスシリコン、あるいはポリシリコン１４０が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して柱状シリコン層１１３の高さを制御することができる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコン、あるいはポリシリコン１４０の膜厚Ｔｎ（図１０）が、柱状シリコン層の高さＴｐより小さく形成されている必要がある。
また、このときに埋め込み酸化膜層１２０上に平面状シリコン層１１２を形成する。

【0066】

図１２を参照して、チャネル部となる柱状シリコン層１１３の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、柱状シリコン層１１３及び平面状シリコン層１１２表面を犠牲酸化し、シリコン酸化膜１２３を形成する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、犠牲酸化後に、犠牲酸化膜厚を測定してもよい（図１ステップ３４，３５、３６）。

【0067】

図１３を参照して、レジスト１５０を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。このときに、柱状シリコン層１１３及び平面状シリコン層１１２上には上記の犠牲酸化により形成された犠牲酸化膜１２３により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。リソグラフィー後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ３７、３８、３９、４０、４１）。

【0068】

図１４を参照して、平面状シリコン層１１２をドライエッチングにより加工して、平面状シリコン層１１２を分離する。（図１ステップ４２、４３）

【0069】

図１５を参照して、レジストを除去する。その後、ＳＥＭによる検査、段差確認を行ってもよい（図１ステップ４４、４５、４６）。

【0070】

図１６を参照して、不純物注入等により平面状シリコン層１１２表面にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層２００を形成する（図１ステップ４７、４８）。このときに、柱状シリコン層１１３、平面状シリコン層１１２の犠牲酸化時に形成された犠牲酸化膜１２３をスルー酸化膜として使用することで、製造工程数を削減することができる。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜１３０の幅であるＷｎよりも柱状シリコン柱の幅Ｗｐ１, Ｗｐ２は小さいことが必須である。ただし、Ｗｐ１は、柱状シリコン層下部の幅、Ｗｐ２は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれないために、小さい角度、すなわち０度〜６度で不純物を注入することが好ましい。
また、本工程においては柱状シリコン層１１３上に形成されるシリコン窒化膜１３０により、柱状シリコン層１１３の上部への注入は行われない。N+ソース拡散層２００への注入は０°であることが好ましいが、後に柱状シリコン層１１３の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。

【0071】

図１７を参照して、犠牲酸化膜１２３をフッ酸などによるウェットエッチングで除去し（図１ステップ４９）、ダミーゲート絶縁膜１２４としてシリコン酸化膜やシリコン酸窒化膜を形成する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、膜厚測定を行ってもよい（図１ステップ５０、５１、５２）。

【0072】

図１８を参照して、ダミーゲート導電膜としてアモルファスシリコン、あるいはポリシリコン１４１を、柱状シリコン層１１３を埋め込むように成膜する。成膜後に膜厚測定を行ってよい（図１ステップ５３、５４）。

【0073】

図１９を参照して、ＣＭＰによりアモルファスシリコン、あるいはポリシリコン１４１を研磨し、ダミーゲート導電膜の上面を平坦化する。ＣＭＰにおいて、第１のハードマスクであるシリコン窒化膜１３０をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。（図１ステップ５５）

【0074】

図２０を参照して、ダミーゲート導電膜であるアモルファスシリコン、あるいはポリシリコン１４１表面を酸化して、アモルファスシリコン、あるいはポリシリコン１４１表面にシリコン酸化膜１２５を形成する。このシリコン酸化膜１２５により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。
その結果ダミーゲート導電膜の除去を容易に行うことができる。絶縁膜形成前に、洗浄を行ってもよい。（図１ステップ５６，５７）

【0075】

図２１を参照して、ＢＡＲＣ層１６１及びレジスト１６０を塗布し、リソグラフィーを用いてレジスト１６０によりゲート配線パターンを形成する。パターン形成後、オーバーレイ誤差測定、寸法測定、検査を行ってもよい（図１ステップ５８、５９、６０、６１、６２）。

【0076】

図２２を参照して、レジスト１６０をマスクとして、ＢＡＲＣ層１６１及びダミーゲート導電膜であるアモルファスシリコン、あるいはポリシリコン１４１をエッチングして、ダミーゲート電極１４１を形成し、レジスト及びＢＡＲＣ層を除去する。その後、形状測定を行ってもよい（図１ステップ６３、６４、６５、６６、６７）。

【0077】

図２３を参照して、柱状シリコン１１３上部のシリコン窒化膜１３０をドライエッチングもしくはウェットエッチングにより除去する。（図１ステップ６８）。

【0078】

図２４を参照して、シリコン窒化膜１３２を成膜する。成膜後、膜厚を測定してもよい（図１ステップ６９，７０）。

【0079】

図２５を参照して、シリコン窒化膜１３２をエッチバックして、Ｎ+ソース拡散層２００の上面および柱状シリコン１１３上部の表面を露出させ、ゲート１４１側壁を窒化膜１３３，１３４で覆う。エッチング後、有機物除去、形状測定を行ってもよい（図１ステップ７１、７２、７３）。この窒化膜１３３，１３４によりダミーゲート電極１４１とソース拡散層２００及び柱状シリコン上部に後に形成されるN＋ドレイン拡散層が分離されるため、シリサイドによるゲート電極１４１とソース拡散層２００及びドレイン拡散層のショートを防止できる。また、柱状シリコン１１３上部のゲート電極１４１の側壁を窒化膜１３４で覆うことにより、柱状シリコン層１１３の側壁からのシリサイド化を制御することができる。さらに、ダミーゲート電極のシリサイド化を防ぐことができる。
このシリコン窒化膜１３３，１３４がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。

【0080】

図２６を参照して、不純物注入等により柱状シリコン層１１３の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層２０１を形成する。不純物導入後、活性化を行ってもよい（図１ステップ７４、７５）。

【0081】

図２７を参照して、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソース２００ドレイン２０１表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層２０１上のシリサイド層１５２、およびソース拡散層２００上のシリサイド層１５３を形成する。シリサイド層を形成する前に、酸化膜を剥離してもよい（図１ステップ７６、７７、７８、７９）。
柱状シリコン層を囲むダミーゲート電極上１４１にシリサイド層が形成されないように酸化膜１２５や窒化膜１３３、１３４によりダミーゲート電極は覆われることが必須である。理由はダミーゲート電極にシリサイド層が形成されないことにより、後工程のダミーゲートの除去を容易にするためである。

【0082】

図２８を参照して、シリコン窒化膜１３５等を成膜する。形成後、膜厚を測定してもよい。（図１ステップ８０、８１）

【0083】

図２９を参照して、シリコン酸化膜１２６とアモルファスシリコン、あるいはポリシリコン層を成膜する。成膜後、膜厚を測定してもよい。（図１ステップ８２、８３、８４、８５、８６）

【0084】

図３０を参照して、アモルファスシリコン、あるいはポリシリコン層をCMPにより平坦化する。このとき、シリコン酸化膜１２６をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。（図１ステップ８７）

【0085】

図３１を参照して、シリコン酸化膜１２６をドライエッチングする。このとき、シリコン窒化膜１３５をエッチングの終点検出として使用することにより、再現性よくシリコン酸化膜のエッチング量を制御することができる。（図１ステップ８８）

【0086】

図３２を参照して、シリコン窒化膜１３５をドライエッチングする。このとき、ダミーゲート電極をエッチングの終点検出として使用することにより、再現性よくシリコン窒化膜のエッチング量を制御することができる。ドライエッチング後に有機物除去してもよい。
（図１ステップ８９）

【0087】

図３３を参照して、ダミーゲート電極１４１とポリシリコン層１４２をドライエッチングする。さらに、シリコン酸化膜１２４をウェットエッチングにより除去する。（図１ステップ９０、９１）

【0088】

図３４を参照して、high-kゲート酸化膜１４５を成膜する。さらに、メタルゲート層１４７を成膜し、ＣＭＰで平坦化する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、熱処理を行ってもよい。また、ＣＭＰの平坦化は、シリコン窒化膜１３５をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。（図１ステップ９２、９３、９４、９５、９６、９７）

【0089】

図３５を参照して、メタルゲート層１４７をドライエッチングする。このとき、シリコン酸化膜１２６をメタルゲート層のエッチングの終点検出として使用することにより、再現性よくメタルゲート層のエッチング量を制御することができる。その結果、メタルゲートのゲート長を再現性よくまた、変動も小さく制御できる。（図１ステップ９８）

【0090】

図３６を参照して、シリコン窒化膜１３６を成膜する。さらにシリコン酸化膜１２７を成膜し、シリコン酸化膜１２７をＣＭＰで平坦化する。このとき、ＣＭＰ後にシリコン窒化膜１３６とシリコン酸化膜１２７の膜厚を測定してもよい。（図１ステップ９９、１００、１０１、１０２、１０３、１０４）

【0091】

図３７を参照して、柱状シリコン層１１３上部のシリサイド１５１上、メタルゲート層１４７上にコンタクト孔をエッチングして形成する。コンタクト孔をエッチングする前に、コンタクトマスク露光を行う。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２、１１３、１１４、１１５、１１６）。

【0092】

図３８を参照して、平面シリコン層１１２上部のシリサイド１５０上にコンタクト孔をエッチングして形成するために、レジスト１６２を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。（図１ステップ１１７、１１８、１１９、１２０、１２１）

【0093】

図３９を参照して、平面シリコン層１１２上部のシリサイド１５０上にコンタクト孔をエッチングして形成する。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ１２２、１２３、１２４、１２５、１２６、１２７、１２８、１２９）。
また、図４５を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチングを同時に行うこともできる。
また、図４６を参照して、柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
図４７を参照して、レジスト１６２をマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

【0094】

図４０を参照して、コンタクト孔にバリアメタル１７１であるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）などを成膜後、銅（Ｃｕ）１７０をスパッタやめっきにより成膜して、ＣＭＰによってコンタクト１７２、１７３、１７４を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１３０、１３１、１３２、１３３、１３４、１３５、１３６）。

【0095】

図４１を参照して、第１層配線のエッチングストッパーとしてＳｉＣ１８０（炭化ケイ素）を成膜し、続いて第１配線層の層間膜であるＬｏｗ−ｋ膜１９０を成膜する。このとき、膜厚を測定し、検査をしてもよい（図１ステップ１３７、１３８，１３９、１４０）。
続いて、第１層配線をパターニングして、第１配線層の溝パターンを形成する。パターニング後、寸法測定、オーバーレイ誤差測定、検査を行ってもよい。溝パターン形成後、プラズマレジスト剥離、検査を行ってもよい（図１ステップ１４１、１４２、１４３、１４４、１４５、１４６、１４７）。続いて、バリアメタル１７５であるＴａやＴａＮを成膜後、Ｃｕ１７６をスパッタやめっきにより成膜して、ＣＭＰによって第１層配線１７７，１７８，１７９を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１４８、１４９、１５０、１５１、１５２、１５３、１５４）。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい（図１ステップ１５５、１５６、１５７）。
また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、ＳＥＭ検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい（図１ステップ１５８以降１９７まで）。
パッドヴィアの前に、多層配線を行ってもよい。

【符号の説明】

【0096】

１１０．シリコン層
１１１．Ｓｉ基板
１１２．平面状シリコン層
１１３．柱状シリコン層
１２０．ＢＯＸ層
１２１．パッド酸化膜
１２２．シリコン酸化膜
１２３．犠牲酸化膜
１２４．ダミーゲート絶縁膜
１２５．シリコン酸化膜
１２６．層間膜
１２８．シリコン酸化膜
１３０．シリコン窒化膜
１３１．シリコン窒化膜
１３２．シリコン窒化膜
１３３．シリコン窒化膜
１３４．シリコン窒化膜
１３５．シリコン窒化膜
１３５．コンタクトストッパー
１４０．アモルファスシリコン、あるいはポリシリコン
１４１．アモルファスシリコン、あるいはポリシリコン（ダミーゲート電極）
１４５．High-kゲート絶縁膜
１４７．メタルゲート
１５０．レジスト
１５１．シリサイド層
１５２．シリサイド層
１５２．シリサイド層
１６０．レジスト
１６１．ＢＡＲＣ層
１６２．レジスト
１７０．Ｃｕ
１７１．バリアメタル
１７２．コンタクト
１７３．コンタクト
１７４．コンタクト
１７５．バリアメタル
１７６．Ｃｕ
１７７．第１層配線
１７８．第１層配線
１７９．第１層配線
１８０．エッチングストッパー
１９０．第１配線層の層間膜
２００．Ｎ＋ソース拡散層
２０１．Ｎ＋ドレイン拡散層

【図1-1】

【図1-2】

【図2(a)】

【図2(b)】

【図3(a)】

【図3(b)】

【図4(a)】

【図4(b)】

【図5(a)】

【図5(b)】

【図6(a)】

【図6(b)】

【図7(a)】

【図7(b)】

【図8(a)】

【図8(b)】

【図9(a)】

【図9(b)】

【図10(a)】

【図10(b)】

【図11(a)】

【図11(b)】

【図12(a)】

【図12(b)】

【図13(a)】

【図13(b)】

【図14(a)】

【図14(b)】

【図15(a)】

【図15(b)】

【図16(a)】

【図16(b)】

【図17(a)】

【図17(b)】

【図18(a)】

【図18(b)】

【図19(a)】

【図19(b)】

【図20(a)】

【図20(b)】

【図21(a)】

【図21(b)】

【図22(a)】

【図22(b)】

【図23(a)】

【図23(b)】

【図24(a)】

【図24(b)】

【図25(a)】

【図25(b)】

【図26(a)】

【図26(b)】

【図27(a)】

【図27(b)】

【図28(a)】

【図28(b)】

【図29(a)】

【図29(b)】

【図30(a)】

【図30(b)】

【図31(a)】

【図31(b)】

【図32(a)】

【図32(b)】

【図33(a)】

【図33(b)】

【図34(a)】

【図34(b)】

【図35(a)】

【図35(b)】

【図36(a)】

【図36(b)】

【図37(a)】

【図37(b)】

【図38(a)】

【図38(b)】

【図39(a)】

【図39(b)】

【図40(a)】

【図40(b)】

【図41(a)】

【図41(b)】

【図42】

【図43(a)】

【図43(b)】

【図44(a)】

【図44(b)】

【図45(a)】

【図45(b)】

【図46(a)】

【図46(b)】

【図47(a)】

【図47(b)】