特許 5867704 不揮発性メモリセルアレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5867704

(24)【登録日】2016年1月15日

(45)【発行日】2016年2月24日

(54)【発明の名称】不揮発性メモリセルアレイ

(51)【国際特許分類】

   G11C 11/15 20060101AFI20160210BHJP

   G11C 13/00 20060101ALI20160210BHJP

【ＦＩ】

   G11C11/15 110

   G11C13/00 210

   G11C13/00 215

   G11C13/00 270D

【請求項の数】4

【全頁数】16

(21)【出願番号】特願2011-280205(P2011-280205)

(22)【出願日】2011年12月21日

(65)【公開番号】特開2013-131271(P2013-131271A)

(43)【公開日】2013年7月4日

【審査請求日】2014年11月19日

(73)【特許権者】

【識別番号】000003193

【氏名又は名称】凸版印刷株式会社

(74)【代理人】

【識別番号】100111763

【弁理士】

【氏名又は名称】松本 隆

(74)【代理人】

【識別番号】100163832

【弁理士】

【氏名又は名称】後藤 直哉

(72)【発明者】

【氏名】浅野 正通

【審査官】 酒井 恭信

(56)【参考文献】

【文献】 特開２０１２−０８９１８７（ＪＰ，Ａ）

【文献】 特開２０１１−１９２３４５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０２２２３３４（ＵＳ，Ａ１）

【文献】 特開２００２−１７０３７４（ＪＰ，Ａ）

【文献】 特開２００６−０３２８６７（ＪＰ，Ａ）

【文献】 特開２０１２−２０３９４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／１５

Ｇ１１Ｃ １３／００

(57)【特許請求の範囲】

【請求項1】

複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイであって、
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、
各不揮発性メモリセルは、
行方向に沿って各々並んだ第１および第２の選択トランジスタであって、各々、前記ワード線をゲート電極とし、前記ワード線を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとし、各々のソースが当該不揮発性メモリの属する列のソース線に各々接続された第１および第２の選択トランジスタと、
各々第１および第２の電極を有し、第１および第２の電極間に通電される電流の向きにより異なった方向に抵抗値が変化する第１および第２の抵抗変化型素子とを有し、
前記第１の抵抗変化型素子の第１の電極は、当該不揮発性メモリの属する列のビット線に接続され、前記第１の抵抗変化型素子の第２の電極は、前記第１の選択トランジスタのドレインに接続され、前記第２の抵抗変化型素子の第２の電極は、当該不揮発性メモリの属する列の反転ビット線に接続され、前記第２の抵抗変化型素子の第１の電極は、前記第２の選択トランジスタのドレインに接続され、
前記不揮発性メモリセルの各列において、前記ビット線および前記反転ビット線は、行方向に沿って不揮発性メモリセルの左右両端の各位置を占め、前記ソース線は、前記ビット線および前記反転ビット線の間の位置を占めることを特徴とする不揮発性メモリセルアレイ。

【請求項2】

複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイであって、
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、
各不揮発性メモリセルは、
行方向に沿って各々並んだ第１および第２の選択トランジスタであって、各々、前記ワード線をゲート電極とし、前記ワード線を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとし、各々のソースが当該不揮発性メモリの属する列のソース線に各々接続された第１および第２の選択トランジスタと、
各々第１および第２の電極を有し、第１および第２の電極間に通電される電流の向きにより異なった方向に抵抗値が変化する第１および第２の抵抗変化型素子とを有し、
前記第１の抵抗変化型素子の第１の電極は、当該不揮発性メモリの属する列のビット線に接続され、前記第１の抵抗変化型素子の第２の電極は、前記第１の選択トランジスタのドレインに接続され、前記第２の抵抗変化型素子の第２の電極は、当該不揮発性メモリの属する列の反転ビット線に接続され、前記第２の抵抗変化型素子の第１の電極は、前記第２の選択トランジスタのドレインに接続され、
前記不揮発性メモリセルアレイは、配線層として、ポリシリコン配線層と、第１メタル層と、その上層の第２メタル層と、さらにその上層の第３メタル層とを有し、
前記複数のワード線は、ポリシリコン配線層により構成され、
前記複数のビット線および複数の反転ビット線は、第１メタル層により構成され、
前記複数のソース線は、第３メタル層により構成され、
前記第１の抵抗変化型素子の第１の電極は、第２メタル層を介して第１メタル層である前記ビット線に接続され、前記第１の抵抗変化型素子の第２の電極は、第１メタル層を介して前記第１の選択トランジスタのドレインに接続され、
前記第２の抵抗変化型素子の第２の電極は、第１メタル層である前記反転ビット線に直接接続され、前記第２の抵抗変化型素子の第１の電極は、第２メタル層および第１メタル層を介して前記第２の選択トランジスタのドレインに接続され、
前記第１および第２の選択トランジスタの各ソースは、各々第１メタル層および第２メタル層を介して前記ソース線に接続されていることを特徴とする不揮発性メモリセルアレイ。

【請求項3】

複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイであって、
前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、
前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、
各不揮発性メモリセルは、
行方向に沿って各々並んだ第１および第２の選択トランジスタであって、各々、前記ワード線をゲート電極とし、前記ワード線を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとし、各々のソースが当該不揮発性メモリの属する列のソース線に各々接続された第１および第２の選択トランジスタと、
各々第１および第２の電極を有し、第１および第２の電極間に通電される電流の向きにより異なった方向に抵抗値が変化する第１および第２の抵抗変化型素子とを有し、
前記第１の抵抗変化型素子の第１の電極は、当該不揮発性メモリの属する列のビット線に接続され、前記第１の抵抗変化型素子の第２の電極は、前記第１の選択トランジスタのドレインに接続され、前記第２の抵抗変化型素子の第２の電極は、当該不揮発性メモリの属する列の反転ビット線に接続され、前記第２の抵抗変化型素子の第１の電極は、前記第２の選択トランジスタのドレインに接続され、
前記不揮発性メモリセルの各列において、前記ビット線および前記反転ビット線は、行方向に沿って不揮発性メモリセルの左右両端の各位置を占め、前記ソース線は、前記ビット線および前記反転ビット線の間の位置を占め、
前記不揮発性メモリセルアレイは、配線層として、ポリシリコン配線層と、第１メタル層と、その上層の第２メタル層と、さらにその上層の第３メタル層とを有し、
前記複数のワード線は、ポリシリコン配線層により構成され、
前記複数のビット線および複数の反転ビット線は、第１メタル層により構成され、
前記複数のソース線は、第３メタル層により構成され、
前記第１の抵抗変化型素子の第１の電極は、第２メタル層を介して第１メタル層である前記ビット線に接続され、前記第１の抵抗変化型素子の第２の電極は、第１メタル層を介して前記第１の選択トランジスタのドレインに接続され、
前記第２の抵抗変化型素子の第２の電極は、第１メタル層である前記反転ビット線に直接接続され、前記第２の抵抗変化型素子の第１の電極は、第２メタル層および第１メタル層を介して前記第２の選択トランジスタのドレインに接続され、
前記第１および第２の選択トランジスタの各ソースは、各々第１メタル層および第２メタル層を介して前記ソース線に接続されていることを特徴とする不揮発性メモリセルアレイ。

【請求項4】

隣接する２行の不揮発性メモリの第１の選択トランジスタの各ソースが同じ拡散領域を共有し、隣接する２行の不揮発性メモリの第２の選択トランジスタの各ソースが同じ拡散領域を共有していることを特徴とする請求項１〜３のいずれか１の請求項に記載の不揮発性メモリセルアレイ。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、抵抗変化型素子を利用した不揮発性メモリセルと、この不揮発性メモリセルを備えた不揮発性メモリセルアレイおよび不揮発性メモリに関する。

【背景技術】

【0002】

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

【0003】

図１２（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した不揮発性メモリセルの構成と動作を示す図である。図１２（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図１２（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１２（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子により不揮発性メモリセルを構成する場合には、図１２（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、ＮチャネルトランジスタＴｓがＭＴＪ素子に直列接続される。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。

【0004】

図１３は、図１２（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来の不揮発性メモリセルアレイの断面構造を例示する図である。図１３に示す例では、半導体基板に図１２（ａ）および（ｂ）に示す選択用のＮチャネルトランジスタＴｓが形成されている。そして、１不揮発性メモリセルを構成する２つのＮチャネルトランジスタＴｓのゲートに選択電圧ＷＬが与えられる。これらのＮチャネルトランジスタＴｓのソースは、スルーホールと第１メタル層１Ｍとを介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネルトランジスタＴｓの共用のドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

【0005】

図１４は従来の不揮発性メモリセルアレイの回路構成を示す図、図１５は同不揮発性メモリセルアレイのレイアウト例を示す図である。図１４および図１５において、破線により囲った領域は１個分の不揮発性メモリセルを示している。不揮発性メモリセルアレイは、この不揮発性メモリセルを行列状に配列したものである。図１４および図１５に示すように、不揮発性メモリセルアレイでは、ポリシリコン層による行選択線ＷＬ００、ＷＬ０１、ＷＬ１０、ＷＬ１１、ＷＬ２０、ＷＬ２１が水平方向に配線されている。不揮発性メモリセルアレイには、垂直方向に延びた矩形のＮ型不純物領域が水平方向に複数並列に形成されている。そして、ポリシリコン層である行選択線とこれらのＮ型不純物層との交差部分が図１２および図１３に示すＮチャネルトランジスタＴｓのゲートとなり、このゲートの両側のＮ型不純物層がＮチャネルトランジスタＴｓのソースまたはドレインとなる。

【0006】

不揮発性メモリセルアレイでは、垂直方向に延びた第２メタル層によるソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３と、第２メタル層によるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３とが水平方向に交互に配列されている。図示の例において、破線で囲まれた不揮発性メモリセルでは、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタのソースと、行選択線ＷＬ１１をゲートとするＮチャネルトランジスタのソースにソース線ＳＬ１が接続されている。また、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタと行選択線ＷＬ１１をゲートとするＮチャネルトランジスタの共通のドレインと、第２メタル層Ｍ２によるビット線ＢＬ１との間にＭＴＪ素子が介挿されている。

【0007】

所望の不揮発性メモリセルのＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

【0008】

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。なお、このような不揮発性メモリセルアレイの構成および不揮発性メモリセルアレイを構成する不揮発性メモリセルの動作条件は例えば非特許文献２に開示されている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００９−１８７６３１号公報

【非特許文献】

【0010】

【非特許文献1】ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０．

【非特許文献2】非特許文献 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

【発明の概要】

【発明が解決しようとする課題】

【0011】

上述したＭＲＡＭは、非常に高速であり、例えば１０ｎｓで書き込みおよび読み出しを行うことができる。しかし、このＭＲＡＭは、“１”状態（高抵抗）と“０”状態（低抵抗）との差が２倍〜数倍程度とあまり大きくないため、配線抵抗あるいは寄生容量等により微妙に不揮発性メモリセルを流れる電流値や放電時間に場所依存性が生じる。このため、抵抗変化型素子に流れる電流を判定するためのセンスアンプの比較用基準電圧をバランス良く正確に設定することが困難であり、抵抗変化型素子に流れる電流の判定、すなわち、抵抗変化型素子の記憶内容の“１”／“０”判定を高速に行うのが困難であるという問題があった。ここで、ＭＲＡＭやＲｅＲＡＭにおいて、抵抗変化型素子として電流の向きにより抵抗の変化方向が逆になるバイポーラ型素子を使用し、“０”書き込みと“１”書き込みとで抵抗変化型素子に流す電流の向きを逆にする構成を採ることも考えられる。しかし、その場合、メモリセルに対するアクセスを制御する回路の回路構成が複雑になる問題がある。

【0012】

この発明は、以上説明した事情に鑑みてなされたものであり、高速読み出しが可能な不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリを提供することを目的とする。さらにこの発明は、面積を縮小することができ、書き込みが容易な不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリを提供することを目的とする。

【課題を解決するための手段】

【0013】

この発明は、複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性メモリであって、前記不揮発性メモリセルアレイは、前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数のワード線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の反転ビット線と、前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数のソース線とを有し、前記複数の不揮発性メモリセルの各々は、第１および第２の抵抗変化型素子と、各々が属する行のワード線を介して供給される行選択電圧によりＯＮ／ＯＦＦが切り換えられ、ＯＮ状態において、各々が属する列のビット線およびソース線間に前記第１の抵抗変化型素子を接続し、各々が属する列の反転ビット線およびソース線間に前記第２の抵抗変化型素子を接続するスイッチ手段を有し、前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線から前記ソース線に各々向かう電流を各々に流したときに各々の抵抗値が第１の方向およびその逆方向の第２の方向に各々変化し、前記ソース線から前記ビット線および前記反転ビット線に各々向かう電流を各々に流したときに各々の抵抗値が前記第２の方向および前記第１の方向に各々変化するものであり、前記不揮発性メモリは、アクセス対象である不揮発性メモリセルのスイッチ手段をＯＮにする行選択電圧を発生し、ライトアクセス時には、当該不揮発性メモリセルが属する列のビット線および反転ビット線の組とソース線との間に書き込みデータに応じた極性の書き込み電圧を印加し、読み出し時には当該不揮発性メモリセルが属する列のビット線および反転ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定することを特徴とする不揮発性メモリを提供する。

【0014】

この不揮発性メモリによれば、アクセス対象の不揮発性メモリセルのビット線および反転ビット線の組とソース線との間に書き込みデータに応じた極性の書き込み電圧を印加するという簡単な動作により、第１の抵抗変化型素子と第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させ、データ書き込みを行うことができる。従って、読み出し時には、当該不揮発性メモリセルが属する列のビット線および反転ビット線に発生する信号間に大きな差が生じることとなり、当該不揮発性メモリセルから高速にデータ読み出しを行うことができる。また、この不揮発性メモリによれば、不揮発性メモリセルを２個の抵抗変化型素子と１個または２個のトランジスタにより構成することができ、１メモリセル当たりの面積を小さくすることができるので、不揮発性メモリの面積を小さくすることができる。

【図面の簡単な説明】

【0015】

【図1】この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。

【図2】同不揮発性メモリセルの動作条件を示す図である。

【図3】この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。

【図4】同不揮発性メモリセルの動作条件を示す図である。

【図5】この発明の第３実施形態である不揮発性メモリセルの構成を示す回路図である。

【図6】この発明の第４実施形態である不揮発性メモリの構成を示す回路図である。

【図7】この発明の第５実施形態である不揮発性メモリセルアレイのレイアウト例を示す平面図である。

【図8】図７のＡ−Ａ’線断面図である。

【図9】図７のＢ−Ｂ’線断面図である。

【図10】図７のＣ−Ｃ’線断面図である。

【図11】図７のＤ−Ｄ’線断面図である。

【図12】ＭＴＪ素子の構成および動作を示す図である。

【図13】ＭＴＪ素子を利用した不揮発性メモリセルの断面構造を例示する図である。

【図14】同不揮発性メモリセルを利用した不揮発性メモリセルアレイの回路構成を例示する図である。

【図15】同不揮発性メモリセルアレイのレイアウト例を示す図である。

【発明を実施するための形態】

【0016】

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

【0017】

＜第１実施形態＞
図１は、この発明の第１実施形態である２Ｔ２Ｒ構成の不揮発性メモリセルの構成を示す回路図である。この不揮発性メモリセルは、第１および第２の抵抗変化型素子Ｒ１およびＲ２と、各々Ｎチャネルトランジスタである第１および第２の選択トランジスタＴ１およびＴ２とを有する。ここで、第１の抵抗変化型素子Ｒ１および第１の選択トランジスタＴ１は、ビット線ＢＬとソース線ＳＬとの間に直列に介挿され、第２の抵抗変化型素子Ｒ２および第２の選択トランジスタＴ２は、反転ビット線ＢＬＢとソース線ＳＬとの間に直列に介挿されている。また、第１および第２の抵抗変化型素子Ｒ１およびＲ２はビット線ＢＬおよび反転ビット線ＢＬＢ側に各々設けられ、第１および第２の選択トランジスタＴ１およびＴ２はソース線ＳＬ側に各々設けられている。抵抗変化型素子Ｒ１およびＲ２としては、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等に用いられるものと同様な抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子Ｒ１およびＲ２はＭＲＡＭに使用されるＭＴＪ素子である。そして、抵抗変化型素子Ｒ１は、フリー層がビット線ＢＬに、ピン層が選択トランジスタＴ１のドレインに接続されており、抵抗変化型素子Ｒ２は、ピン層が反転ビット線ＢＬＢに、フリー層が選択トランジスタＴ２のドレインに接続されている。

【0018】

図２は本実施形態による不揮発性メモリセルの動作条件を示す図である。“０”書き込みの場合は、ワード線ＷＬに１．２Ｖを、ビット線ＢＬおよび反転ビット線ＢＬＢに１．２Ｖを、ソース線ＳＬに０Ｖを与える。これにより、ビット線ＢＬから抵抗変化型素子Ｒ１および選択トランジスタＴ１を介してソース線ＳＬへ向けて電流が流れ、反転ビット線ＢＬＢから抵抗変化型素子Ｒ２および選択トランジスタＴ２を介してソース線ＳＬへ向けて電流が流れる。ここで、抵抗変化型素子Ｒ１にはフリー層からピン層に向かう電流が流れるので、抵抗変化型素子Ｒ１は低抵抗状態となる。一方、抵抗変化型素子Ｒ２にはピン層からフリー層に向かう電流が流れるので、抵抗変化型素子Ｒ２は高抵抗状態となる。このようにして不揮発性メモリセルは、抵抗変化型素子Ｒ１が低抵抗状態、抵抗変化型素子Ｒ２が高抵抗状態となり、データ“０”を記憶した状態となる。

【0019】

“１”書き込みの場合は、ワード線ＷＬに１．２Ｖを、ビット線ＢＬおよび反転ビット線ＢＬＢに０Ｖを、ソース線ＳＬに１．２Ｖを与える。これにより、ソース線ＳＬから選択トランジスタＴ１および抵抗変化型素子Ｒ１を介してビット線ＢＬへ向けて電流が流れ、ソース線ＳＬから選択トランジスタＴ２および抵抗変化型素子Ｒ２を介して反転ビット線ＢＬＢへ向けて電流が流れる。ここで、抵抗変化型素子Ｒ１にはピン層からフリー層に向かう電流が流れるので、抵抗変化型素子Ｒ１は高抵抗状態となる。一方、抵抗変化型素子Ｒ２にはフリー層からピン層に向かう電流が流れるので、抵抗変化型素子Ｒ２は低抵抗状態となる。このようにして不揮発性メモリセルは、抵抗変化型素子Ｒ１が高抵抗状態、抵抗変化型素子Ｒ２が低抵抗状態となり、データ“１”を記憶した状態となる。

【0020】

読み出しの場合は、ソース線ＳＬに０Ｖを、ワード線ＷＬに０．５Ｖを与える。この状態において、図示しないセンスアンプは、ビット線ＢＬおよび反転ビット線ＢＬＢに０．２Ｖ程度のバイアスを掛けて抵抗変化型素子Ｒ１およびＲ２に電流を流し、ビット線ＢＬおよび反転ビット線ＢＬＢに発生する各信号の差動増幅を行う。

【0021】

ここで、不揮発性メモリセルがデータ“０”を記憶しており、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて流れる電流の方が反転ビット線ＢＬＢからソース線ＳＬに向けて流れる電流よりも大きくなる。このため、ビット線ＢＬの電圧がビット線ＢＬＢの電圧よりも低くなる。この結果、センスアンプは読み出しデータが“０”であることを示す信号を出力する。

【0022】

一方、揮発性メモリセルがデータ“１”を記憶しており、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて流れる電流の方が反転ビット線ＢＬＢからソース線ＳＬに向けて流れる電流よりも小さくなる。このため、ビット線ＢＬの電圧がビット線ＢＬＢの電圧よりも高くなる。この結果、センスアンプは読み出しデータが“１”であることを示す信号を出力する。

【0023】

以上の読み出し時の動作において、ワード線ＷＬに対する選択電圧を０．５Ｖ、ビット線ＢＬおよび反転ビット線ＢＬＢに対する電圧を０．２Ｖとするのは、抵抗変化型素子Ｒ１およびＲ２に流れる電流を少なくして、誤書き込みを防ぐためである。なお、この例では、ビット線ＢＬおよび反転ビット線ＢＬＢに対する電圧を０．２Ｖ程度に下げているので、この電圧で抵抗変化型素子Ｒ１およびＲ２に流れる電流を十分に抑えることができれば、ワード線ＷＬに対する選択電圧を１．２Ｖとしても正常動作が可能である。

【0024】

以上説明したように、本実施形態によれば、ビット線ＢＬおよび反転ビット線ＢＬＢに同じ電圧を印加するという簡単な動作により、抵抗変化型素子Ｒ１およびＲ２の各抵抗値を互いに逆方向に変化させてデータ書き込みを行うことができる。従って、動作マージンの広い不揮発性メモリを実現することができる。

【0025】

＜第２実施形態＞
図３は、この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。本実施形態による不揮発性メモリセルでは、抵抗変化型素子Ｒ１およびＲ２と、選択トランジスタＴ１およびＴ２の位置関係が上記第１実施形態（図１）と入れ替わっており、抵抗変化型素子Ｒ１およびＲ２がソース線ＳＬ側に設けられている。また、本実施形態では、抵抗変化型素子Ｒ１およびＲ２の各々の極性が上記第１実施形態と逆になっており、抵抗変化型素子Ｒ１は、ピン層が選択トランジスタＴ１のソースに、フリー層がソース線ＳＬに接続されており、抵抗変化型素子Ｒ２は、フリー層が選択トランジスタＴ２のソースに、ピン層がソース線ＳＬに接続されている。

【0026】

図４は本実施形態による不揮発性メモリセルの動作条件を示す図である。データ書き込み、データ読み出しのために、ワード線ＷＬ、ビット線ＢＬおよび反転ビット線ＢＬＢ、ソース線ＳＬに与える電圧は上記第１実施形態と同様である。本実施形態では、抵抗変化型素子Ｒ１およびＲ２の極性が上記第１実施形態と逆になっているため、データ“０”の記憶状態とデータ“１”の記憶状態が上記第１実施形態と逆になる。

【0027】

“０”書き込みにおいて、ワード線ＷＬに１．２Ｖを、ビット線ＢＬおよび反転ビット線ＢＬＢに１．２Ｖを、ソース線ＳＬに０Ｖを与えると、抵抗変化型素子Ｒ１にはピン層からフリー層に向かう電流が流れ、抵抗変化型素子Ｒ２にはフリー層からピン層に向かう電流が流れる。この結果、抵抗変化型素子Ｒ１が高抵抗に、抵抗変化型素子Ｒ２が低抵抗になる。これがデータ“０”を記憶した状態である。“１”書き込みにおいて、ワード線ＷＬに１．２Ｖを、ビット線ＢＬおよび反転ビット線ＢＬＢに０Ｖを、ソース線ＳＬに１．２Ｖを与えると、抵抗変化型素子Ｒ１にはフリー層からピン層に向かう電流が流れ、抵抗変化型素子Ｒ２にはピン層からフリー層に向かう電流が流れる。この結果、抵抗変化型素子Ｒ１が低抵抗に、抵抗変化型素子Ｒ２が高抵抗になる。これがデータ“１”を記憶した状態である。データ“０”を記憶した状態とデータ“１”を記憶した状態が逆になる点を除けば、本実施形態の構成および動作は上記第１実施形態と同様である。本実施形態においても上記第１実施形態と同様な効果が得られる。

【0028】

＜第３実施形態＞
図５はこの発明の第３実施形態である不揮発性メモリセルの構成を示す回路図である。上記第１実施形態では、抵抗変化型素子Ｒ１およびＲ２をビット線ＢＬおよび反転ビット線ＢＬＢとソース線ＳＬとの間に接続するか否かを切り換えるためのスイッチ手段が第１および第２の選択トランジスタＴ１およびＴ２により構成された。これに対し、本実施形態による不揮発性メモリセルでは、かかるスイッチ手段が１個の選択トランジスタＴにより構成されている。さらに詳述すると、本実施形態ではビット線ＢＬと共通ノードＣＮとの間に第１の抵抗変化型素子Ｒ１が介挿され、反転ビット線ＢＬＢと共通ノードＣＮとの間に第２の抵抗変化型素子Ｒ２が介挿されており、この共通ノードＣＮとソース線ＳＬとの間にスイッチ手段たる選択トランジスタＴが介挿されている。そして、本実施形態では、ワード線ＷＬを介して供給される選択電圧により選択トランジスタＴのＯＮ／ＯＦＦ切り換えが行われる。本実施形態においても上記第１実施形態と同様な効果が得られる。

【0029】

＜第４実施形態＞
図６はこの発明の第４実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリにおいて、不揮発性メモリセルアレイ１００は、行列状に配列された不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）によって構成されている。これらの不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）は、各々前掲図１の不揮発性メモリセルである。本実施形態では、この不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）を上記第１実施形態（図２）の動作条件に従って動作させる。

【0030】

不揮発性メモリセルアレイ１００では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各行ｋに沿って、ワード線ＷＬｋ（ｋ＝０〜ｍ）が各々配線されている。ここで、行ｋに対応したワード線ＷＬｋは、行ｋに属する不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の選択トランジスタＴ１およびＴ２の各ゲートに接続されている。

【0031】

また、不揮発性メモリセルアレイ１００では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに沿って、ビット線ＢＬｊ（ｊ＝０〜ｎ）、反転ビット線ＢＬＢｊ（ｊ＝０〜ｎ）およびソース線ＳＬｊ（ｊ＝０〜ｎ）が各々配線されている。ここで、列ｊに対応したビット線ＢＬｊおよび反転ビット線ＢＬＢｊには、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）の抵抗変化型素子Ｒ１およびＲ２の各一端（図１に示す例では、抵抗変化型素子Ｒ１のフリー層および抵抗変化型素子Ｒ２のピン層）が各々接続されている。また、列ｊに対応したソースＳＬｊには、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）の選択トランジスタＴ１およびＴ２の各ソースが各々接続されている。

【0032】

行デコーダ２００は、不揮発性メモリセルアレイ１００へのライトアクセスまたはリードアクセス時に、アクセス対象である不揮発性メモリセルの行アドレスをデコードし、ワード線ＷＬｋ（ｋ＝０〜ｍ）のうち行アドレスが示す行ｋのワード線ＷＬｋに選択トランジスタＴ１およびＴ２をＯＮさせる行選択電圧を出力する。

【0033】

カラムゲート部４００は、ビット線用カラム選択トランジスタＣＧｊ（ｊ＝０〜ｎ）、反転ビット線用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）およびソース線用カラム選択トランジスタＣＧＳｊ（ｊ＝０〜ｎ）を有する。ここで、ビット線用カラム選択トランジスタＣＧｊ（ｊ＝０〜ｎ）は、データ線ＤＬと、ビット線ＢＬｊ（ｊ＝０〜ｎ）との間に各々介挿されている。また、反転ビット線用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）は、反転データ線ＤＬＢと、反転ビット線ＢＬＢｊ（ｊ＝０〜ｎ）との間に各々介挿されている。また、ソース線用カラム選択トランジスタＣＧＳｊ（ｊ＝０〜ｎ）は、グローバルソース線ＧＳＬと、ソース線ＳＬｊ（ｊ＝０〜ｎ）との間に各々介挿されている。そして、ビット線用カラム選択トランジスタＣＧｊ（ｊ＝０〜ｎ）、反転ビット線用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）およびソース線用カラム選択トランジスタＣＧＳｊ（ｊ＝０〜ｎ）の各ゲートには、列選択線ＣＯＬｊ（ｊ＝０〜ｎ）が各々接続されている。

【0034】

列デコーダ３００は、不揮発性メモリセルアレイ１００へのライトアクセス時またはリードアクセス時に、アクセス対象である不揮発性メモリセルの列アドレスをデコードし、ビット線用カラム選択トランジスタＣＧｊ（ｊ＝０〜ｎ）、反転ビット線用カラム選択トランジスタＣＧＢｊ（ｊ＝０〜ｎ）およびソース線用カラム選択トランジスタＣＧＳｊ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊのカラム選択トランジスタＣＧｊ、ＣＧＢｊおよびＣＧＳｊをＯＮさせる選択電圧を列選択線ＣＯＬｊに出力する。

【0035】

書き込みドライバ５００は、Ｈｉｇｈレベル出力、Ｌｏｗレベル出力および出力ハイインピーダンス状態の３状態をとりうる３ステートバッファを含む。書き込みドライバ５００は、ライトアクセス時、書き込みデータに応じた極性の電圧をデータ線ＤＬおよび反転データ線ＤＬＢの組とグローバルソース線ＧＳＬとの間に印加する。また、書き込みドライバ５００は、リードアクセス時には、ソース線ＳＬに基準電圧である０Ｖを印加し、データ線ＤＬおよび反転データ線ＤＬＢを切り離してフローティング状態にする。

【0036】

センスアンプ６００は、リードアクセス時に、前掲図２の条件に従って、データ線ＤＬおよび反転データ線ＤＬＢを介して接続されたビット線ＢＬｊおよび反転ビット線ＢＬＢｊに０．２Ｖの電圧を与え、このときデータ線ＤＬおよび反転データ線ＤＬＢに発生する信号に基づき、アクセス先である不揮発性メモリセルからの読み出しデータを判定する回路である。出力回路７００は、センスアンプ６００の出力信号を増幅して図示しないポートから出力する回路である。

【0037】

書き込み制御回路８００には、書き込み信号ＷＥと入力データＤｉｎが与えられる。書き込み制御回路８００は、書き込み信号ＷＥがアクティブレベルであるとき、入力データＤｉｎを書き込みデータとして書き込みドライバ５００に供給する。

【0038】

以上の構成において、ライトアクセス時には、書き込み信号ＷＥがアクティブレベルとされる。これにより書き込み制御回路８００は、入力データＤｉｎを書き込みデータとして書き込みドライバ５００に供給する。書き込みドライバ５００は、書き込みデータが“０”であればデータ線ＤＬおよび反転データ線ＤＬＢに１．２Ｖを出力し、グローバルソース線ＧＳＬに０Ｖを出力する。また、書き込みドライバ５００は、書き込みデータが“１”であればデータ線ＤＬおよび反転データ線ＤＬＢに０Ｖを出力し、グローバルソース線ＧＳＬに１．２Ｖを出力する。行デコーダ２００は、行アドレスが示す行ｋに対応したワード線ＷＬｋに行選択電圧＝１．２Ｖを出力し、行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の選択トランジスタＴ１およびＴ２をＯＮさせる。また、列デコーダ３００は、列アドレスをデコードし、カラム選択トランジスタＣＧｊ（ｊ＝０〜ｎ）、ＣＧＢ（ｊ）（ｊ＝０〜ｎ）およびＣＧＳ（ｊ）（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊのカラム選択トランジスタＣＧｊ、ＣＧＢ（ｊ）およびＣＧＳ（ｊ）をＯＮさせ、列ｊのビット線ＢＬｊをデータ線ＤＬに、反転ビット線ＢＬＢｊを反転データ線ＤＬＢに、ソース線ＳＬｊをグローバルソース線ＧＳＬに接続する。

【0039】

これにより行アドレスが示す行ｋおよび列アドレスが示す列ｋに対応した不揮発性メモリセルＭｋｊの抵抗変化型素子Ｒ１およびＲ２にデータ線ＤＬおよび反転データ線ＤＬＢの組とグローバルソース線ＧＳＬとの間の電圧が印加され、抵抗変化型素子Ｒ１およびＲ２に対するデータ書き込みが行われる。

【0040】

一方、リードアクセス時には、書き込み信号ＷＥが非アクティブレベルとなり、書き込みドライバ５００は、グローバルソース線ＧＳＬを０Ｖとし、データ線ＤＬおよび反転データ線ＤＬＢをフローティング状態とする。この状態において、行アドレスが示す行ｋおよび列アドレスが示す列ｊに対応した不揮発性メモリセルＭｋｊが選択され、この不揮発性メモリセルＭｋｊの抵抗変化型素子Ｒ１がデータ線ＤＬおよびグローバルソース線ＧＳＬ間に介挿され、抵抗変化型素子Ｒ２が反転データ線ＤＬＢおよびグローバルソース線ＧＳＬ間に介挿された状態となる。このときセンスアンプ６００は、データ線ＤＬおよび反転データ線ＤＬＢに０．２Ｖ程度のバイアスを与え、データ線ＤＬおよび反転データ線ＤＬＢの各電圧の差動増幅を行うことにより、不揮発性メモリセルからの読み出しデータを示す信号を出力する。出力回路７００は、このセンスアンプ６００の出力信号を増幅して、アクセス先の不揮発性メモリセルからの読み出しデータとして出力する。

【0041】

以上説明したように、本実施形態によれば、データ線ＤＬおよび反転データ線ＤＬＢの組とグローバスソース線ＧＳＬとの間に書き込みデータに応じた極性の電圧を印加するという簡単な動作により、アクセス対象である不揮発性メモリセルの抵抗変化型素子Ｒ１およびＲ２の各抵抗値を互いに逆方向に変化させてデータ書き込みを行うことができる。従って、動作マージンの広い不揮発性メモリを実現することができる。また、本実施形態によれば、２個のトランジスタと２個の抵抗変化型素子により１ビット分の不揮発性メモリセルを構成することができる。そして、図６に示すように、この不揮発性メモリセルを行列状に配列し、ワード線ＷＬｋを行方向に沿って配線し、ビット線ＢＬｊ、反転ビット線ＢＬＢｊ、ソース線ＳＬｊを列方向に沿って配線することにより、面積の小さな不揮発性メモリセルアレイを構成することができる。従って、面積の小さな不揮発性メモリセルを実現することができる。

【0042】

なお、第３実施形態（図５）の不揮発性メモリセルを第４実施形態（図６）の不揮発性メモリに適用した場合、列方向に配置した不揮発性メモリセルのビット線ＢＬ、反転ビット線ＢＬＢが抵抗変化型素子Ｒ１およびＲ２を介してショートされた状態になるので、読出し時の動作マージンが影響を受ける。しかし、抵抗変化型素子Ｒ１およびＲ２間の抵抗差が例えば２倍以上あれば、ｋ＝１０２３（すなわち１０２４個のメモリセル）程度であれば、選択されたビット線ＢＬおよび反転ビット線ＢＬＢの間が、選択された１個の不揮発性メモリセルを除いた１０２３個の不揮発性メモリセルの抵抗変化型素子Ｒ１およびＲ２を並列化した抵抗（Ｒ１＋Ｒ２）／１０２３により接続されていても、選択された不揮発性メモリセルの抵抗変化型素子Ｒ１およびＲ２の各抵抗値の比で決まる電流差が取れるので、図示しない電流センス型アンプを用いて、十分に読み出しデータを判定可能である。そして、図５の不揮発性メモリセルを用いれば、さらに面積の小さな不揮発性メモリを実現することができる。

【0043】

＜第５実施形態＞
本実施形態は、上記各実施形態における不揮発性メモリセルアレイのレイアウトに関する実施形態である。図７は本実施形態による不揮発性メモリセルアレイのレイアウト図である。図８は図７のＡ−Ａ’線断面図、図９は図７のＢ−Ｂ’線断面図、図１０は図７のＣ−Ｃ’線断面図、図１１は図７のＤ−Ｄ’線断面図である。

【0044】

図８〜図１１に示すように、本実施形態では、ｐ型の半導体基板１に不揮発性メモリセルの各列間を分離するためのトレンチ分離層２が形成されている。そして、半導体基板１において、各トレンチ分離層２に挟まれた領域に、不揮発性メモリセルの選択トランジスタＴ１および選択トランジスタＴ２の各々のソースまたはドレインとなるｎ型の拡散領域３、４が形成されている。

【0045】

また、本実施形態では、配線層として、ポリシリコン配線層と、第１メタル層Ｍ１と、その上層である第２メタル層Ｍ２と、さらにその上層である第３メタル層Ｍ３が用いられている。そして、図７に示すレイアウト例では、各々行方向に沿ってポリシリコン層によるワード線ＷＬｋが複数本配線されるとともに、列方向に沿って第１メタル層Ｍ１によるビット線ＢＬｊおよび反転ビット線ＢＬＢｊと、第３メタル層Ｍ３によるソース線ＳＬｊの組が複数組配線されている。また、図７に示す例では、ビット線ＢＬｊ、反転ビット線ＢＬＢｊおよびソース線ＳＬｊの組において、ソース線ＳＬｊはビット線ＢＬｊおよび反転ビット線ＢＬＢｊの間に位置している。

【0046】

図７において破線で囲まれた領域には１ビット分の不揮発性メモリセルが形成されている。１ビット分の不揮発性メモリセルは、行方向に沿って各々並んだ第１および第２の選択トランジスタＴ１およびＴ２を有している。破線で囲まれた不揮発性メモリセルの場合、選択トランジスタＴ１およびＴ２は、ワード線ＷＬ０をゲート電極としており、ワード線ＷＬ０を挟んで列方向に沿って並んだ各拡散領域をソースおよびドレインとしている。そして、選択トランジスタＴ１のソースおよび選択トランジスタＴ２のソースは、第１メタル層、第２メタル層および層間のコンタクトを介して第３メタル層Ｍ３によるソース線ＳＬ０に接続されている。

【0047】

抵抗変化型素子Ｒ１およびＲ２は、図８に示すように、第２コンタクト９を介して第２メタル層Ｍ２に接続される第１の電極と、第２第１メタル層Ｍ１の上に載せられる第２の電極とを有する。抵抗変化型素子Ｒ１およびＲ２がＭＴＪ素子である場合、第１の電極は例えばフリー層であり、第２の電極は例えばピン層である。この場合、不揮発性メモリセルの等価回路は前掲図１に示すものとなる。上述したように、ＭＴＪ素子である抵抗変化型素子Ｒ１およびＲ２は、第１および第２の電極（フリー層およびピン層）間に通電される電流の向きにより異なった方向に抵抗値が変化する素子である。

【0048】

図７の破線により囲まれた不揮発性メモリセルでは、図８に示すように、第１の抵抗変化型素子Ｒ１の第１の電極が、第２コンタクト９、第２メタル層Ｍ２および第２コンタクト９を介して第１メタル層Ｍ１によるビット線ＢＬ０に接続されている。また、図８に示すように、第１の抵抗変化型素子Ｒ１の第２の電極は、第１メタル層Ｍ１および第１コンタクト６を介して拡散層３に接続されている。この第１の抵抗変化型素子Ｒ１の第２の電極が接続された拡散層３は、図１１に示すようにワード線ＷＬ０を挟んで列方向に沿って並んだ拡散層３および４の一方の拡散層３であり、第１の選択トランジスタＴ１のドレインとなっている。そして、図１１においてワード線ＷＬ０を挟んで列方向に沿って並んだ拡散層３および４のうち拡散層４は、第１の選択トランジスタＴ１のソースであり、図１１に示すように、第１コンタクト６、第１メタル層Ｍ１、第２コンタクト９、第２メタル層Ｍ２および第３コンタクト１１を介して第３メタル層Ｍ３によるソース線ＳＬ０に接続されている。

【0049】

一方、図７の破線により囲まれた不揮発性メモリセルの第２の抵抗変化型素子Ｒ２は、図８に示すように、第２の電極が第１メタル層Ｍ１による反転ビット線ＢＬＢ０の上に載っており、この反転ビット線ＢＬＢ０に直接接続されている。そして、同抵抗変化型素子Ｒ２の第１の電極は、図８〜図１０に示すように、第２コンタクト９、第２メタル層Ｍ２、第２コンタクト９、第１メタル層Ｍ１、第１コンタクト６を介して、ワード線ＷＬ０を挟んで列方向に沿って並んだ拡散層３および４のうちの拡散層３（図１０）に接続される。この拡散層３は、第２の選択トランジスタＴ２のドレインである。そして、図１０においてワード線ＷＬ０を挟んで列方向に沿って並んだ拡散層３および４のうち拡散層４は、第２の選択トランジスタＴ２のソースであり、第１コンタクト６、第１メタル層Ｍ１、第２コンタクト９、第２メタル層Ｍ２および第３コンタクト１１を介して第３メタル層Ｍ３によるソース線ＳＬ０に接続されている。

【0050】

以上が１ビット分の不揮発性メモリセルの構成である。本実施形態では、この不揮発性メモリセルが図７に示すように行列状に配列されている。そして、本実施形態では、隣接する２行の不揮発性メモリの第１の選択トランジスタＴ１の各ソースが同じ拡散領域４を共有し（図１１参照）、隣接する２行の不揮発性メモリの第２の選択トランジスタＴ２の各ソースが同じ拡散領域４を共有している（図１０参照）。従って、本実施形態によれば、不揮発性メモリセルアレイの列方向のサイズを小さくすることができる。

【0051】

以上のように本実施形態によれば、図７〜図１１に示すような各素子の配置を行なうことで、小さなサイズの不揮発性メモリセルアレイを実現することができる。

【0052】

＜他の実施形態＞
以上、この発明の第１〜第５実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記第４実施形態では、不揮発性メモリセルＭｋｊとして、第１実施形態（図１）の構成のものを使用したが、第２実施形態（図３）の構成、あるいは第３実施形態（図５）の構成のものを使用してもよい。

【符号の説明】

【0053】

Ｔ１，Ｔ２，Ｔ……選択トランジスタ、Ｒ１，Ｒ２……抵抗変化型素子、ＢＬ，ＢＬｊ（ｊ＝０〜ｎ）……ビット線、ＢＬＢ，ＢＬＢｊ（ｊ＝０〜ｎ）……反転ビット線、ＷＬ，ＷＬｋ（ｋ＝０〜ｍ）……ワード線、ＳＬ，ＳＬｊ（ｊ＝０〜ｎ）……ソース線、１００……不揮発性メモリセルアレイ、Ｍｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）……不揮発性メモリセル、２００……行デコーダ、３００……列デコーダ、４００……カラムゲート部、ＣＧｊ（ｊ＝０〜ｎ）……ビット線用カラム選択トランジスタ、ＣＧＢｊ（ｊ＝０〜ｎ）……反転ビット線用カラム選択トランジスタ、ＣＧＳｊ（ｊ＝０〜ｎ）……ソース線用カラム選択トランジスタ、ＤＬ……データ線、ＤＬＢ……反転データ線、ＧＳＬ……グローバルソース線、８００……書込制御回路、５００……書き込みドライバ、６００……センスアンプ、７００……出力回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】