特許第5872710号(P5872710)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許5872710ドライバ回路、および出力信号を生成する方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5872710
(24)【登録日】2016年1月22日
(45)【発行日】2016年3月1日
(54)【発明の名称】ドライバ回路、および出力信号を生成する方法
(51)【国際特許分類】
   H03K 19/0175 20060101AFI20160216BHJP
【FI】
   H03K19/00 101F
【請求項の数】13
【全頁数】12
(21)【出願番号】特願2014-551235(P2014-551235)
(86)(22)【出願日】2012年8月31日
(65)【公表番号】特表2015-507879(P2015-507879A)
(43)【公表日】2015年3月12日
(86)【国際出願番号】US2012053443
(87)【国際公開番号】WO2013106091
(87)【国際公開日】20130718
【審査請求日】2015年7月10日
(31)【優先権主張番号】13/347,518
(32)【優先日】2012年1月10日
(33)【優先権主張国】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】XILINX INCORPORATED
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】キレーフ,ワシリー
(72)【発明者】
【氏名】イム,スン・ジェ
【審査官】 白井 亮
(56)【参考文献】
【文献】 欧州特許出願公開第00997945(EP,A1)
【文献】 米国特許出願公開第2004/155675(US,A1)
【文献】 特開平02−158166(JP,A)
【文献】 米国特許出願公開第2005/190035(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 19/0175
(57)【特許請求の範囲】
【請求項1】
集積回路のドライバ回路であって、
前記集積回路の出力として生成されるべきデータ信号を受けるよう結合される信号ノードと、
第1の端子と第2の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路とを含み、前記第1の端子は前記信号ノードに結合され、前記ドライバ回路はさらに、
前記インダクタ回路の前記第2の端子に接続される静電放電保護回路と、
前記インダクタ回路の前記第2の端子に結合される出力ノードとを含み、前記データ信号は前記出力ノードにおいて生成され、
前記抵抗器の第1の端子は前記信号ノードに接続され、前記抵抗器の第2の端子は前記インダクタの第1の端子に接続され、前記インダクタの第2の端子は前記出力ノードに接続される、ドライバ回路。
【請求項2】
前記信号ノードはインバータ回路のノードを含む、請求項1に記載のドライバ回路。
【請求項3】
前記静電放電回路は、前記出力ノードと第1の基準電位との間に結合される第1のダイオードを含む、請求項1に記載のドライバ回路。
【請求項4】
前記静電放電回路は、前記出力ノードと第2の基準電位との間に結合される第2のダイオードを含む、請求項3に記載のドライバ回路。
【請求項5】
前記インダクタは前記集積回路の複数の金属層に形成される、請求項1に記載のドライバ回路。
【請求項6】
前記インダクタは、複数の金属層に形成される外側コイルと、前記複数の金属層に形成される内側コイルとを含む、請求項1に記載のドライバ回路。
【請求項7】
請求項1〜請求項6のいずれかに記載のドライバ回路を含む集積回路。
【請求項8】
請求項7に記載の集積回路を含むシステム。
【請求項9】
集積回路において出力信号を生成する方法であって、
前記集積回路によって出力されるべきデータ信号を信号ノードにおいて受けるステップと、
第1の端子および第2の端子、ならびに前記第1の端子と前記第2の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路に、前記データ信号を結合するステップとを含み、前記インダクタ回路の前記第1の端子は前記信号ノードに結合され、前記抵抗器の第1の端子は前記信号ノードに接続され、前記抵抗器の第2の端子は前記インダクタの第1の端子に接続され、前記インダクタの第2の端子は出力ノードに接続され、前記方法はさらに、
静電放電回路を前記インダクタ回路の前記第2の端子に接続するステップと、
前記インダクタ回路の前記第2の端子に結合される前記出力ノードにおいて前記データ信号を生成するステップとを含む、方法。
【請求項10】
前記静電放電回路を介して前記出力ノードにおいて過剰な電荷を放電するステップをさらに含む、請求項9に記載の方法。
【請求項11】
前記データ信号をインダクタ回路に結合するステップは、前記データ信号を前記抵抗器の前記第1の端子に結合することを含む、請求項9または請求項10に記載の方法。
【請求項12】
前記出力ノードにおいて前記データ信号を生成するステップは、前記インダクタの出力を前記出力ノードに結合することを含む、請求項9〜請求項11のいずれかに記載の方法。
【請求項13】
前記出力ノードにおいて前記データ信号を生成するステップは、差動出力信号の出力信号を生成することを含む、請求項9〜請求項12のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
発明の分野
この発明は、一般に集積回路に関し、特にドライバ回路および出力信号を生成する方法に関する。
【背景技術】
【0002】
背景
ドライバ回路は信号を送信するために集積回路において用いられる。ドライバ回路は、一般に、集積回路の出力ポートにおいて出力信号を生成するために用いられる。出力ドライバが集積回路の外部の伝送線路のような回路に結合されるため、回路をマッチングして、信号が出力ポートから適切に転送されることを可能にすることは重要である。従来の直列ソース終端(SST)ドライバ構成においては、3端子構成(またはT−コイル)変圧器は、ドライバ出力および出力ポートに接続された2つのポートと、静電放電(ESD)保護装置に接続された中央タップポートとを有する。したがって、T−コイルは集積回路において最良の反射減衰量のために設計され、パッドから見たトランスインピーダンスが最大の帯域幅において50オームに近くあることを可能にする。
【発明の概要】
【発明が解決しようとする課題】
【0003】
しかしながら、反射減衰量の最適化は、必ずしも、立ち上がり時間および立ち下がり時間、オーバショット、ならびに整定時間のような、ドライバの過渡的特性を最適化しない。さらに、3端子変圧器構成は、微同調のために微調整される必要のある設計パラメータの組を生成する。これらのパラメータは、2つのt−コイルインダクタLIおよびL2のインダクタンス、これらのインダクタの間の相互の結合k、インダクタの抵抗RlおよびR2、ならびに2つのポートの間のブリッジ容量を含む。これらのパラメータすべてをポート寄生容量と共に管理することは、設計に複雑性を追加し、TXドライバ性能に対しては重要ではないかもしれない。
【課題を解決するための手段】
【0004】
概要
集積回路のドライバ回路が記載される。ドライバ回路は、集積回路の出力信号を受けるよう結合される信号ノードと、第1の端子と第2の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路とを含み、第1の端子は信号ノードに結合され、ドライバ回路はさらに、インダクタ回路の第2の端子に結合される静電放電保護回路と、インダクタ回路の第2の端子に結合される出力ノードとを含む。
【0005】
抵抗器の第1の端子は信号ノードに接続されてもよく、抵抗器の第2の端子はインダクタの第1の端子に接続されてもよく、インダクタの第2の端子は出力ノードに接続されてもよい。信号ノードはインバータ回路のノードを含んでもよい。静電放電回路は、出力ノードと第1の基準電位との間に結合される第1のダイオードを含んでもよい。静電放電回路は、出力ノードと第2の基準電位との間に結合される第2のダイオードを含んでもよい。インダクタは集積回路の複数の金属層に形成されてもよい。インダクタは、複数の金属層に形成される外側コイルと、複数の金属層に形成される内側コイルとを含んでもよい。
【0006】
代替的な実施例によれば、集積回路のドライバ回路は、集積回路の出力信号を受けるよう結合される信号ノードと、信号ノードに結合される第1の端子と出力ノードに結合される第2の端子とを有する2端子インダクタ回路と、出力ノードに結合される静電放電保護回路とを含む。
【0007】
2端子インダクタ回路は、信号ノードと接続される抵抗器の第1の端子と、インダクタの第1の端子に接続される抵抗器の第2の端子を含んでもよい。インダクタの第2の端子は出力ノードに接続されてもよい。静電放電回路は、出力ノードと第1の基準電位との間に結合される第1のダイオードと、出力ノードと第2の基準電位との間に結合される第2のダイオードとを含んでもよい。ドライバ回路は、さらに、集積回路の第2の出力信号を受けるよう結合される第2の信号ノードと;第2の信号ノードに結合される第3の端子と第2の出力ノードに結合される第4の端子とを有する第2の2端子インダクタ回路とを含んでもよい。第1の出力信号および第2の出力信号は差動出力信号を含んでもよい。
【0008】
出力信号を生成する方法も記載される。この方法は、集積回路によって出力されるべき信号を信号ノードにおいて受けるステップと、第1の端子および第2の端子、ならびに第1の端子と第2の端子との間においてインダクタと直列に結合される抵抗器を有するインダクタ回路に、信号を結合するステップとを含み、インダクタ回路の第1の端子は信号ノードに結合され、この方法はさらに、インダクタ回路の第2の端子に結合される出力ノードにおいて出力信号を生成するステップを含む。
【0009】
この方法は、さらに、静電放電回路を介して出力ノードにおける過剰な電荷を放電するステップを含んでもよい。信号を受けるステップは、出力信号として出力されるべき信号を受けることを含んでもよい。信号をインダクタ回路に結合するステップは、信号を抵抗器の第1の端子に結合することを含んでもよい。出力信号を生成するステップは、インダクタの出力を出力ノードに結合することを含んでもよく、出力信号は差動出力信号であってもよい。
【図面の簡単な説明】
【0010】
図1】出力ドライバのブロック図である。
図2】差動出力ドライバのブロック図である。
図3】金属層を有する集積回路の断面図である。
図4】集積回路において実現されるインダクタの第1の金属層の上面平面図である。
図5】集積回路において実現される図4のインダクタの第2の金属層の上面平面図である。
図6】集積回路において実現される図4のインダクタの第3の金属層の上面平面図である。
図7】集積回路を製造するためのシステムである。
図8】出力信号を生成する方法を示すフローチャートである。
図9】集積回路においてインダクタを実現する方法を示すフローチャートである。
【発明を実施するための形態】
【0011】
詳細な記載
まず図1を参照して、出力ドライバ100のブロック図が示される。特に、ドライバ102は出力ノード104を駆動するように構成され、インダクタ回路106を介して、出力信号Sを生成する。ドライバ102は、出力信号Sとして出力されるべき信号を生成するよう、示されるように構成された一連のトランジスタ108〜114を含む。特に、反転されたデータ(d0バー)信号が、ドライバ回路102のpチャネルトランジスタ108のゲートに結合され、反転されたクロック(clkバー)信号が、pチャネルトランジスタ110のゲートに結合される。クロック信号は、さらに、nチャネルトランジスタ112のゲートに結合され、反転されたデータ信号は、nチャネルトランジスタ114のゲートに結合される。
【0012】
インダクタ回路106は抵抗器116およびインダクタ118を含む。抵抗器116の第1の端子120はトランジスタ110および112のドレインにおいて信号ノード122に結合される。出力信号Sとして生成されるべき信号は信号ノード122において生成される。抵抗器120の第2の端子124はインダクタ118の第1の端子126に結合される。インダクタ118の第2の端子128は出力ノード104に結合される。静電放電回路130が、さらに、出力ノード104に結合される。静電放電回路は、出力端子104と第1の基準電位との間に結合される第1のダイオード132を含んでもよく、第1の基準電位はここではvttとして指定される。第2のダイオード134は出力ノード104と第2の基準電位との間に結合され、第2の基準電位はここではvssとして指定される。代替的に、ESD保護を一方の基準電位上で実施し、シリコン制御整流器(SCR)、クランプ、または他の要素のような、他の装置に基づいて製造することもあり得る。
【0013】
図1の回路は、電圧モードSSTドライバのための誘導性ピーキング回路網を与え、改善された性能および小さなインダクタ設置面積を可能にする。図1の回路は、インダクタ設計、レイアウト最適化、および同調/デバッギングを著しく単純化する。図1の2ポートインダクタ回路を用いることによって、設計パラメータの数、レイアウト教父抽出不確かさの影響、およびインダクタ回路の設置面積が低減される。図1の回路は、立ち上がり/立ち下がり時間をたとえば38psから25psに改善し、それはSSTドライバが25〜30Gbt/sまで動作することを可能にする。
【0014】
図2の実施例によれば、示されるような差動出力ドライバ回路200を用いて、差動出力信号を生成すること考えられ得る。すなわち出力信号Pを生成するために信号ノード122において差動入力信号の入力を受けることに加えて、入力122に結合される差動入力信号として反対の極性を有する差動入力信号が、ドライバ回路202の入力201に結合される。ドライバ202は出力ノード204を駆動するように構成され、インダクタ回路206を介して、出力信号Nを生成する。
【0015】
図2の実施例によれば、図1の回路は差動入力信号dpを受けて、出力信号Pを生成し、一方、図1の回路と実質的に同一の第2の回路は、差動入力dnを受けてNを生成し出力する。
【0016】
特に、ドライバ202は、図示されるように構成された一連のトランジスタ208〜214を含む。反転されたデータ(dnバー)信号は、ドライバ回路202のpチャネルトランジスタ208のゲートに結合され、反転されたクロック(クロックバー)信号は、pチャネルトランジスタ210に結合され、一方、クロック信号はnチャネルトランジスタ212に結合され、反転されたデータ信号は、nチャネルトランジスタ214に結合される。インダクタ回路206は抵抗器216およびインダクタ218を含む。抵抗器216の第1の端子220はトランジスタ210および212のドレインにおいてノード201に結合される。抵抗器220の第2の端子224はインダクタ218の第1の端子226に結合される。第2の端子228は出力端子204に結合される。静電放電回路230は、出力端子204と第1の基準電位vttとの間に結合される第1のダイオード232を含む。第2のダイオード234は、出力ノード204と第2の基準電位vssとの間に結合される。
【0017】
ここで図3を参照して、集積回路の断面図が示される。図3に示されるように、異なる信号タイプのための導電線を有する金属層が設けられる。例として、接地線は、黒一色で示され、信号線はクロスハッチング線で示され、電力電圧線は、縦線によって示される。金属層は誘電材料によって分離され、そこには第1の誘電体層302が設けられ、その上には金属層304が形成されてもよい。誘電体層を用いて金属層の各々を分離し、そこには誘電体層306が金属層304上に配置される。図3の実施例によれば、金属層304は基準面を含み、それはこの例においては接地平面である。
【0018】
次いで、金属層308が誘電体層306上に適用される。理解できるように、金属層308は、入出力信号を電力電圧信号と同様に結合するために、両方の導電線を含む。誘電体層310が導電線上に適用された後、別の金属層312が適用される。別の誘電体層314が金属層312の導電線上に適用され、その上には、金属層316の電力信号および接地信号を経路付けるための、より多くの導電線が設けられる。次いで、誘電体層318が金属層316の導電線上に配置され、別の接地基準面が金属層320によって設けられる。最後に、導電線が誘電体層322上に設けられ、そこでは、金属層324の導電線が電力信号および接地信号をさらに経路付ける。誘電体層であってもよい保護層326が、金属層324の導電線上に設けられる。ビアホール327のようなビアホールは、異なる金属層において線を結合するために実現される導電素子である。たとえばトランジスタのウェル領域のような回路素子を有する基板328が、金属線の層上に設けられる。図4図6を参照して以下により詳細に記載されるように、インダクタが複数の金属層において実現されてもよい。
【0019】
ここで図4図6を参照して、インダクタ118のような、集積回路において実現されるインダクタの第1から第3の金属層の上面平面図が示される。インダクタのループが金属層間においてビアホールにより結合されるので、3つの図をともに説明することが必要である。インダクタの第1の端子402および第2の端子404は、示されるように第1の層400上に設けられる。第1の端子402は、第1の端子402と第2の端子404との間に実現されるインダクタの第1のループ406の第1の端部405にある。第1の層400上の第1のループ406は正方形の構造の4つの辺上において延在し、そこでは、第2の端部408が第1の端部402の近くに位置する。ループに対して正方形の構造が示されているが、ループ406は、矩形、円形、または任意の他の幾何学的形状のような他のなんらかの形状であり得ることが理解されるべきである。異なる層のループは異なるサイズを有してもよいが、層の各々における所与のコイルのループは、以下により詳細に記載されるように、好ましくは同じ形状を有する。
【0020】
ビアホール410および412は図5の第2の金属層500に延在し、ループ504の第1の端部502に電気的に接続される。ループ504は第2の端部506に延在し、それもビアホール508に電気的に接続される。図6の金属層600において理解できるように、ビアホール508は、ループ604の第1の端部602に結合され、ループ604は、約720度または約2つの完全な十分なループを延在して、第2の端部610に至る。第1のループ605は、ループ604の外側ループであり、角606に延在し、一方、ループ604の第2の部分は第2の端部610に延在する。ループ406、504および605はおおよそ同じサイズであり、鉛直に整列することが注目されるべきである。さらに、ループ513、およびループ604の内側ループ第2のループ608は、同じサイズを有し、ループの寸法はおおよそ同じである。たとえば、ループが正方形状を有する場合、正方形の辺はおおよそ等しく、一方、円形のループは、おおよそ等しい直径を有する。さらに、金属層400、500および600の各々の金属線が集積回路に形成されるとき、ループ504はループ406より上にあり、ループ406と概ね整列し、ループ605はループ504より上にあり、ループ504と概ね整列する。ある層が、示されるように第1の層、第2の層および第3の層に関して別の層より上または下にあることが言及される場合、それらの層は、第1の金属層から第3の金属層に連続する順序に配置され、第1の層または第3の層のいずれかが、3つの金属層の鉛直の積重ねの最上層であり得ることが理解されるべきである。3つの金属層におけるインダクタが示されるが、必要な場合にはより多くの層にインダクタを形成することがあり得る。
【0021】
ループ604の端部610におけるビアホール611は、金属層500の第2のループ513に延在する。ループ513はループ504内において第1の端部512から第2の端部514に延在する。第2の端部514におけるビアホール516は、金属層600におけるループ613の第1の端部612に延在する。ループ613は第2の端部614に延在し、そこでは、ビアホール616が図4および図5に示されるビアホール518および520に延在する。すなわち、金属線522は、ビアホール616、518および520を金属層500において電気的に結合する。最後に、ビアホール518および520に結合される金属線414が、端子404に結合される。
【0022】
明らかなように、図示された実施例においては、ループのすべてが時計回りの方向に延在し、そこでは、ループ406、504および605は外側ループにおいて第1の層400から第3の層600に延在する。ループ406、504および605は概ね同じサイズおよび形状であり、鉛直に整列される。ループ608および513は、内側ループにおいて第3の層600から第2の層500に延在し、概ね同じサイズおよび形状であり、同様に、鉛直に整列される。残りの内側ループ613は、第3の層600において内側コイル内に位置決めされる。
【0023】
理解できるように、ループ406、504および605は外側コイルを形成するように接続され、一方、ループ608および513は内側コイルを形成するように接続される。外側コイル、内側コイル、および第3の層600における残りのループ613は、端子402から端子404に延在する単一のコイルを形成するように接続され、すべてのループは、第3の層600の残りの内側ループ613を除き、別の層における同じサイズおよび形状の別のループに近接する。インダクタを通る電圧は端子402から端子404に変動するため、最小電圧降下を有するインダクタの部分は互いの隣りに配置され、それによって、インダクタの寄生容量を低減する。
【0024】
ここで図7を参照して、集積回路を製造するためのシステムが示される。システム700はコンピュータ支援設計(CAD)設備702を含み、それはCADソフトウェアを実行するように適合される任意のコンピュータであり得る。CAD設備702は、マスタピンリスト704のようなデータを受け、通信リンク706によって半導体製造設備710に結合される。当該技術分野において周知のように、半導体製造設備710は複数のダイを有するウェハ712を形成する。
【0025】
CAD設備720が、さらに、マスタピンリスト704を受けるよう結合され、ボンディング図722および基板アートワーク724を受ける。CAD設備720は通信リンク726によってボンディング設備730に結合される。通信リンク706および726は任意の有線または無線通信リンクであり得る。ボンディング設備は、他の図を参照してより詳細に記載されるように、一般的にウェハ712からのダイから、ダイを受ける基板へのワイヤボンドを設ける。ダイ/基板732は、集積回路パッケージのような完成した部品736を形成する実装設備734に結合される。図7のシステムは集積回路パッケージの製造のために必要とされる諸要素を提供するが、図7に示される要素を組み合わせ得ること、または追加の要素を設けることができ得ることが理解されるべきである。いかなる構成においても、図7のシステムは、図1の回路を実現するために金属層において必要な線、特に図4から図6に示されるインダクタのループを形成することを可能にする。
【0026】
ここで図8を参照して、フローチャートで、出力信号を形成する方法を示す。信号ノードにおいて集積回路によって出力されるべき信号が、ブロック802において受けられる。信号は、インダクタ回路に結合され、インダクタ回路は、インダクタ回路の第1の端子と第2の端子との間においてインダクタと直列に結合される抵抗器を有し、インダクタ回路の第1の端子はブロック804において信号ノードに結合される。出力信号が、ブロック806においてインダクタ回路の第2の端子に結合される出力ノードにおいて生成される。出力ノードにおける過剰な電荷がブロック808において静電放電回路により放電される。
【0027】
ここで図9を参照して、フローチャートで、集積回路においてインダクタを実現する方法を示す。インダクタの第1のノードおよび第2のノードが、ブロック902において集積回路の複数の金属層の第1の金属層上に設けられる。第1のサイズの第1の複数のループがブロック904において集積回路の複数の金属層に設けられる。第1の複数のループの各ループごとに、ループの少なくとも一方の端部がブロック906において近接する金属層におけるループの端部に結合される。第2のサイズの第2の複数のループがブロック908において集積回路の複数の金属層に設けられる。第2の複数のループの各ループごとに、ループの少なくとも一方の端部がブロック910において近接する金属層におけるループの端部に結合される。第1の複数のループのうちのあるループの端部が、ブロック912において第2の複数のループのうちのあるループの端部に結合される。図8および図9の方法は、上記のように図1図7の回路を用いるか、または他の好適な回路を用いて、実現され得る。
【0028】
したがって、新たで新規なドライバ回路および出力信号を生成する方法が記載されたことが十分に理解され得る。開示された発明を組込む多数の代替物および等価物が存在すると理解されることが、当業者には十分に理解される。その結果、この発明は、前述の実施例によってではなく、以下の特許請求の範囲によってのみ限定される。
図1
図2
図3
図4
図5
図6
図7
図8
図9