特許 5878837 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5878837

(24)【登録日】2016年2月5日

(45)【発行日】2016年3月8日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G11C 11/413 20060101AFI20160223BHJP

   G11C 11/417 20060101ALI20160223BHJP

【ＦＩ】

   G11C11/34 335A

   G11C11/34 305

【請求項の数】15

【全頁数】24

(21)【出願番号】特願2012-152502(P2012-152502)

(22)【出願日】2012年7月6日

(65)【公開番号】特開2014-17029(P2014-17029A)

(43)【公開日】2014年1月30日

【審査請求日】2015年2月13日

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人科学技術振興機構 戦略的創造研究推進事業チームにおける研究領域「ディペンダブルＶＬＳＩシステムの基盤技術」、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】藤原 英弘

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 特開２０１３−６９３７２（ＪＰ，Ａ）

【文献】 特開２０１２−６９２１４（ＪＰ，Ａ）

【文献】 特開２０１０−２１８６１７（ＪＰ，Ａ）

【文献】 特開２００９−２９５２４６（ＪＰ，Ａ）

【文献】 特開２０１０−２５７５５４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１７０３６８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１３

Ｇ１１Ｃ １１／４１７

(57)【特許請求の範囲】

【請求項1】

メモリセルが第１行数配置された第１メモリマクロと、前記メモリセルが第２行数配置された第２メモリマクロと、を備える半導体装置であって、
前記第１メモリマクロは、前記メモリセルと接続された第１ビット線と、書込み時に前記第１ビット線に印加する第１負バイアス電圧を生成する第１負バイアス電圧生成回路と、第１負バイアス基準電圧生成部と、を有し、
前記第２メモリマクロは、前記メモリセルと接続された第２ビット線と、書込み時に前記第２ビット線に印加する第２負バイアス電圧を生成する第２負バイアス電圧生成回路と、第２負バイアス基準電圧生成部と、を有し、
前記第１負バイアス基準電圧生成部は、第１抵抗、および第２抵抗の第１抵抗比に基づき第１負バイアス基準電圧を生成して第１負バイアス基準配線に出力し、
前記第２負バイアス基準電圧生成部は、第３抵抗、および第４抵抗の第２抵抗比に基づき第２負バイアス基準電圧を生成して第２負バイアス基準配線に出力し、
前記第１負バイアス電圧生成回路は、前記第１負バイアス基準電圧に基づき、前記第１負バイアス電圧を生成し、
前記第２負バイアス電圧生成回路は、前記第２負バイアス基準電圧に基づき、前記第２負バイアス電圧を生成し、
前記第１抵抗比は前記第２抵抗比と異なる、半導体装置。

【請求項2】

前記第１負バイアス電圧生成回路は第１容量素子を有し、
前記第２負バイアス電圧生成回路は第２容量素子を有し、
前記第１容量素子の一端は前記第１ビット線と電気的に接続され、その他端は前記第１負バイアス基準配線と電気的に接続され、
前記第２容量素子の一端は前記第２ビット線と電気的に接続され、その他端は前記第２負バイアス基準配線と電気的に接続され、
前記第１容量素子の蓄積電荷量は、前記第１負バイアス基準電圧に基づき決定され、
前記第２容量素子の蓄積電荷量は、前記第２負バイアス基準電圧に基づき決定される、請求項１記載の半導体装置。

【請求項3】

前記第２行数は前記第１行数より大きく、
前記第２容量素子の蓄積電荷量は、前記第１容量素子の蓄積電荷量より大きい、請求項２記載の半導体装置。

【請求項4】

前記第２抵抗、および前記第４抵抗の値は等しく、
前記第３抵抗の値は前記第１抵抗の値より小さい、請求項３記載の半導体装置。

【請求項5】

前記第３抵抗の値に対する前記第１抵抗の値の比は、前記第１行数に対する前記第２行数の比と等しい、請求項４記載の半導体装置。

【請求項6】

前記第１容量素子の容量値と、前記第２容量素子の容量値とは等しい、請求項２記載の半導体装置。

【請求項7】

メモリセルが第１行数配置された基本メモリセルアレイを、列方向に所定アレイ数配置したメモリセルアレイ有するメモリマクロを備える半導体装置であって、
前記メモリマクロは、前記メモリセルアレイの前記メモリセルと接続されたビット線と、書込み時に前記ビット線に印加する負バイアス電圧を生成する負バイアス電圧生成回路と、負バイアス基準電圧生成部と、を有し、
前記負バイアス基準電圧生成部は、前記アレイ数の単位抵抗からなる第１抵抗と、第２抵抗との抵抗比に基づき、負バイアス基準電圧を生成して負バイアス基準配線に出力し、
前記負バイアス電圧生成回路は、一端が前記負バイアス基準配線と電気的に接続され、他端が前記ビット線と電気的に接続された容量素子を有し、
前記容量素子の蓄積電荷量は、前記負バイアス基準電圧に基づき決定される、半導体装置。

【請求項8】

前記アレイ数の単位抵抗は並列接続される、請求項７記載の半導体装置。

【請求項9】

前記各単位抵抗は、前記基本メモリセルアレイに隣接して、前記列方向に前記アレイ数配置される、請求項７記載の半導体装置。

【請求項10】

前記単位抵抗の配置ピッチと、前記基本メモリセルアレイの配置ピッチは等しい、請求項９記載の半導体装置。

【請求項11】

前記単位抵抗はトランジスタで形成され、前記第１抵抗に含まれる前記各トランジスタのゲート電極は、前記行方向に延在し、前記列方向に等間隔で配置される、請求項１０記載の半導体装置。

【請求項12】

マルチポートメモリセルが第１行数配置された基本メモリセルアレイを、列方向に所定アレイ数配置したメモリセルアレイ有するメモリマクロを備える半導体装置であって、
前記メモリマクロは、前記メモリセルアレイの前記マルチポートメモリセルと接続された第１ポートのビット線、および第２ポートのビット線と、書込み時に前記第１ポートのビット線に印加する第１負バイアス電圧を生成する第１ポート負バイアス電圧生成回路と、書込み時に前記第２ポートのビット線に印加する第２負バイアス電圧を生成する第２ポート負バイアス電圧生成回路と、第１ポート負バイアス基準電圧生成部と、第２ポート負バイアス基準電圧生成部と、を有し、
前記第１ポート負バイアス基準電圧生成部は、前記アレイ数の単位抵抗からなる第１抵抗と、第２抵抗との抵抗比に基づき、第１ポート負バイアス基準電圧を生成して第１ポート負バイアス基準配線に出力し、前記第２ポート負バイアス基準電圧生成部は、前記アレイ数の前記単位抵抗からなる第３抵抗と、第４抵抗との抵抗比に基づき、第２ポート負バイアス基準電圧を生成して第２ポート負バイアス基準配線に出力し、
前記第１ポート負バイアス電圧生成回路は、一端が前記第１ポート負バイアス基準配線と電気的に接続され、他端が前記第１ポートのビット線と電気的に接続された第１ポート容量素子を有し、
前記第２ポート負バイアス電圧生成回路は、一端が前記第２ポート負バイアス基準配線と電気的に接続され、他端が前記第２ポートのビット線と電気的に接続された第２ポート容量素子を有し
前記第１ポート容量素子の蓄積電荷量は、前記第１ポート負バイアス基準電圧に基づき決定され、前記第２ポート容量素子の蓄積電荷量は、前記第２ポート負バイアス基準電圧に基づき決定される、半導体装置。

【請求項13】

前記第１ポートの前記単位抵抗、および前記第２ポートの前記単位抵抗は、前記基本メモリセルアレイに隣接して、前記列方向に前記アレイ数配置される、請求項１２記載の半導体装置。

【請求項14】

前記第１ポートの前記単位抵抗、および前記第２ポートの前記単位抵抗は同一列に配置される、請求項１３記載の半導体装置。

【請求項15】

前記第１ポートの前記単位抵抗の配置ピッチと、前記第２ポートの前記単位抵抗の配置ピッチは等しい、請求項１４記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、たとえば、ネガティブビット線方式でメモリセルにデータ書込みを行う半導体装置に関する。

【背景技術】

【0002】

テクノロジ・ノードの進化に伴い、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、トランジスタ、と記載する。）の相対的な特性ばらつきが増大している。この特性ばらつきは、同一チップ内でも発生し（ローカルばらつき）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の動作マージンを低下させ、動作電圧の低電圧化を困難にしている。

【0003】

ＳＲＡＭの書込み動作マージンを改善する方法として、書込み選択列のメモリセルに供給する電源電圧を下げる方式（メモリセル電源降圧方式）や、書込み選択列のビット線対のうち、ロウレベル側のビット線に負電圧を印加する方式（ネガティブビット線方式）が提案されている。

【0004】

メモリセル電源降圧方式は、メモリセル電源の負荷容量（拡散容量、ゲート容量、配線容量）が大きいため、書込み選択列の電源電圧を所望の値まで下げる時間が長くなる。その結果、メモリセル電源降圧方式は、サイクルタイムへの悪影響が懸念される。さらに、マルチポートＳＲＡＭにメモリセル電源降圧方式を適用した場合、同一列に対する異行アクセス（読出しワード線活性化による読出しアクセスと、書込みワード線活性化による書込みアクセスが、同一列で同時に発生）が発生した場合、メモリセル電源が降下しているため、読出しアクセス行の読出しマージンが確保できないという問題が発生する。

【0005】

ネガティブビット線方式として、特許文献１、特許文献２、非特許文献１、および非特許文献２に、種々の構成が開示されている。特開２００９−２９５２４６号公報（特許文献１）は、ビット線対のうち、ロウレベル側のビット線電位を検出し、このロウレベル側ビット線の電位が所定値に低下したときに、負電圧発生回路で生成した負電圧をそのロウレベル側ビット線に印加する構成を開示する。特開２０１０−２１８６１７号公報（特許文献２）、および非特許文献２は、ビット線の容量と同じ容量を有するレプリカビット線の電位が所定値になった場合、接地電圧に向けて駆動されたビット線を所定のタイミングで負電圧に駆動するブートストラップ回路を開示する。非特許文献１は、所定時間、ビット線に負電圧をオーバードライブする負電圧生成回路を開示する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００９−２９５２４６号公報

【特許文献2】特開２０１０−２１８６１７号公報

【非特許文献】

【0007】

【非特許文献1】Ｎｏｂｕｔａｒｏ Ｓｈｉｂａｔａ、Ｈｉｒｏｓｈｉ Ｋｉｙａ、Ｓｈｉｇｅｈｉｒｏ Ｋｕｒｉｔａ、Ｈｅｄｅｔａｋａ Ｏｋａｍｏｔｏ、Ｍａｓａ’ａｋｉ Ｔａｎ’ｎｎｏ、ａｎｄ Ｔａｋａｋｕｎｉ Ｄｏｕｓｅｋｉ、”Ａ ０．５Ｖ ２５ＭＨｚ １ｍＷ ２５６Ｋｂ ＭＴＣＭＯＳ／ＳＯＩ ＳＲＡＭ ｆｏｒ Ｓｏｌａｒ−Ｐｏｗｅｒ−Ｏｐｅｒａｔｅｄ Ｐｏｒｔａｂｌｅ Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ｅｑｕｉｐｍｅｎｔ−Ｓｕｒｅ Ｗｒｉｔｅ Ｏｐｅｒａｔｉｏｎ ｂｙ Ｕｓｉｎｇ Ｓｔｅｐ−Ｄｏｗｎ Ｎｅｇａｔｉｖｅｌｙ Ｏｖｅｒｄｒｉｖｅｎ Ｂｉｔｌｉｎｅ Ｓｃｈｅｍｅ”、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．４１、ＮＯ．３、ＭＡＲＣＨ ２００６ ｐ７２８−７４２

【非特許文献2】Ｙｕｋｉ Ｆｕｊｉｍｕｒａ、Ｏｓａｍｕ Ｈｉｒａｂａｒａｓｈｉ、Ｔａｋａｈｉｒｏ Ｓａｓａｋｉ、Ａｚｕｍａ Ｓｕｚｕｋｉ、Ａｔｓｕｓｈｉ Ｋａｗａｋａｍｉ、Ｙａｓｕｈｉｓａ Ｔａｋｅｙａｍａ、Ｋｅｉｉｃｈｉ Ｋｕｓｈｉｄａ、Ｇｏｕ Ｆｕｋａｎｏ、Ａｋｉｒａ Ｋａｔａｙａｍａ、Ｙｕｓｕｋｅ Ｎｉｋｉ、Ｔｏｍｏａｋｉ Ｙａｂｅ、”Ａ Ｃｏｎｆｉｇｕｒａｂｌｅ ＳＲＡＭ ｗｉｔｈ Ｃｏｎｓｔａｎｔ−Ｎｅｇａｔｉｖｅ−Ｌｅｖｅｌ Ｗｒｉｔｅ Ｂｕｆｆｅｒ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｏｎ ｗｉｔｈ ０．１４９μ２ Ｃｅｌｌ ｉｎ ３２ｎｍ Ｈｉｇｈ−ｋ Ｍｅｔａｌ−Ｇａｔｅ ＣＭＯＳ”、ＩＳＳＣＣ ２０１０／ＳＥＳＳＩＯＮ １９／ＨＩＧＨ−ＰＥＲＦＯＲＭＡＮＣＥ ＥＭＢＥＤＤＥＤ ＭＥＭＯＲＹ／１９．４、ｐ３４８−３４９

【発明の概要】

【発明が解決しようとする課題】

【0008】

ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）等では、１つのチップに搭載される中央処理装置や各種特定機能回路ブロックは、各々の用途に適した仕様を有するメモリを内蔵する。メモリコンパイラで各仕様を満たすメモリを生成する場合、各メモリにおけるネガティブビット線方式による書込み動作マージンの最適化が困難である。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

一実施の形態によれば、メモリセルが第１行数配置された第１メモリマクロと、メモリセルが第２行数配置された第２メモリマクロと、を備える半導体装置であって、第１メモリマクロは、メモリセルと接続された第１ビット線と、書込み時に第１ビット線に印加する第１負バイアス電圧を生成する第１負バイアス電圧生成回路と、第１負バイアス基準電圧生成部と、を有し、第２メモリマクロは、メモリセルと接続された第２ビット線と、書込み時に第２ビット線に印加する第２負バイアス電圧を生成する第２負バイアス電圧生成回路と、第２負バイアス基準電圧生成部と、を有し、第１負バイアス基準電圧生成部は、第１抵抗、および第２抵抗の第１抵抗比に基づき第１負バイアス基準電圧を生成して第１負バイアス基準配線に出力し、第２負バイアス基準電圧生成部は、第３抵抗、および第４抵抗の第２抵抗比に基づき第２負バイアス基準電圧を生成して第２負バイアス基準配線に出力し、第１負バイアス電圧生成回路は、第１負バイアス基準電圧に基づき、第１負バイアス電圧を生成し、第２負バイアス電圧生成回路は、第２負バイアス基準電圧に基づき、第２負バイアス電圧を生成し、第１抵抗比は第２抵抗比と異なる、半導体装置である。

【発明の効果】

【0010】

前記一実施の形態によれば、書込み動作マージンを確保したネガティブビット線方式のメモリを内蔵する半導体装置の実現が可能となる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１に係る半導体装置の構成図である。

【図2】メモリコンパイラによるメモリマクロの生成方法を説明する図である。

【図3】実施の形態１に係る半導体装置が備えるメモリマクロの構成図である。

【図4】実施の形態１に係る半導体装置が備えるメモリマクロの回路図である。

【図5】実施の形態１に係る半導体装置が備えるメモリセルの構成図である。

【図6】実施の形態１に係る半導体装置が備えるライトドライバの回路図である。

【図7】実施の形態１に係る半導体装置が備える負バイアス電圧生成回路、および負バイアス基準電圧生成部の回路図である。

【図8】実施の形態１に係る半導体装置が備える負バイアス電圧生成回路、および負バイアス基準電圧生成部の動作を説明するタイミング図である。

【図9】実施の形態１に係る半導体装置が備える負バイアス基準電圧生成部の配置図である。

【図10】実施の形態１に係る半導体装置が備える他のメモリマクロの構成図である。

【図11】実施の形態１に係る半導体装置が備える他のメモリマクロにおける、負バイアス基準電圧生成部の配置図である。

【図12】実施の形態１に係る半導体装置が備える他のメモリマクロにおける、レプリカ抵抗のレイアウト図である。

【図13】実施の形態１に係る半導体装置が備える、メモリコンパイラで生成した２つのメモリマクロの構成図である。

【図14】図１３に示す２つのメモリマクロにおける負バイアス電圧生成回路の構成、および動作を説明する図である。

【図15】実施の形態１に係る半導体装置の効果を説明する図である。

【図16】実施の形態２に係る半導体装置が備えるメモリマクロの構成図である。

【発明を実施するための形態】

【0012】

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

【0013】

＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置ＬＳＩの構成を説明する。

【0014】

半導体装置ＬＳＩは、中央処理装置ＣＰＵ１、中央処理装置ＣＰＵ２、特定機能回路ブロックＡＰＰＵ、ＢＢＵ、ＭＥＭＵ、およびＩ／ＯユニットＩＯＵを備える。各中央処理装置、および特定機能回路ブロックは、図中に斜線を施した矩形状の１つ若しくは複数のメモリマクロを有する。例えば、特定機能回路ブロックＭＥＭＵはメモリマクロＭＭ０を、特定機能回路ブロックＢＢＵはメモリマクロＭＭ１を有する。各メモリマクロのメモリセルには、ネガティブビット線方式によるデータ書込みが行われる。

【0015】

図２を参照して、メモリコンパイラによるメモリマクロの生成方法を説明する。
メモリコンパイラＲＣＰＬは、中央処理装置や特定機能回路ブロックで必要とされるメモリマクロの要求構成に基づき、要素パーツ格納部２１からメモリマクロを構成する各種回路ブロックを選択し、要求構成を備えたメモリマクロを生成する。例えば、図１の特定機能回路ブロックＭＥＭＵのメモリマクロＭＭ０、および特定機能回路ブロックＢＢＵのメモリマクロＭＭ１の生成方法は、以下の通りである。

【0016】

構成Ａは、ワード長１０２４ビット、ＩＯ幅３２ビットであるメモリマクロＭＭ０の要求構成を示す。構成Ｂは、ワード長２５６ビット、ＩＯ幅１７ビットであるメモリマクロＭＭ１の要求構成を示す。要素パーツ格納部２１は、メモリマクロを生成するのに必要なメモリセルＭＣ、ワード線ドライバＷＤＲＶ，ＩＯ回路ＩＯ、および制御部ＣＴＬの各回路ブロックを格納する。

【0017】

メモリコンパイラＲＣＰＬは、構成Ａ、および構成Ｂの各要求構成に基づき、要素パーツ格納部２１に格納されている各回路ブロックを必要な数だけ組み合わせて、メモリマクロＭＭ０、およびメモリマクロＭＭ１を生成する。従って、メモリマクロＭＭ０、およびメモリマクロＭＭ１において、ＩＯ回路ＩＯ等の各回路ブロック数は要求構成により異なるが、同じ機能を有する各回路ブロックの構成は同一となる。なお、メモリコンパイラで、要求構成のワード長とＩＯ幅に従ってメモリマクロを生成する場合、列方向（ビット線方向）に配置されるメモリセルＭＣは、所定の値に設定されるｍ行を基本単位として、要求ワード長を満たすように、基本単位ｍの整数倍（１、２、３、・・・）が列方向（ビット線方向）に配置される。

【0018】

構成ＡのメモリマクロＭＭ０において、ＩＯ回路ＩＯは行方向に３２個配置され、３２ビットのＩＯ幅を有する。各ワード線ドライバＷＤＲＶで選択されるメモリセルＭＣは列方向に５１２行配置され、各ＩＯ回路ＩＯが有する２列のメモリセルＭＣを含め、ワード長は１０２４ビットとなる。構成ＢのメモリマクロＭＭ１において、ＩＯ回路ＩＯは行方向に１７個配置され、１７ビットのＩＯ幅を有する。各ワード線ドライバＷＤＲＶで選択されるメモリセルＭＣは、列方向に１２８行配置され、各ＩＯ回路ＩＯが有する２列のメモリセルＭＣを含め、ワード長は２５６ビットとなる。メモリマクロＭＭ０、およびメモリマクロＭＭ１において、列方向に配置されるメモリセルＭＣの行数は、各々の要求ワード長を満たすように、基本単位ｍを必要な整数倍した値に設定される。

【0019】

図３を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるメモリマクロの構成を説明する。

【0020】

図３に示すメモリマクロは、メモリコンパイラが生成する基本単位ｍの行数で複数のメモリセルを配置した構成である。メモリセルアレイＡＲＹ［０］〜メモリセルアレイＡＲＹ［Ｎ―１］の各メモリセルアレイ（以下、メモリセルアレイＡＲＹ、と記載する場合がある。）は、各々、ｍ行ｎ列に配置されたメモリセル（図示せず）で構成され、ＩＯ幅のＮビット分配置される。ＩＯ回路ＩＯ［０］〜ＩＯ回路ＩＯ［Ｎ−１］の各ＩＯ回路（以下、ＩＯ回路ＩＯ、と記載する場合がある。）は、各々、メモリセルアレイＡＲＹ［０］〜メモリセルアレイＡＲＹ［Ｎ−１］に対するデータ書込みやデータ読出しを行う。

【0021】

メモリセルアレイＡＲＹと隣接して、ＩＯ回路ＩＯが有する負バイアス電圧生成回路ＷＡＳＴが配置される。メモリセルアレイＡＲＹ［０］と隣接して、ワード線選択回路ＷＤが配置される。ワード線選択回路ＷＤは、図示しないアドレス信号に基づき、メモリセルアレイＡＲＹが有するｍ行のワード線から１つのワード線を選択する。ＩＯ回路ＩＯ［０］と隣接して、制御回路ＣＴＲＬが配置される。制御回路ＣＴＲＬは、ＩＯ回路やワード線選択回路ＷＤ等を制御して、メモリセルアレイＡＲＹに対する読出し動作や書込み動作等を制御する。

【0022】

メモリセルアレイＡＲＹ［０］、およびＩＯ回路ＩＯ［０］と、ワード線選択回路ＷＤ、および制御回路ＣＴＲＬとの間には、負バイアス基準電圧生成部ＶＢＡＤＪが配置される。負バイアス基準電圧生成部ＶＢＡＤＪは、電源電圧ＶＳＳ（以下、０Ｖとする。）と電源電圧ＶＤＤ間の電圧を直列接続したレプリカ抵抗ＲＰＲ、および基準抵抗ＲＲＥＦで分割し、その値を負バイアス基準電圧ＲＰＬＶとして、負バイアス電圧生成回路ＷＡＳＴへ出力する。

【0023】

図４を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるメモリマクロの回路図を説明する。

【0024】

メモリマクロは、メモリセルアレイＭＡＲＹ、ワード線選択回路ＷＤ、ＩＯ回路ＩＯ［０］〜ＩＯ［Ｎ−１］、アドレス制御回路ＡＤＲＣＴＬ、読出し／書込み制御回路ＲＷＣＴＬ、および遅延回路ＴＤＧを備える。

【0025】

メモリセルアレイＭＡＲＹは、０〜Ｎ−１のＩＯ幅に対応したメモリセルアレイＡＲＹ［０］〜メモリセルアレイＡＲＹ［Ｎ−１］で構成され、各メモリセルアレイＡＲＹは、ワード線ＷＬ方向にｎ個、ビット線ＢＬ／ＺＢＬ方向にｍ個、アレイ状に配置された複数のメモリセルＭＣを有する。即ち、各メモリセルＡＲＹは、ワード線ＷＬ方向にｎ個配置された１行のメモリセルを、ビット線方向に基本単位であるｍ行配置した複数のメモリセルＭＣを有する。以降、ワード線ＷＬ０、ＷＬ１等を総称してワード線ＷＬと記載し、ビット線ＢＬ０／ＺＢＬ０等を総称してビット線ＢＬ／ＺＢＬと記載する場合がある。

【0026】

ワード線選択回路ＷＤは、ワード線ＷＬ０〜ワード線ＷＬｍ−１を各々選択するｍ個のワード線ドライバＷＤＲＶと、ｍ個のワード線ドライバＷＤＲＶの１つを選択するデコーダ回路（図示せず）を有する。アドレス制御回路ＡＤＲＣＴＬは、制御信号ＴＤＥＣに同期して、入力されたアドレス信号Ａ０〜Ａｉに基づき信号Ｘ０〜信号Ｘｊ−１、および信号Ｙ０〜信号Ｙｋ−１を生成する。ワード線選択回路ＷＤは、信号Ｘ０〜信号Ｘｊ−１に基づき、１つのワード線ドライバＷＤＲＶを選択する。降圧レギュレータＶＧＥＮは、電源電圧ＶＤＤを所定の値に降圧した電源電圧ＬＣＶＤＤを、ワード線選択回路ＷＤへ供給する。

【0027】

ＩＯ回路ＩＯ［０］は、ＮビットのＩＯ幅のうち、０ビットのＩＯ回路であり、カラム選択回路ＹＳＷ、ライトドライバＷＴＤ、センスアンプ３１、負バイアス電圧生成回路ＷＡＳＴ、およびＩ／Ｏバッファ３０を有する。カラム選択回路ＹＳＷは、アドレス制御回路ＡＤＲＣＴＬが出力する信号Ｙ０〜Ｙｋ−１に基づき、ビット線対ＢＬ０／ＺＢＬ０〜ビット線対ＢＬｎ―１／ＺＢＬｎ−１のいずれか１つを選択する。カラム選択回路ＹＳＷで選択されたビット線対ＢＬ／ＺＢＬは、ライトドライバＷＴＤの出力、およびセンスアンプ３１の入力と接続される。ライトドライバＷＴＤ、およびセンスアンプ３１は、各々、制御信号ＷＥＮ、および制御信号ＳＥで、いずれか一方が活性化される。

【0028】

制御信号ＷＴＥＤに応答して、負バイアス電圧生成回路ＷＡＳＴは、ライトドライバＷＴＤ、およびカラム選択回路ＹＳＷを介して、負バイアス電圧をビット線対ＢＬ／ＺＢＬのいずれか一方に印加する。Ｉ／Ｏバッファ３０は入出力バッファであり、Ｉ／Ｏ端子Ｉ／Ｏ［０］に印加された書込みデータＤＩをライトドライバＷＴＤへ出力する入力バッファと、センスアンプ３１の出力ＤＯをＩ／Ｏ端子Ｉ／Ｏ［０］から出力する出力バッファとして機能する。他のＩＯ回路ＩＯ［Ｎ―１］等の構成も、ＩＯ回路ＩＯ［０］と同様である。

【0029】

読出し／書込み制御回路ＲＷＣＴＬは、制御信号ＷＥＮ、クロックＣＬＫ、および制御信号ＣＥＮに基づき、制御信号ＴＤＥＣ、制御信号ＷＴＥ、および制御信号ＳＥを出力する。遅延回路ＴＤＧは、入力された制御信号ＷＴＥを所定時間遅延させた制御信号ＷＴＥＤを出力する。

【0030】

図５を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるメモリセルＭＣの構成を説明する。

【0031】

メモリセルＭＣは、ソースに電源電圧ＶＤＤが印加され、ドレイン、およびゲートが、記憶ノードＮｄ＿Ｌ、および記憶ノードＮｄ＿Ｒと各々接続されたｐ型トランジスタＰＵ＿Ｌと、ソースに電源電圧ＶＳＳが印加され、ドレイン、およびゲートが、記憶ノードＮｄ＿Ｌ、および記憶ノードＮｄ＿Ｒと各々接続されたｎ型トランジスタＰＤ＿Ｌとを有する。さらに、メモリセルＭＣは、ソースに電源電圧ＶＤＤが印加され、ドレイン、およびゲートが、記憶ノードＮｄ＿Ｒ、および記憶ノードＮｄ＿Ｌと各々接続されたｐ型トランジスタＰＵ＿Ｒと、ソースに電源電圧ＶＳＳが印加され、ドレイン、およびゲートが、記憶ノードＮｄ＿Ｒ、および記憶ノードＮｄ＿Ｌに各々接続されたｎ型トランジスタＰＤ＿Ｒとを有する。さらに、メモリセルＭＣは、記憶ノードＮｄ＿Ｌにソース／ドレインのいずれか一方が接続され、ビット線ＢＬにソース／ドレインのいずれか他方が接続され、ワード線ＷＬがゲートに接続されたｎ型トランジスタＰＧ＿Ｌと、記憶ノードＮｄ＿Ｒにソース／ドレインのいずれか一方が接続され、ビット線ＺＢＬにソース／ドレインのいずれか他方が接続され、ワード線ＷＬにゲートが接続されたｎ型トランジスタＰＧ＿Ｒとを、有する。

【0032】

図６を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるライトドライバＷＴＤの回路図を説明する。

【0033】

ライトドライバＷＴＤは、ライトドライバ前段部ＷＴＤ１、およびライトドライバ後段部ＷＴＤ２を備える。ライドドライバ前段部ＷＴＤ１は、制御信号ＷＥＮが一方の入力信号として印加されるＮＯＲ回路４１、およびＮＯＲ回路４２を有する。ＮＯＲ回路４１には、他方の入力信号として書込みデータＤＩが印加され、ＮＯＲ回路４２には、他方の入力信号として書込みデータＤＩの論理レベルをインバータＩＮＶ１で反転させた信号が印加される。即ち、制御信号ＷＥＮがロウレベルに設定されている場合、ＮＯＲ回路４１、およびＮＯＲ回路４２は、各々、書込みデータＤＩと逆相の論理レベル、および同相の論理レベルにある信号を出力する。制御信号ＷＥＮがハイレベルに設定されている場合、ＮＯＲ回路４１、およびＮＯＲ回路４２は、いずれも、ロウレベルにある信号を出力する。

【0034】

ライトドライバ後段部ＷＴＤ２は、ＮＯＲ回路４１の出力がゲートに印加されるｎ型トランジスタＭＮ１、およびＮＯＲ回路４２の出力がゲートに印加されるｎ型トランジスタＭＮ２を有する。ｎ型トランジスタＭＮ１、およびｎ型トランジスタＭＮ２のソースは、ともに、ソースに電源電圧ＶＳＳが印加されたｎ型トランジスタＭＮ０のドレインと接続される。ｎ型トランジスタＭＮ１、およびｎ型トランジスタＭＮ２のドレインは、ともに、カラム選択回路ＹＳＷと接続される。ｎ型トランジスタＭＮ１のゲートと接続される入力端子／ＤＩＮ［０］には、書込みデータＤＩの論理レベルを反転させた信号が印加され、ｎ型トランジスタＭＮ２のゲートと接続される入力端子ＤＩＮ［０］には、書込みデータＤＩと同じ論理レベルの信号が印加される。ｎ型トランジスタＭＮ０のゲートには、制御信号ＷＴＥＤの論理レベルをインバータＩＮＶ０で反転させた信号が印加される。ｎ型トランジスタＭＮ０のドレインは、さらに、負バイアス電圧生成回路ＷＡＳＴへ出力される。

【0035】

図７を参照して、実施の形態１に係る半導体装置ＬＳＩが備える負バイアス電圧生成回路ＷＡＳＴ、および負バイアス基準電圧生成部ＶＢＡＤＪの回路図を説明する。

【0036】

負バイアス電圧生成回路ＷＡＳＴは、ｐ型トランジスタＭＰ１、ｐ型トランジスタＭＰ２、ｎ型トランジスタＭＮ３、および容量素子Ｃｎｂｌを有する。ｐ型トランジスタＭＰ１のソースには電源電圧ＶＤＤが印加され、そのドレインは電荷量調整ノードＶＮＢＬと接続され、そのゲートには制御信号ＷＴＥＤが印加される。ｐ型トランジスタＭＰ２のソースは電荷量調整ノードＶＮＢＬと接続され、そのドレインには電源電圧ＶＳＳが印加され、そのゲートには負バイアス基準電圧生成部ＶＢＡＤＪが出力する負バイアス基準電圧ＲＰＬＶ（以下、符号ＲＰＬＶを、負バイアス基準配線、とも記載する場合がある。）が印加される。ｎ型トランジスタＭＮ３のドレインは電荷量調整ノードＶＮＢＬと接続され、そのソースには電源電圧ＶＳＳが印加され、そのゲートには制御信号ＷＴＥＤが印加される。容量素子Ｃｎｂｌの一端は電荷量調整ノードＶＮＢＬと接続され、その他端はライトドライバ後段部ＷＴＤ２が有するｎ型トランジスタＭＮ０のドレインと接続される。

【0037】

容量素子Ｃｎｂｌは、種々の構造で実現することが可能である。半導体装置ＬＳＩがＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）混載プロセスで製造される場合、ＤＲＡＭのセル容量を形成する工程で容量素子Ｃｎｂｌを形成することが可能である。また、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造や、さらには、Ｆｉｎ−ＦＥＴ構造のＭＯＳ容量で形成することも考えられる。

【0038】

ライトドライバ後段部ＷＴＤ２の構成は、図６に示した通りである。カラム選択回路ＹＳＷで選択された１対のビット線対ＢＬ／ＺＢＬ（例えば、ビット線対ＢＬ０／ＺＢＬ０）のうち、ビット線ＢＬ０はｎ型トランジスタＭＮ１のドレインと、ビット線ＺＢＬ０はｎ型トランジスタＭＮ２のドレインと、各々接続される。ワード線ＷＬ０、およびビット線対ＢＬ０／ＺＢＬ０で選択されるメモリセルＭＣにデータを書込む場合、ワード線ＷＬ０をハイレベルに、制御信号ＷＥＮ（図６参照）をロウレベル（電源電圧ＶＳＳ）に、制御信号ＷＴＥＤをロウレベルに、各々設定し、書込みデータＤＩと論理レベルが反転した信号を入力端子／ＤＩＮ［０］に、書込みデータＤＩと論理レベルが同じ信号を入力端子ＤＩＮ［０］に印加する。

【0039】

書込みデータＤＩの論理レベルにより、ｎ型トランジスタＭＮ１、およびｎ型トランジスタＭＮ２のいずれか一方（例えば、ｎ型トランジスタＭＮ２）が導通状態となり、ｎ型トランジスタＭＮ２と接続されているビット線ＺＢＬ０の電圧は電源電圧ＶＤＤから電源電圧ＶＳＳまで低下する。このビット線ＺＢＬ０の電圧が電源電圧ＶＳＳまで低下すると、メモリセルＭＣのｐ型トランジスタＰＵ＿Ｌ、およびｎ型トランジスタＰＤ＿Ｌで構成されるインバータの出力はハイレベル（電源電圧ＶＤＤ）に、ｐ型トランジスタＰＵ＿Ｒ、およびｎ型トランジスタＰＤ＿Ｒで構成されるインバータの出力はロウレベル（電源電圧ＶＳＳ）に、各々遷移を開始する。

【0040】

このメモリセルＭＣの書込み動作マージンを確保するための負バイアス基準電圧生成部ＶＢＡＤＪ、および負バイアス電圧生成回路ＷＡＳＴの構成を以下に説明する。

【0041】

負バイアス基準電圧生成部ＶＢＡＤＪは、レプリカ抵抗ＲＰＲ、および基準抵抗ＲＲＥＦを有する。レプリカ抵抗ＲＰＲは、ソースに電源電圧ＶＤＤが印加され、ドレインが負バイアス基準配線ＲＰＬＶと接続されるｐ型トランジスタＭＰＲ１〜ｐ型トランジスタＭＰＲＬの計Ｌ個を並列接続したｐ型トランジスタで構成される。各ｐ型トランジスタＭＰＲ１〜ＭＰＲＬのゲートには、制御信号ＲＰＬＶＥＮが印加される。基準抵抗ＲＲＥＦは、ドレインが負バイアス基準配線ＲＰＬＶと接続され、ソースに電源電圧ＶＳＳが印加され、ゲートに制御信号ＲＰＬＶＥが印加されたｎ型トランジスタＭＮＲＥＦで構成される。

【0042】

制御信号ＲＰＬＶＥＮによりｐ型トランジスタＭＰＲ１〜ＭＰＲＬが導通状態にあり、制御信号ＲＰＬＶＥによりｎ型トランジスタＭＮＲＥＦが導通状態にある場合、負バイアス基準電圧ＲＰＬＶは、電源電圧ＶＳＳと電源電圧ＶＤＤ間の電圧を、並列接続されたｐ型トランジスタＭＰＲ１〜ＭＰＲＬのオン抵抗値とｎ型トランジスタＭＮＲＥＦのオン抵抗値で分割した式１に示す値に設定される。
ＲＰＬＶ＝ＶＤＤ＊Ｒｒｅｆ／（Ｒｒｅｆ＋Ｒｐｒ） … 式１
ここで、ＶＤＤは電源電圧ＶＤＤの値、ＲＰＬＶは負バイアス基準電圧値、Ｒｒｅｆは基準抵抗ＲＲＥＦのオン抵抗値、Ｒｐｒはレプリカ抵抗ＲＰＲのオン抵抗値、符号”／”は除算、および符号”＊”は乗算、を意味する。

【0043】

レプリカ抵抗ＲＰＲ、および基準抵抗ＲＲＥＦがともに非導通状態にある場合、負バイアス基準配線ＲＰＬＶの電圧は、制御信号ＲＰＬＶＥで導通状態に制御されたｐ型トランジスタＭＰ３により、電源電圧ＶＤＤまで引き上げられる。

【0044】

負バイアス電圧生成回路ＷＡＳＴにおいて、制御信号ＷＴＥＤをロウレベルに設定して、ｐ型トランジスタＭＰ１を導通状態に、ｎ型トランジスタＭＮ３を非導通状態とすると、電荷量調整ノードＶＮＢＬの電圧は、ｐ型トランジスタＭＰ１のオン抵抗値とｐ型トランジスタＭＰ２のオン抵抗値により決定される。負バイアス基準電圧ＲＰＬＶを上昇させると電荷量調整ノードＶＮＢＬの電圧は上昇し、負バイアス基準電圧ＲＰＬＶを下降させると電荷量調整ノードＶＮＢＬの電圧は下降する。制御信号ＷＴＥＤがロウレベルに設定されている期間、容量素子Ｃｎｂｌの一端には、この電荷量調整ノードＶＮＢＬの電圧が印加され、容量素子Ｃｎｂｌの他端には、ライトドライバ後段部ＷＴＤ２のｎ型トランジスタＭＮ０が出力する電源電圧ＶＳＳが印加される。従って、容量素子Ｃｎｂｌに蓄積される電荷量は、レプリカ抵抗ＲＰＲと基準抵抗ＲＲＥＦの抵抗比により決定される。

【0045】

図８を参照して、実施の形態１に係る半導体装置ＬＳＩが備える負バイアス電圧生成回路ＷＡＳＴ、および負バイアス基準電圧生成部ＶＢＡＤＪの動作を説明する。

【0046】

図８は、各信号の変化を模式的に示すタイミング図である。符号”ＶＤＤ”は電源電圧ＶＤＤを意味し、符号”ＶＳＳ”は電源電圧ＶＳＳを意味する。各信号の横軸は、時刻と記載されている共通の時間軸を有する。以下、図７の各回路の動作を図８を参照して説明する。

【0047】

時刻ｔ１から時刻ｔ２のクロックＣＬＫの１サイクルは読出しサイクルである。制御信号ＷＥＮはハイレベルに設定され、ライトドライバＷＴＤによる書込み動作は行われない（図６参照）。制御信号ＷＴＥはロウレベルに設定され、負バイアス基準配線ＲＰＬＶの電圧は、ｐ型トランジスタＭＰ３により電源電圧ＶＤＤまで引き上げられる。制御信号ＷＴＥＤもロウレベルに設定され、電荷量調整ノードＶＮＢＬは、ｐ型トランジスタＭＰ１により電源電圧ＶＤＤまで引き上げられる。時刻ｔ１から所定時間経過後、選択されたメモリセルＭＣの保持データに基づき、ビット線ＢＬ／ＺＢＬのいずれか一方の電圧は、電源電圧ＶＤＤから所定の電圧値まで低下し、その後ビット線対ＢＬ／ＺＢＬは電源電圧ＶＤＤにプリチャージされる。

【0048】

時刻ｔ２の前に、制御信号ＷＥＮはハイレベルからロウレベルに設定され、ライトドライバＷＴＤは活性化される。

【0049】

時刻ｔ２にクロックＣＬＫがロウレベルからハイレベルに変化し、時刻ｔ７までのクロックＣＬＫの１サイクルは書込みサイクルである。

【0050】

時刻ｔ３に制御信号ＷＴＥがロウレベルからハイレベルに変化すると、負バイアス基準電圧生成部ＶＢＡＤＪは活性化され、負バイアス基準配線ＲＰＬＶの電圧は電源電圧ＶＤＤから電圧Ｖｒｐに設定される。この電圧Ｖｒｐは、レプリカ抵抗ＲＰＲと基準抵抗ＲＲＥＦとの比で決定される。負バイアス基準電圧ＲＰＬＶの電圧変化に伴い、電荷量調整ノードＶＮＢＬの電圧は電源電圧ＶＤＤから電圧Ｖｎｂまで低下し、電源電圧ＶＳＳと電荷量調整ノードＶＮＢＬ間の電圧はバイアス電圧ΔＶｎｂｌとなる。一方、ビット線対ＢＬ０／ＺＢＬ０のうち、ビット線／ＺＢＬの電圧は、時刻ｔ３以降、ライトドライバ後段部ＷＴＤ２のｎ型トランジスタＭＮ２により電源電圧ＶＳＳまで急速に低下する。

【0051】

時刻ｔ４に制御信号ＷＴＥＤがロウレベルからハイレベルに変化すると、ライトドライバ後段部ＷＴＤ２のｎ型トランジスタＭＮ０は非導通状態となり、負バイアス電圧生成回路ＷＡＳＴのｎ型トランジスタＭＮ３は導通状態となる。その結果、ｎ型トランジスタＭＮ３のドレインと接続されている容量素子Ｃｎｂｌの一端の電圧は、電圧Ｖｎｂから電源電圧ＶＳＳまで、即ち、バイアス電圧ΔＶｎｂｌだけ下降する。その結果、時刻ｔ４以前にライトドライバ後段部ＷＴＤ２のｎ型トランジスタＭＮ０により電源電圧ＶＳＳが印加されていた容量素子Ｃｎｂｌの他端の電圧は、時刻ｔ４以降、電源電圧ＶＳＳに対してバイアス電圧ΔＶｎｂｌだけ下降する。

【0052】

この容量素子Ｃｎｂｌの１端（電荷量調整ノードＶＮＢＬ）で発生したバイアス電圧ΔＶｎｂｌは、ライトドライバ後段部ＷＴＤ２の導通状態にあるｎ型トランジスタＭＮ２により、電源電圧ＶＳＳまで低下しているビット線ＺＢＬ０を、さらに、負バイアス電圧ΔＶＢＬだけ低下させる。この結果、ビット線ＺＢＬ０の電圧は、電源電圧ＶＳＳ（０Ｖ）から負電圧方向に負バイアス電圧ΔＶＢＬ分低下する。この負バイアス電圧ΔＶＢＬの値は、ビット線ＢＬ／ＺＢＬの寄生容量の増加とともに減少し、バイアス電圧ΔＶｎｂｌの増加、即ち、容量素子Ｃｎｂｌにおける蓄積電荷量の増加とともに増大する。負バイアス電圧ΔＶＢＬとバイアス電圧ΔＶｎｂｌとは以下の式２の関係にある。なお、ライトドライバ後段部ＷＴＤ２のｎ型トランジスタＭＮ１は非導通状態にあるため、ビット線ＢＬ０には負バイアス電圧ΔＶＢＬは印加されず、ビット線ＢＬ０は電源電圧ＶＤＤを維持する。
ΔＶＢＬ＝Ｃｎｂｌ／（Ｃｎｂｌ＋Ｃｂｌ）＊ΔＶｎｂｌ … 式２
ここで、Ｃｂｌは、ビット線ＢＬ、およびビット線ＺＢＬの各負荷容量である。

【0053】

図３に示す基本単位ｍの行数で構成されるメモリセルアレイＡＲＹにおけるビット線ＢＬ、またはビット線ＺＢＬに印加する負バイアス電圧ΔＶＢＬを所望の値に設定するには、ビット線ＢＬ／ＺＢＬの負荷容量Ｃｂｌに供給する電荷量を容量素子Ｃｎｂｌに蓄積する必要がある。式２は、そのために容量素子Ｃｎｂｌに印加すべきバイアス電圧ΔＶｎｂｌの値を示す。このバイアス電圧ΔＶｎｂｌは、式１に示す通り、負バイアス基準電圧生成部ＶＢＡＤＪが備える基準抵抗ＲＲＥＦのオン抵抗、およびレプリカ抵抗ＲＰＲのオン抵抗により決定される。

【0054】

時刻ｔ５に制御信号ＷＴＥがハイレベルからロウレベルに変化すると、所定時間経過後の時刻ｔ６に制御信号ＷＴＥＤはハイレベルからロウレベルに変化する。この変化に伴い、負バイアス基準配線ＲＰＬＶ、電荷量調整ノードＶＮＢＬ，およびビット線ＺＢＬの電圧は、電源電圧ＶＤＤまで引き上げられる。

【0055】

ビット線ＺＢＬ０の電圧が、電源電圧ＶＳＳから負電圧方向へ、さらに負バイアス電圧ΔＶＢＬ下降すると、図５に示すメモリセルＭＣにおいて、ｎ型トランジスタＰＧ＿Ｒのソース（ビット線ＺＢＬ０と接続されている）−ゲート（ワード線ＷＬと接続されている）間の電圧はさらに増加し、ｎ型トランジスタＰＧ＿Ｒの駆動能力が増加する。この結果、記憶ノードＮｄ＿Ｒの電圧は、ｎ型トランジスタＰＧ＿Ｒの駆動能力増加により急速に降下し、メモリセルＭＣの書込みが完了する。

【0056】

図９を参照して、実施の形態１に係る半導体装置ＬＳＩが備える負バイアス基準電圧生成部ＶＢＡＤＪの配置を説明する。

【0057】

図３に示す通り、負バイアス基準電圧生成部ＶＢＡＤＪが有する基準抵抗ＲＲＥＦはＩＯ回路ＩＯ［０］と隣接して、レプリカ抵抗ＲＰＲはメモリセルアレイＡＲＹ［０］に隣接して配置される。図９は、基準抵抗ＲＲＥＦを構成するｎ型トランジスタＭＮＲＥＦと、レプリカ抵抗ＲＰＲを構成するｐ型トランジスタＭＰＲ０〜ＭＰＲ４の配置例を示す。

【0058】

基準抵抗ＲＲＥＦを構成するｎ型トランジスタＭＮＲＥＦは、回路図では１つのｎ型トランジスタで表現されるが、レイアウト上は、複数のｎ型トランジスタを並列接続した構成とすることが望ましい。一例として、図９に示す通り、ｎ型トランジスタＭＮＲＥＦは、４個のｎ型トランジスタを、電源電圧ＶＳＳを供給する電源配線と負バイアス基準配線ＲＰＬＶ間に並列接続し、各ｎ型トランジスタのゲートに制御信号ＲＰＬＶＥを印加した構成を有する。ローカルばらつきの影響を抑え、所望のオン抵抗を有するｎ型トランジスタＭＮＲＥＦを実現するため、そのゲート長は、テクノロジ・ノードで規定されるゲート長より長いゲート長を有するｎ型トランジスタを並列接続した構成とすることが好ましく、例えば、メモリセルを構成するトランジスタのゲート長よりも長く設定することが好ましい。

【0059】

レプリカ抵抗ＲＰＲを構成するｐ型トランジスタＭＰＲ１〜ＭＰＲＬは、一例として、ｍ行のメモリセルアレイＡＲＹに対して、２個のｐ型トランジスタＭＰＲ１、およびＭＰＲ２を、電源電圧ＶＤＤを供給する電源配線と、負バイアス基準配線ＲＰＬＶとの間に並列接続し、各ｐ型トランジスタのゲートに制御信号ＲＰＬＶＥＮを印加した構成を有する。ｐ型トランジスタＭＰＲ１、およびＭＰＲ２は、ローカルばらつきの影響を抑えるため、テクノロジ・ノードで規定されるゲート長より長いゲート長を有するｐ型トランジスタとすることが好ましい。

【0060】

レプリカ抵抗ＲＰＲが有するｐ型トランジスタＭＰＲ０、およびｐ型トランジスタＭＰＲ４はダミートランジスタであり、負バイアス基準電圧ＲＰＬＶの生成には直接関与しない。両ダミートランジスタのソース、およびドレインには、ともに電源電圧ＶＤＤが印加され、ゲートはフローティング状態にある。このｐ型トランジスタＭＰＲ０、およびＭＰＲ４は、行方向に延在し、列方向に規則的に配置されるｐ型トランジスタＭＰＲ１、およびＭＰＲ２のゲート電極の形状が、エッジ効果により変化することを防止するために配置される。エッジ効果の悪影響を考慮する必要が無い場合は、ダミートランジスタの配置を省略しても良い。

【0061】

負バイアス電圧生成回路ＷＡＳＴにおけるｐ型トランジスタＭＰ１、およびｐ型トランジスタＭＰ２（図７参照）のゲート長も、ローカルばらつきの影響を抑えるため、テクノロジ・ノードで規定されるゲート長より長いゲート長を有するｐ型トランジスタとすることが好ましい。

【0062】

図１０を参照して、実施の形態１に係る半導体装置ＬＳＩが備える他のメモリマクロの構成を説明する。

【0063】

図１０に示すメモリマクロは、図３に示す基本単位ｍの行数を有するメモリセルアレイを、ビット線方向にｐ個（ｐは２以上の整数）繰り返して配置したメモリセルアレイＡＲＹ［０］〜ＡＲＹ［Ｎ−１］を有する。メモリセルアレイＡＲＹ［０］に隣接して、レプリカ抵抗ＲＰＲが基本単位ｍの行数を有するｐ個のメモリセルアレイ毎に配置され、ＩＯ回路ＩＯ［０］に隣接して基準抵抗ＲＲＥＦが１つ配置される。ｐ個のレプリカ抵抗ＲＰＲの一端には電源電圧ＶＤＤが印加され、その他端は負バイアス基準配線ＲＰＬＶと共通に接続される。基準抵抗ＲＲＥＦの一端には電源電圧ＶＳＳが印加され、その他端は負バイアス基準配線ＲＰＬＶと接続される。電源電圧ＶＳＳと電源電圧ＶＤＤ間の電圧は、並列接続されたｐ個のレプリカ抵抗ＲＰＲと１つの基準抵抗ＲＲＥＦとの抵抗比で分割され、負バイアス基準電圧ＲＰＬＶとして負バイアス電圧生成回路ＷＡＳＴへ出力される。即ち、図１０に示すメモリマクロの場合、単位抵抗となるレプリカ抵抗ＲＰＲをｐ個並列接続した合成抵抗が、負バイアス基準電圧生成部ＶＢＡＤＪのレプリカ抵抗として機能する。

【0064】

上述の通り、メモリコンパイラで要求構成のワード長とＩＯ幅に従ってメモリマクロを生成する場合、列方向に配置されるメモリセルＭＣは、所定の値に設定されるｍ行を基本単位として、要求ワード長を満たすように、基本単位ｍの整数倍が配置される。従って、図１０に示すメモリマクロの各ビット線の寄生容量は、ビット線に接続されるメモリセル数の増加やビット線長の増加に伴い、図３に示すメモリマクロの各ビット線の寄生容量に対してｐ倍程度増加する。

【0065】

異なる要求構成に基づいて生成された各メモリマクロにおいて、各メモリマクロが備えるメモリセルＭＣや、ワード線ドライバＷＤＲＶ、ＩＯ回路ＩＯ、および制御部ＣＴＬ等の回路は、要求仕様に応じてその数は変化するが、回路構成は同一である。従って、負バイアス電圧生成回路ＷＡＳＴが有する容量素子Ｃｎｂｌや、負バイアス基準電圧生成部ＶＢＡＤＪが有するレプリカ抵抗ＲＰＲ、および基準抵抗ＲＲＥＦも、図３に示すメモリマクロが備えるものと同一構成となる。

【0066】

図３に示すメモリマクロにおいて、上述の通り、負バイアス基準電圧ＲＰＬＶは以下の式１で求められ、ビット線対ＢＬ／ＺＢＬのいずれか一方を、電源電圧ＶＳＳから負電圧方向へ引き下げる負バイアス電圧ΔＶＢＬは以下の式２で求められた。
ＲＰＬＶ＝ＶＤＤ＊Ｒｒｅｆ／（Ｒｒｅｆ＋Ｒｐｒ） … 式１
ΔＶＢＬ＝Ｃｎｂｌ／（Ｃｎｂｌ＋Ｃｂｌ）＊ΔＶｎｂｌ … 式２
図１０に示すメモリマクロにおいて、ｐ個のレプリカ抵抗ＲＰＲは並列接続となるように配置される。その結果、式１におけるレプリカ抵抗ＲＰＲのオン抵抗値Ｒｐｒは図３の場合と比較して１／ｐに減少し、負バイアス基準電圧ＲＰＬＶの値は増加する。負バイアス基準電圧ＲＰＬＶの増加に伴い、電荷量調整ノードＶＮＢＬの電圧が上昇し（図７）、バイアス電圧ΔＶｎｂｌ、即ち、容量素子Ｃｎｂｌの蓄積電荷量が増加する（図８）。バイアス電圧ΔＶｎｂｌの増加は、式２におけるビット線の負荷容量Ｃｂｌのｐ倍程度の増加による負バイアス電圧ΔＶＢＬの減少を打ち消す。その結果、図１０に示すメモリマクロにおけるビット線に印加される負バイアス電圧ΔＶＢＬは、式２で算出される図３のメモリマクロにおける負バイアス電圧ΔＶＢＬとほぼ同じ値が維持される。

【0067】

実施の形態１に係る半導体装置ＬＳＩが備える負バイアス電圧生成回路ＷＡＳＴ、および負バイアス基準電圧生成部ＶＢＡＤＪによれば、基本単位ｍの行数で構成されるメモリセルアレイで所望の負バイアス電圧ΔＶＢＬが生成されるように負バイアス電圧生成回路ＷＡＳＴ，および負バイアス基準電圧生成部ＶＢＡＤＪを設定することで、その基本単位ｍの行数で構成されるメモリセルアレイをビット線方向に複数配置したメモリセルアレイにおいても、所望の負バイアス電圧ΔＶＢＬを生成することが可能となる。

【0068】

基本単位ｍの行数で構成されるメモリセルアレイをビット線方向に複数配置することにより、負バイアス基準電圧生成部ＶＢＡＤＪが有するレプリカ抵抗ＲＰＲは並列接続され、負バイアス電圧生成回路ＷＡＳＴの電荷量調整ノードＶＮＢＬの電圧は、所望の負バイアス電圧ΔＶＢＬを維持するように制御される。この結果、半導体装置ＬＳＩに、メモリコンパイラで生成した要求構成の異なる複数のメモリマクロを搭載しても、各メモリマクロのビット線に印加される負電圧の値は、各メモリマクロにおいて同一値に維持される。

【0069】

図１１を参照して、実施の形態１に係る半導体装置ＬＳＩが備える他のメモリマクロにおける負バイアス基準電圧生成部ＶＢＡＤＪの配置を説明する。

【0070】

図１１は、図１０に示すメモリマクロが有するｐ個のレプリカ抵抗ＲＰＲ（単位抵抗）、および１つの基準抵抗ＲＲＥＦの配置例を示す。図９に示す配置例とは、基本単位ｍの行数で構成されるｐ個のメモリセルアレイ毎にレプリカ抵抗ＲＰＲが配置されている点で異なる。ｐ個の各レプリカ抵抗ＲＰＲは、２個のｐ型トランジスタＭＰＲ１とＭＰＲ２とを、電源電圧ＶＤＤを供給する電源配線、および負バイアス基準配線ＲＰＬＶ間に並列接続し、各ｐ型トランジスタのゲートに制御信号ＲＰＬＶＥＮを印加した構成を有する。レプリカ抵抗ＲＰＲが有するｐ型トランジスタＭＰＲ０、およびｐ型トランジスタＭＰＲ４はダミートランジスタであり、エッジ効果の悪影響を考慮する必要が無い場合は省略しても良い。。

【0071】

ｐ個の各レプリカ抵抗ＲＰＲは同一の形状を有し、基本単位ｍの行数で構成されるメモリセルアレイをビット線方向に配置することで、各レプリカ抵抗ＲＰＲは並列接続となる位置に配置される。基準抵抗ＲＲＥＦは、４個のｎ型トランジスタを、電源電圧ＶＳＳを供給する電源配線と、負バイアス基準配線ＲＰＬＶとの間に並列接続し、各ｎ型トランジスタのゲートに制御信号ＲＰＬＶＥが印加されたｎ型トランジスタＮＭＲＥＦで構成される。

【0072】

図１２を参照して、実施の形態１に係る半導体装置ＬＳＩが備える他のメモリマクロにおける、レプリカ抵抗ＲＰＲのレイアウト図を説明する。

【0073】

図１２は、図１１に示すレプリカ抵抗ＲＰＲのレイアウト図である。レプリカ抵抗ＲＰＲは、ｐ型トランジスタＭＰＲ１、ｐ型トランジスタＭＰＲ２、ｐ型トランジスタＭＰＲ０、およびｐ型トランジスタＭＰＲ４で構成される。図１２は、一例として、２個の基本単位ｍの行数で構成されるメモリセルアレイＡＲＹと、２個のレプリカ抵抗ＲＰＲを示す。２個のレプリカ抵抗ＲＰＲのうち、一方のレプリカ抵抗ＲＰＲを構成する各ｐ型トランジスタは、素子形成領域８０に形成される。ｐ型トランジスタＭＰＲ１のゲート電極１Ｇは、行方向に延在して素子形成領域８０を跨るように配置される。ゲート電極１Ｇを挟んで対向する位置に、ソースコンタクト１Ｓ、およびドレインコンタクト１Ｄが形成され、各々、電源電圧ＶＤＤを供給する電源配線、および負バイアス基準配線ＲＰＬＶと接続される。ゲート電極１Ｇには、制御信号ＲＰＬＶＥＮが印加される。

【0074】

ｐ型トランジスタＭＰＲ２のゲート電極２Ｇは、行方向に延在して素子形成領域８０を跨るように配置される。ゲート電極２Ｇを挟んで対向する位置に、ソースコンタクト２Ｓ、およびドレインコンタクト２Ｄが形成される。ソースコンタクト２Ｓは、電源電圧ＶＤＤを供給する電源配線と接続される。ドレインコンタクト２Ｄはドレインコンタクト１Ｄと兼用され、負バイアス基準配線ＲＰＬＶと接続される。ゲート電極２Ｇには、制御信号ＲＰＬＶＥＮが印加される。

【0075】

ダミートランジスタであるｐ型トランジスタＭＰＲ０、およびｐ型トランジスタＭＰＲ４のゲート電極は、ｐ型トランジスタＭＰＲ１、およびＭＰＲ２と同様に配置される。ゲート電極ＭＰＲ０を挟んで、ソースコンタクト２Ｓと対向する位置に設けられたコンタクトには電源電圧ＶＤＤが印加される。ゲート電極ＭＰＲ４を挟んで、ソースコンタクト１Ｓと対向する位置に設けられたコンタクトには電源電圧ＶＤＤが印加される。

【0076】

２個のレプリカ抵抗ＲＰＲのうち、他方のレプリカ抵抗ＲＰＲのレイアウト図も、上記に記載した一方のレプリカ抵抗ＲＰＲのレイアウト図と同一であり、説明は省略する。各レプリカ抵抗を形成する２つの素子形成領域８０の間には、ダミーゲート電極ＤＧが配置される。このダミーゲート電極ＤＧは、隣接して配置される各ダミートランジスタのゲート電極ＭＰＲ４、およびゲート電極ＭＰＲ０間に配置され、２個の素子形成領域８０の各々に形成されるゲート電極１Ｇ、ゲート電極ＭＰＲ４、ダミーゲート電極ＤＧ、ゲート電極ＭＰＲ０をも含め、同一のピッチとなる位置に配置される。

【0077】

レプリカ抵抗ＲＰＲが有するトランジスタのゲート電極、およびダミーゲート電極ＤＧは、行方向に延在し、列方向に同一ピッチで形成される。即ち、基本単位ｍの行数で構成されるメモリセルアレイＡＲＹとともにレプリカ抵抗ＲＰＲを行方向に配置しても、レプリカ抵抗ＲＰＲのパタン配置連続性は維持され、各レプリカ抵抗ＲＰＲの値は、一定値が維持される。その結果、各レプリカ抵抗ＲＰＲを並列接続した値と、基準抵抗ＲＲＥＦの値で決定される負バイアス基準電圧ＲＰＬＶの精度が確保される。

【0078】

図１３、図１４、および図１５を参照して、実施の形態１に係る半導体装置ＬＳＩの効果を説明する。

【0079】

図１３は、実施の形態１に係る半導体装置ＬＳＩが備える、メモリコンパイラで生成した構成ＡのメモリマクロＭＭＡと、構成ＢのメモリマクロＭＭＢと、を示す。メモリマクロＭＭＡは、基本単位であるｍ行のメモリセルを有し、ＩＯ幅はＮ２ビット、メモリマクロＭＭＢは、基本単位ｍ行のｐ倍のメモリセルを有し、ＩＯ幅はＮ１ビットである。

【0080】

図１４は、図１３に示すメモリマクロＭＭＡ、およびメモリマクロＭＭＢにおける負バイアス電圧生成回路ＷＡＳＴの構成と動作を説明する図である。

【0081】

図１４（ａ）は、図７に対応した負バイアス電圧生成回路ＷＡＳＴ、およびライトドライバ後段部ＷＴＤ２の回路図と、メモリセルＭＣを示す。なお、図１４（ａ）では、カラム選択回路ＹＳＷを省略し、ライトドライバ後段部ＷＴＤ２は、１対のビット線ＢＬ／ＺＢＬの電圧を制御する構成としている。構成ＡのメモリマクロＭＭＡにおいて、１対のビット線ＢＬ／ＺＢＬに接続されるメモリセルＭＣはｍ行（ｍ個）であり、構成ＢのメモリマクロＭＭＢにおいて、１対のビット線ＢＬ／ＺＢＬに接続されるメモリセルＭＣはｍ行のｐ倍（ｐは２以上の整数）である。ビット線ＢＬ、およびビット線ＺＢＬは、いずれも負荷容量Ｃｂｌを有する。メモリマクロＭＭＢにおける負荷容量Ｃｂｌは、メモリマクロＭＭＡにおける負荷容量Ｃｂｌのｐ倍となる。

【0082】

一方、ライトドライバ後段部ＷＴＤ２、および負バイアス電圧生成回路ＷＡＳＴの回路構成は、メモリマクロＭＭＡ、およびメモリマクロＭＭＢにおいて、同一の回路構成を有する。従って、負バイアス電圧生成回路ＷＡＳＴの容量素子Ｃｎｂｌの容量値は、ビット線ＢＬ／ＺＢＬの負荷容量Ｃｂｌの値によらず、同一の値に設定される。

【0083】

図１４（ｂ）は、メモリマクロＭＭＡ、およびメモリマクロＭＭＢにおける、負バイアス電圧生成回路ＷＡＳＴの動作を説明するタイミング図である。

【0084】

時刻ｔ０以前に、メモリマクロＭＭＡにおいて、負バイアス基準電圧ＲＰＬＶは、電源電圧ＶＤＤから電圧Ｖｒｐに設定され、電荷量調整ノードＶＮＢＬは、電源電圧ＶＤＤから電圧Ｖｎｂに設定される（図８参照）。一方、メモリマクロＭＭＢにおいて、負バイアス基準電圧ＲＰＬＶは、電源電圧ＶＤＤに維持される。これは、メモリマクロＭＭＢにおいて、負バイアス基準電圧生成部ＶＢＡＤＪが有するｐ個のレプリカ抵抗ＲＰＲが並列接続されるため（図７参照）、負バイアス基準電圧ＲＰＬＶが電源電圧ＶＤＤ近くまで上昇するからである。

【0085】

時刻ｔ０に制御信号ＷＴＥＤがロウレベルからハイレベルに変化すると、メモリマクロＭＭＡにおいて、電荷量調整ノードＶＮＢＬは電圧Ｖｎｂからバイアス電圧ΔＶｎｂｌ降下し、電源電圧ＶＳＳに達する。一方、メモリマクロＭＭＢにおいて、電荷量調整ノードＶＮＢＬは、電源電圧ＶＤＤから電源電圧ＶＳＳまで降下する（ΔＶｎｂｌ＝ＶＤＤ）。容量素子Ｃｎｂｌの１端におけるこの電荷量調整ノードＶＮＢＬの電圧降下は、容量素子Ｃｎｂｌの他端における電圧降下として現れる。容量素子Ｃｎｂｌの他端は電源電圧ＶＳＳに設定されているため、ライトドライバ後段部ＷＴＤ２で導通しているｎ型トランジスタＭＮ２と接続されるビット線ＺＢＬは、電源電圧ＶＳＳから負電圧方向へ、負バイアス電圧ΔＶＢＬだけ低下する。

【0086】

バイアス電圧ΔＶｎｂｌと、負バイアス電圧ΔＶＢＬとは、以下の式２の関係を有していた。
ΔＶＢＬ＝Ｃｎｂｌ／（Ｃｎｂｌ＋Ｃｂｌ）＊ΔＶｎｂｌ … 式２
容量素子Ｃｎｂｌの蓄積電荷量は、基本単位であるｍ行のメモリセルを有するメモリマクロＭＭＡで所望の負バイアス電圧ΔＶＢＬが得られるように設定されている。メモリマクロＭＭＢにおけるビット線の負荷容量Ｃｂｌは、メモリマクロＭＭＡにおける負荷容量Ｃｂｌのｐ倍であるが、式２におけるバイアス電圧ΔＶｎｂｌは電源電圧ＶＤＤと等しくなる。このバイアス電圧ΔＶｎｂｌの増加（容量素子Ｃｎｂｌの蓄積電荷量の増加）により、メモリマクロＭＭＢにおけるビット線も、メモリマクロＭＭＡにおけるビット線と同じ負バイアス電圧ΔＶＢＬが得られる（図１４（ｂ）のＢＬ／ＺＢＬの変化を示すグラフ参照）。

【0087】

一方、図１４（ｂ）のビット線ＢＬ／ＺＢＬの変化を示すグラフにおいて、破線は、構成が異なる各メモリマクロにおいて、電荷量調整ノードＶＮＢＬの電圧をメモリセルの行数に応じて調整せず、一定値を維持した場合を示す。その場合、メモリマクロＭＭＡ、およびメモリマクロＭＭＢにおける電荷量調整ノードＶＮＢＬの電圧は、ともに電源電圧ＶＤＤから電源電圧ＶＳＳまで引き下げられる。その結果、ビット線ＢＬ／ＺＢＬの負荷容量が小さいメモリマクロＭＭＡでは、負バイアス電圧ΔＶＢＬは最適値よりも増大し、ビット線ＢＬ／ＺＢＬは過剰な負電圧に引き下げられる。また、ビット線ＢＬ／ＺＢＬの負荷容量が大きいメモリマクロＭＭＢでは、負バイアス電圧ΔＶＢＬが最適値よりも減少し、ビット線ＢＬ／ＺＢＬの負電圧引下げ量は不足する。

【0088】

図１４（ａ）、および図５を参照して、負バイアス電圧ΔＶＢＬの過不足がメモリセルＭＣに及ぼす影響を説明する。図１４（ａ）において、書込みサイクル時に、カラム選択回路ＹＳＷで選択されたビット線ＢＬ／ＺＢＬと接続されたｍ個のメモリセルＭＣ（メモリマクロＭＭＡ）、またはｍのｐ倍のメモリセル（メモリマクロＭＭＢ）のうち、ハイレベルに設定されたワード線ＷＬ０と接続されたメモリセルＭＣが書込み対象であり、ロウレベルに設定されたワード線ＷＬｍ−１と接続されたメモリセルＭＣは非書込み対象セルの１つであるとする。

【0089】

図５を参照して、負バイアス電圧ΔＶＢＬが最適値より小さい場合の、書込み対象メモリセルＭＣの動作を説明する。ビット線ＺＢＬは電源電圧ＶＳＳから負バイアス電圧ΔＶＢＬだけ負電圧方向へ引き下げられ、ビット線ＢＬは電源電圧ＶＤＤに維持される。ｎ型トランジスタＰＧ＿Ｒのゲートにはハイレベルに設定されたワード線ＷＬの電圧が印加され、そのソースには電源電圧ＶＳＳから負バイアス電圧ΔＶＢＬ引き下げられた電圧が印加される。負バイアス電圧ΔＶＢＬが適切値の場合、ｎ型トランジスタＰＧ＿Ｒは、そのドレインが接続されている記憶ノードＮｄ＿Ｒを速やかに降下させ、書込み前に記憶ノードＮｄ＿Ｒが保持していたハイレベルのデータをロウレベルへ反転させる。負バイアス電圧ΔＶＢＬが適切値より小さい場合、ｎ型トランジスタＰＧ＿Ｒは、その駆動能力の不足により、記憶ノードＮｄ＿Ｒのレベルを反転することが困難となり、データ書込み不良発生の危険性が増大する。

【0090】

一方、負バイアス電圧ΔＶＢＬが最適値より大きい場合の、非書込み対象メモリセルＭＣの動作を説明する。この場合も、ビット線ＺＢＬは電源電圧ＶＳＳから負バイアス電圧ΔＶＢＬだけ負電圧方向へ引き下げられ、ビット線ＢＬは電源電圧ＶＤＤに維持される。ｎ型トランジスタＰＧ＿Ｒのゲートにはロウレベルに設定されたワード線ＷＬの電圧が印加され、そのソースには電源電圧ＶＳＳから負バイアス電圧ΔＶＢＬ引き下げられた電圧が印加される。負バイアス電圧ΔＶＢＬが最適値の場合、ｎ型トランジスタＰＧ＿Ｒのソース−ドレイン間にはその閾値電圧を超える電圧が印加されることなく、非書込み対象メモリセルＭＣが保持するデータは保護される。負バイアス電圧ΔＶＢＬが最適値より大きい場合、ｎ型トランジスタＰＧ＿Ｒは導通状態となり、記憶ノードＮｄ＿Ｒの保持データを反転させる誤書き込みが発生する。

【0091】

図１５を参照して、実施の形態１に係る半導体装置ＬＳＩの効果を説明する。
図１５において、横軸は、ビット線ＢＬ／ＺＢＬに接続されるメモリセルＭＣの数を示し、縦軸は、ビット線ＢＬ／ＺＢＬに印加される負バイアス電圧を任意単位で示す。グラフＬ１は、実施の形態１に係る半導体装置ＬＳＩにおける負バイアス電圧の変化を示す。メモリセルアレイにおけるメモリセルＭＣの行数、即ち、ビット線ＢＬ／ＺＢＬに接続されるメモリセルＭＣの個数によらず、ビット線ＢＬ／ＺＢＬに印加される負バイアス電圧ΔＶＢＬは、下限電圧値ＶＬ〜上限電圧値ＶＨで示される適切な範囲内に設定される。これは、負バイアス基準電圧生成部ＶＢＡＤＪ、および負バイアス電圧生成回路ＷＡＳＴにより、ビット線ＢＬ／ＺＢＬの負荷容量に応じた蓄積電荷量が容量素子Ｃｎｂｌに設定されるからである。

【0092】

一方、グラフＬ２、およびグラフＬ３は、ともに、実施の形態１に係る半導体装置ＬＳＩとは異なり、ビット線の負荷容量によらず、一定の蓄積電荷量を容量素子に設定した場合の比較例である。グラフＬ２は、メモリコンパイラで設定されている最小行数のメモリセルが接続されたビット線に適切な負バイアス電圧を生成する容量素子の蓄積電荷を、行数を増加させたビット線にも供給する場合の例を示す。ビット線に接続されるメモリセル数が増加するに従い、ビット線に印加される負バイアス電圧が不足し（ビット線の電圧が電源電圧ＶＳＳに近づく）、その値が上限電圧値ＶＨを超えるとデータ書込み不良発生の危険性が増大する。グラフＬ３は、メモリコンパイラで設定されている最大行数のメモリセルが接続されたビット線に適切な負バイアス電圧を生成する容量素子の電荷量を、行数を減少させたビット線にも供給する場合の例を示す。ビット線に接続されるメモリセル数が減少するに従い、ビット線には過剰な負バイアス電圧が印加され（電源電圧ＶＳＳから負電圧方向に過剰に下がる）、その値が下限電圧値ＶＬより小さくなると、誤書き込みの危険性が増大する。

【0093】

実施の形態１に係る半導体装置ＬＳＩによれば、それぞれ行数が異なるメモリマクロを複数有するメモリマクロにおいて、各メモリマクロ毎に最適値に設定された負バイアス電圧ΔＶＢＬによりネガティブビット線方式による書込みを行うことができる。

【0094】

＜実施の形態２＞
図１６を参照して、実施の形態２に係る半導体装置ＬＳＩが備えるメモリマクロの構成を説明する。

【0095】

図１６は、デュアルポートメモリセルからなる複数のメモリセルアレイＤＰＡＲＹ［０］〜ＤＰＡＲＹ［Ｎ−１］（以下、各メモリセルアレイを”ＤＰＡＲＹ”と記載する場合がある。）を有するメモリマクロの構成を示す。メモリマクロは、ｍ行ｎ列のメモリセルアレイをビット線方向にｐ個配置したメモリセルアレイＤＰＡＲＹを、ＮビットのＩＯ幅分ワード線方向に配置した構成を有する。各メモリセルアレイＤＰＡＲＹのビット線方向の両端には、負バイアス電圧生成回路ＷＡＳＴを有するＡポートＩＯ回路ＩＯＡと、負バイアス電圧生成回路ＷＡＳＴを有するＢポートＩＯ回路ＩＯＢが配置される。各ポートにおける負バイアス電圧生成回路は、メモリセルアレイＤＰＡＲＹと隣接して配置される。

【0096】

負バイアス基準電圧生成部ＶＢＡＤＪＡは、基準抵抗ＲＲＥＦ、および複数のレプリカ抵抗ＲＰＲからなるＡポートレプリカ抵抗群１５Ａで構成される。Ａポートレプリカ抵抗群１５Ａは、ｐ個のｍ行ｎ列のメモリセルアレイ毎に配置されるｐ個のレプリカ抵抗ＲＰＲで構成され、メモリセルアレイＤＰＡＲＹ［０］のビット線方向の長さの半分の領域のうち、ＡポートＩＯ回路ＩＯＡ側に隣接して配置される。Ａポートレプリカ抵抗群１５Ａのｐ個のレプリカ抵抗ＲＰＲは並列に接続され、その一端には電源電圧ＶＤＤが印加され、その他端は基準抵抗ＲＲＥＦの一端と接続される。基準抵抗ＲＲＥＦの他端には電源電圧ＶＳＳが印加される。負バイアス基準電圧生成部ＶＢＡＤＪＡは、電源電圧ＶＳＳと電源電圧ＶＤＤ間の電圧を、直列接続したＡポートレプリカ抵抗群１５Ａと基準抵抗ＲＲＥＦで分割し、その値を負バイアス基準電圧ＲＰＬＶＡとして、負バイアス電圧生成回路ＷＡＳＴへ出力する。

【0097】

負バイアス基準電圧生成部ＶＢＡＤＪＢは、基準抵抗ＲＲＥＦ、および複数のレプリカ抵抗ＲＰＲからなるＢポートレプリカ抵抗群１５Ｂで構成される。Ｂポートレプリカ抵抗群１５Ｂは、ｐ個のｍ行ｎ列のメモリセルアレイ毎に配置されるｐ個のレプリカ抵抗ＲＰＲで構成され、メモリセルアレイＤＰＡＲＹ［０］のビット線方向の長さの半分の領域のうち、ＢポートＩＯ回路ＩＯＢ側に隣接して配置される。Ｂポートレプリカ抵抗群１５Ｂのｐ個のレプリカ抵抗ＲＰＲは並列に接続され、その一端には電源電圧ＶＤＤが印加され、その他端は基準抵抗ＲＲＥＦの一端と接続される。基準抵抗ＲＲＥＦの他端には電源電圧ＶＳＳが印加される。負バイアス基準電圧生成部ＶＢＡＤＪＢは、電源電圧ＶＳＳと電源電圧ＶＤＤ間の電圧を、直列接続したＢポートレプリカ抵抗群１５Ｂと基準抵抗ＲＲＥＦで分割し、その値を負バイアス基準電圧ＲＰＬＶＢとして、負バイアス電圧生成回路ＷＡＳＴへ出力する。

【0098】

Ａポートレプリカ抵抗群１５Ａ、およびＢポートレプリカ抵抗群１５Ｂに隣接して、Ａポートワード線選択回路ＷＤＡとＢポートワード線選択回路ＷＤＢとが配置される。Ａポート用の基準抵抗ＲＲＥＦに隣接してＡポート制御回路ＣＴＲＬＡが配置され、Ｂポート用の基準抵抗ＲＲＥＦに隣接してＢポート制御回路ＣＴＲＬＢが配置される。Ａポートの負バイアス電圧生成回路ＷＡＳＴは、負バイアス基準電圧ＲＰＬＶＡに基づき、メモリセルアレイＤＰＡＲＹのＡポートビット線に印加する負バイアス電圧ΔＶＢＬを生成する。同様に、Ｂポートの負バイアス電圧生成回路ＷＡＳＴは、負バイアス基準電圧ＲＰＬＶＢに基づき、メモリセルアレイＤＰＡＲＹのＢポートビット線に印加する負バイアス電圧ΔＶＢＬを生成する。

【0099】

メモリセルアレイＤＰＡＲＹが基本単位のｍ行で構成されるメモリセルアレイをビット線方向にｐ個配置した構成である場合、各基本単位のメモリセルアレイに対応するレプリカ抵抗ＲＰＲを、メモリセルアレイの列方向配置ピッチの半分で列方向に配置することで、Ａポート用、およびＢポート用のレプリカ抵抗ＲＰＲをビット線方向に１列に配置することが可能となる。レプリカ抵抗ＲＰＲをこのように１列に配置することで、デュアルポートメモリで構成されるメモリマクロの面積増加を抑制することが可能となる。さらに、Ａポート用、およびＢポート用のレプリカ抵抗ＲＰＲを等間隔に連続して配置することで、各ポートのレプリカ抵抗ＲＰＲを構成するトランジスタ特性が均一に保たれ、メモリマクロの構成によらず、所望の値を有する負バイアス電圧ΔＶＢＬの生成が可能となる。

【0100】

メモリマクロに含まれるメモリセルを、３ポート、４ポート等さらに多ポート化した場合であっても、レプリカ抵抗ＲＰＲの配置ピッチをポート数に応じて狭めることにより、レプリカ抵抗ＲＰＲを１列に配置することが可能となる。配置ピッチの減少に伴い、レプリカ抵抗ＲＰＲを構成するトランジスタの並列接続数を削減する場合、トランジスタのゲート幅を適宜増加させてトランジスタのオン抵抗値を下げることにより、レプリカ抵抗ＲＰＲの一列配置を維持することが可能となる。

【0101】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0102】

１Ｄ ドレインコンタクト、１Ｇ ゲート電極、１Ｓ ソースコンタクト、２Ｄ ドレインコンタクト、２Ｇ ゲート電極、２Ｓ ソースコンタクト、１５Ａ Ａポートレプリカ抵抗群、１５Ｂ Ｂポートレプリカ抵抗群、２１ 要素パーツ格納部、８０ 素子形成領域、Ａ０，Ａｉ アドレス信号、ＡＰＰＵ 特定機能回路ブロック、ＡＲＹ[０]，ＡＲＹ[Ｎ−１] メモリセルアレイ、ＢＢＵ 特定機能回路ブロック、ＢＬ０，ＢＬ１ ビット線、Ｃｂｌ 負荷容量、ＣＥＮ 制御信号、ＣＬＫ クロック、Ｃｎｂｌ 容量素子、ＣＰＵ１，ＣＰＵ２ 中央処理装置、ＤＧ ダミーゲート電極、ＤＩ 書込みデータ、ＤＩＮ［０］ 入力端子、ＤＯ 出力、ＤＰＡＲＹ メモリセルアレイ、ＤＰＡＲＹ［０］，ＤＰＡＲＹ［Ｎ−１] メモリセルアレイ、Ｉ／Ｏ［０］ 端子、Ｌ１，Ｌ２，Ｌ３ グラフ、ＬＣＶＤＤ 電源電圧、ＬＳＩ 半導体装置、ＭＡＲＹ メモリセルアレイ、ＭＣ メモリセル、ＭＥＭＵ 特定機能回路ブロック、ＭＭ０，ＭＭ１，ＭＭＡ，ＭＭＢ メモリマクロ、Ｎｄ＿Ｌ，Ｎｄ＿Ｒ 記憶ノード、ＲＰＬＶ，ＲＰＬＶＡ，ＲＰＬＶＢ 負バイアス基準電圧、ＲＰＬＶＥ，ＲＰＬＶＥＮ 制御信号、ＲＰＲ レプリカ抵抗、ＲＲＥＦ 基準抵抗、ＲＷＣＴＬ 読出し／書込み制御回路、ＳＥ 制御信号、ＴＤＥＣ 制御信号、ＶＢＡＤＪ，ＶＢＡＤＪＡ，ＶＢＡＤＪＢ 負バイアス基準電圧生成部、ＶＤＤ 電源電圧、ＶＧＥＮ 降圧レギュレータ、ＶＨ 上限電圧値、ＶＬ 下限電圧値、Ｖｎｂ 電圧、ＶＮＢＬ 電荷量調整ノード、Ｖｒｐ 電圧、ＶＳＳ 電源電圧、ＷＡＳＴ 負バイアス電圧生成回路、ＷＤ ワード線選択回路、ＷＤＲＶ ワード線ドライバ、ＷＥＮ 制御信号、ＷＬ０，ＷＬｍ−１ ワード線、ＷＴＤ ライトドライバ、ＷＴＤ１ ライトドライバ前段部、ＷＴＤ２ ライトドライバ後段部、ＷＴＥ，ＷＴＥＤ 制御信号、Ｘ０，Ｘｊ，Ｙ０，Ｙｋ 信号、ＹＳＷ カラム選択回路、ＺＢＬ０，ＺＢＬ１ ビット線、ΔＶＢＬ 負バイアス電圧、ΔＶｎｂｌ バイアス電圧。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】