特許 5881032 フラッシュメモリ技術およびＬＯＣＯＳ／ＳＴＩアイソレーションに関する、回路の窒化トンネル酸化物のための窒化バリア

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5881032

(24)【登録日】2016年2月12日

(45)【発行日】2016年3月9日

(54)【発明の名称】フラッシュメモリ技術およびＬＯＣＯＳ／ＳＴＩアイソレーションに関する、回路の窒化トンネル酸化物のための窒化バリア

(51)【国際特許分類】

   H01L 21/76 20060101AFI20160225BHJP

   H01L 21/316 20060101ALI20160225BHJP

   H01L 21/8234 20060101ALI20160225BHJP

   H01L 27/088 20060101ALI20160225BHJP

   H01L 27/08 20060101ALI20160225BHJP

   H01L 21/8247 20060101ALI20160225BHJP

   H01L 27/115 20060101ALI20160225BHJP

   H01L 27/10 20060101ALI20160225BHJP

   H01L 21/336 20060101ALI20160225BHJP

   H01L 29/788 20060101ALI20160225BHJP

   H01L 29/792 20060101ALI20160225BHJP

【ＦＩ】

   H01L21/76 L

   H01L21/94 A

   H01L27/08 102C

   H01L27/08 331A

   H01L27/10 434

   H01L27/10 481

   H01L29/78 371

【請求項の数】4

【外国語出願】

【全頁数】8

(21)【出願番号】特願2010-203354(P2010-203354)

(22)【出願日】2010年9月10日

(62)【分割の表示】特願2001-555131(P2001-555131)の分割

【原出願日】2000年12月13日

(65)【公開番号】特開2010-283387(P2010-283387A)

(43)【公開日】2010年12月16日

【審査請求日】2010年9月27日

【審判番号】不服2014-12254(P2014-12254/J1)

【審判請求日】2014年6月26日

(31)【優先権主張番号】09/491,457

(32)【優先日】2000年1月26日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364997

【氏名又は名称】サイプレス セミコンダクター コーポレーション

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(72)【発明者】

【氏名】ファム，ツァン・ダク

(72)【発明者】

【氏名】ラムズビー，マーク・ティ

(72)【発明者】

【氏名】スン，ユ

(72)【発明者】

【氏名】チャン，チ

【合議体】

【審判長】 小野田 誠

【審判官】 飯田 清司

【審判官】 綿引 隆

(56)【参考文献】

【文献】 特開平８−１６７７０５（ＪＰ，Ａ）

【文献】 特開平８−１６７６６４（ＪＰ，Ａ）

【文献】 特開平１１−１７７０４７（ＪＰ，Ａ）

【文献】 特開平１１−２０４７６３（ＪＰ，Ａ）

【文献】 特開平８−２５０６１０（ＪＰ，Ａ）

【文献】 米国特許第（ＵＳ，Ａ）５８５８８３０

【文献】 国際公開第９８／４４５６７（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L27/115,29/788,29/792,27/08,27/088,21/8247,21/8234,21/76,21/316

(57)【特許請求の範囲】

【請求項1】

複数のフラッシュメモリデバイスを有する半導体チップであって、
シリコン半導体基板（１０）と、
前記基板の周辺領域上に形成された、窒化されていない薄いゲート酸化物層（６０）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６６）と、
前記基板の前記周辺領域上に形成された、窒化されていない厚いゲート酸化物層（６２）および少なくとも１つのポリシリコン（ポリ−Ｓｉ）層（６４）を含む、少なくとも１つの周辺スタック（６８）と、
前記基板のコア領域上に形成された、窒化されたトンネル酸化物バリア層（４６）、少なくとも２つのポリシリコン（ポリ−Ｓｉ）層（４８、６４）およびインターポリ誘電体層（５０）を含む、少なくとも２つのコアスタック（７０）と、
前記基板の前記周辺領域に形成された少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）（２２）と、
前記基板の前記コア領域に形成された少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）（３０）アイソレーションとを含み、
前記少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）の各々は、前記周辺スタックの各々を互いに分離し、
前記少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）アイソレーションの各々は、前記少なくとも２つのコアスタックの各々を互いに分離し、
隣り合う前記周辺スタックと前記コアスタックは、前記周辺領域と前記コア領域との間の界面領域に含まれた浅いトレンチアイソレーション（ＳＴＩ）により分離され、
前記薄いゲート酸化物層は、熱酸化シリコン（ＳｉＯ）および熱二酸化シリコン（ＳｉＯ₂）からなる群から選択された少なくとも１つの材料を含み、４０Åから８０Åの範囲の厚みを有し、
前記厚いゲート酸化物層は、熱酸化シリコン（ＳｉＯ）および熱二酸化シリコン（ＳｉＯ₂）からなる群から選択された少なくとも１つの材料を含み、１００Åから１５０Åの範囲の厚みを有する、半導体チップ。

【請求項2】

前記窒化されたトンネル酸化物バリア層は、窒素（Ｎ₂）および酸化窒素（ＮＯ）からなる群から選択された少なくとも１つのドーパントを含み、前記インターポリ誘電体層は酸化物−窒化物−酸化物（ＯＮＯ）層を含む、請求項１に記載の半導体チップ。

【請求項3】

前記少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）はトレンチ酸化物を含み、前記少なくとも１つの浅いトレンチアイソレーション（ＳＴＩ）は０．１５μｍから０．３５μｍの範囲の深さを含む、請求項１または２に記載の半導体チップ。

【請求項4】

前記少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）アイソレーションはＬＯＣＯＳ酸化物を含み、前記少なくとも１つのシリコン選択酸化（ＬＯＣＯＳ）アイソレーションはおよそ１０５０℃の温度で形成される、請求項１から３のいずれか一項に記載の半導体チップ。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は不揮発性メモリデバイスに関する。より特定的には、この発明は周辺スタックおよびコアスタックを利用したフラッシュメモリに関するものである。

【背景技術】

【0002】

フラッシュメモリまたは電気消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）などのメモリデバイスが公知である。フラッシュメモリなどのメモリデバイスは、消去可能プログラマブルデータを保持するコアスタックと、コアスタックをプログラムするのに用いられる周辺スタックとを含む。周辺スタックおよびコアスタックを同一チップ上に製造することが有利であり、これは先行技術で行なわれている。しかしながら、フラッシュメモリの或る部分にはシリコン選択酸化（ＬＯＣＯＳ）を用い、フラッシュメモリの他の部分には浅いトレンチアイソレーション（ＳＴＩ）を用いるのが望ましい場合がある。ＵＳ−Ａ−６００４８６２は、コア領域および周辺領域に能動素子が設置された半導体集積回路を形成するために、前記コア領域または周辺領域にアイソレーション領域を形成するプロセスを開示する。ＵＳ−Ａ−５７１２２０５は高密度半導体デバイスのための半導体アイソレーション方法に関し、チップの一領域には広いアイソレーションピッチを設け、チップの別の領域には狭いアイソレーションピッチを設ける。ＥＰ−Ａ−０７５１５６０は集積回路を形成するプロセスを開示し、不揮発性メモリセルの少なくとも１つのマトリックスを提供し、同時にトランジスタの異なる種類を周辺ゾーンに設ける。

【0003】

浅いトレンチアイソレーションを周辺スタックのために用いる場合、周辺スタックの浅いトレンチアイソレーションのまわりに角の凹所が形成され、これは周辺スタックに有害である。

【0004】

これに加え、コアスタックおよび周辺スタックは異なる製造ステップを必要とする。コアスタックのためのこれら異なる処理ステップのいくつかは、周辺スタックにとって有害であり、その逆もまた当てはまる。これらの問題の一例は、コアスタックのトンネル酸化物の機能性を向上させるのに窒素打込みまたは他の窒化方法を用いることに関する。先行技術では、このような窒素打込みが周辺スタックのゲート酸化物を汚染し、周辺スタックのゲート酸化物の性能を落とす傾向にある。

【0005】

周辺スタックおよびコアスタックを単一のチップ上に製造し、かつ異なるスタックを製造するのに必要な異なるプロセスが周辺スタックおよびコアスタックに対してもたらす損害を、最小限にするのが望ましい。

【0006】

これに加え、周辺スタックのゲート酸化物の厚みが異なるのが望ましい。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平０８−１６７７０５号公報

【特許文献2】特開平０９−１７２００７号公報

【特許文献3】米国特許第６００４８６２号明細書

【特許文献4】特開平０８−１６７６６４号公報

【特許文献5】米国特許第５７１２２０５号明細書

【特許文献6】欧州特許第０７５１５６０号明細書

【発明の概要】

【課題を解決するための手段】

【0011】

これにしたがい、この発明は、ハードマスクを連続して用いてＳＴＩおよびＬＯＣＯＳアイソレーションを単一のチップ上に設け、かつ、基板上におけるフラッシュメモリデバイスの製造の際に、ハードマスクを用いて周辺部を保護してから、窒化されたトンネル酸化物を形成することに関する。この発明の利点は、単一のチップ上に複数の半導体デバイスを製造できることを含み、デバイスのいくつかは浅いトレンチアイソレーションによって分離され、他のデバイスはシリコン選択酸化によって分離され、この発明の利点はさらに、フラッシュメモリの製造の際にゲート酸化物の汚染を減少させ、かつフラッシュメモリデバイスの製造の際にスタックアイソレーションを改善できることを含む。

【0012】

この発明の他の特徴点は、「発明の詳細な説明」と題された節で開示され、または明らかとなる。

【0013】

この発明がより完全に理解されるために、添付の図面を参照する。
参照番号は、図面のいくつかの図にわたって、この発明の同じまたは均等の部分を指す。

【図面の簡単な説明】

【0014】

【図1】この発明の好ましい実施例で用いられる半導体基板の断面図である。

【図2】図１に示した基板であって、トレンチを有するものの断面図である。

【図3】図２に示した基板であって、トレンチ酸化物を有するものの断面図である。

【図4】図３に示した基板であって、角の凹所を有するものの断面図である。

【図5】図４に示した基板であって、ＬＯＣＯＳに先立つのものの断面図である。

【図6】図５に示した基板であって、ＬＯＣＯＳを有するものの断面図である。

【図7】図６に示した基板であって、ＬＯＣＯＳに用いられたハードマスクの除去後のものの断面図である。

【図8】図７に示した基板であって、ハードマスク層を有するものの断面図である。

【図9】図８に示した基板であって、トンネル酸化物および第１のポリシリコン層を有するものの断面図である。

【図10】図９に示した基板であって、インターポリ誘電体層を有するものの断面図である。

【図11】図１０に示した基板であって、第１のゲート酸化物層を有するものの断面図である。

【図12】図１１に示した基板であって、第１のゲート酸化物層がエッチバックされたものの断面図である。

【図13】図１２に示した基板であって、フォトレジストマスクが取除かれた後のものの断面図である。

【図14】図１３に示した基板であって、薄い酸化物層および厚い酸化物層を有するものの断面図である。

【図15】図１４に示した基板であって、周辺スタックおよびコアスタックを有するものの断面図である。

【発明を実施するための形態】

【0015】

図１は、この発明の好ましい実施例で用いられる半導体基板１０の断面図である。パッド酸化物層１２が半導体基板１０の表面にわたって形成される。１０００から２０００Åの第１のハードマスク層１４が、パッド酸化物層１２の上にわたって形成される。この発明の好ましい実施例では、第１のハードマスク層１４は、シリコンオキシナイトライド（ＳｉＯＮ）、窒化シリコン（Ｓｉ₃Ｎ₄）およびポリシリコンからなる群のものである。フォトレジストマスク１６が第１のハードマスク層１４の上にわたって形成される。フォトレジストマスク１６に覆われない第１のハードマスク層１４の領域は、図１に示すように、エッチングで取去られて第１のハードマスク層１４の開口１８を形成する。この実施例では、開口１８があるのは半導体基板１０の周辺領域および界面領域の上だけである。

【0016】

フォトレジストマスクが取除かれ、半導体基板１０に対してエッチングが行なわれ、こうして、図２に示すように、半導体基板１０には第１のハードマスク層１４の開口１８の下に浅いトレンチ２０が生じる。好ましい実施例では、基板表面内へのトレンチ２０の深さはおよそ０．１５μから０．３５μである。図３に示すように、トレンチにはトレンチ酸化物２２が形成される。

【0017】

次に半導体基板１０に対してエッチングを行ない、図４に示すように、第１のハードマスク層を取除く。次に、好ましい実施例では、基板１０に対して洗浄ステップが行なわれ、トレンチ酸化物２２の上部に５０Åを超える深さの角の凹部２４が生じる。先行技術では、このような角の凹部はシリコンの表面よりもかなり下まで延在することがある。

【0018】

図５に示すように、トレンチ酸化物２２およびパッド酸化物１２の表面上にわたり、好ましい実施例では約１０００から２０００Åの厚みの第２のハードマスク２６が形成される。第２のハードマスク２６は、この発明の好ましい実施例では、シリコンオキシナイトライド（ＳｉＯＮ）、窒化シリコン（Ｓｉ3Ｎ4）およびポリシリコンからなる群のものである。フォトレジストマスクを用いて、基板１０のコア領域および界面領域の上にある第２のハードマスク２６に開口２８を形成する。次にフォトレジストマスクを取除く。半導体基板１０に対して洗浄ステップを行ない、約３０Åを超える酸化物を取除く。

【0019】

次に、図６に示すように、半導体基板１０に約１０５０℃の低温酸化を行ない、ＬＯＣＯＳ酸化物３０を形成する。次に、図７に示すように、第２のハードマスク２６を取除き、残余の酸化物に対してＨＦステップによる洗浄ステップを行なって、酸化物に残ったあらゆるストリンガを取除く。半導体基板１０には、ＳＴＩアイソレーションおよびＬＯＣＯＳアイソレーションが単一の基板上にでき、ＬＯＣＯＳ酸化物３０とトレンチ酸化物２２との間に周辺スタックおよびコアスタックを製造する準備ができる。

【0020】

周辺およびコアスタックの製造の始めとして、図８に示すように、周辺領域およびコア領域の両方の上にわたって、１００から５００Åの第３のハードマスク層４２がパッド酸化物１２の上に置かれる。この発明の好ましい実施例では、第３のハードマスク層４２は、シリコンオキシナイトライド（ＳｉＯＮ）、窒化シリコン（Ｓｉ₃Ｎ₄）およびポリシリコンからなる群のものである。第３のハードマスク層４２の上面にわたってフォトレジスト層が置かれ、次にエッチバックが行なわれ、図８で示すように、半導体基板１０のコアセクションを覆わないフォトレジストマスク４４が形成される。より多くの特徴点を示すことができるように、トレンチ酸化物２２、パッド酸化物１２およびＬＯＣＯＳ酸化物３０は一定の比例に応じて描かれない。

【0021】

半導体基板１０に対してエッチング処理が行なわれ、こうして、図９で示すように、コア領域上の第３のハードマスク層４２およびパッド酸化物１２が取除かれる。次にフォトレジストマスクが取除かれる。トンネル酸化物層４６がコア領域上にわたり形成される。トンネル酸化物層４６は、第３のハードマスク層４２の上にも形成され得る。トンネル酸化物層４６を形成するには、酸化物層の成長、または酸化物層の蒸着などの、さまざまな方法が公知である。好ましい実施例では、トンネル酸化物層４６は窒化される（窒化物ドーパントがトンネル酸化物層に加えられる）。トンネル酸化物層を窒化するには、酸化処理中の二酸化窒素（ＮＯ₂）の供給、トンネル酸化物層への窒素打込み、またはＮＯxのインサイチュー（in situ）成長、ここでｘは整数、などの、さまざまな方法が公知である。第１のポリシリコン層４８がトンネル酸化物層４６の上にわたり形成される。コア領域上にわたり、フォトレジストマスク４９が第１のポリシリコン層４８の部分の上に置かれる。

【0022】

半導体基板１０に対してエッチング処理を行ない、こうして、図１０に示すように、第１のポリシリコン層４８およびトンネル酸化物層４６の部分を取除く。フォトレジストマスクを取除く。インターポリ（interpoly）誘電体層５０が基板１０、第３のハードマスク４２、および第１のポリシリコン層の上にわたって形成される。好ましい実施例では、インターポリ誘電体層５０は酸化物−窒化物−酸化物（ＯＮＯ）層である。コア領域上にわたり、フォトレジストマスク５２がインターポリ誘電体層５０の上にわたって形成される。

【0023】

次に半導体基板１０に対して２つのステップからなるエッチングを行ない、これにより、図１１で示すように、まず周辺領域上にわたるインターポリ誘電体層５０の部分を取除き、次に第３のハードマスク４２および残余のパッド酸化物を取除く。次にフォトレジストマスク５２を取除く。次に半導体基板１０に対して第１の熱酸化を行ない、こうして周辺領域で半導体基板１０の上にわたり第１のゲート酸化物層５４を形成する。好ましい実施例では、第１のゲート酸化物層５４は約１００Åである。フォトレジストマスク５６が、周辺領域にある第１のゲート酸化物層５４の部分の上、およびインターポリ誘電体層５０の上にわたり、形成される。

【0024】

図１２に示すように、フォトレジストマスク５６に覆われていない第１のゲート酸化物層５４の部分がエッチングにより取除かれる。次に、図１３に示すように、フォトレジスト層５６が取去られ、残余の第１の酸化物層５４は厚い酸化物領域５８となる。次に半導体基板１０に対して第２の熱酸化を行ない、こうして、図１４に示すように、基板１０の覆われていない領域では薄い酸化物層６０が形成され、かつ厚い酸化物領域５８では厚い酸化物層６２が形成される。好ましい実施例では、薄い酸化物層６０の厚みは４０から８０Åであり、厚い酸化物層６２の厚みは１００から１５０Åである。基板１０、薄い酸化物層６０、厚い酸化物層６２およびインターポリ層５０の上には、第２のポリシリコン層６４が置かれ、次にエッチバックが行なわれて、図１５に示すように、薄いゲート６６を備えた周辺スタック、厚いゲート６８を備えた周辺スタック、およびコアスタック７０が形成される。

【0025】

次に従来のプロセスを用いてフラッシュメモリ構造を完成させる。この発明の方法によって、薄いゲートおよび厚いゲートを備えた周辺ゲートを作り出し、こうして異なるしきい値電圧を有するゲートを設けることが可能となる。さらに、ゲート酸化物層を汚染することなく、窒化トンネル酸化物層を備えたコアスタックが設けられ、単一のチップ上にＳＴＩおよびＬＯＣＯＳアイソレーションを用いることが可能となる。

【0026】

ここで示しかつ詳細に記載した情報は、この発明の上述の目的を十分に達成することができるが、これはこの発明の現在好ましい実施例であり、したがってこの発明により広範に企図される主題を代表するものであり、かつこの発明の範囲は当業者に明らかとなるであろう他の実施例を完全に包含し、かつこの発明の範囲はしたがって前掲の特許請求の範囲を除きいかなるものによっても限定されず、ここにおいて、単数形による或る要素の参照は、別段の記載がなければ、「ただ１つ」ではなく、むしろ「１つ以上」を意味することを意図していることが理解される。上述の好ましい実施例の、当業者に公知の要素に対するすべての構造上および機能上の均等物は、ここで明示的に参照により援用され、この特許請求の範囲により包含されることを意図する。さらに、装置または方法がこの発明の解決しようとするすべての問題に対処する必要はないが、これはそれがこの特許請求の範囲に包含されるべきであるからである。さらに、この開示におけるいかなる要素、部品または方法ステップは、この要素、部品および方法ステップを特許請求の範囲で明示的に挙げているか否かにかかわらず、公衆に開放されることを意図してはいない。ここにおけるいかなる特許請求の範囲の要素も、この要素を「するための手段」の文言を明示的に用いて記載していない限り、米国特許法第１１２条第６項の規定によって解釈されるべきではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】