特許第5882397号(P5882397)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許5882397負基準電圧発生回路及び負基準電圧発生システム
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5882397
(24)【登録日】2016年2月12日
(45)【発行日】2016年3月9日
(54)【発明の名称】負基準電圧発生回路及び負基準電圧発生システム
(51)【国際特許分類】
   G11C 16/06 20060101AFI20160225BHJP
   G05F 3/24 20060101ALI20160225BHJP
【FI】
   G11C17/00 632Z
   G05F3/24 Z
【請求項の数】8
【全頁数】13
(21)【出願番号】特願2014-116632(P2014-116632)
(22)【出願日】2014年6月5日
(65)【公開番号】特開2015-230737(P2015-230737A)
(43)【公開日】2015年12月21日
【審査請求日】2014年6月5日
(73)【特許権者】
【識別番号】599092848
【氏名又は名称】力晶科技股▲ふん▼有限公司
(74)【代理人】
【識別番号】100101454
【弁理士】
【氏名又は名称】山田 卓二
(74)【代理人】
【識別番号】100081422
【弁理士】
【氏名又は名称】田中 光雄
(74)【代理人】
【識別番号】100125874
【弁理士】
【氏名又は名称】川端 純市
(72)【発明者】
【氏名】前田 輝彰
(72)【発明者】
【氏名】伊藤 伸彦
【審査官】 滝谷 亮一
(56)【参考文献】
【文献】 特開2000−267749(JP,A)
【文献】 米国特許第06930537(US,B1)
【文献】 特許第4476323(JP,B2)
【文献】 特表2010−506282(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 16/06
G05F 3/24
(57)【特許請求の範囲】
【請求項1】
接地電圧又は当該接地電圧よりも低い第1の負電圧のノードと、上記第1の負電圧よりも低い所定の第2の負電圧のノードとの間に接続されたクランプ型基準電圧回路であって、
(1)第1の抵抗と、互いに並列に接続された複数の第1のPMOSトランジスタと、第2の抵抗とが直列に接続された第1の回路と、
(2)第2のPMOSトランジスタと、第3の抵抗とが直列に接続された第2の回路とを
並列に接続して構成され、上記第1の抵抗及び第2のPMOSトランジスタが上記第1の負電圧のノードに接続されかつ上記第2の抵抗及び上記第3の抵抗が上記第2の負電圧に接続されたクランプ型基準電圧回路と、
上記複数の第1のPMOSトランジスタのゲート及び上記第2のPMOSトランジスタのゲートに接続される出力端子を有する差動増幅器であって、上記複数の第1のPMOSトランジスタのドレインと上記第2の抵抗との間のノード電圧と、上記第2のPMOSトランジスタドレインと上記第3の抵抗との間のノード電圧との差電圧を差動増幅して所定の負基準電圧を出力する差動増幅器とを備えることを特徴とする負基準電圧発生回路。
【請求項2】
上記複数の第1のPMOSトランジスタと、上記第2のPMOSトランジスタは互いに実質的に同一のサイズを有することを特徴とする請求項1記載の負基準電圧発生回路。
【請求項3】
上記クランプ型基準電圧回路は、
接地電圧と上記第1の負電圧のノードとの間に挿入される第4の抵抗と、
上記第2の抵抗と上記第3の抵抗との接続点と、第2の負電圧のノードの負電圧よりも低い負電圧を有する第3の負電圧のノードとの間に挿入される第5の抵抗とをさらに備えることを特徴とする請求項1又は2記載の負基準電圧発生回路。
【請求項4】
上記差動増幅器から出力される負基準電圧を緩衝増幅して出力するバッファアンプをさらに備え、
上記複数の第1のPMOSトランジスタのゲート及び上記第2のPMOSトランジスタのゲートは、上記差動増幅器の出力端子に代えて、上記バッファアンプの出力端子に接続されることを特徴とする請求項1〜3のうちのいずれか1つに記載の負基準電圧発生回路。
【請求項5】
上記第2の抵抗及び上記第3の抵抗はそれぞれ、ダイオード接続されたMOSトランジスタにより形成されたことを特徴とする請求項1〜4のうちのいずれか1つに記載の負基準電圧発生回路。
【請求項6】
正基準電圧に基づいて、もしくは所定の制御信号に応答して、負電圧を発生する負電圧発生器を備え、
上記発生された負電圧を上記第2の負電圧又は上記第3の負電圧として負基準電圧を発生する請求項1〜5のうちのいずれか1つに記載の負基準電圧発生回路とを備えることを特徴とする負基準電圧発生システム。
【請求項7】
上記負基準電圧発生回路により発生された負基準電圧を別の負基準電圧に電圧変換して出力するトリミング回路をさらに備えることを特徴とする請求項6記載の負基準電圧発生システム。
【請求項8】
電源オン時に所定の負電圧を上記複数の第1のPMOSトランジスタのドレインに印加するスターター回路をさらに備えることを特徴とする請求項6又は7記載の負基準電圧発生システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えばNOR型フラッシュメモリに用いられ、負の基準電圧を発生する負基準電圧発生回路と、それを用いた負基準電圧発生システムに関する。
【背景技術】
【0002】
図6A及び図6Bはそれぞれ、従来例1に係るNOR型フラッシュメモリセルの縦断面図であって、最大電圧18Vあるいは10Vでファウラ−ノルドハイムのプログラム/消去動作を行うときに必要な電圧関係を示す図である。図6A及び図6Bにおいて、100は半導体基板、101はコントロールゲート、102はソース、103はドレイン、104はフローティングゲートである。
【0003】
例えば、NOR型フラッシュメモリはランダムアクセスで高速パフォーマンスを必要としており、図6A及び図6Bに示すように、プログラム/消去動作のために、正の高電圧の代わりに、10Vなどの正の中間電圧及び−8Vなどの負の中間電圧が用いられる。これら正の中間電圧及び負の中間電圧を用いることにより、周辺回路のためのMOSトランジスタは高電圧トランジスタよりもより高いパフォーマンスを示す。これは、薄いゲート酸化膜及び短いゲート長を用いることができるためである。
【0004】
正の電圧を発生するために、バンドギャップ基準電圧発生回路が一般によく用いられており、例えばNAND型フラッシュメモリの周辺回路において用いられている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国出願公開第2012/0218032号明細書
【特許文献2】特開2009−016929号公報
【特許文献3】特開2009−074973号公報
【特許文献4】米国出願公開第2008/0018318明細書
【特許文献5】特開平10−239357号公報
【特許文献6】特開2000−339047号公報
【特許文献7】特開2002−367374号公報
【特許文献8】米国出願公開第2012/155168号明細書
【特許文献9】国際公開第2006/025099号パンフレット
【特許文献10】特開2004−350290号公報
【非特許文献】
【0006】
【非特許文献1】Comel Stanescu et al., "High PSRR CMOS Voltage Reference for Negative IDOS", Proceedings of 2004 International Semiconductor Conference (CAS 2004), 27th Edition, October 4-6, 2004, in Sinaia, Romania.
【非特許文献2】Oguey et al., "MOS Voltage Reference Based on Polysilicon Gate Work Function Difference", IEEE Journal of Solid-State Circuits, Vol. SC-15, No.3, June 1980.
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、負電圧を発生するためには、上記のような負電圧を発生するバンドギャップ基準電圧発生回路ではなく、図7及び図8のように上記の正電圧のバンドギャップ基準電圧発生回路を用いて負電圧基準を発生しているのが一般的である。
【0008】
図7は特許文献1において開示されている、従来例2に係る負電圧発生器2の構成を示す回路図である。図7において、負電圧発生器2は、抵抗R21,R22と、差動増幅器20と、チャージポンプ21とを備えて構成される。ここで、Vddは正の電源電圧であり、Vssは接地電圧であり、抵抗R1に印加される正の電源電圧Vppは正基準電圧PVrefに従ってレギュレートされる。図7の負電圧発生器2によって発生される負電圧Vnegは次式で表される。
【0009】
Vneg=−R22/R21×Vpp+(1+R22/R21)×PVref (1)
【0010】
図8は特許文献2及び3において開示されている、従来例3に係る負電圧発生回路の構成を示す回路図である。図8において、負電圧発生回路は、差動増幅器31,32と、PチャンネルMOSトランジスタ(以下、PMOSトランジスタという。)P31,P32と、抵抗R31,R32と、チャージポンプ33とを備えて構成される。ここで、Vddは正の電源電圧であり、Vssは接地電圧である。また、PMOSトランジスタP31,P32はカレントミラー回路を構成し、それぞれ抵抗R31,R32に対して同一の基準電流Irefを流す。図8の負電圧発生回路によって発生される負電圧Vnegは次式で表される。
【0011】
Vneg=−Iref×R32+PVref (2)
Iref=PVref/R31 (3)
【0012】
しかし、もし負基準電圧NVrefを用いることができれば、より正確な負電圧Vnegを発生することができ、回路構成も簡単になると考えられる。負電圧Vneg=−10Vを発生するために、もし負基準電圧NVref=1.0V±0.1Vであるならば、負電圧Vnegは10V±1Vと誤差10倍で制御されるので、当該負電圧発生回路はバンドギャップ基準電圧発生回路と同様の正確さ±0.01Vを必要とする。
【0013】
図9はこの概念を用いた負電圧発生回路の構成例を示す回路図であり、正の基準電圧を用いた正の昇圧電圧発生回路の構成と同じである。図9の負電圧発生回路は、抵抗R41,R42と、差動増幅器41と、チャージポンプ42とを備えて構成される。図9において、分圧回路を構成する抵抗R41,R42は2つのキャパシタの直列回路で置き換えることができる。ここで、図9の負電圧発生回路によって発生される負電圧は次式で表される。
【0014】
Vneg=(R42/R41+1)×NVref (4)
【0015】
問題はこの負基準電圧NVrefを精度良く発生する回路の実現であり、図10は従来例4に係る負基準電圧発生回路の構成を示す回路図である。図10の負基準電圧発生回路は、正基準電圧PVrefに基づいて基準電流Irefを発生する電流源50と、抵抗R51,R52と、NチャンネルMOSトランジスタ(以下、NMOSトランジスタという。)N51,N52とを備えて構成される。図10の負基準電圧発生回路により発生される負基準電圧NVrefは次式で表される。
【0016】
NVref=Iref×R52 (5)
【0017】
図11は従来例5に係る負基準電圧発生回路の構成を示す回路図である。図11の負基準電圧発生回路は、抵抗R61,R62と、差動増幅器60とを備えて構成される。図11の負基準電圧発生回路により発生される負基準電圧NVrefは次式で表される。
【0018】
NVref=−PVref×R62/R61 (6)
【0019】
以上の従来例に係る制御回路では、負基準電圧は正基準電圧PVrefから得られ、正基準電圧PVrefの精度に加えていくらかの誤差が加わるという問題点があった。当該従来例に係る制御回路は以下の2つのタイプに分類される。
【0020】
(タイプ1(図10))正基準電圧PVrefから基準電流Irefを発生して、基準電流Irefに基づいて負基準電圧NVrefをIref・Rとして発生する(例えば特許文献4参照)。この場合、カレントミラーを使用するので、動作条件が全く同じではないので、さらに誤差が加わり、さらに余分な差動増幅器のオフセットが加わることになる。
【0021】
(タイプ2(図11))正基準電圧PVrefと、負基準電圧NVrefとの比較する回路であって、アンテナ電源からの正基準電圧PVrefを用いて反転した負基準電圧NVrefを発生する。この場合は、正基準電圧PVrefを電源として使うので、その発生での誤差及び電流を引くことによる電圧降下の誤差が加わる。
【0022】
さらに、特許文献10において、トリミング回路が不要なバンドギャップ電圧基準発生器を提供するために、基準電圧発生器ユニットを用いているが、バンドギャップ電圧基準発生器を実現するためにダイオードの熱検知回路を必要とし、回路構成が複雑となるという問題点があった。なお、当該バンドギャップ電圧基準発生器は、例えば1.25Vの正基準電圧発生器であり、負基準電圧を発生するものではない。
【0023】
本発明の目的は以上の問題点を解決し、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供することにある。
【課題を解決するための手段】
【0024】
本発明に係る負基準電圧発生回路は、
接地電圧又は当該接地電圧よりも低い第1の負電圧のノードと、上記第1の負電圧よりも低い所定の第2の負電圧のノードとの間に接続されたクランプ型基準電圧回路であって、
(1)第1の抵抗と、互いに並列に接続された複数の第1のPMOSトランジスタと、第2の抵抗とが直列に接続された第1の回路と、
(2)第2のPMOSトランジスタと、第3の抵抗とが直列に接続された第2の回路とを
並列に接続して構成され、上記第1の抵抗及び第2のPMOSトランジスタが上記第1の負電圧のノードに接続されかつ上記第2の抵抗及び上記第3の抵抗が上記第2の負電圧に接続されたクランプ型基準電圧回路と、
上記複数の第1のPMOSトランジスタのゲート及び上記第2のPMOSトランジスタのゲートに接続される出力端子を有する差動増幅器であって、上記複数の第1のPMOSトランジスタのドレインと上記第2の抵抗との間のノード電圧と、上記第2のPMOSトランジスタドレインと上記第3の抵抗との間のノード電圧との差電圧を差動増幅して所定の負基準電圧を出力する差動増幅器とを備えることを特徴とする。


【0025】
上記負基準電圧発生回路において、上記複数の第1のPMOSトランジスタと、上記第2のPMOSトランジスタは互いに実質的に同一のサイズを有することを特徴とする。
【0026】
また、上記負基準電圧発生回路において、上記クランプ型基準電圧回路は、
接地電圧と上記第1の負電圧のノードとの間に挿入される第4の抵抗と、
上記第2の抵抗と上記第3の抵抗との接続点と、第2の負電圧のノードの負電圧よりも低い負電圧を有する第3の負電圧のノードとの間に挿入される第5の抵抗とをさらに備えることを特徴とする。
【0027】
さらに、上記負基準電圧発生回路において、上記差動増幅器から出力される負基準電圧を緩衝増幅して出力するバッファアンプをさらに備え、
上記複数の第1のPMOSトランジスタのゲート及び上記第2のPMOSトランジスタのゲートは、上記差動増幅器の出力端子に代えて、上記バッファアンプの出力端子に接続されることを特徴とする。
【0028】
またさらに、上記負基準電圧発生回路において、上記第2の抵抗及び上記第3の抵抗はそれぞれ、ダイオード接続されたMOSトランジスタにより形成されたことを特徴とする。
【0029】
本発明に係る負基準電圧発生システムは、
正基準電圧に基づいて、もしくは所定の制御信号に応答して、負電圧を発生する負電圧発生器を備え、
上記発生された負電圧を上記第2の負電圧又は上記第3の負電圧として負基準電圧を発生する請求項1〜5のうちのいずれか1つに記載の負基準電圧発生回路とを備えることを特徴とする。
【0030】
上記負基準電圧発生システムにおいて、上記負基準電圧発生回路により発生された負基準電圧を別の負基準電圧に電圧変換して出力するトリミング回路をさらに備えることを特徴とする。
【0031】
また、上記負基準電圧発生システムにおいて、電源オン時に所定の負電圧を上記複数の第1のPMOSトランジスタのドレインに印加するスターター回路をさらに備えることを特徴とする。
【発明の効果】
【0032】
従って、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。
【図面の簡単な説明】
【0033】
図1】本発明の一実施形態に係る負基準電圧発生回路1の構成を示す回路図である。
図2図2の負基準電圧発生回路1の実際の例を示す回路図である。
図3A図1の負基準電圧発生回路1を用いた負基準電圧発生システムの構成を示す回路図である。
図3B図3Aの負基準電圧発生システムの変形例の構成を示す回路図である。
図4図1の負基準電圧発生回路1の基本回路を示す回路図である。
図5図4の基本回路に周辺回路を加えた応用回路を示す回路図である。
図6A】従来例1に係るNOR型フラッシュメモリセルの縦断面図であって、最大電圧18Vでファウラ−ノルドハイムのプログラム/消去動作を行うときに必要な電圧関係を示す図である。
図6B】従来例1に係るNOR型フラッシュメモリセルの縦断面図であって、最大電圧10Vでファウラ−ノルドハイムのプログラム/消去動作を行うときに必要な電圧関係を示す図である。
図7】従来例2に係る負電圧発生回路の構成を示す回路図である。
図8】従来例3に係る負電圧発生回路の構成を示す回路図である。
図9】負基準電圧を用いた負電圧発生回路の構成例を示す回路図である。
図10】従来例4に係る負基準電圧発生回路の構成を示す回路図である。
図11】従来例5に係る負基準電圧発生回路の構成を示す回路図である。
【発明を実施するための形態】
【0034】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【0035】
図1は本発明の一実施形態に係る負基準電圧発生回路1の構成を示す回路図である。図1の負基準電圧発生回路1は、クランプ型基準電圧回路5と、例えばオペアンプで構成される差動増幅器10と、バッファアンプ6とを備えて構成される。ここで、クランプ型基準電圧回路5は、抵抗Rd,R0,R1,R2と、複数m個のPMOSトランジスタP1−1〜P1−mが並列に接続されたトランジスタ回路CP1と、PMOSトランジスタP2とを備えて構成される。ここで、トランジスタ回路CP1において、PMOSトランジスタP1−1〜P1−mの各対応する電極は互いに接続され、PMOSトランジスタP1−1〜P1−m,P2は好ましくは、互いに実質的に同一のサイズで形成される。Vssは接地電圧(=0V)であり、Vnnは負電圧源の所定の負電圧である。
【0036】
図1において、抵抗Rdは安定レベルの調整用の抵抗であって、抵抗Rdの一端は接地電圧Vssに接続され、その他端はノードN0に接続される。ノードN0は、負基準電圧の安定化のための抵抗R0を介してノードN4に接続される。ノードN4は、トランジスタ回路CP1のPMOSトランジスタP1−1〜P1−mの各ソースに接続され、PMOSトランジスタP1−1〜P1−mの各ドレインはノードN1に接続される。PMOSトランジスタP1−1〜P1−mの各ゲート及びPMOSトランジスタP2のゲートはともに接続されて、ノードN5に接続される。ノードN1は抵抗R1を介してノードN3に接続される。また、ノードN0はPMOSトランジスタP2のソースに接続され、そのドレインはノードN2及び抵抗R2を介してノードN3に接続される。ここで、ノードN1の電圧は差動増幅器10の非反転入力端子に印加され、ノードN2の電圧は差動増幅器10の反転入力端子に印加される。差動増幅器10は入力される2つの電圧の差電圧を差動増幅して出力する。
【0037】
差動増幅器10には、負電圧源の所定の負電圧Vnn及び接地電圧Vssが接続され、差動増幅器10の出力端子はPMOSトランジスタP3のゲートに接続される。PMOSトランジスタP3のソースは接地電圧Vssに接続され、そのドレインはノードN5及び抵抗R3を介してノードN3に接続され、ノードN3は負電圧源の負電圧Vnnに接続される。
【0038】
図2図1の負基準電圧発生回路1の実際の回路例を示す回路図である。図2の回路は、図1の回路と比較して以下の点が異なる。
(1)差動増幅器10は、PMOSトランジスタP11,P12と、NMOSトランジスタN11,N12と、抵抗R11とを備えて構成される。
(2)抵抗R1は、ドレインとゲートが接続された、いわゆる「ダイオード接続」されたNMOSトランジスタN21と抵抗Rsとで置き換えられる。
(3)抵抗R2は、ドレインとゲートが接続された、いわゆる「ダイオード接続」されたNMOSトランジスタN22と抵抗Rsとで置き換えられる。
(4)キャパシタCcと抵抗Rcの直列回路にてなる位相補償回路4が、差動増幅器10の出力端子とノードN5との間に接続される。
【0039】
なお、NMOSトランジスタN21及びN22はP基板の場合はトリプルウェル構造が必要で、またNMOSトランジスタでなくPMOSトランジスタで構成することもできる。すなわち、ダイオード接続されたMOSトランジスタで構成してもよい。
【0040】
以上のように構成された図1及び図2の負基準電圧発生回路では、複数m個のPMOSトランジスタP1−1〜P1−mを並列に接続されてなるトランジスタ回路CP1のドレイン−ソース間電圧と抵抗R0の電圧によりノードN1の電圧が決まり、PMOSトランジスタP2のドレイン−ソース間電圧によりノードN2の電圧が決まる。これらの電圧を差動増幅器10により検出し、PMOSトランジスタP3と抵抗R3からなるバッファアンプ6により緩衝増幅してPMOSトランジスタP1−1〜P1−m,P2のゲートに帰還する帰還の制御ループにより、ノードN1とN2の電圧は同電位に制御されるが、このときノードN5の電圧すなわち負基準電圧NVrefは電源電圧に依存しない一定値となる。この電圧はPMOSトランジスタの特性に依存するが、抵抗R0、Rd及びPMOSトランジスタの寸法を適切に選ぶことにより温度依存性を打消し極小とすることができ、これが非常に重要である。
【0041】
本実施形態では、新規なMOS基準電圧発生回路により負基準電圧NVrefを発生しており、負電圧源の負電圧Vnn(<NVref)が発生され(|Vnn|>|NVref|)、当該MOS基準電圧発生回路は、負電圧源の負電圧Vnnと接地電圧Vssとを用いて動作する。ここで、負電圧源の負電圧Vnnは、従来技術に係る負電圧制御回路により、例えば負電圧のチャージポンプを用いて制御される。
【0042】
図3A図1の負基準電圧発生回路1を用いた負基準電圧発生システムの構成を示す回路図である。図3Aにおいて、負基準電圧発生システムは、
(1)特許文献1において開示された従来技術に係る回路であって、正の電源電圧Vppに基づいて、所定の負電圧Vnnを発生する図7の負電圧発生器2と、
(2)負電圧Vnnと、接地電圧Vssとを用いて所定の負基準電圧NVrefを発生する、実施形態に係る図1の負基準電圧発生回路1と、
(3)正の電源電圧Vddと接地電圧Vssとを用いて、電源オン時にクランプ型基準電圧回路5のトランジスタ回路CP1をすぐに動作状態にするためにノードN1に印加すべき所定の負電圧Vsnを発生するスターター回路7と、
(4)負基準電圧発生回路1から出力される負基準電圧NVrefを所定の負基準電圧NVref1(NVref1>NVref又はNVref1<NVref)に電圧変換するトリミング回路3とを備えて構成される。
【0043】
なお、図3Aの負基準電圧発生回路1は、図1の回路に比較して、抵抗Rsをさらに備える。また、負電圧発生器2は、抵抗R21,R22と、差動増幅器20と、チャージポンプ21とを備えて構成される。なお、スターター回路7については必要に応じて設けなくてもよい。
【0044】
図3B図3Aの負基準電圧発生システムの変形例の構成を示す回路図である。変形例に係る図3Bにおいて、図3Aに比較して、負電圧発生器2に代えて、負電圧発生器2Aで構成したことを特徴としている。図3Bにおいて、負電圧発生器2Aは、単純に、所定の制御信号であるイネーブル信号Enableに応答して負電圧Vnnを発生するチャージポンプ21のみで構成される。この場合は、電源電圧とクロック周波数及び負基準電圧発生回路1の消費電流で決まる負電圧により負電圧Vnnは決まるが、一般に負電圧Vnnは−2〜−3Vで充分なので、この半導体デバイスの電源電圧を1.8Vあるいは3.0Vとすると、チャージポンプ21の出力電圧もさほどに広範囲にならないので、負基準電圧NVrefに影響はない。また、所定の時間後に負基準電圧を参照することでスターター回路7を省略できる。
【0045】
図4図1の負基準電圧発生回路1の基本回路を示す回路図であり、本発明の基本概念を示す回路図である。図4の基本回路は、図1の負基準電圧発生回路1に比較して、以下の点が異なる。
(1)抵抗Rdを設けない。すなわち、本発明では、抵抗Rdを設けなくてもよい。
(2)バッファアンプ6を設けない。すなわち、本発明では、バッファアンプ6を設けなくてもよい。
【0046】
なお、差動増幅器10への供給電圧をV1,V2とする。図4の基本回路において、以下の基本条件を満たす必要がある。なお、0Vは接地電圧を指す。
【0047】
V1≧0V (7)
V2<0VでかつV2<VN0 (8)
VN0≦0V (9)
VN3<VN0 (10)
【0048】
図4の基本回路において、以下の追加条件を設定してもよい。
【0049】
V1=0V又はVdd (11)
VN0=0V (12)
ノードN0は抵抗Rd(図1図3図5)を介してV0=0Vのノードに接続されてもよい。
VN3≦−1V (13)
【0050】
電圧VN3はチャージポンプ21から供給されてもよい(図3)。
ノードN3は抵抗Rsを介してN3(その電圧V3<0V)に接続されてもよい。
ノードN3の電圧VN3はチャージポンプ21(図3)によって制御されてもよい。
抵抗R1,R2はダイオード接続のMOSトランジスタで構成してもよい。
図3のスターター回路7をさらに備えてもよい。
発生した負基準電圧NVrefをトリミング回路に出力してもよい。
【0051】
図5図4の基本回路に周辺回路を加えた応用回路を示す回路図である。図5の応答回路は、図3の負基準電圧発生回路1と同様の構成を有する。図4の基本回路において、以下の基本条件を満たす必要がある。なお、0Vは接地電圧を指す。
【0052】
V0=0V (14)
V1≧0V (15)
V2≦−1V (16)
V3≦−1V (17)
【0053】
図5の応用回路において、以下の追加条件を設定してもよい。
【0054】
V1=0V又はVdd (18)
V2=V3 (19)
【0055】
電圧V2,V3はチャージポンプ21(図3)から供給されてもよい。
電圧V2,V3はチャージポンプ21(図3)により制御されてもよい。
抵抗R1,R2はダイオード接続のMOSトランジスタで構成してもよい。
図3のスターター回路7をさらに備えてもよい。
発生した負基準電圧NVrefをトリミング回路に出力してもよい。
【0056】
以上のように構成された本実施形態に係る負基準電圧発生回路1を試作して従来例の回路と比較して結果を以下の表1に示す。
【0057】
【表1】
【0058】
表1から明らかなように、本実施形態に係る負基準電圧発生回路1によれば、トランジスタのバラツキの場合は、従来例のオペアンプ型の回路とほぼ同様に、より小さい負電圧のバラツキを有するが、温度変化については、従来例に比較して大幅に負電圧のバラツキを小さくすることができる。
【0059】
以上説明したように、本実施形態に係る負基準電圧発生回路及びそれを用いた負基準電圧発生システムによれば、従来技術に比較して、温度変化に対してきわめて正確で高精度の負基準電圧を発生することができ、しかも回路構成が簡単であるという特有の効果を有する。
【産業上の利用可能性】
【0060】
以上詳述したように、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。本発明に係る負基準電圧発生回路及び負基準電圧発生システムは、例えばNOR型フラッシュメモリなどの不揮発性記憶装置、もしくは、ダイナミックランダムアクセスメモリ(DRAM)等に適用することができる。
【符号の説明】
【0061】
1…負基準電圧発生回路、
2,2A…負電圧発生器、
3…トリミング回路、
4…位相補償回路、
5…クランプ型基準電圧回路、
6…スターター回路、
10,20…差動増幅器、
21…チャージポンプ、
Cc…キャパシタ、
CP1…トランジスタ回路、
N1〜N5…ノード、
N11,N12…NチャンネルMOSトランジスタ(NMOSトランジスタ)、
P1−1〜P1−m,P2,P3,P11,P12…PチャンネルMOSトランジスタ(PMOSトランジスタ)、
R0,R1,R2,R3,R11,R21,R22,Rc,Rd,Rs…抵抗。
図1
図2
図3A
図3B
図4
図5
図6A
図6B
図7
図8
図9
図10
図11