特許 5883984 発振回路とＰＬＬ回路と信号処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】5883984

(24)【登録日】2016年2月12日

(45)【発行日】2016年3月15日

(54)【発明の名称】発振回路とＰＬＬ回路と信号処理装置

(51)【国際特許分類】

   H03L 7/08 20060101AFI20160301BHJP

【ＦＩ】

   H03L7/08

【請求項の数】10

【全頁数】13

(21)【出願番号】特願2015-230181(P2015-230181)

(22)【出願日】2015年11月26日

【審査請求日】2015年11月26日

【早期審査対象出願】

(73)【特許権者】

【識別番号】505121187

【氏名又は名称】イメージニクス株式会社

(74)【代理人】

【識別番号】100141173

【弁理士】

【氏名又は名称】西村 啓一

(72)【発明者】

【氏名】田倉 和好

【審査官】 ▲高▼橋 義昭

(56)【参考文献】

【文献】 特開平１０−２５６９０１（ＪＰ，Ａ）

【文献】 特開２００７−０８８８９８（ＪＰ，Ａ）

【文献】 特開昭６２−０７８９１７（ＪＰ，Ａ）

【文献】 特開昭６１−１６７２２２（ＪＰ，Ａ）

【文献】 特開昭５７−０８４６２５（ＪＰ，Ａ）

【文献】 特開２０１３−０６２５７４（ＪＰ，Ａ）

【文献】 実開平０２−０３５５３８（ＪＰ，Ｕ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ ７／０８，７／１４

(57)【特許請求の範囲】

【請求項1】

ＰＬＬ回路の位相比較器に入力される基準信号のパルス幅と、前記ＰＬＬ回路の発振器から出力されて前記位相比較器に入力される比較信号のパルス幅と、の差分を検出するパルス幅比較器と、
前記位相比較器からの信号と、前記パルス幅比較器からの信号と、のいずれか一方を前記発振器に入力させる切替器と、
を備え、
前記比較信号は、比較カウンタでカウントされて生成され、
前記パルス幅比較器からの信号が入力された前記発振器は、前記パルス幅比較器が検出したパルス幅の差分に基づいて決定される発振周波数の信号であって前記基準信号のパルス幅と同じパルス幅の信号を出力し、
前記パルス幅比較器からの信号が前記発振器に入力されたとき、前記比較カウンタのカウント値をリセットして前記基準信号と前記比較信号とを同位相にする、
ことを特徴とする発振回路。

【請求項2】

前記発振器から出力される信号は分周されて前記比較信号として前記位相比較器に入力される、
請求項１記載の発振回路。

【請求項3】

前記切替器は、前記基準信号と前記比較信号との位相差に基づいて前記発振器に入力される信号を決定する、
請求項１または２記載の発振回路。

【請求項4】

前記切替器は、前記位相差が基準値よりも大きいとき、前記パルス幅比較器からの信号を前記発振器に入力させる、
請求項３記載の発振回路。

【請求項5】

前記切替器は、前記位相差が基準値以下のとき、前記位相比較器からの信号を前記発振器に入力させる、
請求項３または４記載の発振回路。

【請求項6】

前記パルス幅比較器は、
前記基準信号の立下エッジを検出してカウントすることにより、前記基準信号のパルス幅を測る第１カウンタと、
前記比較信号の立下エッジを検出してカウントすることにより、前記比較信号のパルス幅を測る第２カウンタと、
前記第１カウンタのカウント値と前記第２カウンタのカウント値との差分に基づいて、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する減算器と、
を備える、
請求項１または２記載の発振回路。

【請求項7】

前記減算器は、前記第２カウンタのカウント値から前記第１カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
請求項６記載の発振回路。

【請求項8】

前記減算器は、前記第１カウンタのカウント値から前記第２カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
請求項６記載の発振回路。

【請求項9】

基準信号と比較信号との位相差を検出する位相比較器と、
前記位相差に基づいて決定される発振周波数の信号を出力する発振器と、
を有してなるＰＬＬ回路であって、
前記位相差が所定の位相差のとき、前記基準信号のパルス幅と前記比較信号のパルス幅との差分に基づいて決定される発振周波数の信号を前記発振器から出力させ、前記基準信号と前記比較信号とを同位相にする発振回路、
を備え、
前記発振回路は、請求項１乃至８のいずれかに記載の発振回路である、
ことを特徴とするＰＬＬ回路。

【請求項10】

入力された信号を処理する信号処理回路と、
前記信号処理回路のクロック信号を生成するＰＬＬ回路と、
を有してなり、
前記ＰＬＬ回路は、請求項９記載のＰＬＬ回路である、
ことを特徴とする信号処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発振回路とＰＬＬ回路と信号処理装置とに関する。

【背景技術】

【0002】

ＰＬＬ（Phase Locked Loop）回路は、入力される基準信号の位相と同期した信号を出力する電子回路である。ＰＬＬ回路は、位相比較器と、ループフィルタと、発振器と、分周器と、を有してなる。位相比較器は、基準信号と分周器からの信号との位相差を検出して、検出された位相差に比例した誤差信号を出力する。ループフィルタは、位相比較器から出力された誤差信号を平均化して、交流成分の少ない直流信号を出力する。ループフィルタは、例えば、ローパスフィルタである。発振器は、ループフィルタから出力された直流信号（直流電圧）に応じた周波数の信号を出力する。分周器は、発振器が出力した信号を分周する。分周された信号は、位相比較器に入力される（フィードバックされる）。

【0003】

このように、発振器は、位相比較器に入力された基準信号と、発振器が出力して分周器により分周された信号と、の位相差に基づいてループフィルタにより決定された発振周波数の信号を出力する。その結果、ＰＬＬ回路は、位相比較器に入力された基準信号の位相と同期した信号が発振器から出力される状態となる。この状態が、ＰＬＬ回路のロック状態である。一方、ＰＬＬ回路のアンロック状態は、位相比較器に入力された基準信号の位相と同期していない信号が発振器から出力されている状態である。

【0004】

ＰＬＬ回路は、ロック状態を維持するように動作する。つまり、ＰＬＬ回路は、ロック状態からアンロック状態に移行すると、ロック状態に移行するように動作する。すなわち、例えば、ＰＬＬ回路は、入力される基準信号が変化するなどして、基準信号と発振器から出力された信号との位相がずれて位相差が生じると、アンロック状態となる。アンロック状態となったＰＬＬ回路は、基準信号と発振器から出力される信号との位相差を解消するようにループフィルタが決定した発振周波数の信号が発振器から出力されてロック状態に移行する。

【0005】

ＰＬＬ回路は、安定時間と出力ジッタとがトレードオフの関係にある。安定時間は、基準信号が入力されてから、基準信号の位相と同位相の信号が発振器から出力されるまでの時間である。出力ジッタは、基準信号と発振器から出力される信号との周期のずれである。安定時間や出力ジッタは、ループフィルタの遮断周波数に依存する。すなわち、安定時間が短くなるようにループフィルタの遮断周波数を高く設定すると、出力ジッタが大きくなる。つまり、発振器から出力される信号の周波数は基準信号の周波数と一旦は一致して、基準信号と発振器から出力される信号とは同位相になるものの、その後にこれらの信号の位相はずれてしまい安定しない。一方、出力ジッタが小さくなるようにループフィルタの遮断周波数を低く設定すると、安定時間は長くなる。つまり、発振器から出力される信号の周波数は、ゆっくりと変化して基準信号の周波数に一致して、その後は安定する。このような状況のもと、ＰＬＬ回路の高速性と安定性との両立が求められる。

【0006】

これまでにも、複数のループフィルタを備えたＰＬＬ回路であって、基準信号と発振器から出力された信号との位相差に応じたループフィルタを選択するものが提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平９−２８４１３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかし、高速性と安定性との両立を図るために、基準信号と発振器から出力される信号との位相差に対応して複数のループフィルタを備えるとなると、ＰＬＬ回路の構成が複雑となる。しかも、基準信号と発振器から出力される信号との位相差に応じて複数のループフィルタを段階的に切り替えるとなると、安定時間が長くなってしまう。

【0009】

本発明は、以上のような従来技術の問題点を解消するためになされたもので、高速性と安定性との両立を実現することができるＰＬＬ回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明にかかる発振回路は、ＰＬＬ回路の位相比較器に入力される基準信号のパルス幅と、ＰＬＬ回路の発振器から出力されて位相比較器に入力される比較信号のパルス幅と、の差分を検出するパルス幅比較器と、位相比較器からの信号と、パルス幅比較器からの信号と、のいずれか一方を発振器に入力させる切替器と、を備え、比較信号は、比較カウンタでカウントされて生成され、パルス幅比較器からの信号が入力された発振器は、パルス幅比較器が検出したパルス幅の差分に基づいて決定される発振周波数の信号であって基準信号のパルス幅と同じパルス幅の信号を出力し、パルス幅比較器からの信号が発振器に入力されたとき、比較カウンタのカウント値をリセットして基準信号と比較信号とを同位相にする、ことを特徴とする。

【発明の効果】

【0011】

本発明によれば、高速性と安定性との両立を実現することができる。

【図面の簡単な説明】

【0012】

【図1】本発明にかかる発振回路とＰＬＬ回路とのブロック図である。

【図2】図１のＰＬＬ回路の信号処理のフローチャートである。

【図3】図１のＰＬＬ回路のパルス幅比較処理のフローチャートである。

【図4】図１のＰＬＬ回路の位相比較処理のフローチャートである。

【図5】図１のＰＬＬ回路に入力される基準信号と比較信号との関係を示すタイミングチャートである。

【図6】図１のＰＬＬ回路に入力される基準信号と比較信号との別の関係を示すタイミングチャートである。

【発明を実施するための形態】

【0013】

以下、図面を参照しながら、本発明にかかる発振回路とＰＬＬ回路と信号処理装置の実施の形態について説明する。

【0014】

●発振回路とＰＬＬ回路の構成●
図１は、本発明にかかる発振回路とＰＬＬ回路とのブロック図である。
本発明にかかるＰＬＬ回路Ｃ１は、位相比較器１１と、ループフィルタ１２と、発振器１３と、分周器１４と、本発明にかかる発振回路Ｃ２と、を有してなる。発振回路Ｃ２は、パルス幅比較器１５と、切替器１６と、を有してなる。発振回路Ｃ２は、ＰＬＬ回路Ｃ１の一部を構成する。

【0015】

位相比較器１１と、ループフィルタ１２と、発振器１３と、分周器１４と、は、従来のＰＬＬ回路が備えるものと同様である。すなわち、ＰＬＬ回路Ｃ１は、発振回路Ｃ２を備える点において、従来のＰＬＬ回路とは相違する。

【0016】

位相比較器１１は、不図示の外部機器から入力される基準信号Ｐ１と、分周器１４から出力される比較信号Ｐ３と、の位相差を検出して、検出された位相差に比例した誤差信号を出力する。

【0017】

基準信号Ｐ１は、例えば、２７ＭＨｚの基準クロックを１回に１度カウントして生成される。

【0018】

比較信号Ｐ３は、例えば、５４ＭＨｚの比較クロックを２回に１度カウントして生成される。

【0019】

ループフィルタ１２は、位相比較器１１から出力された誤差信号を平均化して、交流成分の少ない直流の第２制御信号Ｐ４を出力する。第２制御信号Ｐ４については、後述する。

【0020】

発振器１３は、切替器１６が出力する制御信号Ｐ６に応じた周波数の発振信号Ｐ２を出力する。制御信号Ｐ６については、後述する。

【0021】

分周器１４は、発振器１３が出力した発振信号Ｐ７を分周して比較信号Ｐ３を出力する。比較信号Ｐ３は、位相比較器１１と、パルス幅比較器１５と、に入力される。

【0022】

パルス幅比較器１５は、基準信号Ｐ１のパルス幅と、比較信号Ｐ３とのパルス幅と、のパルス幅の差分を検出して、検出されたパルス幅の差分に比例した第１制御信号Ｐ５出力する。第１制御信号Ｐ５については、後述する。

【0023】

パルス幅比較器１５は、第１カウンタと、第２カウンタと、減算器と、を備える。

【0024】

第１カウンタは、基準信号Ｐ１の立下エッジを検出してカウントすることにより、基準信号Ｐ１のパルス幅を測る。

【0025】

第２カウンタは、比較信号Ｐ３の立下エッジを検出してカウントすることにより、発振信号Ｐ２のパルス幅を測る。

【0026】

減算器は、第１カウンタのカウント値と、第２カウンタのカウント値と、の差分に基づいて、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分を算出する。すなわち、例えば、減算器は、第２カウンタのカウンタ値から第１カウンタのカウント値を減算する、あるいは、第１カウンタのカウント値から第２カウンタのカウント値を減算する、ことで、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分を算出する。

【0027】

第１カウンタのカウント値と、第２カウンタのカウント値と、は、例えば、２７ＭＨｚの測定用クロックを用いてカウントされる。

【0028】

切替器１６は、ループフィルタ１２からの第２制御信号Ｐ４と、パルス幅比較器１５からの第１制御信号Ｐ５と、のいずれか一方を発振器１３に入力する。切替器１６は、基準信号Ｐ１と比較信号Ｐ３との位相差に基づいて、発振器１３に入力される信号を、第２制御信号Ｐ４と第１制御信号Ｐ５とのいずれか一方に決定する。すなわち、例えば、切替器１６は、基準信号Ｐ１と比較信号Ｐ３との位相差が基準値以下のときには第２制御信号Ｐ４を発振器１３に入力し、同位相差が基準値よりも大きいときには第１制御信号Ｐ５を発振器１３に入力する。つまり、基準信号Ｐ１と比較信号Ｐ３との位相差が基準値以下のとき、制御信号Ｐ６は第２制御信号Ｐ４である。一方、基準信号Ｐ１と比較信号Ｐ３との位相差が基準値より大きいとき、制御信号Ｐ６は第１制御信号Ｐ５である。切替器１６が第２制御信号Ｐ４と第１制御信号Ｐ５との選択に用いる基準値は、切替器１６に予め設定されている。

【0029】

第２制御信号Ｐ４が入力された発振器１３は、基準信号Ｐ１と比較信号Ｐ３との位相差に応じてループフィルタ１２により決定された発振周波数の発振信号Ｐ２を出力する。ループフィルタ１２により決定された発振周波数は、基準信号Ｐ１と比較信号Ｐ３との位相差を減少させる値である。

【0030】

第１制御信号Ｐ５が入力された発振器１３は、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分に応じてパルス幅比較器１５により決定された発振周波数の発振信号Ｐ２を出力する。パルス幅比較器１５により決定された発振周波数は、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分を減少させる値である。

【0031】

すなわち、パルス幅比較器１５は、パルス幅の差分と発振周波数との対応関係を保持していて、この対応関係に基づいて、検出された基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分に対応する発振周波数（後述する第１設定値）を決定する。

【0032】

●発振回路とＰＬＬ回路の動作●
図２は、ＰＬＬ回路Ｃ１の信号処理のフローチャートである。
ＰＬＬ回路Ｃ１は、基準信号Ｐ１と比較信号Ｐ３とが入力されている間、パルス幅比較処理（Ｓ１）と位相比較処理（Ｓ２）とを実行する。

【0033】

図３は、パルス幅比較処理（Ｓ１）のフローチャートである。
パルス幅比較器１５は、基準信号Ｐ１を取得する（Ｓ１１）と、第１カウンタを用いて基準信号Ｐ１のパルス幅をカウント（計測）する（Ｓ１３）。同様に、パルス幅比較器１５は、比較信号Ｐ３を取得する（Ｓ１２）と、第２カウンタを用いて比較信号Ｐ３のパルス幅をカウントする（Ｓ１４）。

【0034】

次いで、パルス幅比較器１５は、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分を検出する（Ｓ１５）。パルス幅の差分は、パルス幅比較器１５の減算器が、第１カウンタのカウント値と第２カウンタのカウント値とを用いて検出（算出）される。すなわち、減算器は、第２カウンタのカウント値から第１カウンタのカウント値を減算する、あるいは、第１カウンタのカウント値から第２カウンタのカウント値を減算することで、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分を算出する。

【0035】

次いで、パルス幅比較器１５は、減算器が算出した基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分に基づいて、第１設定値を算出する（Ｓ１６）。第１設定値は、発振器１３の発振周波数を決定する値である。すなわち、第１設定値が設定された発振器１３は、第１設定値に応じた発振周波数の発振信号Ｐ２を出力する。パルス幅比較器１５は、第１設定値に応じた第１制御信号Ｐ５を切替器１６に出力する。つまり、発振器１３は、切替器１６から第１制御信号Ｐ５を取得すると、第１設定値に応じた発振周波数の発振信号Ｐ２を出力する。

【0036】

図４は、位相比較処理（Ｓ２）のフローチャートである。
位相比較器１１は、基準信号Ｐ１と比較信号Ｐ３とを取得する（Ｓ２１、Ｓ２２）と、基準信号Ｐ１と比較信号Ｐ３との位相差を検出する（Ｓ２３）。

【0037】

次いで、位相比較器１１は、検出された基準信号Ｐ１と比較信号Ｐ３との位相差に基づいて、第２設定値を算出する（Ｓ２４）。第２設定値は、発振器１３の発振周波数を決定する値である。すなわち、発振器１３に第２設定値が設定されると、発振器１３は、第２設定値に応じた発振周波数の発振信号Ｐ２を出力する。位相比較器１１は、第２設定値に応じた第２制御信号Ｐ４を切替器１６に出力する。つまり、発振器１３は、切替器１６から第２制御信号Ｐ４を取得すると、第２設定値に応じた発振周波数の発振信号Ｐ２を出力する。

【0038】

図２に戻る。
切替器１６は、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差より大きいか否か判定する（Ｓ３）。切替器１６は、例えば、位相比較器１１から取得した第２制御信号Ｐ４に対応する第２設定値と、基準値と、の大小を比較して行われる。すなわち、例えば、第２設定値が基準値より大きいとき、切替器１６は、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きいと判定する。一方、第２設定値が基準値以下のとき、切替器１６は、基準信号Ｐ１と比較信号Ｐ３との位相差は所定の位相差以下である（同位相差は所定の位相差よりも大きくない）と判定する。

【0039】

基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きいと判定されたとき（Ｓ３のＹｅｓ）、切替器１６は、第１設定値を発振器１３に設定すると共に、比較カウンタのカウント値をリセットする（Ｓ４）。比較カウンタは、比較クロックをカウントして比較信号Ｐ３を生成する。

【0040】

すなわち、切替器１６は、パルス幅比較器１５からの第１制御信号Ｐ５を、制御信号Ｐ６として発振器１３に出力する。

【0041】

また、切替器１６は、リセット信号Ｐ７を分周器１４に出力する。リセット信号Ｐ７は、比較カウンタのカウント値をリセットする信号である。すなわち、分周器１４は、リセット信号Ｐ７を取得すると、比較カウンタのカウント値をリセットして、比較クロックのカウントを開始して比較信号Ｐ３を生成する。その結果、分周器１４から出力される比較信号Ｐ３は、基準信号Ｐ１と同位相となる。

【0042】

基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きいと判定されなかったとき（Ｓ３のＮｏ）、切替器１６は、第２設定値を発振器１３に設定する（Ｓ５）。

【0043】

すなわち、切替器１６は、ループフィルタ１２からの第２制御信号Ｐ４を、制御信号Ｐ６として発振器１３に出力する。

【0044】

発振器１３は、第１設定値または第２設定値に基づいて、発振処理を実行する（Ｓ６）。すなわち、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きいとき、発振器１３は、パルス幅比較器１５が検出した基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分に応じて決定された発振周波数の発振信号Ｐ２を出力する。一方、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きくないとき、発振器１３は、位相比較器１１が検出した基準信号Ｐ１と比較信号Ｐ３との位相差に応じて決定された発振周波数の発振信号Ｐ２を出力する。

【0045】

ここで、前述のとおり、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きいとき、分周器１４から出力される比較信号Ｐ３のパルス幅は、基準信号Ｐ１のパルス幅と同一（または略同一。以下、同じ）である。換言すれば、第１制御信号Ｐ５は、比較信号Ｐ３のパルス幅が基準信号Ｐ１のパルス幅と同一となるような発振周波数の発振信号Ｐ２を、発振器１３に出力させる。

【0046】

また、前述のとおり、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きいとき、比較カウンタのカウント値がリセットされるため、分周器１４から出力される比較信号Ｐ３は、基準信号Ｐ１と同位相である。

【0047】

このように、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差よりも大きいとき、ＰＬＬ回路Ｃ１は、比較信号Ｐ３のパルス幅を、基準信号Ｐ１のパルス幅と同一にすると共に、基準信号Ｐ１と比較信号Ｐ３とを同位相にする。

【0048】

図５は、基準信号Ｐ１と比較信号Ｐ３との関係を示すタイミングチャートであり、（ａ）は基準信号Ｐ１で、（ｂ）は比較信号Ｐ３である。
同図は、時刻ｔ１までは、周期Ｔ１１の基準信号Ｐ１と、周期Ｔ２１の比較信号Ｐ３と、に位相差が生じていない（同位相である）ことを示している。同図は、時刻ｔ１以降、基準信号Ｐ１の周期がＴ１１からＴ１２に変化して、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅とに差分が生じていて、基準信号Ｐ１と比較信号Ｐ３とに位相差が生じていることを示している。

【0049】

図６は、基準信号Ｐ１と比較信号Ｐ３との別の関係を示すタイミングチャートであり、（ａ）は基準信号Ｐ１で、（ｂ）は比較信号Ｐ３である。
同図は、時刻ｔ２までは、周期Ｔ１２の基準信号Ｐ１と、周期Ｔ２１の比較信号Ｐ３と、に位相差が生じていることを示している。同図は、時刻ｔ２以降、比較信号Ｐ３の周期がＴ２１からＴ２２に変化して、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅とが一致していて、基準信号Ｐ１と比較信号Ｐ３とに位相差が生じていないことを示している。この時刻ｔ２は、分周器１４が切替器１６からリセット信号Ｐ７を取得して、比較カウンタをリセットした時刻である。

【0050】

●まとめ●
以上説明した実施の形態によれば、ＰＬＬ回路Ｃ１は、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差より大きいとき、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅との差分に応じた発振周波数の発振信号Ｐ２を出力して、基準信号Ｐ１のパルス幅と比較信号Ｐ３のパルス幅とを同一にすると共に、基準信号Ｐ１と比較信号Ｐ３とを同位相にする。一方、ＰＬＬ回路Ｃ１は、基準信号Ｐ１と比較信号Ｐ３との位相差が所定の位相差より大きくないとき、基準信号Ｐ１と比較信号Ｐ３との位相差に応じた発振周波数の発振信号Ｐ２を出力する。

【0051】

すなわち、ＰＬＬ回路Ｃ１は、基準信号Ｐ１と比較信号Ｐ３との位相差が大きくなったとき、基準信号Ｐ１と比較信号Ｐ３のパルス幅を同一にすると共に、基準信号Ｐ１と比較信号Ｐ３とを同位相にすることで、アンロック状態からロック状態への移行時間を短くすることができる。つまり、ＰＬＬ回路Ｃ１は、高速性と安定性との両立を実現する。

【0052】

●信号処理装置●
次に、本発明にかかる信号処理装置の実施の形態について説明する。
本発明にかかる信号処理装置は、外部から入力された入力信号を処理する信号処理回路と、この信号処理回路のクロック信号を生成するＰＬＬ回路と、を有してなり、このＰＬＬ回路は、先に説明した本発明にかかるＰＬＬ回路である。

【0053】

先に説明したとおり、本発明にかかるＰＬＬ回路は、高速性と安定性との両立を実現することができるため、本発明にかかる信号処理装置は、入力信号と同期した信号を出力することができる。

【0054】

なお、本発明にかかる信号処理装置の例のとしては、例えば、アナログ信号をデジタル信号に変換する装置などがある。

【0055】

●本発明にかかる発振回路とＰＬＬ回路の特徴のまとめ●
以上説明した本発明にかかる発振回路とＰＬＬ回路との特徴について、以下にまとめて記載しておく。

【0056】

（特徴１）
ＰＬＬ回路の位相比較器に入力される基準信号のパルス幅と、前記ＰＬＬ回路の発振器から出力されて前記位相比較器に入力される比較信号のパルス幅と、の差分を検出するパルス幅比較器と、
前記位相比較器からの信号と、前記パルス幅比較器からの信号と、のいずれか一方を前記発振器に入力させる切替器と、
を備え、
前記パルス幅比較器からの信号が入力された前記発振器は、前記パルス幅比較器が検出したパルス幅の差分に基づいて決定される発振周波数の信号を出力し、
前記パルス幅比較器からの信号が前記発振器に入力されたとき、前記基準信号と前記比較信号とを同位相にする、
ことを特徴とする発振回路。

【0057】

（特徴２）
前記パルス幅比較器からの信号が入力された発振器は、前記基準信号のパルス幅と同じパルス幅の信号を出力する、
特徴１記載の発振回路。

【0058】

（特徴３）
前記比較信号は、比較カウンタでカウントされて生成され、
前記パルス幅比較器からの信号が前記発振器に入力されたとき、前記比較カウンタのカウント値はリセットされる、
特徴１または２記載の発振回路。

【0059】

（特徴４）
前記発振器から出力される信号は分周されて前記比較信号として前記位相比較器に入力される、
特徴１または２記載の発振回路。

【0060】

（特徴５）
前記切替器は、前記基準信号と前記比較信号との位相差に基づいて前記発振器に入力される信号を決定する、
特徴１または２記載の発振回路。

【0061】

（特徴６）
前記切替器は、前記位相差が基準値よりも大きいとき、前記パルス幅比較器からの信号を前記発振器に入力させる、
特徴５記載の発振回路。

【0062】

（特徴７）
前記切替器は、前記位相差が基準値以下のとき、前記位相比較器からの信号を前記発振器に入力させる、
特徴５または６記載の発振回路。

【0063】

（特徴８）
前記パルス幅比較器は、
前記基準信号の立下エッジを検出してカウントすることにより、前記基準信号のパルス幅を測る第１カウンタと、
前記比較信号の立下エッジを検出してカウントすることにより、前記比較信号のパルス幅を測る第２カウンタと、
前記第１カウンタのカウント値と前記第２カウンタのカウント値との差分に基づいて、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する減算器と、
を備える、
特徴１または２記載の発振回路。

【0064】

（特徴９）
前記減算器は、前記第２カウンタのカウント値から前記第１カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
特徴８記載の発振回路。

【0065】

（特徴１０）
前記減算器は、前記第１カウンタのカウント値から前記第２カウンタのカウント値を減算することにより、前記基準信号のパルス幅と前記比較信号のパルス幅との差分を検出する、
特徴８記載の発振回路。

【0066】

（特徴１１）
基準信号と比較信号との位相差を検出する位相比較器と、
前記位相差に基づいて決定される発振周波数の信号を出力する発振器と、
を有してなるＰＬＬ回路であって、
前記位相差が所定の位相差のとき、前記基準信号のパルス幅と前記比較信号のパルス幅との差分に基づいて決定される発振周波数の信号を前記発振器から出力させ、前記基準信号と前記比較信号とを同位相にする発振回路、
を備え、
前記発振回路は、特徴１乃至１０のいずれかに記載の発振回路である、
ことを特徴とするＰＬＬ回路。

【符号の説明】

【0067】

Ｃ１ ＰＬＬ回路
Ｃ２ 発振回路
Ｐ１ 基準信号
Ｐ２ 発振信号
Ｐ３ 比較信号
Ｐ４ 第２制御信号
Ｐ５ 第１制御信号
Ｐ６ 制御信号
Ｐ７ 比較信号の比較カウンタのリセット信号
１１ 位相比較器
１２ ループフィルタ
１３ 発振器
１４ 分周器
１５ パルス幅比較器
１６ 切替器

【要約】

【課題】高速性と安定性との両立を実現する。
【解決手段】ＰＬＬ回路の位相比較器（１１）に入力される基準信号（Ｐ１）のパルス幅と、ＰＬＬ回路の発振器（１３）から出力されて位相比較器に入力される比較信号（Ｐ３）のパルス幅と、の差分を検出するパルス幅比較器（１５）と、位相比較器からの信号と、パルス幅比較器からの信号と、のいずれか一方を発振器に入力させる切替器（１６）と、を備え、パルス幅比較器からの信号が入力された発振器は、パルス幅比較器が検出したパルス幅の差分に基づいて決定される発振周波数の信号（Ｐ２）を出力し、パルス幅比較器からの信号が発振器に入力されたとき、基準信号と比較信号とを同位相にする、ことを特徴とする。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】