特許 5884625 半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5884625

(24)【登録日】2016年2月19日

(45)【発行日】2016年3月15日

(54)【発明の名称】半導体デバイス

(51)【国際特許分類】

   H01L 23/40 20060101AFI20160301BHJP

   H01L 21/3065 20060101ALI20160301BHJP

   C23F 4/00 20060101ALI20160301BHJP

【ＦＩ】

   H01L23/40

   H01L21/302 104C

   H01L21/302 105A

   C23F4/00 A

【請求項の数】5

【全頁数】9

(21)【出願番号】特願2012-107151(P2012-107151)

(22)【出願日】2012年5月9日

(65)【公開番号】特開2013-235948(P2013-235948A)

(43)【公開日】2013年11月21日

【審査請求日】2015年3月17日

(73)【特許権者】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100096459

【弁理士】

【氏名又は名称】橋本 剛

(72)【発明者】

【氏名】三浦 敏徳

(72)【発明者】

【氏名】山田 真一

(72)【発明者】

【氏名】西口 哲也

(72)【発明者】

【氏名】野寄 剛示

【審査官】 下林 義明

(56)【参考文献】

【文献】 国際公開第９９／０１２１９７（ＷＯ，Ａ１）

【文献】 実開昭６１−１９９０４２（ＪＰ，Ｕ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／３４ − ２３／４８

Ｈ０１Ｌ ２１／３０２

Ｈ０１Ｌ ２１／４６１

Ｈ０１Ｌ ２１／５２

Ｈ０１Ｌ ２１／５８

Ｈ０１Ｌ ２５／００ − ２５／１６

Ｃ２３Ｆ １／００ − ４／０４

(57)【特許請求の範囲】

【請求項1】

半導体素子上の電極パッドに圧接する当該パッドよりも硬質の導体を備え、
前記パッドと接合する導体の端面には凹凸部が形成され、この凹凸部における凸部の縁部には縦断面尖塔状の凸部が形成されたこと
を特徴とする半導体デバイス。

【請求項2】

前記凹凸部を有する導体の端面は前記パッド及び導体よりも軟質で電気抵抗の低い導電性材料によって被覆されたこと
を特徴とする請求項１に記載の半導体デバイス。

【請求項3】

前記被覆の膜厚が前記端面の表面粗さよりも厚いこと
を特徴とする請求項２に記載の半導体デバイス。

【請求項4】

前記凸部の下端から前記縦断面尖塔状の凸部の頂点までの距離は前記パッドの厚さ以下であること
を特徴とする請求項１から３のいずれかに記載の半導体デバイス。

【請求項5】

前記縦断面尖塔状の凸部を有する凹凸部はイオンミリングによって形成されること
を特徴とする請求項１から４のいずれかに記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体デバイスにおける圧接構造、特に半導体素子上の電極パッドと導体との圧接構造に関する。

【背景技術】

【0002】

代表的な絶縁型パワー半導体モジュールとして、インバータ等の電力変換装置に用いられるＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）モジュールがある。また、このＩＧＢＴモジュールに代表される「絶縁型パワー半導体モジュール」若しくは「Isolated power semiconductor devices」はそれぞれＪＥＣ−２４０７−２００７、ＩＥＣ６０７４７−１５にて規格が制定されている。

【0003】

非特許文献１に開示された一般的な絶縁型パワー半導体モジュールの構造について説明する。図４（ａ）に示された絶縁型パワー半導体モジュール６０において、図４（ｂ）に示されたスイッチング素子であるＩＧＢＴやダイオード等の半導体素子６１はその下面電極層を介してＤＢＣ（Direct Bond Copper）基板６２の銅回路箔６３上にはんだ付けされる。ＤＢＣ基板６２はセラミックス等からなる絶縁板６４の両面に銅回路箔６３を直接接合したものである。ＤＢＣ基板６２は放熱のための銅ベース６５に、はんだ部６６を介して接続される。

【0004】

半導体素子６１の上面電極層はアルミワイヤー６７を超音波でボンディングされ、例えばＤＢＣ基板６２上のもう一つの銅回路箔６３と電気的に接続される。そして、ＤＢＣ基板６２の銅回路箔６３から外部へ電気を接続するための銅端子６８は銅回路箔６３とはんだ付けにより接続されている。さらにこの周りをプラスチックのケース６９で囲み、その中を電気絶縁のためのシリコーンゲル等が充填されている。ここで、一般に半導体素子６１，ＤＢＣ基板６２間のはんだ接合部はＤＢＣ基板６２，銅ベース６５間のはんだ接合部に対し、融点が高く、２回のリフローにより接合されている。

【0005】

近年、半導体素子の動作温度の高温化が進んでおり、動作温度が１７５℃〜２００℃となっており、汎用的なはんだ材料の融点に近い。このため、代替的な材料として金属系高温はんだ（Ｂｉ，Ｚｎ，Ａｕ）、化合物系高温はんだ（Ｓｎ−Ｃｕ）、低温焼結金属（Ａｇナノペースト）等が提案されている。また、次世代の半導体素子であるＳｉＣは２５０〜３００℃での動作が報告されている。

【0006】

一方、はんだ接続を採用していない半導体モジュールとして図５（ａ）に例示した平型圧接構造パッケージ７０が知られている（非特許文献１，２等）。図５（ｂ）に示したように平型圧接構造パッケージ７０内の半導体素子７１の上面電極層はコンタクト端子７２に接触した状態でＭｏ板７３上に備えられている。そして、半導体素子７１の端部には半導体素子７１及びコンタクト端子７２の位置決めをするガイド７４が備えられている。

【0007】

平型圧接構造パッケージ７０は半導体素子７１を両面から冷却できると共にはんだを用いないで電気的、熱的に外部と接続できる。このため、一般的に平型圧接構造パッケージ７０の両端をヒートシンクで圧接することで当該パッケージ７０の両面を冷却すると共にそのヒートシンクを導電部材として用いている。

【0008】

前記圧接は平型圧接構造パッケージ７０の上下のヒートシンク間とで電気的に絶縁する必要があること、当該圧接は板バネで行うがその設計圧接力が平型圧接構造パッケージ７０の電極ポストに均等にかかるようにする必要がある。圧接が不良であった場合は半導体素子７１の破壊につながる。また、回路を構成するのに、このヒートシンクや圧接のため板バネが小型化の妨げとなるなど使いこなすには熟練を要する。

【0009】

このことから平型圧接構造パッケージ７０は限られた装置への適用となり、代わりに使い勝手のよい前記絶縁型パワー半導体モジュールが広く用いられていた。

【0010】

温度サイクル、パワーサイクル等への信頼性を向上するには半導体モジュールを構成する各部材（半導体、金属、セラミックス等）の熱膨張の違いにより生じる課題がある。すなわち、ＤＢＣ基板‐銅ベース間、ＤＢＣ基板‐銅端子間において、銅とセラミックスの熱膨張係数の差から間のはんだにせん断応力が働き、はんだに亀裂が生じて熱抵抗が増大し、端子が剥離する虞がある。さらに、半導体素子‐ＤＢＣ基板間のはんだにも亀裂が生じる場合がある。条件によっては半導体素子上のアルミワイヤーの接続部でも、アルミニウムと半導体素子の熱膨張の差で応力が発生してアルミワイヤーが疲労破断する。

【0011】

近年、年々電力密度が増すこと及び半導体素子内部の接合温度が高くなっていることから、はんだ接合部のせん断応力、アルミワイヤーにかかる応力が大きくなってきている。これに対して熱膨張の影響が半導体モジュールの設計寿命に至るまでの期間の間は顕在化しないようにする必要がある。ＳｉＣやＧａＮのような高温で使用できるワイドバンドキャップ半導体素子の出現によりさらに熱膨張の影響の低減が要求される。

【先行技術文献】

【非特許文献】

【0012】

【非特許文献1】電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編,「パワーデバイス・パワーＩＣハンドブック」，コロナ社，１９９６．７，ｐ.２８９，ｐ.３３６

【非特許文献2】森 睦宏、関 康和，「大容量ＩＧＢＴの最近の進歩」，電気学会誌Ｖｏｌ．１１８，１９９８，ｐ２７６

【特許文献】

【0013】

【特許文献1】特開平５−１３４０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0014】

高信頼性、環境性、利便性を同時に実現するために、圧接のようにはんだ接合、あるいはワイヤーボンドを用いず、且つ使い勝手の良い絶縁形パワー半導体モジュールの実現が求められている。また、ＳｉＣ、ＧａＮ等の高温で使用可能な半導体素子の性能を活かす半導体モジュールとしても、温度サイクル、パワーサイクル等の信頼性の向上が求められている。

【0015】

しかしながら、圧接構造は半導体チップ上の電極パッドに導体が直接接触しているが、この接触面を介した電流経路には、図６（ａ）に示したように、電極パッド８１と導体８２との界面状態に起因する接触抵抗が存在する。この原因として、図６（ｂ）に示したように、表面の汚れ、吸着物、表面酸化物等の皮膜、加工に伴う変質層、表面粗さに応じた空隙層８３等が挙げられる。これらの接触面では圧接力によって接触部分が摺動、皮膜の一部が破れ、押し付けられることによって抵抗の低い部材が接触すると導通状態となるが、電極の材質本来の抵抗率と比べると著しく大きくなる。

【課題を解決するための手段】

【0016】

そこで、請求項１の半導体デバイスは、半導体素子上の電極パッドに圧接する当該パッドよりも硬質の導体を備え、前記パッドと接合する導体の端面には凹凸部が形成され、この凹凸部における凸部の縁部には縦断面尖塔状の凸部が形成されたことを特徴とする。本発明によれば、電極パッドと導体との接合面積が拡大し、当該パッドと導体との接触抵抗が低減する。特に、電極パッドへの導体の圧接時に、より小さな圧接力で当該パッドと導体との接触抵抗を低減できる。また、圧接力のばらつきに対して電極パッドと導体との間の抵抗分布を抑制し易くなる。

【0017】

請求項２の半導体デバイスは、請求項１の半導体デバイスにおいて、前記凹凸部を有する導体の端面は前記パッド及び導体よりも軟質で電気抵抗の低い導電性材料によって被覆されたことを特徴とする。本発明によれば電極パッドと導体との接触抵抗がさらに低減する。

【0018】

請求項３の半導体デバイスは、請求項２の半導体デバイスにおいて、前記被覆の膜厚が前記端面の表面粗さよりも厚いことを特徴とする。本発明によれば電極パッドと当接する導体の端面の表面粗さに起因する微細な凹凸間の空隙が導電性材料によって充足されるので当該パッドと導体との接触抵抗がさらに一層低減する。

【0019】

請求項４の半導体デバイスは、請求項１から３のいずれかの半導体デバイスにおいて、前記凸部の下端から前記縦断面尖塔状の凸部の頂点までの距離は前記パッドの厚さ以下であることを特徴とする。本発明によれば電極パッドと導体とが接合した際に当該導体の凹凸部が当該パッドの厚さの範囲内に納まる。

【0020】

請求項５の半導体デバイスは、請求項１から４のいずれかの半導体デバイスにおいて、前記縦断面尖塔状の凸部を有する凹凸部はイオンミリングによって形成されることを特徴とする。本発明によれば凹凸部における凸部の縁部に縦断面尖塔状の凸部を効率的に形成できる。

【発明の効果】

【0021】

したがって、以上の発明によれば圧接型の半導体デバイスにおける電極パッドと導体との接触抵抗を低減できる。

【図面の簡単な説明】

【0022】

【図1】本発明の実施形態の導体と電極パッドとの接合状態を示した縦断面図。

【図2】（ａ）は本発明の実施形態における半導体デバイスの縦断面図，（ｂ）は同デバイスの斜視図。

【図3】凸部の縁部に縦断面尖塔状の凸部を形成させる工程（ａ）〜（ｄ）の説明図。

【図4】（ａ）ははんだ接続型半導体モジュールの斜視図，（ｂ）は同モジュールにおける半導体素子上の電極パッド周辺の縦断面図。

【図5】（ａ）は圧接型半導体モジュールの斜視図，（ｂ）は同モジュールの縦断面図。

【図6】（ａ）は従来の導体と電極パッドとの接触状態を説明した縦断面図，（ｂ）は同状態の拡大縦断面図。

【発明を実施するための形態】

【0023】

以下に図面を参照しながら本発明の実施形態の半導体デバイスについて説明する。尚、本発明はこの実施形態に限定されるものではなく特許請求の範囲内で種々変形して実施することができる。

【0024】

図１に示された本実施形態の半導体デバイス１は半導体素子２上の電極パッド３に圧接する当該パッド３よりも硬質の導体４を備える。電極パッド３と接合する導体４の端面には凸部５１，凹部５２から成る凹凸部５が複数形成されている。また、凸部５１の縁部には縦断面尖塔状の凸部５３が形成されている。

【0025】

導体４の態様としては図２（ａ）に例示された圧接型の半導体モジュール２０に具備された導体４１〜４３が挙げられる。導体４１〜４３は半導体素子２上の電極パッド２１〜２３をそれぞれ引出電極２４〜２６と導通させるための導体である。特に、導体４３は、半導体素子２上にてゲートパッドとして機能している電極パッド２３に接続される導体であって、針状に形成されている。

【0026】

パワー半導体チップにおいては、電極パッド３の材質として数％のＳｉを含有するＡｌ合金が数ミクロン〜十ミクロン程度の厚さに製膜加工して用いられている。これに対して圧接型のパワー半導体チップにおいて、コンタクト電極として適用される導体４には温度変化時の半導体チップとの熱膨張差による界面応力発生を低減させ、圧接力を完全に半導体チップに伝えるために、Ｍｏ合金やＷ合金等の低熱膨張、高硬度金属を主成分とするもの用いられている。その他には大電流を流さないゲート電極等には前記低熱膨張、高硬度金属を主成分とする先端径１ｍｍ以下の針状の導体４が適用されている。

【0027】

以上の半導体素子２，導体４１〜４３，引出電極２４〜２６から成る積層体は図２（ｂ）に示したようにセラミックケース２７に収納される。そして、引出電極２４，２６には絶縁部材２８ａを介して冷却部材２９ａが、引出電極２５には絶縁部材２８ｂを介して冷却部材２９ｂが配置される。

【0028】

凸部５３を有する凹凸部５はイオンミリング法によって導体４の端面に形成される。具体的には、電極パッド３を構成する材料（例えばＡｌ合金）よりも硬質の材料（例えばＭｏ合金,Ｗ合金等）から成る導体４の端面に、この導体４の材料から成る凹凸部５がイオンミリング法によって形成される。この方法には例えば特許文献１（段落［０００３］）に開示されたイオンミリング法が適用される。イオンミリング法はＡｒ等の不活性ガスのプラズマを被加工物に物理的に衝突させて対象物を除去する方法である。尚、凸部５１の下端から縦断面尖塔状の凸部５３の頂点までの距離Ｈ１は電極パッド３の厚さＨ２以下に設定すると、導体４と電極パッド３とが接合した際に導体４の凹凸部５を電極パッド３の厚さＨ２の範囲内に納めることができる。

【0029】

図３を参照しながらイオンミリング法の具体的な工程（ａ）〜（ｄ）について説明する。

【0030】

工程（ａ）：電極パッド３を構成する材料（例えばＡｌ合金）よりも硬質の材料（例えばＭｏ合金,Ｗ合金等）から成る導体４の端面上に当該導体４と同じ材料から成る金属層５０１が形成される。尚、導体４の端面は平坦であり、予め、表面粗さＲａが例えば０．５μｍ以下に加工される。

【0031】

工程（ｂ）：前記形成された金属層５０１上に感光性樹脂から成るレジスト層５０２が直接形成され、このレジスト層５０２がパターンニングされる。具体的には、感光性樹脂が電極パッド３の厚さ以下に塗布され、既知のフォトリソグラフィ技術により、導体４の端面の形状（例えば円形）に応じて例えば直径数ミクロン〜数十ミクロンの円形パターンのレジスト層５０２が均等に配置される。

【0032】

工程（ｃ）：前記パターンニングされたレジスト層５０２をマスクとしたイオンミリング法によるエッチングにより金属層５０１がパターンニングされる。この工程で金属層５０１から飛散した当該層５０１の成分はレジスト層５０２の側壁に衝突して付着する。

【0033】

工程（ｄ）：そして、有機溶剤を用いたウェットエッチングまたはオゾンガスを用いたドライエッチングによりレジスト層５０２が除去されることで、パターンニングされた金属層５０１が導体４の端面上に形成される。この金属層５０１の縁部には工程（ｃ）で飛散した同層５０１の成分から成る縦断面尖塔状のバリ層５０３が残留した状態となっている。この金属層５０１，バリ層５０３がそれぞれ図１に示された凹凸部５の凸部５１，凸部５３となる。

【0034】

上記の工程（ａ）〜（ｄ）により、縁部にバリ層５０３を有する複数の金属層５０１がパターンニングされることで、半導体素子２上の電極パッド３と接合する導体４の端面にて凸部５１，５３，凹部５２から成る複数の凹凸部５が効率的に形成される。

【0035】

また、導体４の端面の表面粗さに起因する空隙をなくすため、工程（ｄ）の後に導体４の端面上を導電性材料にて被膜すると、電極パッド３と導体４との接触抵抗がさらに低減する。例えば、電極パッド３がＡｌ合金から成り、導体４がＭｏ合金またはＷ合金から成る場合、この電極パッド３，導体４よりも軟質で電気抵抗の低い導電性材料として例えばＡｇ合金が真空蒸着法によって導体４の端面に所定の膜厚（例えば約０．５μｍ）で被膜される。製膜はメッキ法、スパッタ蒸着法等の他の方法によって行ってもよい。尚、前記被覆の膜厚は電極パッド３と当接する導体４の端面の表面粗さよりも厚くすると、当該端面の表面粗さに起因する微細な凹凸間の空隙が導電性材料により充足され、電極パッド３と導体４との接触抵抗をさらに低減させることができる。

【0036】

工程（ａ）〜（ｄ）で製造された導体４が半導体素子２上の電極パッド３に圧接すると、図１に示したように導体４の凹凸部５が電極パッド３の酸化膜や吸着被膜等を突き破りパッド３の内部に食い込む。電極パッド３に圧接する導体４の端面に凹凸部５が形成されたことで、電極パッド３と導体４との接合面積が拡大した状態となる。これにより、導体４は凹凸部５を有しない導体と比べて電極パッド３との接触抵抗が低減したものとなる。

【0037】

特に、凹凸部５における凸部５１の縁部には凸部５３が形成されることで、電極パッド３と導体４との接合面積がさらに拡大し、電極パッド３と導体４との接触抵抗がさらに低減する。そして、電極パッド３への導体４の圧接時に、より小さな圧接力で電極パッド３と導体４との接触抵抗を低減できる。また、圧接力のばらつきに対して電極パッド３と導体４との間の抵抗分布を抑制し易くなる。

【0038】

さらに、凹凸部５を有する導体４の端面に電極パッド３及び導体４よりも軟質で電気抵抗の低い導電性材料が被覆されることで、電極パッド３と導体４の接触抵抗がさらに低減する。

【0039】

また、前記被覆の膜厚が前記端面の表面粗さよりも厚く設定されることで、電極パッド３と当接する導体４の端面の表面粗さに起因する微細な凹凸間の空隙が導電性材料によって充足され、当該パッド３と導体４との接触抵抗をさらに一層低減させることができる。

【0040】

さらに、凸部５１の下端から凸部５３の頂点までの距離Ｈ１が電極パッド３の厚さ以下に設定されることで、電極パッド３と導体４とが接合した際に導体４の凹凸部５が電極パッド３の厚さの範囲内に納まる。

【0041】

また、凸部５３を有する凹凸部５は、イオンミリング法により、凹凸部５における凸部５１の縁部に凸部５３を効率的に形成できる。

【符号の説明】

【0042】

１…半導体デバイス
２…半導体素子
３…電極パッド
４…導体
５…凹凸部，５１，５３…凸部，５２…凹部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】