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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5889723
(24)【登録日】2016年2月26日
(45)【発行日】2016年3月22日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 17/08 20060101AFI20160308BHJP
H02M 1/00 20070101ALI20160308BHJP
H02M 1/08 20060101ALI20160308BHJP
【ＦＩ】
H03K17/08 C
H02M1/00 H
H02M1/08 A
【請求項の数】10
【全頁数】32
(21)【出願番号】特願2012-130081(P2012-130081)
(22)【出願日】2012年6月7日
(65)【公開番号】特開2013-255117(P2013-255117A)
(43)【公開日】2013年12月19日
【審査請求日】2015年2月4日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100102864
【弁理士】
【氏名又は名称】工藤 実
(72)【発明者】
【氏名】相馬 治
【審査官】
白井 亮
(56)【参考文献】
【文献】
特開２００１−１６０７４７（ＪＰ，Ａ）
【文献】
特開２００８−２８３６４１（ＪＰ，Ａ）
【文献】
特開２００５−０２７３８０（ＪＰ，Ａ）
【文献】
特表２０００−５１３８１６（ＪＰ，Ａ）
【文献】
特開平０６−２４４６９３（ＪＰ，Ａ）
【文献】
特開２００９−１４７４１１（ＪＰ，Ａ）
【文献】
特開２００１−２５７５７３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０３Ｋ １７／０８
Ｈ０２Ｍ １／００
Ｈ０２Ｍ １／０８
(57)【特許請求の範囲】
【請求項1】
高電位側端子と低電位側端子との間に接続される出力トランジスタと、
前記出力トランジスタのドレイン−ソース電圧が第１基準値以上か否かを検出して、第１検出信号を出力する第１過電流検出部と、
前記出力トランジスタに流れる電流としての出力電流が第２基準値以上か否かを検出して、第２検出信号を出力する第２過電流検出部と、
前記第１検出信号がイネーブル信号として入力されるラッチ回路と、
前記ラッチ回路の出力に基づいて、前記出力トランジスタをオンまたはオフに制御する駆動回路と
を具備し、
前記第１基準値は、前記高電位側端子及び前記低電位側端子のいずれか一方に接続された負荷が短絡した状態となるときに前記ドレイン−ソース電圧がとり得る値を含み、
前記第２基準値は、前記出力トランジスタに流れる電流としての前記出力電流が遮断される状態となるときに前記出力電流がとり得る値を含み、
前記ラッチ回路は、
前記ドレイン−ソース電圧が前記第１基準値以上であるとして前記第１検出信号が真の場合、前記第２検出信号をラッチして、イネーブルな状態となり、
前記ドレイン−ソース電圧が前記第１基準値より小さいとして前記第１検出信号が偽の場合、前記第２検出信号をラッチせずにそのまま出力して、非イネーブルな状態となり、
前記駆動回路は、
前記ラッチ回路が前記イネーブルな状態である場合、前記出力トランジスタをオフに制御し、
前記ラッチ回路が前記非イネーブルな状態であるにもかかわらず、前記出力電流が前記第２基準値以上であるとして前記第２検出信号が真の場合、前記出力トランジスタをオフに制御し、
前記ラッチ回路が前記非イネーブルな状態であるのに加え、前記出力電流が前記第２基準値より小さいとして前記第２検出信号が偽の場合、前記出力トランジスタをオンに制御する
半導体装置。
前記出力トランジスタのドレイン−ソース電圧が第１基準値以上か否かを検出して、第１検出信号を出力する第１過電流検出部と、
前記出力トランジスタに流れる電流としての出力電流が第２基準値以上か否かを検出して、第２検出信号を出力する第２過電流検出部と、
前記第１検出信号がイネーブル信号として入力されるラッチ回路と、
前記ラッチ回路の出力に基づいて、前記出力トランジスタをオンまたはオフに制御する駆動回路と
を具備し、
前記第１基準値は、前記高電位側端子及び前記低電位側端子のいずれか一方に接続された負荷が短絡した状態となるときに前記ドレイン−ソース電圧がとり得る値を含み、
前記第２基準値は、前記出力トランジスタに流れる電流としての前記出力電流が遮断される状態となるときに前記出力電流がとり得る値を含み、
前記ラッチ回路は、
前記ドレイン−ソース電圧が前記第１基準値以上であるとして前記第１検出信号が真の場合、前記第２検出信号をラッチして、イネーブルな状態となり、
前記ドレイン−ソース電圧が前記第１基準値より小さいとして前記第１検出信号が偽の場合、前記第２検出信号をラッチせずにそのまま出力して、非イネーブルな状態となり、
前記駆動回路は、
前記ラッチ回路が前記イネーブルな状態である場合、前記出力トランジスタをオフに制御し、
前記ラッチ回路が前記非イネーブルな状態であるにもかかわらず、前記出力電流が前記第２基準値以上であるとして前記第２検出信号が真の場合、前記出力トランジスタをオフに制御し、
前記ラッチ回路が前記非イネーブルな状態であるのに加え、前記出力電流が前記第２基準値より小さいとして前記第２検出信号が偽の場合、前記出力トランジスタをオンに制御する
半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記ラッチ回路は、
前記第１検出信号が真の場合、前記第２検出信号をラッチするラッチ部と、
前記ラッチ部の出力と前記第２検出信号の論理積を出力するＡＮＤ回路と
を備える
半導体装置。
前記ラッチ回路は、
前記第１検出信号が真の場合、前記第２検出信号をラッチするラッチ部と、
前記ラッチ部の出力と前記第２検出信号の論理積を出力するＡＮＤ回路と
を備える
半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第１過電流検出部は、
前記高電位側端子にカソードを接続されたダイオードと、
前記ダイオードのアノードと前記低電位側端子との間に接続された第１抵抗と、
前記高電位側端子に接続された第２抵抗と、
前記第２抵抗と前記低電位側端子との間に接続され、ゲートを前記ダイオードと前記第１抵抗との間に接続され、前記第１基準値以上でオンするトランジスタと
を備え、
前記第２抵抗と前記トランジスタとの間の電位を前記第１検出信号として出力する
半導体装置。
前記第１過電流検出部は、
前記高電位側端子にカソードを接続されたダイオードと、
前記ダイオードのアノードと前記低電位側端子との間に接続された第１抵抗と、
前記高電位側端子に接続された第２抵抗と、
前記第２抵抗と前記低電位側端子との間に接続され、ゲートを前記ダイオードと前記第１抵抗との間に接続され、前記第１基準値以上でオンするトランジスタと
を備え、
前記第２抵抗と前記トランジスタとの間の電位を前記第１検出信号として出力する
半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第２過電流検出部は、
前記高電位側端子に対して前記出力トランジスタと並列に接続され、前記出力トランジスタとゲートを共通に接続されたセンストランジスタと、
前記センストランジスタと前記低電位側端子との間に接続されたセンス抵抗と、
前記高電位側端子に対して前記センストランジスタと並列に接続された定電流源と、
前記定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続されたトランジスタと、
前記定電流源と前記トランジスタとの間の電位を所定の電位と比較し、比較結果を前記第２検出信号として出力する比較器と
を備える
半導体装置。
前記第２過電流検出部は、
前記高電位側端子に対して前記出力トランジスタと並列に接続され、前記出力トランジスタとゲートを共通に接続されたセンストランジスタと、
前記センストランジスタと前記低電位側端子との間に接続されたセンス抵抗と、
前記高電位側端子に対して前記センストランジスタと並列に接続された定電流源と、
前記定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続されたトランジスタと、
前記定電流源と前記トランジスタとの間の電位を所定の電位と比較し、比較結果を前記第２検出信号として出力する比較器と
を備える
半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記第２基準値は、高電圧側第２基準値と、前記高電圧側第２基準値よりも大きい低電圧側第２基準値とを含み、
前記第２過電流検出部は、
前記ドレイン−ソース電圧が前記第１基準値より大きい場合、前記出力電流が前記高電圧側第２基準値以上か否かを検出して、第２検出信号を出力し、
前記ドレイン−ソース電圧が前記第１基準値より小さい場合、前記出力電流が前記低電圧側第２基準値以上か否かを検出して、第２検出信号を出力する
半導体装置。
前記第２基準値は、高電圧側第２基準値と、前記高電圧側第２基準値よりも大きい低電圧側第２基準値とを含み、
前記第２過電流検出部は、
前記ドレイン−ソース電圧が前記第１基準値より大きい場合、前記出力電流が前記高電圧側第２基準値以上か否かを検出して、第２検出信号を出力し、
前記ドレイン−ソース電圧が前記第１基準値より小さい場合、前記出力電流が前記低電圧側第２基準値以上か否かを検出して、第２検出信号を出力する
半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記第２過電流検出部は、
前記高電位側端子に対して前記出力トランジスタと並列に接続され、前記出力トランジスタとゲートを共通に接続されたセンストランジスタと、
前記センストランジスタと前記低電位側端子との間に接続されたセンス抵抗と、
前記高電位側端子に対して前記センストランジスタと並列に接続された第１定電流源と、
前記高電位側端子に対して前記センストランジスタと並列に接続され、前記第１検出信号を反転した信号で機能する第２定電流源と、
前記第１定電流源及び前記第２定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続されたトランジスタと、
前記第１定電流源及び前記第２定電流源と前記トランジスタとの間の電位を所定の電位と比較し、比較結果を前記第２検出信号として出力する比較器と
を備える
半導体装置。
前記第２過電流検出部は、
前記高電位側端子に対して前記出力トランジスタと並列に接続され、前記出力トランジスタとゲートを共通に接続されたセンストランジスタと、
前記センストランジスタと前記低電位側端子との間に接続されたセンス抵抗と、
前記高電位側端子に対して前記センストランジスタと並列に接続された第１定電流源と、
前記高電位側端子に対して前記センストランジスタと並列に接続され、前記第１検出信号を反転した信号で機能する第２定電流源と、
前記第１定電流源及び前記第２定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続されたトランジスタと、
前記第１定電流源及び前記第２定電流源と前記トランジスタとの間の電位を所定の電位と比較し、比較結果を前記第２検出信号として出力する比較器と
を備える
半導体装置。
【請求項7】
請求項５に記載の半導体装置において、
前記第２過電流検出部は、
前記高電位側端子に対して前記出力トランジスタと並列に接続され、前記出力トランジスタとゲートを共通に接続されたセンストランジスタと、
前記センストランジスタと前記低電位側端子との間に接続されたセンス抵抗と、
前記高電位側端子に対して前記センストランジスタと並列に接続された定電流源と、
前記定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続されたトランジスタと、
前記定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続され、前記第１検出信号が出力される場合に機能する第３トランジスタと、
前記定電流源と前記トランジスタ及び第３トランジスタとの間の電位を所定の電位と比較し、比較結果を前記第２検出信号として出力する比較器と
を備える
半導体装置。
前記第２過電流検出部は、
前記高電位側端子に対して前記出力トランジスタと並列に接続され、前記出力トランジスタとゲートを共通に接続されたセンストランジスタと、
前記センストランジスタと前記低電位側端子との間に接続されたセンス抵抗と、
前記高電位側端子に対して前記センストランジスタと並列に接続された定電流源と、
前記定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続されたトランジスタと、
前記定電流源と前記低電位側端子との間に接続され、ゲートを前記センストランジスタと前記センス抵抗との間に接続され、前記第１検出信号が出力される場合に機能する第３トランジスタと、
前記定電流源と前記トランジスタ及び第３トランジスタとの間の電位を所定の電位と比較し、比較結果を前記第２検出信号として出力する比較器と
を備える
半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記出力トランジスタのソース電圧が所定の閾値電圧以下になったことに応答して、前記出力トランジスタのゲート電荷を急速に放電する急速遮断制御部を更に具備する
半導体装置。
前記出力トランジスタのソース電圧が所定の閾値電圧以下になったことに応答して、前記出力トランジスタのゲート電荷を急速に放電する急速遮断制御部を更に具備する
半導体装置。
【請求項9】
電源と、
負荷と、
マイクロコンピュータと、
前記電源と前記負荷と前記マイクロコンピュータとに接続され、又は、前記電源に接続された前記負荷と前記マイクロコンピュータとに接続され、前記マイクロコンピュータの制御に基づいて、前記電源から前記負荷への電力の供給を制御する請求項１に記載の半導体装置と
を具備する
電装システム。
負荷と、
マイクロコンピュータと、
前記電源と前記負荷と前記マイクロコンピュータとに接続され、又は、前記電源に接続された前記負荷と前記マイクロコンピュータとに接続され、前記マイクロコンピュータの制御に基づいて、前記電源から前記負荷への電力の供給を制御する請求項１に記載の半導体装置と
を具備する
電装システム。
【請求項10】
半導体装置の動作方法であって、
高電位側端子と低電位側端子との間に接続される出力トランジスタのドレイン−ソース電圧が第１基準値以上か否かを検出して、第１検出信号を出力するステップと、
前記出力トランジスタに流れる電流としての出力電流が第２基準値以上か否かを検出して、第２検出信号を出力するステップと、
前記第１検出信号をイネーブル信号としてラッチ回路に入力するステップと、
前記ラッチ回路の出力に基づいて、前記出力トランジスタをオンまたはオフに制御するステップと
を具備し、
前記第１基準値は、前記高電位側端子及び前記低電位側端子のいずれか一方に接続された負荷が短絡した状態となるときに前記ドレイン−ソース電圧がとり得る値を含み、
前記第２基準値は、前記出力トランジスタに流れる電流としての前記出力電流が遮断される状態となるときに前記出力電流がとり得る値を含み、
前記ラッチ回路に入力するステップは、
前記ドレイン−ソース電圧が前記第１基準値以上であるとして前記第１検出信号が真の場合、前記ラッチ回路が前記第２検出信号をラッチして、イネーブルな状態となるステップと
前記ドレイン−ソース電圧が前記第１基準値より小さいとして前記第１検出信号が偽の場合、前記ラッチ回路が前記第２検出信号をラッチせずにそのまま出力して、非イネーブルな状態となるステップと
を含み、
前記出力トランジスタをオンまたはオフに制御するステップは、
前記ラッチ回路が前記イネーブルな状態である場合、前記出力トランジスタをオフに制御するステップと、
前記ラッチ回路が前記非イネーブルな状態であるにもかかわらず、前記出力電流が前記第２基準値以上であるとして前記第２検出信号が真の場合、前記出力トランジスタをオフに制御するステップと、
前記ラッチ回路が前記非イネーブルな状態であるのに加え、前記出力電流が前記第２基準値より小さいとして前記第２検出信号が偽の場合、前記出力トランジスタをオンに制御するステップと
を含む
半導体装置の動作方法。
高電位側端子と低電位側端子との間に接続される出力トランジスタのドレイン−ソース電圧が第１基準値以上か否かを検出して、第１検出信号を出力するステップと、
前記出力トランジスタに流れる電流としての出力電流が第２基準値以上か否かを検出して、第２検出信号を出力するステップと、
前記第１検出信号をイネーブル信号としてラッチ回路に入力するステップと、
前記ラッチ回路の出力に基づいて、前記出力トランジスタをオンまたはオフに制御するステップと
を具備し、
前記第１基準値は、前記高電位側端子及び前記低電位側端子のいずれか一方に接続された負荷が短絡した状態となるときに前記ドレイン−ソース電圧がとり得る値を含み、
前記第２基準値は、前記出力トランジスタに流れる電流としての前記出力電流が遮断される状態となるときに前記出力電流がとり得る値を含み、
前記ラッチ回路に入力するステップは、
前記ドレイン−ソース電圧が前記第１基準値以上であるとして前記第１検出信号が真の場合、前記ラッチ回路が前記第２検出信号をラッチして、イネーブルな状態となるステップと
前記ドレイン−ソース電圧が前記第１基準値より小さいとして前記第１検出信号が偽の場合、前記ラッチ回路が前記第２検出信号をラッチせずにそのまま出力して、非イネーブルな状態となるステップと
を含み、
前記出力トランジスタをオンまたはオフに制御するステップは、
前記ラッチ回路が前記イネーブルな状態である場合、前記出力トランジスタをオフに制御するステップと、
前記ラッチ回路が前記非イネーブルな状態であるにもかかわらず、前記出力電流が前記第２基準値以上であるとして前記第２検出信号が真の場合、前記出力トランジスタをオフに制御するステップと、
前記ラッチ回路が前記非イネーブルな状態であるのに加え、前記出力電流が前記第２基準値より小さいとして前記第２検出信号が偽の場合、前記出力トランジスタをオンに制御するステップと
を含む
半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えばＩＰＤ（インテリジェント・パワー・デバイス）として使用される半導体装置に好適に利用できるものである。
【背景技術】
【0002】
自動車電装用ＩＰＤ（インテリジェント・パワー・デバイス）が知られている。ＩＰＤには、負荷短絡などの異常が起こった場合にデバイスやハーネスを保護するための機能として、電流制限機能及び電流遮断機能が搭載されている。ここで、電流制限機能は、出力電流の大きさを制限する機能である。電流遮断機能は、過剰な出力電流（過電流）を遮断する機能である。
【0003】
例えば、特開２００１−１６０７４７号公報に、電流制限機能及び電流遮断機能を有する半導体スイッチング装置が開示されている。この半導体スイッチング装置は、半導体スイッチング素子と、過電流検出手段と、負荷電流制御手段とを備えている。半導体スイッチング素子は、負荷への電力供給をオン・オフする。過電流検出手段は、前記負荷に対する電流検出値と、過電流状態を判定する第１過電流基準値又は大電流の過電流を判定する前記第１過電流基準値より大きい第２過電流基準値とを比較して過電流を検出する。負荷電流制御手段は、前記電流検出値が前記第２過電流基準値より大きい大電流時に前記半導体スイッチング素子をオフ状態にする過電流遮断制御を行う。また、負荷電流制御手段は、前記電流検出値が前記第１過電流基準値より大きく前記第２過電流基準値より小さい中電流時に前記半導体スイッチの繰り返しオン・オフ制御によって負荷電流を制限する電流制限制御を行う。
【0004】
関連する技術として、特開２００９−２１２７０４号公報に電源スイッチ回路が開示されている。この電源スイッチ回路は、出力トランジスタと、出力制御部と、センストランジスタと、出力電流検出端子と、短絡検出部と、を有する。出力トランジスタは、電源端子と出力端子との間に接続される。出力制御部は、出力トランジスタの導通状態を入力信号に基づき制御する。センストランジスタは、出力トランジスタとゲートが共通に接続され、前記出力トランジスタに流れる出力電流を検出する。出力電流検出端子は、センストランジスタにより検出された出力電流に応じた検出電圧が生成される。短絡検出部は、検出電圧に基づき前記出力電流検出端子の短絡状態を検出し、前記出力トランジスタを停止する又は前記出力電流を制限する短絡制御信号を出力する。
【0005】
また、特開２００１−３４５６８８号公報に半導体スイッチング素子駆動回路が開示されている。この半導体スイッチング素子駆動回路は、半導体スイッチング素子（４）と、過電流保護回路（２０）と、電流制限回路（１０）と、を備えている。半導体スイッチング素子（４）は、ゲート端子（４ａ）と第１端子（４ｂ）及び第２端子（４ｃ）を有し、ゲート端子への電圧印加により前記第１、第２端子間に主電流を流す。過電流保護回路（２０）は、主電流が所定時間以上の間所定電流値（ｉ２）を超えるような過電流となる場合に、まず、該主電流を第１の傾斜で低下させ、その後、該主電流を前記第１の傾斜よりも急な第２の傾斜で低下させる。電流制限回路（１０）は、主電流が前記所定時間よりも短時間で前記過電流よりもさらに大きな過電流となる場合に、前記ゲート端子の電圧を瞬時に低減させる。
【0006】
また、特開２００３−１１１２６４号公報に過電流保護機能を有する電源供給装置、負荷駆動装置及び車両用電源供給装置が開示されている。この電源供給装置は、半導体素子（１０）と、電流検出手段（１３）と、電流制限手段（１４）とを備えている。半導体素子（１０）は、電源が供給される側にワイヤを介して電流を流す。電流検出手段（１３）は、前記ワイヤに流れる電流を検出する。電流制限手段（１４）は、この電流検出手段によって検出された電流が電流制限闘値を超えたときに前記半導体素子を制御して前記ワイヤに流れる電流を前記電流制限闘値以下に制限する。前記電流制限闘値は、前記ワイヤに流れる電流によって前記ワイヤが焼損する電流値の時間変化特性を示すワイヤ焼損特性に応じ、前記電流値以下の値に設定されている。
【0007】
また、特開２００９−１７１５５１号公報（ＵＳ２００９１６０４９８（Ａ１））や特開２０１１−１３９４０４号公報（ＵＳ２０１１１６３７９４（Ａ１））には、出力トランジスタのゲート電荷を放電する回路が開示されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２００１−１６０７４７号公報
【特許文献2】特開２００９−２１２７０４号公報
【特許文献3】特開２００１−３４５６８８号公報
【特許文献4】特開２００３−１１１２６４号公報
【特許文献5】特開２００９−１７１５５１号公報
【特許文献6】特開２０１１−１３９４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
特開２００１−１６０７４７号公報（特許文献１）の技術では、電流制限機能が働くのは１ｍｓのタイマー時間が経過した後である。１ｍｓのタイマー時間が経過するまでの間は、３０Ａに到達すると電流遮断機能のみが働く。従って、完全な負荷短絡状態では、１ｍｓ以内で電流が遮断されるため、デバイス等が低損失で保護される。しかし、不完全な負荷短絡状態、例えば２５Ａ流れるような状態では、電流が遮断されず、１ｍｓのタイマー時間が経過しないと電流制限も動作しない。そのため、デバイス等での損失が非常に大きくなってしまう。負荷の短絡状態によらずに、低損失でデバイス等を保護することが可能な技術が望まれている。
【0010】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
一実施の形態によれば、出力トランジスタの保護機能として、出力電流の大きさに対応して働く電流制限機能と、ドレイン−ソース電圧の大きさに対応して働く過電流遮断機能とを混載させる。
【発明の効果】
【0012】
前記一実施の形態によれば、負荷の短絡状態によらずに、低損失でデバイス等を保護することができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、実施の形態に係る半導体装置について添付図面を参照して説明する。
【0015】
（第１の実施の形態）まず、第１の実施の形態に係る半導体装置の構成について説明する。図１は、第１の実施の形態に係る半導体装置及びその使用例の構成を示すブロック図である。半導体装置３は、一つ、もしくは複数の半導体チップで構成されたＩＰＤ（インテリジェント・パワー・デバイス）である。この使用例（電装システム１）では、半導体装置３は、端子Ｔ２にマイクロコンピュータ２、高電位側端子Ｔ１に電源４、及び低電位側端子Ｔ０に負荷５をそれぞれ接続されている。そして、半導体装置３は、マイクロコンピュータ２の制御に基づいて、電源４から負荷５への電力の供給を制御する。ここで、電装システム１が自動車電装システムの場合、電源４は自動車のバッテリーに例示され、負荷５は自動車のランプやモータに例示される。半導体装置３は、負荷５のハイサイドに接続されている。このような電装システム１は、後述される半導体装置３の構成及び動作により、負荷の状態に依らず、低損失でデバイスを保護することができる。
【0016】
以下、半導体装置３について詳細に説明する。半導体装置３は、電力制御回路１１と過熱検知回路１２とを具備している。電力制御回路１１は、マイクロコンピュータ２の制御に基づいて、電源４から負荷５への電力の供給を制御する。また、電力制御回路１１は、負荷５の状態に基づいて、電源４から負荷５への電流を遮断する機能（電流遮断機能）や、電源４から負荷５への電流を制限する機能（電流制限機能）を備えている。負荷５の状態としては、完全に負荷が短絡した完全負荷短絡状態や、負荷が完全には短絡してはいないが、負荷の抵抗値が正常な範囲よりも小さく、過電流が流れる不完全負荷短絡状態などに例示される。この図の例では、電力制御回路１１は、高電位側端子Ｔ１に接続された電源４から低電位側端子Ｔ０に接続された負荷５への電流をそのまま流す（通常動作）、遮断する（異常動作：完全負荷短絡状態）、又は制限する（異常動作：不完全負荷短絡状態）。電力制御回路１１の詳細については後述される。
【0017】
過熱検知回路１２は、電力制御回路１１の出力トランジスタＭｏｕｔ（後述）内に配置された温度センサ（図示されず）により出力トランジスタＭｏｕｔの温度を監視する。そして、過熱検知回路１２は、出力トランジスタＭｏｕｔが所定の温度以上であることを検知して、過熱保護信号ＥＨＳを電力制御回路１１に出力する。電力制御回路１１は、過熱保護信号ＥＨＳに応答して、出力トランジスタＭｏｕｔをオフに制御する（異常動作：出力トランジスタ過熱）。過熱検知回路１２及び温度センサは、従来知られた回路及びセンサを用いることができる。
【0018】
次に、電力制御回路１１について更に説明する。図２は、第１の実施の形態に係る半導体装置３の電力制御回路１１の構成を示す回路図である。電力制御回路１１は、出力トランジスタＭｏｕｔと、第１過電流検出部２３と、第２過電流検出部２４と、ラッチ回路２１と、駆動回路２２とを具備している。
【0019】
出力トランジスタＭｏｕｔは、高電位側端子Ｔ１と低電位側端子Ｔ０との間に接続されたトランジスタであり、両端子間での電流の流れを制御する。それにより、電源４から負荷５への電力の供給が制御される。出力トランジスタＭｏｕｔは、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに例示され、この図の例では、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ ｔｙｐｅ ＭＯＳ）トランジスタを用いている。ＭＯＳトランジスタは、ＤＭＯＳ（Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタやＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ、及び縦型ＭＯＳ（Ｖｅｒｔｉｃａｌ ＭＯＳ）トランジスタに例示される。出力トランジスタＭｏｕｔは、複数個あっても良い。高電位側端子Ｔ１は電源４に接続されているので、第１電源Ｖ１（電位Ｖ１）と見ることができる。
【0020】
第１過電流検出部２３は、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳが第１基準値以上か否かを検出して、その結果を示す第１検出信号Ｓ１を出力する。ここで、第１基準値としては、例えば負荷５が完全に短絡した状態（完全な負荷短絡状態）と判断し得る所定のドレイン−ソース電圧ＶＤＳ＝ＶＱ（又はそれに対応する電圧）とすることができる。設計に応じて所望の値を設定できる。このように、本実施の形態では、判断の基準（第１基準値）として、出力トランジスタＭｏｕｔに流れる出力電流Ｉｏｕｔ（又はそれに対応する電流）ではなく、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳを用いている。第１基準値（ＶＱ）は、完全負荷短絡状態を検出するための電圧閾値と見ることもできる。
【0021】
なお、この場合、第１過電流検出部２３は、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳが第１基準値ＶＱ以上の場合（結果が「真」の場合）、第１検出信号Ｓ１として「活性」を示す信号を出力してもよい。そして、ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱ未満の場合（結果が「偽」の場合）、第１検出信号Ｓ１として「非活性」を示す信号を出力してもよい。あるいは、「活性」と「非活性」とが逆であっても良い。あるいは、第１基準値ＶＱ以上の場合（結果が「真」の場合）、第１検出信号Ｓ１を出力し、第１基準値ＶＱ未満の場合（結果が「偽」の場合）、第１検出信号Ｓ１を出力しないようにしてもよい。以下、他の信号についても同様である。
【0022】
第２過電流検出部２４は、出力トランジスタＭｏｕｔに流れる出力電流Ｉｏｕｔが第２基準値以上か否かを検出して、その結果を示す第２検出信号Ｓ２を出力する。ここで、第２基準値は、負荷５が完全には短絡していないが所定の抵抗値より低抵抗になった状態（不完全負荷短絡状態）と判断するための出力電流Ｉｏｕｔの電流制限の閾値（電流制限閾値Ｉｔｈ）である。このとき、出力電流Ｉｏｕｔが第２基準値のときのドレイン−ソース電圧ＶＤＳを仮にＶＱ２とすると、ＶＱ２＜ＶＱである。ただし、ＶＱ２は、通常動作時のドレイン−ソース電圧ＶＤＳよりも大きい。
【0023】
この第２基準値は、負荷５が完全負荷短絡状態において出力電流Ｉｏｕｔを遮断するための閾値（過電流遮断閾値）としても用いられる。すなわち、この第２基準値は、電流制限の閾値であると同時に、過電流遮断の閾値でもある。言い換えると、電流制限の閾値と過電流遮断の閾値とは同じ値を用いている。
【0024】
ラッチ回路２１は、第１検出信号Ｓ１に基づいて、ドレイン−ソース電圧ＶＤＳが第１基準値（ＶＱ）以上の場合、第２検出信号Ｓ２の値をラッチする。そして、ラッチされた値を過電流検出信号ＤＳとして駆動回路２２へ出力する。また、ラッチ回路２１は、第１検出信号Ｓ１に基づいて、ドレイン−ソース電圧ＶＤＳが第１基準値より小さい場合、ラッチ回路２１への実質的な入力を遮断して、第２検出信号Ｓ２をラッチせずに、そのまま過電流検出信号ＤＳとして駆動回路２２へ出力する。言い換えると、第１検出信号Ｓ１は、ラッチ回路２１のイネーブル（Ｅｎａｂｌｅ）信号と見ることができる。すなわち、第１検出信号Ｓ１が活性の場合（あるいは出力された場合）、ラッチ回路２１はイネーブルな状態となる。第１検出信号Ｓ１が非活性の場合（あるいは出力されない場合）、ラッチ回路２１はイネーブルな状態にならず、入力信号をラッチしない。また、過電流検出信号ＤＳは、出力トランジスタＭｏｕｔに、過電流が流れるか否かを示す信号と見ることができる。
【0025】
駆動回路２２は、ラッチ回路２１の過電流検出信号ＤＳに基づいて、過電流検出信号ＤＳが出力された（あるいは活性な）場合、出力トランジスタＭｏｕｔをオフに制御する。出力トランジスタＭｏｕｔの過電流を遮断するためである。一方、駆動回路２２は、ラッチ回路２１の過電流検出信号ＤＳに基づいて、過電流検出信号ＤＳが出力されない（あるいは非活性な）場合、出力トランジスタＭｏｕｔをオンに制御する。出力トランジスタＭｏｕｔに過電流が流れていないからであり、負荷５に電流を供給するためである。
【0026】
ドレイン−ソース電圧ＶＤＳが第１基準値（ＶＱ）以上の場合、第２検出信号Ｓ２の値（活性）はラッチ回路２１にラッチされ、過電流検出信号ＤＳとして出力される。そして、その第２検出信号Ｓ２の値はラッチ回路２１のリセットまで継続的にラッチされる。それにより、駆動回路２２は、出力トランジスタＭｏｕｔを継続的にオフに制御する。その結果、過電流が遮断されるので、デバイス等を過電流から保護することができる（過電流遮断機能）。言い換えると、本実施の形態では、ドレイン−ソース電圧ＶＤＳが第１基準値（ＶＱ）以上かつ出力電流Ｉｏｕｔが第２基準値以上であることを検出して、出力トランジスタＭｏｕｔを遮断ラッチすることができる。
【0027】
一方、ドレイン−ソース電圧ＶＤＳが第１基準値（ＶＱ）未満の場合、ラッチ回路２１への入力が禁止され、第２検出信号Ｓ２がそのまま過電流検出信号ＤＳとして出力される。それにより、駆動回路２２は、第２検出信号Ｓ２の値が活性の場合、出力トランジスタＭｏｕｔをオフに制御し、第２検出信号Ｓ２の値が非活性の場合、出力トランジスタＭｏｕｔをオンに制御する。このとき、負荷５の不完全負荷短絡状態が継続すると、以下の（１）と（２）とが繰り返される。（１）第２検出信号Ｓ２の値が活性になると、出力トランジスタＭｏｕｔがオフに制御され、その結果、出力電流Ｉｏｕｔが減少して、第２検出信号Ｓ２の値が非活性になる。（２）第２検出信号Ｓ２の値が非活性になると、出力トランジスタＭｏｕｔがオンに制御され、その結果、出力電流Ｉｏｕｔが増加して、第２検出信号Ｓ２の値が活性となる。以上のことから、駆動回路２２は、ラッチ回路２１の過電流検出信号ＤＳ（実質的に第２検出信号Ｓ２）に基づいて、出力トランジスタＭｏｕｔを繰り返しオフ・オンに制御する。その結果、過電流が制限されるので、デバイス等を過電流から保護することができる（電流制限機能）。言い換えると、本実施の形態では、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳが第１基準値未満かつ出力電流Ｉｏｕｔが第２基準値以上であることを検出して、出力電流Ｉｏｕｔを第２基準値で電流制限をかけることができる。
【0028】
次に、第２過電流検出部２４の回路構成の一例について説明する。第２過電流検出部２４は、センストランジスタＭｓと、センス抵抗Ｒｓと、定電流源Ｉｒｅｆと、トランジスタＭ１と、比較器Ｃｏｍｐとを備えている。センストランジスタＭｓは、高電位側端子Ｔ１（第１電源Ｖ１）に対して出力トランジスタＭｏｕｔと並列に接続され、出力トランジスタＭｏｕｔのゲートとセンストランジスタＭｓのゲートとは共通に接続されている。センストランジスタＭｓは、例えば出力トランジスタＭｏｕｔと同じ断面構造でサイズ（チャネル幅Ｗ）の異なるトランジスタが用いられる。この図の例では、ＮＭＯＳトランジスタを用いている。センス抵抗Ｒｓは、センストランジスタＭｓとソース電圧基準（この図の例では低電位側端子Ｔ０）との間に接続されている。言い換えると、センストランジスタＭｓとセンス抵抗Ｒｓとが直列に接続され、直列に接続されたセンストランジスタＭｓとセンス抵抗Ｒｓが、出力トランジスタＭｏｕｔのドレイン−ソース間に接続されている。
【0029】
この場合、センストランジスタＭｓは、出力トランジスタＭｏｕｔの状態を反映する。センス抵抗Ｒｓの両端の電圧は、理想的には、出力トランジスタＭｏｕｔの電流に比例する。すなわち、センストランジスタＭｓは、出力トランジスタＭｏｕｔの状態をセンスし、センス抵抗Ｒｓの両端電圧は、出力トランジスタＭｏｕｔの電流をセンスする。
【0030】
定電流源Ｉｒｅｆ（定電流Ｉｒｅｆ）は、高電位側端子Ｔ１（第１電源Ｖ１）に対してセンストランジスタＭｓ及び出力トランジスタＭｏｕｔと並列に接続されている。トランジスタＭ１は、スイッチトランジスタＳＷ１を介して定電流源Ｉｒｅｆとソース電圧基準（この図の例では低電位側端子Ｔ０）との間に接続され、ゲートをセンストランジスタＭｓとセンス抵抗Ｒｓとの間のノードＮｓに接続されている。トランジスタＭ１及びスイッチトランジスタＳＷ１は、ＮＭＯＳトランジスタに例示される。言い換えると、定電流源ＩｒｅｆとスイッチトランジスタＳＷ１とトランジスタＭ１とが直列に接続され、直列に接続された定電流源ＩｒｅｆとスイッチトランジスタＳＷ１とトランジスタＭ１が、出力トランジスタＭｏｕｔのドレイン−ソース間に接続されている。
【0031】
この場合、スイッチトランジスタＳＷ１は、電力制御回路１１の動作時／非動作時にオン／オフする。非動作時での無駄な電力消費を防止する。定電流源Ｉｒｅｆは、スイッチトランジスタＳＷ１を介したトランジスタＭ１との接続点であるノードＮ１に第２基準値を決めるための定電流Ｉｒｅｆを供給する。一方、トランジスタＭ１は、センス抵抗Ｒｓの両端電圧（ノードＮｓの電圧）をモニタする。センス抵抗Ｒｓの両端電圧が上がると、トランジスタＭ１のゲート電圧が上がって、トランジスタＭ１がオンになり、センス抵抗Ｒｓの両端電圧に対応した抵抗値となる。すなわち、トランジスタＭ１は、ノードＮｓの電圧に応じて変動する可変抵抗と見なすことができる。ノードＮｓの電圧が上昇するとトランジスタＭ１の抵抗値が下がるため、ノードＮｓの電圧がある一定の電圧になると、ノードＮ１の電圧が下がる。
【0032】
比較器Ｃｏｍｐは、一方の入力端子を定電流源ＩｒｅｆとトランジスタＭ１との間のノードＮ１に、他方の入力端子を所定の定電圧源Ｖｒｅｆ（定電圧Ｖｒｅｆ）に、出力端子をラッチ回路２１の入力端子にそれぞれ接続されている。定電圧源Ｖｒｅｆは第２電源Ｖ２に接続されている。比較器Ｃｏｍｐは、ノードＮ１の電位と、定電圧Ｖｒｅｆとを比較し、比較結果を第２検出信号Ｓ２としてラッチ回路２１に出力する。
【0033】
トランジスタＭ１の電流＞第２基準値となった時に、比較器Ｃｏｍｐの出力が反転する。すなわち、比較器Ｃｏｍｐから第２検出信号Ｓ２が出力される（活性となる）。その結果、第２検出信号Ｓ２がラッチ回路２１へ供給される。具体的には、センストランジスタＭｓの電流が増大し、トランジスタＭ１がオンとなった後、更にセンストランジスタＭｓの電流が増大して、センス抵抗Ｒｓの両端電圧がある一定値を超えた時（トランジスタＭ１の電流＞第２基準値）に、比較器Ｃｏｍｐの出力が反転する。すなわち、第２検出信号Ｓ２が出力される（活性となる）。
【0034】
更に、第２過電流検出部２４は、トランジスタＭ０と、抵抗Ｒ１と、ダイオードＤ１とを備えている。トランジスタＭ０と抵抗Ｒ１とはノードＮ２を介して直列に接続されている。直列に接続されたトランジスタＭ０と抵抗Ｒ１は出力トランジスタＭｏｕｔのドレイン−ソース間に接続されている。トランジスタＭ０（例示：ＰＭＯＳトランジスタ）は、電力制御回路１１の動作時に制御信号ＣＳ（例示：Ｌｏｗレベル）をゲートに供給され、オンとなる。そのとき、ノードＮ２は、第１電源Ｖ１の電位Ｖ１（例示：Ｈｉｇｈレベル）となり、スイッチトランジスタＳＷ１（例示：ＮＭＯＳトランジスタ）をオンにする。ダイオードＤ１は、ツェナーダイオードであり、第１電源Ｖ１にカソードを、ノードＮ１にアノードをそれぞれ接続されている。
【0035】
次に、第１過電流検出部２３の回路構成の一例について説明する。第１過電流検出部２３は、ダイオードＤ２と、抵抗Ｒ２と、抵抗Ｒ３と、トランジスタＭ４と、トランジスタＭ０とを備えている。ダイオードＤ２は、ツェナーダイオードであり、トランジスタＭ０を介して高電位側端子Ｔ１（第１電源Ｖ１）にカソードを接続されている。トランジスタＭ０は、ＰＭＯＳトランジスタに例示される。抵抗Ｒ２は、ダイオードＤ２のアノードと低電位側端子Ｔ０との間に接続されている。抵抗Ｒ３は、高電位側端子Ｔ１（第１電源Ｖ１）に一端を接続されている。トランジスタＭ４は、抵抗Ｒ３の他端と低電位側端子Ｔ０との間に接続され、ゲートをダイオードＤ２と抵抗Ｒ２との間のノードＮ３に接続されている。トランジスタＭ４は、ＮＭＯＳトランジスタに例示され、ノードＮ３の電位によりオン又はオフする。トランジスタＭ４のドレインがラッチ回路２１のイネーブル端子に接続されている。すなわち、トランジスタＭ４のドレイン電位が第１検出信号Ｓ１（イネーブル信号）となる。
【0036】
半導体装置３（ＩＰＤ）が動作していない時は、制御信号ＣＳとしてＨｉｇｈレベルの信号が出力され、トランジスタＭ０がオフし、暗電流をカットする。半導体装置３（ＩＰＤ）が動作している時、制御信号ＣＳとしてＬｏｗレベルの信号が出力され、トランジスタＭ０はオンする。
【0037】
電力制御回路１１の動作の初期段階において、まず、トランジスタＭ０がオンとなる。その時、出力トランジスタＭｏｕｔにはほとんど出力電流Ｉｏｕｔが流れていない。そのため、負荷５の状態に関わらず、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳは広くなる。そのため、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳが第１基準値（ＶＱ）を超える。その結果、トランジスタＭ４がオンとなり、そのドレイン電圧がＨｉｇｈレベルからＬｏｗレベルに変わる。このドレイン電圧が、活性な第１検出信号Ｓ１としてラッチ回路２１のイネーブル端子に供給される。
【0038】
その後、負荷５が完全負荷短絡状態であれば、その状態が維持される。一方、負荷５が不完全負荷短絡状態、もしくは正常状態であれば、出力電流の増加とともに、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳが第１基準値（ＶＱ）よりも下がる。その結果、トランジスタＭ４がオフとなり、そのドレイン電圧がＬｏｗレベルからＨｉｇｈレベルに変わる。このドレイン電圧が、非活性な第１検出信号Ｓ１としてラッチ回路２１のイネーブル端子に供給される。
【0039】
次に、各電源の構成及び関係について説明する。図３Ａ及び図３Ｂは、本実施の形態に係る各電源間の関係を示す回路図である。図３Ａを参照して、第１電源Ｖ１は、既述（図１）のように外部電源である電源４を用いることができる。第３電源Ｖ３は、例えば、ＧＮＤ（接地電位）を用いることができる。第２電源Ｖ２は、第１電源Ｖ１と第３電源Ｖ３との間に直列に接続されたツェナーダイオードＤ３と定電流源Ｉｐとの間の中間電位として実現できる。図３Ｂを参照すると、図３Ａの電流源Ｉｐは、ＧＳ（ゲート−ソース）ショートのデプレッション型トランジスタを用いることができる。この図の例では、ゲート及びソースを第３電源Ｖ３に、ドレインをツェナーダイオードＤ３のアノードにそれぞれ接続されたＮＭＯＳトランジスタＭ０８を用いている。ＮＭＯＳトランジスタＭ０８の代わりに抵抗を用いても良い。
【0040】
次に、ラッチ回路２１の回路構成の一例について説明する。図４は、本実施の形態に係るラッチ回路２１の具体例を示す回路図である。ラッチ回路２１は、ラッチ部４１と、ＡＮＤ回路４２とを備えている。ラッチ部４１は、第１検出信号Ｓ１でイネーブルとなり、第２検出信号Ｓ２をラッチする。ＡＮＤ回路４２は、ラッチ部４１の出力（ラッチされた値）と第２検出信号Ｓ２との論理積を出力する。
【0041】
ラッチ部４１は、トランジスタＭ０１〜Ｍ０５、抵抗Ｒ０１〜Ｒ０２、キャパシタＣＬとを備えている。トランジスタＭ０１〜Ｍ０５は、ＰＭＯＳトランジスタに例示される。トランジスタＭ０１、Ｍ０５と抵抗Ｒ０１とは、第１電源Ｖ１と第２電源Ｖ２との間にこの順で直列に接続されている。トランジスタＭ０１のゲートには、ラッチ回路２１の入力信号として第２検出信号Ｓ２が供給される。トランジスタＭ０５のゲートには、ラッチ回路２１のイネーブル信号として第１検出信号Ｓ１が供給される。トランジスタＭ０３は、ソースを第１電源Ｖ１にドレインを抵抗Ｒ０１に接続されている。トランジスタＭ０２と抵抗Ｒ０２とは、第１電源Ｖ１と第２電源Ｖ２との間にこの順で直接に接続されている。トランジスタＭ０３のゲートは、トランジスタＭ０２と抵抗Ｒ０２との接続点であるラッチ用のノードＮＬに接続されている。すなわち、ノードＮＬの電圧ＶＬがラッチされた値を示す。トランジスタＭ０２のゲートは、トランジスタＭ０３と抵抗Ｒ０１との接続点に接続されている。キャパシタＣＬは、第１電源Ｖ１とノードＮＬとの間に接続されている。トランジスタＭ０４は、第１電源Ｖ１とノードＮＬとの間に接続され、ゲートにはマイクロコンピュータ２からリセット信号ＰＲＳが供給される。
【0042】
マイクロコンピュータ２からの制御信号ＣＳ、ＭＣＳ（例示：オン）により半導体装置３（ＩＰＤ）が動作を開始するタイミングで、ＩＰＤ内部で短時間のリセット信号ＰＲＳ（例示：Ｌｏｗレベル）が出力され、ラッチ回路２１のリセット端子に供給される。それにより、ラッチ回路２１がリセットされる。初期状態でのラッチ回路２１の誤動作防止のためである。ラッチ回路２１の入力（第２検出信号Ｓ２）とイネーブル（第１検出信号Ｓ１）とは、ＮＯＲ（排他的論理和）を構成している。両信号のいずれもＬｏｗレベルのときのみ、トランジスタＭ０２がオフし、ラッチ用のノードＮＬの電圧ＶＬがＬｏｗレベルになる。その電圧ＶＬをゲートで受けているトランジスタＭ０３がそのタイミングでオンし、トランジスタＭ０２のゲートを持ち上げることにより、ノードＮＬの電圧ＶＬをＬｏｗレベルに固定している。また、このようなラッチ状態を解除するときは、マイクロコンピュータ２からの制御信号ＣＳ、ＭＣＳがオフからオンに切り替わり、リセット信号ＰＲＳが再度発生し、トランジスタＭ０４がオンするタイミングになる。
【0043】
ＡＮＤ回路４２は、ラッチ用のノードＮＬの電圧ＶＬと、ラッチ回路２１の入力（第２検出信号Ｓ２）とのＡＮＤ（論理積）を過電流検出信号ＤＳとして駆動回路２２へ出力する。すなわち、両信号のどちらかがＬｏｗレベルのときに、過電流検出信号ＤＳとしてＬｏｗレベルを出力する。一方、両信号のいずれもＨｉｇｈレベルのときに、過電流検出信号ＤＳとしてＨｉｇｈレベルを出力する。
【0044】
従って、ノードＮＬの電圧ＶＬがＬｏｗレベル固定（Ｌｏｗレベルにラッチ）されると、過電流検出信号ＤＳとしてＬｏｗレベルが固定的に出力される。その結果、駆動回路２２は、その過電流検出信号ＤＳに基づいて、出力トランジスタＭｏｕｔのゲートをオフさせる。ここで、Ｌｏｗレベル（過電流検出信号ＤＳ）は、ラッチされている。そのため、出力トランジスタＭｏｕｔのオフに伴い、センストランジスタＭｓの電流が減り、センス抵抗Ｒｓの両端電圧が低くなっても、Ｌｏｗレベル（過電流検出信号ＤＳ）を保持する。その結果、過電流検出信号ＤＳに基づいて駆動回路２２が出力トランジスタＭｏｕｔを継続的にオフにする。それにより、出力電流Ｉｏｕｔを遮断することができる。
【0045】
一方、ノードＮＬの電圧ＶＬがＨｉｇｈレベル（例示：Ｓ１がＨｉｇｈレベルのまま）であると、ラッチ回路２１の入力（第２検出信号Ｓ２）のＬｏｗレベル／Ｈｉｇｈレベルに対応して、過電流検出信号ＤＳとしてＬｏｗレベル／Ｈｉｇｈレベルが出力される。その結果、過電流検出信号ＤＳ（＝第２検出信号Ｓ２）に基づいて、駆動回路２２が出力トランジスタＭｏｕｔのゲートをＬｏｗレベル／Ｈｉｇｈレベルに制御する。そして、ゲート電圧がＬｏｗレベル／Ｈｉｇｈレベルを交互に繰り返すことになり、出力電流Ｉｏｕｔがある一定値を電流制限の閾値として電流制限をかけることができる。
【0046】
次に、第１の実施の形態に係る半導体装置の動作について説明する。第１の実施の形態では、半導体装置３の動作開始時に不完全な負荷短絡状態又は完全な負荷短絡状態になっている場合について説明する。
【0047】
図５は、第１の実施の形態に係る半導体装置の動作を説明するグラフである。縦軸は出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔを示し、横軸は出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳを示す。曲線Ｅ０は、通常動作時の出力トランジスタ特性（ＩＤＳ−ＶＤＳ曲線）を示している。破線の負荷線Ｐ１は、負荷５の抵抗値が小さい完全な負荷短絡状態（異常状態）の負荷線を示している。実線の負荷線Ｐ２は、負荷５の抵抗が完全な負荷短絡状態よりはやや大きい不完全な負荷短絡状態（異常状態）の負荷線を示している。Ｑ０で示される領域は、通常使用時の領域である。Ｑ２で示される領域は、負荷５の不完全な負荷短絡状態の領域であり、トランジスタＭ４がオフである。Ｑ１で示される領域は、負荷５が完全な負荷短絡状態の領域であり、トランジスタＭ４がオンである。トランジスタＭ４がオンするのは、ドレイン−ソース電圧ＶＤＳが第１基準値（ＶＱ）以上の場合である。負荷線Ｐ１、Ｐ２は、出力電流Ｉｏｕｔ＝０のとき、ドレイン−ソース電圧ＶＤＳ＝Ｖ１である（動作点Ｄｐ０）。過電流の閾値Ｉｔｈ＝第２基準値を点線（Ｑ２領域）及び破線（Ｑ１領域）でそれぞれ示している。
【0048】
過電流閾値Ｉｔｈは、ドレイン−ソース電圧ＶＤＳに対して一定値になるよう設計されている。トランジスタＭ４がオンするドレイン−ソース電圧ＶＤＳが広い領域Ｑ１では、ラッチ回路２１の入力が許可されている。そのため、負荷線Ｐ１（破線：完全な負荷短絡状態）の場合、その領域を通り、負荷線Ｐ１と過電流閾値Ｉｔｈとが交わる動作点Ｄｐ１においてオフラッチする。すなわち、出力トランジスタＭｏｕｔをオフにする値がラッチ回路２１にラッチされ、その値が出力トランジスタＭｏｕｔのゲートを制御する信号となり、出力電流Ｉｏｕｔが遮断される。一方、トランジスタＭ４がオフするドレイン−ソース電圧ＶＤＳが狭い領域Ｑ２では、ラッチ回路２１の入力が許可されていない。そのため、負荷線Ｐ２（実線：不完全な負荷短絡状態）の場合、負荷線Ｐ２と過電流閾値Ｉｔｈとが交わる動作点Ｄｐ２近傍において、出力トランジスタＭｏｕｔのゲートを制御する信号がＨｉｇｈレベルとＬｏｗレベルとを繰り返し、出力トランジスタＭｏｕｔは電流制限される。
【0049】
ただし、電流制限の場合には、電流を制限するのみで電流遮断機能は無い。一般的には出力トランジスタＭｏｕｔ内に配置された温度センサー（図示されず）をモニタし、その温度に基づいて過熱検知回路１２が駆動回路２２を介して出力トランジスタＭｏｕｔのオン／オフを制御する。例えば、温度が高すぎる場合、出力トランジスタＭｏｕｔをオフに制御する。
【0050】
図６は、第１の実施の形態に係る半導体装置の動作を説明するタイミングチャートである。ただし、（ａ）はマイクロコンピュータ２からの入力信号ＭＣＳである。（ｂ）はマイクロコンピュータ２の信号に同期したＩＰＤ内部の制御信号ＣＳである。（ｃ）はマイクロコンピュータ２からの信号に応じてＩＰＤ内部で発生されるリセット信号ＰＲＳである。（ｄ）は低電位側端子Ｔ０の出力電圧Ｖ０である。（ｅ）は出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔである。（ｆ）はラッチ回路２１のイネーブル信号（第１検出信号Ｓ１）である。（ｇ）はラッチ回路２１の入力信号（第２検出信号Ｓ２）である。（ｈ）はラッチ回路２１のノードＮＬの電圧ＶＬ（ラッチされた値）である。（ｉ）はラッチ回路２１の出力信号（過電流検出信号ＤＳ）である。（ｊ）は過熱検知回路１２による過熱保護信号ＥＨＳである。この図において、時刻ｔ１〜ｔ１０（期間Ａ１）は完全な負荷短絡状態について示している。そのとき、電流を遮断している期間が時刻ｔ３〜ｔ４（期間Ｂ１）である。時刻ｔ１０〜ｔ２２（期間Ａ２）は不完全な負荷短絡状態を示している。そのとき、電流を制限している期間が時刻ｔ１３〜ｔ１４、ｔ１７〜ｔ１８、ｔ２１〜ｔ２２（期間Ｂ２）である。時刻ｔ３０以降（期間Ａ０）は通常の負荷状態を示している。
【0051】
まず、完全な負荷短絡状態の場合（期間Ａ１）での動作について説明する。時刻ｔ１において、マイクロコンピュータ２から入力信号ＭＣＳ（Ｈｉｇｈレベル）が供給され、制御信号ＣＳ（Ｌｏｗレベル）、リセット信号ＰＲＳ（Ｌｏｗレベルパルス）のＩＰＤ内部信号が発生する。完全な負荷短絡状態では、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳは広くなる。電源４の電圧が、ほぼ全て、出力トランジスタＭｏｕｔに印加されるためである。そのため、ダイオードＤ２はブレークダウンして、ノードＮ３の電位が上がり、トランジスタＭ４がオンになり、そのドレイン電圧が下がって、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルとなる。すなわち、図５の領域Ｑ１中の負荷線Ｐ１上にいる。
時刻ｔ２において、リセット信号ＰＲＳが非活性（Ｈｉｇｈレベル）となり、それ以降において、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルのまま、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが増えていく。一方、ドレイン−ソース電圧ＶＤＳは緩やかに減少して行く。すなわち、図５の領域Ｑ１中の負荷線Ｐ１上を上方へ移動して行く。
時刻ｔ３において、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが一定値（図５の過電流閾値Ｉｔｈ、動作点Ｄｐ１）に達する。すなわち、比較器Ｃｏｍｐは、定電流源ＩｒｅｆとトランジスタＭ１との間のノードＮ１の電位がＶｒｅｆ未満になったことを検出する。ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＬｏｗレベルになり、それに対応して出力信号（過電流検出信号ＤＳ）もＬｏｗレベルになる。その際、少し遅れて、ラッチ回路２１のノードＮＬの電位ＶＬもＬｏｗレベルになり、このＬｏｗレベルは保持される。出力信号（過電流検出信号ＤＳ）がＬｏｗレベルになることにより、駆動回路２２にオフ信号（Ｌｏｗレベル）が入力されるため、出力トランジスタＭｏｕｔはオフする。その結果、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが急激に減少して行く。それにより、ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＨｉｇｈレベルに戻る。しかし、上述の通り、ラッチ回路２１のノードＮＬの電位ＶＬがＬｏｗレベルで保持されているため、ラッチ回路２１の出力信号（過電流検出信号ＤＳ）もＬｏｗレベルに保持される。この状態は、マイクロコンピュータ２により再度リセットさせるまで（すなわち時刻ｔ４を超えてｔ１０まで）保持される。
【0052】
続いて、不完全な負荷短絡状態の場合（期間Ａ２）での動作について説明する。時刻ｔ１０において、マイクロコンピュータ２から入力信号ＭＣＳ（Ｈｉｇｈレベル）が供給され、制御信号ＣＳ（Ｌｏｗレベル）、リセット信号ＰＲＳ（Ｌｏｗレベルパルス）のＩＰＤ内部信号が発生する。不完全な負荷短絡状態では、完全な負荷短絡状態と比較すると、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳはある程度狭くなる。ただし、初期的には、まだ出力電流Ｉｏｕｔが流れていないので、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳは十分高く、ダイオードＤ２はブレークダウンして、ノードＮ３の電位が上がり、トランジスタＭ４のドレイン電圧が下がって、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルとなる。すなわち、図５の領域Ｑ１中の負荷線Ｐ２上にいる。
時刻ｔ１１において、リセット信号ＰＲＳが非活性（Ｈｉｇｈレベル）となり、それ以降において、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルのまま、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが増えていく。一方、ドレイン−ソース電圧ＶＤＳは急激に減少して行く。すなわち、図５の領域Ｑ１中の負荷線Ｐ２上を左上方へ移動して行く。
時刻ｔ１２において、ドレイン−ソース電圧ＶＤＳがＶＱになると、トランジスタＭ４のドレイン電圧が上がって、イネーブル信号（第１検出信号Ｓ１）はＨｉｇｈレベルとなる。すなわち、図５の負荷線Ｐ２上の領域Ｑ２に入る。
時刻ｔ１３〜ｔ１４において、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが一定値（図５の過電流閾値Ｉｔｈ、動作点Ｄｐ２）に達する。すなわち、比較器Ｃｏｍｐは、ノードＮ１の電位がＶｒｅｆ未満になったことを検出する。ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＬｏｗレベルになる。ここで、完全な負荷短絡状態の場合と異なり、イネーブル信号（第１検出信号Ｓ１）がＨｉｇｈレベルのため、ラッチ回路２１への入力が禁止されている。そのため、ラッチ回路２１のノードＮＬの電位ＶＬは、初期状態のＨｉｇｈレベルのまま反転しない。従って、ラッチ回路２１は、Ｌｏｗレベルの入力信号（第２検出信号Ｓ２）をそのまま出力信号（過電流検出信号ＤＳ）として出力する。出力信号（過電流検出信号ＤＳ）がＬｏｗレベルになることにより、駆動回路２２にオフ信号（Ｌｏｗレベル）が入力されるため、出力トランジスタＭｏｕｔはオフしようとする。出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが減少して、一定値（図５の過電流閾値Ｉｔｈ）未満になる。すなわち、比較器Ｃｏｍｐは、ノードＮ１の電位がＶｒｅｆ以上になったことを検出する。ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＨｉｇｈレベルに戻る。そのため、ラッチ回路２１は、Ｈｉｇｈレベルの入力信号（第２検出信号Ｓ２）をそのまま出力信号（過電流検出信号ＤＳ）として出力する。出力信号（過電流検出信号ＤＳ）がＨｉｇｈレベルになることにより、駆動回路２２にオン信号（Ｈｉｇｈレベル）が入力されるため、出力トランジスタＭｏｕｔはオンしようとする。このような動作を繰り返すことにより、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔは、一定値（図５の過電流閾値Ｉｔｈ）付近で制限される。
【0053】
このようなオン・オフ制御を繰り返し行う期間では、出力トランジスタＭｏｕｔ内に配置された温度センサ（図示されず）により出力トランジスタＭｏｕｔの温度をモニタしている過熱検知回路１２が、出力トランジスタＭｏｕｔの温度がある一定値に達した場合（例示：時刻ｔ１４）に、過熱保護信号ＥＨＳを駆動回路２２へ出力して、出力トランジスタＭｏｕｔをオフに制御する。過熱保護信号ＥＨＳによる駆動回路２２を介した出力トランジスタＭｏｕｔの制御は、過電流検出信号ＤＳによる駆動回路２２を介した出力トランジスタＭｏｕｔの制御とは独立している。以下、時刻ｔ１５〜ｔ１８、ｔ１９〜ｔ２２は、上記ｔ１１〜ｔ１４と同様である。なお、図６において、入力信号（第２検出信号Ｓ２）と出力信号（過電流検出信号ＤＳ）の波形は、図を見易くするため、まばらに描画されているが、実際には多くの回数のオン・オフ制御を密に行っている。
【0054】
続いて、正常な負荷状態の場合（期間Ａ０）での動作について説明する。正常な負荷状態では、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳは非常に狭くなる（その分、出力端子の電圧Ｖ０は相対的に大きくなる）。そのため、イネーブル信号（第１検出信号Ｓ１）がＨｉｇｈレベルになる。出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔは、負荷が正常であれば一定値（図５の過電流閾値Ｉｔｈ）まで到達しないため、電流制限は働かない。また、発熱も小さいため、過熱検知回路１２も動作しない。
【0055】
以上のようにして、第１の実施の形態に係る半導体装置は動作する。
【0056】
ここで、定電流源Ｉｅｒｆの回路構成の一例について説明する。図７Ａ及び図７Ｂは、本実施の形態に係る定電流源Ｉｅｒｆに関する説明図である。図７Ａは、出力トランジスタＭｏｕｔにおける負荷線の電源電圧依存性の例を示している。縦軸は出力電流Ｉｏｕｔを示し、横軸はドレイン−ソース電圧ＶＤＳを示す。半導体装置３を実際に使用する場合には、電源電圧の変動が起こり得る。それに伴い、負荷が定抵抗であることを考慮すると、オームの法則に則り電源電圧に比例し電流が増加又は減少する。その結果、電源電圧に対する負荷線は、電源電圧に応じて図７Ａに示すように平行移動する。例えば、電源電圧がＶＤＤの負荷線がＰｘ１の場合、電源電圧がＶＤＤ／２になると負荷線は平行移動してＰｘ２のようになる。
【0057】
例えば、図２中の定電流源Ｉｒｅｆが電源電圧（例示：第１電源Ｖ１）に対して定電流であるとすれば、過電流閾値Ｉｔｈは、図７Ａに示される電源電圧による負荷線の変動を考慮して、高く設定する必要が出てくる。そうなると、過電流閾値が大きくなり、電力損失が大きくなってしまう。そのため、定電流源Ｉｒｅｆに電源電圧依存を持たせる。図７Ｂは、そのような定電流源Ｉｒｅｆの例を示している。定電流源Ｉｒｅｆは、電源電圧（第１電源Ｖ１）に接続されたカレントミラー回路である。ＰＭＯＳトランジスタＭ０６とＰＭＯＳトランジスタＭ０７において、両ソースが電源電圧（第１電源Ｖ１）に接続されている。また、ゲートが互いに接続され、かつＰＭＯＳトランジスタＭ０６のドレインに接続されている。ＰＭＯＳトランジスタＭ０６のドレインは、更に抵抗Ｒ０３を介して基準電源Ｖｘに接続されている。基準電源Ｖｘは例えばＧＮＤ電位である。このような構成にすることにより、電源電圧（第１電源Ｖ１）に比例した定電流Ｉｒｅｆを出力することができる。定電流源Ｉｒｅｆに電源電圧依存を持たせることにより、より適切な過電流に対する保護を実現できる。定電流Ｉｒｅｆが大きくなると、過電流閾値が高くなるため、図７Ａの負荷線の電源電圧依存性を考慮した過電流閾値を実現することができる。
【0058】
以上のように、本実施の形態では、特許文献１の技術とは異なり、タイマーによる切り替えではなく、ドレイン−ソース電圧ＶＤＳにより、電流制限か、過電流遮断かを切り替えている。そのため、過電流閾値Ｉｔｈを低く設定することができ、完全な負荷短絡状態での電力損失を小さくできる。また、電流制限機能はタイマーでの切り替えではないため、過電流閾値Ｉｔｈに達しない直前の過負荷状態でも、直ちに一定の電流値に制限することが可能で、過剰な電力損失が発生することを防ぐことができる。
【0059】
（第２の実施の形態）次に、第２の実施の形態に係る半導体装置の構成について説明する。本実施の形態は、不完全な負荷短絡状態と完全な負荷短絡状態とで過電流閾値の設定値が異なっているという点で、第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【0060】
本実施の形態に係る電力制御回路１１ａについて説明する。図８は、第２の実施の形態に係る半導体装置３の電力制御回路１１ａの構成を示す回路図である。電力制御回路１１ａは、出力トランジスタＭｏｕｔと、第１過電流検出部２３と、第２過電流検出部２４ａと、ラッチ回路２１と、駆動回路２２とを具備している。
【0061】
第１の実施の形態では一つの第２基準値（Ｉｔｈ）を用いているが、本実施の形態では高電圧側第２基準値Ｉｔｈ１及び低電圧側第２基準値Ｉｔｈ２の二つの第２基準値を用いる。高電圧側第２基準値Ｉｔｈ１は、ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより大きい場合での第２基準値である。低電圧側第２基準値Ｉｔｈ２は、ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより小さい場合での第２基準値である。ただし、低電圧側第２基準値Ｉｔｈ２は、高電圧側第２基準値Ｉｔｈ１よりも大きい。
【0062】
ここで、低電圧側第２基準値Ｉｔｈ２は、負荷５が不完全な負荷短絡状態と判断するための出力電流Ｉｏｕｔの電流制限の閾値である。このとき、出力電流Ｉｏｕｔが低電圧側第２基準値Ｉｔｈ２のときのドレイン−ソース電圧ＶＤＳを仮にＶＱ２とすると、ＶＱ２＜ＶＱである。ただし、ＶＱ２は、通常動作時のドレイン−ソース電圧ＶＤＳよりも大きい。また、高電圧側第２基準値Ｉｔｈ１は、負荷５が完全な負荷短絡状態と判断するための出力電流Ｉｏｕｔの遮断のための閾値である。上述のように、高電圧側第２基準値Ｉｔｈ１は、低電圧側第２基準値Ｉｔｈ２よりも小さく設定される。それにより、完全な負荷短絡時の電力損失を低く抑えることができる。詳細は後述される。なお、負荷５が完全な負荷短絡状態と判断するのは、第１の実施の形態と同様に第１基準値（ＶＱ）である。
【0063】
第２過電流検出部２４ａは、不完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより小さい場合）、出力トランジスタＭｏｕｔに流れる出力電流Ｉｏｕｔが低電圧側第２基準値Ｉｔｈ２以上か否かを検出して、その結果を示す第２検出信号Ｓ２を出力する。一方、第２過電流検出部２４ａは、完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより大きい場合）、出力トランジスタＭｏｕｔに流れる出力電流Ｉｏｕｔが高電圧側第２基準値Ｉｔｈ１以上か否かを検出して、その結果を示す第２検出信号Ｓ２を出力する。
【0064】
このように、本実施の形態では、電流制限の閾値（Ｉｔｈ２）と過電流遮断の閾値（Ｉｔｈ１）とは異なる値を用いる（Ｉｔｈ２＞Ｉｔｈ１）。すなわち、電流遮断を行う場合には、比較的低い電流で早期に遮断することで、損失を低く抑えることができる。また、電流制限を行う場合には、比較的高い電流で電流制限することで、電流が流れ易い負荷に対応して不必要に電流制限がかかることを防止することができる。
【0065】
第２過電流検出部２４ａは、センストランジスタＭｓと、トランジスタＭ２と、センス抵抗Ｒｓと、第１定電流源Ｉｒｅｆ１と、スイッチトランジスタＭ５と、第２定電流源Ｉｒｅｆ２と、トランジスタＭ１と、比較器Ｃｏｍｐとを備えている。センストランジスタＭｓは、高電位側端子Ｔ１に対して出力トランジスタＭｏｕｔと並列に接続され、出力トランジスタＭｏｕｔとゲートを共通に接続されている。トランジスタＭ２は、センストランジスタＭｓと直列に接続され、ゲートをセンストランジスタＭｓとの接続箇所に接続されている。センストランジスタＭｓと出力トランジスタＭｏｕｔは同一構造のＭＯＳトランジスタに例示される。トランジスタＭ２は、この図の例では、ＮＭＯＳトランジスタを用いている。センス抵抗Ｒｓは、トランジスタＭ２と低電位側端子Ｔ０との間に接続されている。言い換えると、センストランジスタＭｓとトランジスタＭ２とセンス抵抗Ｒｓとが直列に接続され、直列に接続されたセンストランジスタＭｓとトランジスタＭ２とセンス抵抗Ｒｓが、出力トランジスタＭｏｕｔのドレイン−ソース間に接続されている。
【0066】
この場合、センストランジスタＭｓは、出力トランジスタＭｏｕｔの状態を反映する。センス抵抗Ｒｓの両端の電圧は、理想的には、出力トランジスタＭｏｕｔの電流に比例する。すなわち、センストランジスタＭｓは、出力トランジスタＭｏｕｔの状態をセンスし、センス抵抗Ｒｓの両端電圧は、出力トランジスタＭｏｕｔの電流をセンスする。トランジスタＭ２については後述される。
【0067】
第１定電流源Ｉｒｅｆ１は、高電位側端子Ｔ１に対してセンストランジスタＭｓと並列に接続されている。スイッチトランジスタＭ５は、高電位側端子Ｔ１に対してセンストランジスタＭｓと並列に接続され、ゲートを第１過電流検出部２３のトランジスタＭ４のドレインにインバータを介して接続されている。スイッチトランジスタＭ５は、第１検出信号Ｓ１（トランジスタＭ４のドレインの電位）が非活性の時にオンされる。すなわち、第１検出信号Ｓ１反転した信号でオンされる。スイッチトランジスタＭ５は、ＰＭＯＳトランジスタに例示される。第２定電流源Ｉｒｅｆ２は、スイッチトランジスタＭ５に直列に接続されている。言い換えると、第１定電流源Ｉｒｅｆ１とスイッチトランジスタＭ５及び第２定電流源Ｉｒｅｆ２とは高電位側端子Ｔ１とノードＮ１との間に並列に接続されている。
【0068】
トランジスタＭ１は、スイッチトランジスタＳＷ１を介してノードＮ１第１定電流源Ｉｒｅｆ１及び第２定電流源Ｉｒｅｆ２とソース電圧（この図の例では低電位側端子Ｔ０）との間に接続されている。更に、トランジスタＭ１は、ゲートをセンストランジスタＭｓとトランジスタＭ２との間及びトランジスタＭ２のゲートに接続されている。トランジスタＭ１、トランジスタＭ２及びスイッチトランジスタＳＷ１は、ＮＭＯＳトランジスタに例示される。言い換えると、第１定電流源Ｉｒｅｆ１／スイッチトランジスタＭ５及び第２定電流源Ｉｒｅｆ２とスイッチトランジスタＳＷ１とトランジスタＭ１とが直列に接続されている。そして、直列に接続された第１定電流源Ｉｒｅｆ１／スイッチトランジスタＭ５及び第２定電流源Ｉｒｅｆ２とスイッチトランジスタＳＷ１とトランジスタＭ１が、出力トランジスタＭｏｕｔのドレイン−ソース間に接続されている。ここで、第１の実施の形態の場合に対してトランジスタＭ２を追加しているのは、トランジスタＭ１の閾値電圧のバラツキを相殺するためで、同一構造のトランジスタを用いる。閾値電圧のバラツキが低い場合、トランジスタＭ２を省略しても良い。
【0069】
第１定電流源Ｉｒｅｆ１は、スイッチトランジスタＳＷ１を介したトランジスタＭ１との接続点であるノードＮ１に定電流Ｉｒｅｆ１を供給する。更に、不完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより小さい場合）、スイッチトランジスタＭ５はオンである。そのため、第２定電流源Ｉｒｅｆ２はノードＮ１に定電流Ｉｒｅｆ２を供給する。一方、トランジスタＭ１は、センス抵抗Ｒｓの両端電圧をモニタする。センス抵抗Ｒｓの両端電圧が上がると、トランジスタＭ１のゲート電圧が上がって、トランジスタＭ１がオンになり、センス抵抗Ｒｓの両端電圧に対応した抵抗値となる。すなわち、トランジスタＭ１は、センス抵抗Ｒｓの両端電圧に応じて変動する可変抵抗と見なすことができる。その結果、センス抵抗Ｒｓの両端電圧がある一定値に到達すると、ノードＮ１の電位が下がる。この場合、低電圧側第２基準値Ｉｔｈ２としての過電流閾値（電流制限閾値）は、Ｉｒｅｆ１とＩｒｅｆ２との和に基づいて決まる。
【0070】
また、完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより大きい場合）、スイッチトランジスタＭ５はオフである。そのため、第１定電流源Ｉｒｅｆ１はノードＮ１に定電流Ｉｒｅｆ１を供給するが、第２定電流源Ｉｒｅｆ２はノードＮ１に定電流Ｉｒｅｆ２を供給しない。一方、センス抵抗Ｒｓの両端電圧が上がると、トランジスタＭ１のゲート電圧が上がって、トランジスタＭ１がオンになり、センス抵抗Ｒｓの両端電圧に対応した抵抗値となる。すなわち、トランジスタＭ１は、センス抵抗Ｒｓの両端電圧に応じて変動する可変抵抗と見なすことができる。その結果、センス抵抗Ｒｓの両端電圧がある一定値に到達すると、ノードＮ１の電位が下がる。この場合、高電圧側第２基準値Ｉｔｈ１としての過電流閾値（過電流遮断閾値）は、Ｉｒｅｆ１に基づいて決まる。
【0071】
以上のように、本実施の形態では、電流制限の閾値（Ｉｔｈ２）と過電流遮断の閾値（Ｉｔｈ１）とは異なる値を用いる（Ｉｔｈ２＞Ｉｔｈ１）。
【0072】
次に、第２の実施の形態に係る半導体装置の動作について説明する。第２の実施の形態では、半導体装置３の動作開始時に不完全な短絡状態又は完全な短絡状態になっている場合について説明する。図１０は、第２の実施の形態に係る半導体装置の動作を説明するグラフである。グラフの説明については、図５の場合と同様である。ただし、過電流閾値Ｉｔｈのうち、電流制限の閾値Ｉｔｈ２を点線（Ｑ２領域）で示し、過電流遮断の閾値Ｉｔｈ１を破線（Ｑ１領域）で示している。
【0073】
過電流閾値（高電圧側第２基準値Ｉｔｈ１、低電圧側第２基準値Ｉｔｈ２）は、一定値になるよう設計されている。トランジスタＭ４がオンするドレイン−ソース電圧ＶＤＳが広い領域Ｑ１では、ラッチ回路２１の入力が許可されている。そのため、負荷線Ｐ１（破線：抵抗値が小さい完全な負荷短絡状態）の場合、その領域を通り、負荷線Ｐ１と過電流遮断の閾値Ｉｔｈ１とが交わる動作点Ｄｐ１においてオフラッチする。一方、トランジスタＭ４がオフするドレイン−ソース電圧ＶＤＳが狭い領域Ｑ２では、ラッチ回路２１の入力が許可されていない。そのため、負荷線Ｐ２（実線：抵抗がやや大きい不完全な負荷短絡状態）の場合、負荷線Ｐ２と電流制限の閾値Ｉｔｈ２とが交わる動作点Ｄｐ２近傍において、出力トランジスタのゲート制御信号がＨｉｇｈレベルとＬｏｗレベルとを繰り返し、出力トランジスタＭｏｕｔは電流制限される。
【0074】
次に、図６のタイミングチャートを参照して、第３の実施の形態に係る半導体装置の動作を説明する。本実施の形態の場合、図６のうち、（ｄ）の低電位側端子Ｔ０の出力電圧Ｖ０及び（ｅ）の出力電流Ｉｏｕｔにおいて、グラフの絶対値の大きさが期間Ｂ１と期間Ｂ２とで異なる（期間Ｂ２の方が大きくなる）点で、第１の実施の形態と相違する。
【0075】
まず、完全な負荷短絡状態の場合（期間Ａ１）での動作について説明する。時刻ｔ１において、マイクロコンピュータ２から入力信号ＭＣＳ（Ｈｉｇｈレベル）が供給され、制御信号ＣＳ（Ｌｏｗレベル）、リセット信号ＰＲＳ（Ｌｏｗレベルパルス）のＩＰＤ内部信号が発生する。完全な負荷短絡状態では、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳは広くなる。電源４の電圧が、ほぼ全て、出力トランジスタＭｏｕｔに印加されるためである。そのため、ダイオードＤ２はブレークダウンして、ノードＮ３の電位が上がり、トランジスタＭ４がオンになり、そのドレイン電圧が下がって、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルとなる。すなわち、図１０の領域Ｑ１中の負荷線Ｐ１上にいる。
時刻ｔ２において、リセット信号ＰＲＳが非活性（Ｈｉｇｈレベル）となり、それ以降において、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルのまま、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが増えていく。一方、ドレイン−ソース電圧ＶＤＳは緩やかに減少して行く。すなわち、図１０の領域Ｑ１中の負荷線Ｐ１上を上方へ移動して行く。
時刻ｔ３において、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが一定値（図１０の高電圧側第２基準値Ｉｔｈ１、動作点Ｄｐ１）に達する。すなわち、比較器Ｃｏｍｐは、第１定電流源Ｉｒｅｆ１とトランジスタＭ１との間のノードＮ１の電位がＶｒｅｆに達したことを検出する。ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＬｏｗレベルになり、それに対応して出力信号（過電流検出信号ＤＳ）もＬｏｗレベルになる。その際、少し遅れて、ラッチ回路２１のノードＮＬの電位ＶＬもＬｏｗレベルになり、このＬｏｗレベルは保持される。出力信号（過電流検出信号ＤＳ）がＬｏｗレベルになることにより、駆動回路２２にオフ信号（Ｌｏｗレベル）が入力されるため、出力トランジスタＭｏｕｔはオフする。その結果、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが急激に減少して行く。それにより、ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＨｉｇｈレベルに戻る。しかし、上述の通り、ラッチ回路２１のノードＮＬの電位ＶＬがＬｏｗレベルで保持されているため、ラッチ回路２１の出力信号（過電流検出信号ＤＳ）もＬｏｗレベルに保持される。この状態は、マイクロコンピュータ２により再度リセットさせるまで（すなわち時刻ｔ４を超えてｔ１０まで）保持される。
【0076】
続いて、不完全な負荷短絡状態の場合（期間Ａ２）での動作について説明する。時刻ｔ１０において、マイクロコンピュータ２から入力信号ＭＣＳ（Ｈｉｇｈレベル）が供給され、制御信号ＣＳ（Ｌｏｗレベル）、リセット信号ＰＲＳ（Ｌｏｗレベルパルス）のＩＰＤ内部信号が発生する。不完全な負荷短絡状態では、完全な負荷短絡状態と比較すると、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳはある程度狭くなる。ただし、初期的には、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳは十分高いため、ダイオードＤ２はブレークダウンして、ノードＮ３の電位が上がり、トランジスタＭ４のドレイン電圧が下がって、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルとなる。すなわち、図１０の領域Ｑ１中の負荷線Ｐ２上にいる。
時刻ｔ１１において、リセット信号ＰＲＳが非活性（Ｈｉｇｈレベル）となり、それ以降において、イネーブル信号（第１検出信号Ｓ１）はＬｏｗレベルのまま、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが増えていく。一方、ドレイン−ソース電圧ＶＤＳは急激に減少して行く。すなわち、図１０の領域Ｑ１中の負荷線Ｐ２上を左上方へ移動して行く。
時刻ｔ１２において、ドレイン−ソース電圧ＶＤＳがＶＱになると、トランジスタＭ４のドレイン電圧が上がって、イネーブル信号（第１検出信号Ｓ１）はＨｉｇｈレベルとなる。すなわち、図１０の負荷線Ｐ２上の領域Ｑ２に入る。
時刻ｔ１３〜ｔ１４において、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが一定値（図１０の電流制限閾値Ｉｔｈ２、動作点Ｄｐ２）に達する。すなわち、比較器Ｃｏｍｐは、第１定電流源Ｉｒｅｆ１及び第２定電流源Ｉｒｅｆ２とトランジスタＭ１との間のノードＮ１の電位がＶｒｅｆ未満になったことを検出する。ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＬｏｗレベルになる。ここで、完全な負荷短絡状態の場合と異なり、イネーブル信号（第１検出信号Ｓ１）がＨｉｇｈレベルのため、ラッチ回路２１への入力が禁止されている。そのため、ラッチ回路２１のノードＮＬの電位ＶＬは、初期状態のＨｉｇｈレベルのまま反転しない。従って、ラッチ回路２１は、Ｌｏｗレベルの入力信号（第２検出信号Ｓ２）をそのまま出力信号（過電流検出信号ＤＳ）として出力する。出力信号（過電流検出信号ＤＳ）がＬｏｗレベルになることにより、駆動回路２２にオフ信号（Ｌｏｗレベル）が入力されるため、出力トランジスタＭｏｕｔはオフしようとする。出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔが減少して、一定値（図１０の電流制限閾値Ｉｔｈ２）未満になる。すなわち、比較器Ｃｏｍｐは、ノードＮ１の電位がＶｒｅｆ以上になったことを検出する。ラッチ回路２１の入力信号（第２検出信号Ｓ２）がＨｉｇｈレベルに戻る。そのため、ラッチ回路２１は、Ｈｉｇｈレベルの入力信号（第２検出信号Ｓ２）をそのまま出力信号（過電流検出信号ＤＳ）として出力する。出力信号（過電流検出信号ＤＳ）がＨｉｇｈレベルになることにより、駆動回路２２にオン信号（Ｈｉｇｈレベル）が入力されるため、出力トランジスタＭｏｕｔはオンしようとする。このような動作を繰り返すことにより、出力トランジスタＭｏｕｔの出力電流Ｉｏｕｔは、一定値（図１０の電流制限閾値Ｉｔｈ２）付近で制限される。
以下、過熱検知回路１２の動作は、第１の実施の形態と同様である。また、時刻ｔ１５〜ｔ１８、ｔ１９〜ｔ２２は、上記ｔ１〜ｔ１４と同様である。なお、正常な負荷状態の場合（期間Ａ０）での動作についても第１の実施の形態と同様である。
【0077】
以上のようにして、第２の実施の形態に係る半導体装置は動作する。
【0078】
本実施の形態では、第１の実施の形態と同様の効果を得ることができる。更に、第１の実施の形態では、電流制限の閾値と過電流遮断の閾値とを同じ値に設定する必要がある。そのため、負荷の駆動容量を考慮すると、その閾値を高めに設定する必要が出てくる。その結果、過電流閾値も高くなってしまう傾向がある。しかし、第２の実施の形態では、第１定電流源Ｉｒｅｆ１と第２定電流源Ｉｒｅｆ２との電流比率を調整することにより、電流制限の閾値と過電流遮断の閾値を各々独立して設定することができる。すなわち、電流制限の閾値を過電流遮断の閾値に対して相対的に高くしたり、その逆にしたりすることができる。
【0079】
本実施の形態において、電流制限の閾値と過電流遮断の閾値を各々独立して設定する方法は、図８の例に限定されるものではなく、他の回路構成で実現しても良い。以下、第２の実施の形態に係る電力制御回路の変形例の構成について説明する。
【0080】
図９は、第２の実施の形態に係る半導体装置３の電力制御回路１１ｂの構成を示す回路図である。電力制御回路１１ｂは出力トランジスタＭｏｕｔと、第１過電流検出部２３と、第２過電流検出部２４ｂと、ラッチ回路２１と、駆動回路２２とを具備している。本変形例では、高電圧側第２基準値Ｉｔｈ１と低電圧側第２基準値Ｉｔｈ２の二つの基準値を生成する方法（回路）が、図８の場合と相違している。以下では、図８との相違点について主に説明する。
【0081】
第２過電流検出部２４ｂは、不完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより小さい場合）、出力トランジスタＭｏｕｔに流れる出力電流Ｉｏｕｔが低電圧側第２基準値Ｉｔｈ２以上か否かを検出して、その結果を示す第２検出信号Ｓ２を出力する。一方、第２過電流検出部２４ｂは、完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより大きい場合）、出力トランジスタＭｏｕｔに流れる出力電流Ｉｏｕｔが高電圧側第２基準値Ｉｔｈ１以上か否かを検出して、その結果を示す第２検出信号Ｓ２を出力する。このように、本実施の形態では、電流制限の閾値（Ｉｔｈ２）と過電流遮断の閾値（Ｉｔｈ１）とは異なる値を用いる。
【0082】
第２過電流検出部２４ｂは、センストランジスタＭｓと、トランジスタＭ２と、センス抵抗Ｒｓと、定電流源Ｉｒｅｆと、トランジスタＭ１と、スイッチトランジスタＳＷ２とトランジスタＭ３と、比較器Ｃｏｍｐとを備えている。センストランジスタＭｓは、高電位側端子Ｔ１に対して出力トランジスタＭｏｕｔと並列に接続され、出力トランジスタＭｏｕｔとゲートを共通に接続されている。トランジスタＭ２は、センストランジスタＭｓと直列に接続され、ゲートをセンストランジスタＭｓとの接続箇所に接続されている。センストランジスタＭｓと、出力トランジスタＭｏｕｔは同一構造のＭＯＳトランジスタに例示される。トランジスタＭ２は、この図の例では、ＮＭＯＳトランジスタを用いている。センス抵抗Ｒｓは、トランジスタＭ２と低電位側端子Ｔ０との間に接続されている。言い換えると、センストランジスタＭｓとトランジスタＭ２とセンス抵抗Ｒｓとが直列に接続され、直列に接続されたセンストランジスタＭｓとトランジスタＭ２とセンス抵抗Ｒｓが、出力トランジスタＭｏｕｔのドレイン−ソース間に接続されている。
【0083】
定電流源Ｉｒｅｆは、高電位側端子Ｔ１に対してセンストランジスタＭｓと並列に接続されている。トランジスタＭ１は、スイッチトランジスタＳＷ１を介してノードＮ１（定電流源Ｉｒｅｆ）とソース電圧（この図の例では低電位側端子Ｔ０）との間に接続されている。更に、トランジスタＭ１は、ゲートをセンストランジスタＭｓとトランジスタＭ２との間及びトランジスタＭ２のゲートに接続されている。スイッチトランジスタＳＷ１は、半導体装置３の動作時にオンになる。トランジスタＭ３は、スイッチトランジスタＳＷ２を介してノードＮ１（定電流源Ｉｒｅｆ）とソース電圧（この図の例では低電位側端子Ｔ０）との間に接続されている。更に、トランジスタＭ３は、ゲートをセンストランジスタＭｓとトランジスタＭ２との間及びトランジスタＭ２のゲートに接続されている。スイッチトランジスタＳＷ２のゲートは、ノードＮ３に接続され、トランジスタＭ４がオンするのと同じ領域（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより大きい場合）でオンされる。トランジスタＭ１、トランジスタＭ３、スイッチトランジスタＳＷ１及びスイッチトランジスタＳＷ２は、ＮＭＯＳトランジスタに例示される。言い換えると、定電流源ＩｒｅｆとスイッチトランジスタＳＷ１及びトランジスタＭ１／スイッチトランジスタＳＷ２及びトランジスタＭ３とが直列に接続されている。そして、直列に接続された定電流源ＩｒｅｆとスイッチトランジスタＳＷ１及びトランジスタＭ１／スイッチトランジスタＳＷ２及びトランジスタＭ３とが、出力トランジスタＭｏｕｔのドレイン−ソース間に接続されている。トランジスタＭ１、トランジスタＭ２、トランジスタＭ３は同一構造のＭＯＳトランジスタを使用すると精度が向上する。
【0084】
定電流源Ｉｒｅｆは、スイッチトランジスタＳＷ１を介したトランジスタＭ１及びスイッチトランジスタＳＷ２を介したトランジスタＭ３との接続点であるノードＮ１に定電流Ｉｒｅｆを供給する。しかし、不完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより小さい場合）、スイッチトランジスタＳＷ２はオフである。そのため、トランジスタＭ３に電流は流れない。一方、スイッチトランジスタＳＷ１はオンである。そのため、トランジスタＭ１は、センス抵抗Ｒｓの両端電圧に対応した抵抗値となる。その結果、高電位側端子Ｔ１の電圧Ｖ１とノードＮ１の電位差と定電流Ｉｒｅｆから求まる抵抗値と、トランジスタＭ１の抵抗値との差がノードＮ１の電位として現れる。以上から、低電圧側第２基準値Ｉｔｈ２としての過電流閾値（電流制限閾値）が決まる。
【0085】
また、定電流源Ｉｒｅｆは、ノードＮ１に定電流Ｉｒｅｆを供給する。更に、完全な負荷短絡状態の場合（ドレイン−ソース電圧ＶＤＳが第１基準値ＶＱより大きい場合）、スイッチトランジスタＳＷ２はオンである。そのため、センス抵抗Ｒｓの両端電圧に対応した抵抗値となっているトランジスタＭ３に電流が流れる。加えて、スイッチトランジスタＳＷ１はオンである。そのため、トランジスタＭ１も同じくセンス抵抗Ｒｓの両端電圧に対応した抵抗値となっている。その結果、トランジスタＭ１とトランジスタＭ３の並列抵抗値と、高電位側端子Ｔ１の電位Ｖ１とノードＮ１の電位差と定電流Ｉｒｅｆから求まる抵抗値との差がノードＮ１の電位として現れる。この場合、高電圧側第２基準値Ｉｔｈ１としての過電流閾値（過電流遮断閾値）は、トランジスタＭ１、Ｍ３が同じ場合、Ｉｔｈ２／２になる。
【0086】
以上のように、本実施の形態では、電流制限の閾値（Ｉｔｈ２）と過電流遮断の閾値（Ｉｔｈ１＝Ｉｔｈ２／２）とは異なる値を用いる（Ｉｔｈ２＞Ｉｔｈ１）。
【0089】
（実施例）本実施例は、第２の実施の形態の半導体装置３をランプ（照明機器）に適用した場合の実施例である。すなわち、図１において、負荷５がランプ（照明機器）の場合である。ランプは、自動車や鉄道に用いられるハロゲンランプに例示される。
【0090】
まず、比較例として、第１の実施の形態をランプ負荷に適用する場合の例について説明する。図１１は、第１の実施の形態に係る半導体装置の一例の動作を説明するグラフである。縦軸、横軸、曲線Ｅ０、Ｑ０、Ｑ２、Ｑ１、ＶＱ、Ｉｔｈについては、図５の場合と同様である。負荷線ＰＬは、ランプの特性を示す負荷線である。
【0091】
図に示すように、ランプの負荷線ＰＬは、初期状態（冷えている状態）では、突入電流が流れるため、低抵抗状態にある。その抵抗値は、不完全な負荷短絡状態（図５の負荷線Ｐ２）と同程度となる。電流が増加して行くと、ドレイン−ソース電圧ＶＤＳが低下して行く。すなわち、動作点は、負荷線ＰＬ上を左上方へ移動して行く。この場合、第１の実施の形態の半導体装置３のような構成を用いると、負荷線ＰＬは電流制限（閾値Ｉｔｈ）にかかってしまう。その結果、動作点は、負荷線ＰＬのうちの破線部分の値を取ることはできなくなる。すなわち、突入電流は電流制限の閾値Ｉｔｈで頭打ちになってしまう。この場合のデメリットは、ランプの点灯が遅くなることと、出力トランジスタＭｏｕｔの特性Ｅ０の線形領域（領域Ｑ０の動作点ＤｐＬ）に達するまでの時間が長くなり、デバイスの電力損失が大きくなること、などが挙げられる。更に、電流制限（閾値Ｉｔｈ）にかかった範囲では、過電流検出信号ＤＳをＨｉｇｈレベルとＬｏｗレベルとで繰り返すことにより電流制限を働かせている。そのため、出力トランジスタＭｏｕｔのゲート電圧は過電流検出信号ＤＳの変動に応じて揺動するため、ノイズ発生の原因となる可能性も考え得る。
【0092】
次に、実施例として、第２の実施の形態をランプ負荷に適用する場合の例について説明する。図１２は、第２の実施の形態に係る半導体装置の実施例の動作を説明するグラフである。縦軸、横軸、曲線Ｅ０、Ｑ０、Ｑ２、Ｑ１、ＶＱ、ＰＬについては、図１１の場合と同様である。Ｉｔｈ２は電流制限の閾値（低電圧側第２基準値）を示し、Ｉｔｈ１は過電流遮断の閾値（高電圧側第２基準値）を示す。
【0093】
既述のように、ランプの負荷線ＰＬは、初期状態では低抵抗状態にある。その抵抗値は、不完全な負荷短絡状態（図５の負荷線Ｐ２）と同程度となる。電流が増加して行くと、ドレイン−ソース電圧ＶＤＳが低下して行く。すなわち、動作点は、負荷線ＰＬ上を左上方へ移動して行く。この場合、第２の実施の形態の半導体装置３のような構成を用いると、負荷線ＰＬは、領域Ｑ２の範囲において過電流遮断の閾値Ｉｔｈ１の値を超える。しかし、その領域Ｑ２では、過電流遮断の閾値Ｉｔｈ１は動作に無関係である。そして、動作に関係する電流制限の閾値Ｉｔｈ２は過電流遮断の閾値Ｉｔｈ１より大きく、かつ負荷線ＰＬにかからないように設定されている。そのため、動作点は、両閾値に影響されることはなく、負荷線ＰＬ上をそのまま移動し、出力トランジスタＭｏｕｔの特性Ｅ０の線形領域（領域Ｑ０の動作点ＤｐＬ）に達することができる。
【0094】
以上のように、電流制限の閾値を過電流遮断の閾値に対して相対的に高く設定することで、図１２に示すようなランプ負荷（負荷線ＰＬ）においてもランプの点灯の遅延や、デバイスの電力損失の増大や、ノイズ発生のおそれなどを排除することができる。
【0095】
この図１２の実施例の場合、図１０に示すような、領域Ｑ２での不完全な負荷短絡状態での電流制限をかけられなくなってしまう。しかし、負荷線ＰＬが図１２のように一直線に伸びるのは理想的な状況（配線インダクタンス０の場合）である。実際には、ワイヤハーネスのインダクタンスに影響された負荷線ＰＬＲとなる。図１３は、第２の実施の形態に係る半導体装置の実施例の実際的な動作を説明するグラフである。縦軸、横軸、曲線Ｅ０、Ｑ０、Ｑ２、Ｑ１、ＶＱ、ＰＬ、Ｉｔｈ１、Ｉｔｈ２については、図１１の場合と同様である。負荷線ＰＬＲは、配線インダクタンスを考慮した実際的な負荷線ＰＬＲを示す。
【0096】
この場合、負荷短絡状態（異常負荷）の負荷線は、理想的には破線で示す負荷線Ｐ４（直線）となる。この負荷線Ｐ４は、動作点Ｄｐ４で過電流遮断の閾値Ｉｔｈ１にかかる特性である。しかし、配線インダクタンスの影響で、負荷短絡状態（異常負荷）の負荷線は、実際には実線で示す負荷線Ｐ３（回り込む曲線）となる。ここで、電流制限がなければ、負荷線は、理想的な負荷線Ｐ４に近づくように上方へ進み、出力トランジスタＭｏｕｔの特性Ｅ０と交差するので、その交差する部分が動作点となるはずである。しかし、電流制限があるため、電流は電流制限の閾値Ｉｔｈ２で頭打ちとなり、動作点は、右方向に移動しながら理想的な負荷線Ｐ４（動作点Ｄｐ３）に近づく。過電流遮断閾値（高電圧側第２基準値Ｉｔｈ１）＜電流制限閾値（低電圧側第２基準値Ｉｔｈ２）のため、トランジスタＭ４がオンする領域（領域Ｑ１）に入ると、イネーブル信号（第１検出信号Ｓ１）が活性化し、ラッチ回路２１が動作して、出力トランジスタＭｏｕｔは遮断される。
【0097】
なお、完全な負荷短絡状態では、配線インダクタンスが非常に小さいため、負荷線の回りこみは非常に小さく、ダイレクトに過電流遮断閾値（高電圧側第２基準値Ｉｔｈ１）にかかる（動作点Ｄｐ４）。また、通常動作時の動作点は、実際的な負荷線ＰＬＲにおける領域Ｑ０の動作点ＤｐＬである。
【0098】
（第３の実施の形態）次に、第３の実施の形態に係る半導体装置について説明する。本実施の形態は、半導体装置３がオン状態（動作状態）において新たに異常負荷状態が発生する点で、半導体装置３が既に異常負荷状態であるときに新たにオン状態にする第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【0099】
本実施の形態に係る電力制御回路１１の構成については、第１の実施の形態と同様である。
【0100】
図１４は、第３の実施の形態に係る半導体装置の動作を説明するグラフである。縦軸、横軸、曲線Ｅ０、領域Ｑ０、Ｑ２、Ｑ１、電圧ＶＱ、電流閾値Ｉｔｈ、負荷線Ｐ１、Ｐ２については、図５の場合と同様である。グラフ中の太線及び矢印で動作点の移動を示している。
【0101】
第１過電流検出部２３及び第２過電流検出部２４は、出力トランジスタＭｏｕｔのドレイン−ソース間において構成されている。そのため、第１過電流検出部２３及び第２過電流検出部２４の回路が動作できる出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳに限界がある。例えば、図１４において、半導体装置３がオン状態（動作状態）の場合、動作点は、曲線Ｅ０の線形領域にある。すなわち、領域Ｑ０にあり、電圧範囲は０Ｖより大きくＶＮＯ以下の範囲である。その状態において、負荷線Ｐ１で示す負荷抵抗で、完全な負荷短絡状態になった場合、即時に電流制限の機能が働くことはない。ドレイン−ソース電圧ＶＤＳの増加に伴い、その領域Ｑ０の動作点は、出力トランジスタＭｏｕｔの曲線Ｅ０の線形領域に沿って右上方へ移動する。そして、動作点が、電流制限の機能が働くドレイン−ソース電圧ＶＤＳ＝ＶＣＬに到達すると、出力トランジスタＭｏｕｔのゲート電荷が放電され始めるので、動作点はその電圧で電流制限の閾値Ｉｔｈに近づく。すなわち、出力電流Ｉｏｕｔが電流制限の閾値Ｉｔｈに制限される。その後、ドレイン−ソース電圧ＶＤＳの更なる増加に伴い、過電流遮断が働くドレイン−ソース電圧ＶＤＳ＝ＶＱまで広がると出力トランジスタＭｏｕｔは遮断し、ラッチ回路２１が動作する。その結果、出力電流Ｉｏｕｔはゼロになる。
【0102】
ただし、ドレイン−ソース電圧ＶＤＳ＝ＶＣＬ以降に働く電流制限の機能は、出力トランジスタＭｏｕｔのオンとオフとを繰り返し切り替えることにより、ゲート電圧を一定に保つ制御を行なっている。そのため、急激にゲート電荷を放電すると、ゲート電圧の変動量が大きくなり、出力電圧Ｖ０がノコギリ波になってしまう等の懸念がある。従って、過電流遮断の閾値に達した際の放電電流は、それ程大きく設計できない。一般的に、出力トランジスタＭｏｕｔのゲート電圧はオン抵抗が十分得られる電圧で制御される。そのため、放電電流が小さいと、図１４のようなグラフにはならず、現実的には図１５のようなグラフになる。
【0103】
図１５は、第３の実施の形態に係る半導体装置の動作を説明する他のグラフである。縦軸、横軸、曲線Ｅ０、領域Ｑ０、Ｑ２、Ｑ１、電圧ＶＱ、ＶＮＯ、ＶＣＬ、電流閾値Ｉｔｈ、負荷線Ｐ１については、図１４の場合と同様である。グラフ中の太線及び矢印で動作点の移動を示している。既述のように、電流制限の機能が働くドレイン−ソース電圧ＶＤＳ＝ＶＣＬに達してから出力トランジスタＭｏｕｔのゲート放電が働く。しかし、出力トランジスタＭｏｕｔのゲート電圧が十分昇圧されているため、放電電流が小さいと、この図に示されるように、すぐには電流制限の機能が働かず、しばらく曲線Ｅ０に沿って動作点は移動する。その後、時間の経過と共に、動作点は、電流制限の閾値Ｉｔｈに近づく。図１４の場合と比較すると、その際の電力損失（Ｉ−Ｖ曲線の面積の差）はかなり大きくなる。そのため、途中で過熱検知回路１２が働くなど、過電流遮断の機能が働くドレイン−ソース電圧ＶＤＳ＝ＶＱに到達する前に、電流が遮断されることもあり得る。過熱検知回路１２が働く前に、過電流遮断の機能が働くドレイン−ソース電圧ＶＤＳ＝ＶＱに到達したとしても、そのドレイン−ソース電圧ＶＤＳでの電流は高くなり、電流遮断時の電力損失が大きくなってしまう。そこで、図１６に示すような急速遮断の機能を設ける。
【0104】
図１６は、第３の実施の形態に係る半導体装置の動作を説明する更に他のグラフである。縦軸、横軸、曲線Ｅ０、領域Ｑ０、Ｑ２、Ｑ１、電圧ＶＱ、ＶＮＯ、ＶＣＬ、電流閾値Ｉｔｈ、負荷線Ｐ１については、図１４の場合と同様である。グラフ中の太線及び矢印で動作点の移動を示している。急速遮断の機能は、異常負荷（負荷短絡状態）が発生して、ドレイン−ソース電圧ＶＤＳが増加し始めて、急速遮断閾値ＶＲＢＬに達すると、出力トランジスタＭｏｕｔのゲート電荷を急速に放電するという機能である。それにより、出力トランジスタＭｏｕｔを急速にオフすることができる。急速遮断閾値ＶＲＢＬは、出力電流Ｉｏｕｔを急速に遮断するときの、ドレイン−ソース電圧ＶＤＳの閾値である。急速遮断閾値ＶＲＢＬは、ＶＮＯより大きくＶＣＬより小さい範囲で設定される。ＶＮＯに近いほど、電力損失が少なくなり好ましい。
【0105】
この図の例では、ドレイン−ソース電圧ＶＤＳが増加し始めて、ドレイン−ソース電圧ＶＤＳが急速遮断閾値ＶＲＢＬ（例示：３０Ａ相当）に達した際に、ゲート電荷を急速に放電することで、出力トランジスタＭｏｕｔのＶＤＳ−ＩＤＳ特性を悪くして、負荷短絡時電流を抑制する。そして、ドレイン−ソース電圧ＶＤＳが更に増加して、急速遮断の機能が停止すると（ＶＤＳ≒ＶＣＬ付近）、電流制限の閾値Ｉｔｈに近づこうとする。そして、ドレイン−ソース電圧ＶＤＳが更に増加して、過電流遮断の閾値にかかりラッチがかかる。この場合、電流値は図１５と比べかなり抑制できるため、出力トランジスタＭｏｕｔをオフする際の電力損失が低減される。なお、急速放電機能を働かせ続けると、出力トランジスタＭｏｕｔが完全にオフしてしまうため、この図の例では、ある閾値まで出力電圧Ｖ０（＝Ｖｓｏｕｒｃｅ）が下がったことを検出して、急速遮断の機能を切るようにしている。
【0106】
図１７は、第３の実施の形態に係る半導体装置の急速遮断制御回路の構成の一例を示すブロック図である。急速遮断制御回路１３は、急速遮断の機能を実現する構成の一例であり、出力トランジスタＭｏｕｔのゲートとソースとの間に接続されている。急速遮断制御回路１３は、閾値検出部（インバータ）３２と、ラッチ回路（ＲＳフリップフロップ）３３と、インバータ３４、３６と、ＮＡＮＤ回路３５と、急速遮断回路３１とを備えている。
【0107】
出力トランジスタＭｏｕｔのソース電圧Ｖｓｏｕｒｃｅ（＝Ｖ０：図１）が急速遮断のための所定の閾値以下（Ｌｏｗレベル）になったことを閾値検出部３２で検出し、ラッチ回路３３でその状態を保持する。誤動作を防止するため、インバータ３２はヒステリシスを持っているため、ソース電圧Ｖｓｏｕｒｃｅ（＝Ｖ０）の急速遮断のための所定の閾値（ドレイン−ソース電圧ＶＤＳの急速遮断閾値ＶＲＢＬ）より若干高い値で反転する。ＮＡＮＤ回路３５において、インバータ３４を介した一方の入力がＨｉｇｈレベルに固定される。その後、異常負荷などにより、出力トランジスタＭｏｕｔのドレイン−ソース電圧ＶＤＳが増加して、上記所定の閾値以下（Ｌｏｗレベル）になると、ＮＡＮＤ回路３５の両入力ともＨｉｇｈレベルとなり、急速遮断回路３１が動作する。急速遮断回路３１は、特開２００９−１７１５５１号公報（ＵＳ２００９１６０４９８（Ａ１）や特開２０１１−１３９４０４号公報（ＵＳ２０１１１６３７９４（Ａ１））などで報告されている回路を使用することにより、実現可能である。もちろんその他の構成でも実現可能である。
【0108】
このように、本実施の形態のように、半導体装置３がオン状態（動作状態）において新たに異常負荷状態が発生する場合であっても、第１の実施の形態と同様の効果を得ることができる。
【0109】
なお、上記各実施の形態は、図１に示すように、半導体装置３が負荷５のハイサイドに接続されている場合について説明している。しかし、各実施の形態はその例に限定されるものではなく、半導体装置３が負荷５のロウサイドに接続されていても良い。その例を示しているのが図１８である。図１８は、実施の形態に係る半導体装置及びその使用例の他の構成を示すブロック図である。この使用例（電装システム１）では、図１の場合と比較して、半導体装置３は、負荷５のロウサイドに接続されている。すなわち、半導体装置３は、端子Ｔ２にマイクロコンピュータ２、高電位側端子Ｔ１に負荷５及び（負荷５を介して）電源４、及び低電位側端子Ｔ０に接地をそれぞれ接続されている。この場合であっても、各実施の形態と同様の効果を得ることができる。
【0110】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0111】
１ 電装システム２ マイクロコンピュータ
３ 半導体装置（ＩＰＤ）
４ 電源
５ 負荷
１１、１１ａ、１１ｂ 電力制御回路
１２ 過熱検知回路
１３ 急速遮断制御回路
２１ ラッチ回路
２２ 駆動回路
２３ 第１過電流検出部
２４、２４ａ、２４ｂ 第２過電流検出部
３１ 急速遮断回路
３２ 閾値検出部
３３ ラッチ回路
３４、３６ インバータ
３５ ＮＡＮＤ回路
４１ ラッチ部
４２ ＡＮＤ回路