特許 5889734 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5889734

(24)【登録日】2016年2月26日

(45)【発行日】2016年3月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G11C 11/41 20060101AFI20160308BHJP

   G11C 11/412 20060101ALI20160308BHJP

【ＦＩ】

   G11C11/40 C

   G11C11/40 301

【請求項の数】20

【全頁数】24

(21)【出願番号】特願2012-149505(P2012-149505)

(22)【出願日】2012年7月3日

(65)【公開番号】特開2014-10878(P2014-10878A)

(43)【公開日】2014年1月20日

【審査請求日】2015年2月19日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】小畑 弘之

【審査官】 塚田 肇

(56)【参考文献】

【文献】 米国特許第０５４５２２４６（ＵＳ，Ａ）

【文献】 特開２００６−３３８７２９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１

Ｇ１１Ｃ １１／４１２

(57)【特許請求の範囲】

【請求項1】

メモリセルと、
前記メモリセルに対応して設けられた第１および第２のビット線と、
前記メモリセルに対応して設けられたワード線と、
を備え、
前記メモリセルは、
第１及び第２の記憶ノードと、
記憶するデータに応じて、前記第１及び第２の記憶ノードのうち一方を第１の電位に設定し他方を前記第１の電位より低い第２の電位に設定するフリップフロップ回路と、
前記ワード線が選択状態であるか非選択状態であるかに応じて、前記第１の記憶ノードと前記第１のビット線との間の接続を制御する第１の転送トランジスタと、
前記ワード線が前記選択状態であるか前記非選択状態であるかに応じて、前記第２の記憶ノードと前記第２のビット線との間の接続を制御する第２の転送トランジスタと、
前記第１の記憶ノード及び前記ワード線に接続され、前記第１の記憶ノードと前記ワード線との間に静電容量を持つ第１の容量素子と、
を備え、
前記第１の容量素子は、
前記ワード線が前記非選択状態であり且つ前記第１の記憶ノードが前記第１の電位である場合に、第１の静電容量を持ち、
前記ワード線が前記非選択状態であり且つ前記第１の記憶ノードが前記第２の電位である場合に、前記第１の静電容量より小さい第２の静電容量を持つ、
半導体装置。

【請求項2】

前記第２の記憶ノード及び前記ワード線に接続され、前記第２の記憶ノードと前記ワード線との間に静電容量を持つ第２の容量素子をさらに備え、
前記第２の容量素子は、
前記ワード線が前記非選択状態であり且つ前記第２の記憶ノードが前記第１の電位である場合に、第３の静電容量を持ち、
前記ワード線が前記非選択状態であり且つ前記第２の記憶ノードが前記第２の電位である場合に、前記第３の静電容量より小さい第４の静電容量を持つ、
請求項１に記載の半導体装置。

【請求項3】

前記第１の静電容量と前記第３の静電容量は実質的に同一であり、
前記第２の静電容量と前記第４の静電容量は実質的に同一である、
請求項２に記載の半導体装置。

【請求項4】

前記第１及び第２の容量素子は、ＭＩＳ（Metal Insulator Semiconductor）容量である、請求項２又は３に記載の半導体装置。

【請求項5】

前記第１及び第２の容量素子の各々は、
第１導電型の半導体領域と、
前記１導電型の半導体領域の表面領域上に形成された絶縁層と、
前記絶縁層上に形成された導電層と、
前記表面領域に隣接して形成された第２導電型の半導体領域と、
を含むＭＩＳ（Metal Insulator Semiconductor）構造を備え、
前記第１の容量素子の前記導電層は、前記第１の記憶ノード及び前記ワード線のいずれか一方に接続され、
前記第１の容量素子の前記第２導電型の半導体領域は、前記第１の記憶ノード及び前記ワード線の他方に接続され、
前記第２の容量素子の前記導電層は、前記第２の記憶ノード及び前記ワード線のいずれか一方に接続され、
前記第２の容量素子の前記第２導電型の半導体領域は、前記第２の記憶ノード及び前記ワード線の他方に接続される、
請求項２〜４のいずれか１項に記載の半導体装置。

【請求項6】

前記第１導電型はＮ型であり、前記第２導電型はＰ型である、請求項５に記載の半導体装置。

【請求項7】

前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項５に記載の半導体装置。

【請求項8】

前記フリップフロップ回路は、
前記第２の記憶ノードに入力端子が接続され、前記第１の記憶ノードに出力端子が接続された第１のインバータと、
前記第１の記憶ノードに入力端子が接続され、前記第２の記憶ノードに出力端子が接続された第２のインバータと、
を備える、
請求項１〜７のいずれか１項に記載の半導体装置。

【請求項9】

前記第１のインバータは、前記第２の記憶ノードにそのゲートが接続され、前記第１の記憶ノードにそのドレインが接続された電界効果型の第１の駆動トランジスタを備え、
前記第２のインバータは、前記第１の記憶ノードにそのゲートが接続され、前記第２の記憶ノードにそのソースが接続された電界効果型の第２の駆動トランジスタを備える、
請求項８に記載の半導体装置。

【請求項10】

前記第１及び第２のインバータはＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである、請求項８又は９に記載の半導体装置。

【請求項11】

前記第１のインバータは、高位基準電圧と低位基準電圧との間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを備え、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのゲートは、前記第２の記憶ノードに接続され、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインは、前記第１の記憶ノードに接続され、
前記第２のインバータは、前記高位基準電圧と前記低位基準電圧との間に直列に接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを備え、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲートは、前記第１の記憶ノードに接続され、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインは、前記第２の記憶ノードに接続される、
請求項８に記載の半導体装置。

【請求項12】

前記第１のインバータは、前記第１の記憶ノードを駆動する第１の駆動トランジスタ、及び第１の抵抗負荷を備え、
前記第２のインバータは、前記第２の記憶ノードを駆動する第２の駆動トランジスタ、及び第２の抵抗負荷を備える、
請求項８に記載の半導体装置。

【請求項13】

メモリセルと、
前記メモリセルに対応して設けられた第１および第２のビット線と、
前記メモリセルに対応して設けられたワード線と、
を備え、
前記メモリセルは、
第１及び第２の記憶ノードと、
記憶するデータに応じて、前記第１及び第２の記憶ノードのうち一方を第１の電位に設定し他方を前記第１の電位より低い第２の電位に設定するフリップフロップ回路と、
前記ワード線が選択状態であるか非選択状態であるかに応じて、前記第１の記憶ノードと前記第１のビット線との間の接続を制御する第１の転送トランジスタと、
前記ワード線が前記選択状態であるか前記非選択状態であるかに応じて、前記第２の記憶ノードと前記第２のビット線との間の接続を制御する第２の転送トランジスタと、
前記第１の記憶ノード及び前記ワード線に接続され、前記第１の記憶ノードと前記ワード線との間に静電容量を持つ第１の容量素子と、
を備え、
前記第１の容量素子は、
第１導電型の半導体領域と、
前記１導電型の半導体領域の表面領域上に形成された絶縁層と、
前記絶縁層上に形成された導電層と、
前記表面領域に隣接して形成された第２導電型の半導体領域と、
を含むＭＩＳ（Metal Insulator Semiconductor）構造を備え、
前記導電層は、前記第１の記憶ノード及び前記ワード線のいずれか一方に接続され、
前記第２導電型の半導体領域は、前記第１の記憶ノード及び前記ワード線の他方に接続される、
半導体装置。

【請求項14】

前記第１の容量素子と同じ前記ＭＩＳ構造を有し、前記第２の記憶ノード及び前記ワード線に接続され、前記第２の記憶ノードと前記ワード線との間に静電容量を持つ第２の容量素子をさらに備える、請求項１３に記載の半導体装置。

【請求項15】

前記第１の容量素子は、
前記ワード線が前記非選択状態であり且つ前記第１の記憶ノードが前記第１の電位である場合に、第１の静電容量を持ち、
前記ワード線が前記非選択状態であり且つ前記第１の記憶ノードが前記第２の電位である場合に、前記第１の静電容量より小さい第２の静電容量を持ち、
前記第２の容量素子は、
前記ワード線が前記非選択状態であり且つ前記第２の記憶ノードが前記第１の電位である場合に、第３の静電容量を持ち、
前記ワード線が前記非選択状態であり且つ前記第２の記憶ノードが前記第２の電位である場合に、前記第３の静電容量より小さい第４の静電容量を持つ、
請求項１４に記載の半導体装置。

【請求項16】

前記第１の静電容量と前記第３の静電容量は実質的に同一であり、
前記第２の静電容量と前記第４の静電容量は実質的に同一である、
請求項１５に記載の半導体装置。

【請求項17】

前記第１導電型はＮ型であり、前記第２導電型はＰ型である、請求項１３〜１６のいずれか１項に記載の半導体装置。

【請求項18】

前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項１３〜１６のいずれか１項に記載の半導体装置。

【請求項19】

前記フリップフロップ回路は、
前記第２の記憶ノードに入力端子が接続され、前記第１の記憶ノードに出力端子が接続された第１のインバータと、
前記第１の記憶ノードに入力端子が接続され、前記第２の記憶ノードに出力端子が接続された第２のインバータと、
を備える、
請求項１３〜１８のいずれか１項に記載の半導体装置。

【請求項20】

前記第１のインバータは、前記第２の記憶ノードにそのゲートが接続され、前記第１の記憶ノードにそのドレインが接続された電界効果型の第１の駆動トランジスタを備え、
前記第２のインバータは、前記第１の記憶ノードにそのゲートが接続され、前記第２の記憶ノードにそのソースが接続された電界効果型の第２の駆動トランジスタを備える、
請求項１９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）セルを有する半導体記憶装置に関する。

【背景技術】

【0002】

特許文献１は、同一ワード線に接続されている複数のＳＲＡＭセルの一部に対して書き込みを行う場合に、当該一部のＳＲＡＭセルに対する書き込み動作の安定化と、書き込みが行なわれないＳＲＡＭセル（つまり、読み出しが行われるＳＲＡＭセル）の読み出し動作の高速化及び誤動作の防止とを同時に達成するための技術を開示している。図２０は、上記目的を達成するための特許文献１に開示されたＳＲＡＭセルの構成を示している。図２０に示されたＳＲＡＭセル９００は、フリップフロップ回路を構成するインバータ対を有する。インバータ対は、トランジスタＮＭ１及びＰＭ１を有する第１のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータと、トランジスタＮＭ２及びＰＭ２を有する第２のＣＭＯＳインバータを含む。

【0003】

さらに、図２０に示されたＳＲＡＭセル９００は、給電制御スイッチＰ３と、容量素子Ｃ１を有する。給電制御スイッチＰ３は、インバータ対の給電ノードＮＤＤと高位基準電圧ＶＤＤの間に配置されている。給電制御スイッチＰ３は、ワード線ＷＬが選択状態（すなわちＨＩＧＨ電位）であるときにオフし、給電ノードＮＤＤを高位基準電圧ＶＤＤから切り離す。一方、容量素子Ｃ１は、給電ノードとワード線ＷＬの間に静電容量を持つように配置されている。容量素子Ｃ１は、スイッチＰ３によって高位基準電圧ＶＤＤから切り離された給電ノードＮＤＤの電圧を昇圧する。

【0004】

図２０に示されたＳＲＡＭセル９００へのデータ書き込み時の動作は以下の通りである。つまり、書き換えが行われるセルでは、ワード線ＷＬが選択されてワード線ＷＬの電位がＬＯＷレベルからＨＩＧＨレベルに変化するタイミングにおいて、給電ノードＮＤＤの電位が高位基準電圧ＶＤＤよりも低いレベルになる。このため、書き換えが行われるセルのビット反転が容易となり、書き込みマージンが向上する。一方、書き換え対象セルと同一ワード線ＷＬに接続された非書き換えセルでは、ワード線ＷＬの電位がＬＯＷレベルからＨＩＧＨレベルに変化するタイミングにおいて、給電ノードＮＤＤの電位が高位基準電圧ＶＤＤよりも高いレベルに保たれる。このため、非書き換えセルのビット反転（つまりデータ破壊）が起こりにくい状態となる。

【0005】

また、図２０に示されたＳＲＡＭセル９００からのデータ読み出し時の動作は以下のとおりである。つまり、読み出しが行われるセルでは、ワード線ＷＬが選択されてワード線ＷＬの電位がＬＯＷレベルからＨＩＧＨレベルに変化するタイミングにおいて、インバータ対の給電ノードＮＤＤの電位が高位基準電圧ＶＤＤよりも高いレベルに押し上げられる。これにより、Ｈｉｇｈレベルを保持している記憶ノード（ここでは記憶ノードＮＡとする）の電圧がＶＤＤより高いレベルとなり、ＬＯＷ電レベルを保持している記憶ノード（ＮＢ）を駆動する駆動トランジスタ（ＮＭ２）の駆動能力が向上する。したがって、ビット線（ＢＬ＿Ｂ）にチャージされた電荷の転送トランジスタ（ＮＭ４）及び駆動トランジスタ（ＮＭ２）を介した放電が速やかに行われ、ＬＯＷ電位の記憶ノード（ＮＢ）の電位上昇が抑制される。このため、図２０に示したＳＲＡＭセル９００は、読み出し時のＳＮＭ（Static Noise Margin）を改善し、読み出し速度の高速化に寄与できる。また、読み出し対象セルと同一ワード線ＷＬに接続された非読み出しセルにおいても、給電ノードＮＤＤの電位が高位基準電圧ＶＤＤよりも高いレベルに保たれる。このため、非読み出しセルのビット反転（つまりデータ破壊）も起こりにくい状態となる。

【0006】

特許文献２は、容量素子として動作するＭＯＳトランジスタをＳＲＡＭセルの記憶ノードに接続した構成を開示している。具体的に述べると、容量素子として動作するＭＯＳトランジスタのゲートは、記憶ノードに接続される。また、容量素子として動作するＭＯＳトランジスタのソース及びドレインは、高位基準電圧ＶＤＤ、低位基準電圧（接地電圧ＧＮＤ）、又は記憶ノードに接続される。このような構成により、特許文献２に開示されたＳＲＡＭセルは、容量素子として動作するＭＯＳトランジスタのゲート容量に相当する静電容量を記憶ノードに付加することができる。このため、特許文献２のＳＲＡＭセルは、ソフトエラー耐性の向上に寄与できる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００７−２００５２０号公報

【特許文献2】特開２００２−０５０１８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本願の発明者は、図２０に示されたＳＲＡＭセル９００は、以下に述べる問題点を有することを見出した。すなわち、図２０に示されたＳＲＡＭセルでは、ワード線ＷＬの選択によってワード線ＷＬの電位がＬＯＷレベルからＨＩＧＨレベルに変化すると、インバータ対の給電ノードＮＤＤの電位が高位基準電圧ＶＤＤより高いレベルに上昇する。しかしながら、ＨＩＧＨレベルを保持している記憶ノードＮＡには負荷トランジスタ（ＰＭ１）を介して給電ノードＮＤＤから高電圧が伝搬するため、記憶ノードＮＡの電圧が上昇するまでに長い時間を要する。ＳＲＡＭセルを構成する負荷トランジスタ（ＰＭ１）は、一般的に、高抵抗に設定されるためである。このため、図２０に示されたＳＲＡＭセル９００は、読み出しのためにワード線ＷＬが選択された直後に発生するＳＮＭ不良によるデータ反転（データ破壊）を十分に抑制することができないおそれがある。また、図２０に示されたＳＲＡＭセル９００は、記憶ノードＮＡの電圧が上昇するまでの間は駆動トランジスタ（ＮＭ２）の駆動能力が向上しないため、読み出し速度の高速化の効果も小さいと考えられる。

【0009】

なお、特許文献２は、ソフトエラー耐性の向上のために、ＳＲＡＭセルの記憶ノードに容量素子として動作するＭＯＳトランジスタを接続することを開示するのみである。つまり、特許文献２に開示されたＳＲＡＭセルは、ワード線ＷＬが非選択状態（ＬＯＷレベル）から選択状態（ＨＩＧＨレベル）に変化した場合に、Ｈｉｇｈレベルを保持している記憶ノード（ＮＡ）の電圧を上昇させる効果はなく、ＬＯＷレベルを保持している記憶ノード（ＮＢ）を駆動する駆動トランジスタ（ＮＭ２）の駆動能力を向上させることもできない。このため、特許文献２の開示は、図２０に示されたＳＲＡＭセル９００が有する上述の問題の解決に寄与するものではない。

【課題を解決するための手段】

【0010】

本発明の第１の態様は、半導体装置を含む。当該半導体装置は、メモリセル、前記メモリセルに対応して設けられた第１および第２のビット線、並びに前記メモリセルに対応して設けられたワード線を含む。前記メモリセルは、第１及び第２の記憶ノード、フリップフロップ回路、第１及び第２の転送トランジスタ、並びに第１の容量素子を含む。前記フリップフロップ回路は、記憶するデータに応じて、前記第１及び第２の記憶ノードのうち一方を第１の電位に設定し他方を前記第１の電位より低い第２の電位に設定する。前記第１の転送トランジスタは、前記ワード線が選択状態であるか非選択状態であるかに応じて、前記第１の記憶ノードと前記第１のビット線との間の接続を制御する。前記第２の転送トランジスタは、前記ワード線が前記選択状態であるか前記非選択状態であるかに応じて、前記第２の記憶ノードと前記第２のビット線との間の接続を制御する。前記第１の容量素子は、前記第１の記憶ノード及び前記ワード線に接続され、前記第１の記憶ノードと前記ワード線との間に静電容量を持つ。ここで、前記第１の容量素子は、前記ワード線が前記非選択状態であり且つ前記第１の記憶ノードが前記第１の電位である場合に、第１の静電容量を持つ。また、前記第１の容量素子は、前記ワード線が前記非選択状態であり且つ前記第１の記憶ノードが前記第２の電位である場合に、前記第１の静電容量より小さい第２の静電容量を持つ。

【0011】

当該第１の態様は、第１の容量素子による昇圧効果によって、読み出しのためにワード線（ＷＬ）が非選択状態（例えばＧＮＤレベル）から選択状態（例えばＶＤＤレベル）に変化した直後の期間において、第１の記憶ノード（ＮＡ）の電位を第１の電位（ＶＤＤレベル）よりも高いレベルに昇圧することができる。さらに、第１の容量素子は、第１の記憶ノード（ＮＡ）とワード線ＷＬとの間に静電容量を持つ。このため、特許文献１のＳＲＡＭセルとは対照的に、当該第１の態様は、高抵抗を持つ負荷トランジスタ（又は抵抗負荷）による遅延を受けることなく、第１の記憶ノード（ＮＡ）の電位を速やかに昇圧することができる。したがって、当該第１の態様は、第１の記憶ノード（ＮＡ）の電位をワード線の選択に応答して昇圧する動作を、特許文献１のＳＲＡＭセルに比べて速やかに行うことができる。よって、当該第１の態様は、特許文献１に開示された装置に比べて、読み出し時におけるＳＮＭ不良に起因するデータ反転（データ破壊）を十分に抑制することができ、読み出し速度の高速化に寄与できる。

【0012】

本発明の第２の態様に係る半導体装置は、半導体装置を含む。当該半導体装置は、メモリセル、前記メモリセルに対応して設けられた第１および第２のビット線、並びに前記メモリセルに対応して設けられたワード線を含む。前記メモリセルは、第１及び第２の記憶ノード、フリップフロップ回路、第１及び第２の転送トランジスタ、並びに第１の容量素子を含む。前記フリップフロップ回路は、記憶するデータに応じて、前記第１及び第２の記憶ノードのうち一方を第１の電位に設定し他方を前記第１の電位より低い第２の電位に設定する。前記第１の転送トランジスタは、前記ワード線が選択状態であるか非選択状態であるかに応じて、前記第１の記憶ノードと前記第１のビット線との間の接続を制御する。前記第２の転送トランジスタは、前記ワード線が前記選択状態であるか前記非選択状態であるかに応じて、前記第２の記憶ノードと前記第２のビット線との間の接続を制御する。前記第１の容量素子は、ＭＩＳ（Metal Insulator Semiconductor）構造を有するとともに、前記第１の記憶ノード及び前記ワード線に接続され、前記第１の記憶ノードと前記ワード線との間に静電容量を持つ。ここで、前記ＭＩＳ構造は、（ａ）第１導電型の半導体領域、（ｂ）前記１導電型の半導体領域の表面領域上に形成された絶縁層、（ｃ）前記絶縁層上に形成された導電層、及び（ｄ）前記表面領域に隣接して形成された第２導電型の半導体領域を含む。前記導電層（ｃ）は、前記第１の記憶ノード及び前記ワード線のいずれか一方に接続される。前記第２導電型の半導体領域（ｄ）は、前記第１の記憶ノード及び前記ワード線の他方に接続される。

【0013】

当該第２の態様は、上述した第１の態様と同様に、第１の記憶ノード（ＮＡ）とワード線ＷＬとの間に静電容量を持つ第１の容量素子を有する。このため、当該第２の態様は、上述した本発明の第１の態様と同様に、第１の電位（ＶＤＤレベル）を保持する第１の記憶ノード（ＮＡ）の電位をワード線の選択に応答してさらに昇圧する動作を、特許文献１のＳＲＡＭセルに比べて速やかに行うことができる。よって、当該第２の態様は、特許文献１に開示された装置に比べて、読み出し時におけるＳＮＭ不良に起因するデータ反転（データ破壊）を十分に抑制することができ、読み出し速度の高速化に寄与できる。

【発明の効果】

【0014】

上述した本発明の第１及び第２の態様によれば、読み出し時におけるＳＮＭ不良に起因するデータ反転（データ破壊）を十分に抑制することができ、読み出し速度の高速化に寄与できる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施の形態１に係る半導体装置の構成例を示すブロック図である。

【図2】図１に示した半導体装置が有するＳＲＡＭセルの第１の構成例を示す回路図である。

【図3】図１に示した半導体装置が有するＳＲＡＭセルの第２の構成例を示す回路図である。

【図4】図１に示した半導体装置が有するＳＲＡＭセルの第３の構成例を示す回路図である。

【図5】図２〜４に示したＰチャネル型のＭＩＳ容量におけるゲート〜ソース間電圧ＶＧＳとゲート〜ソース間静電容量ＣＧＳとの関係を示すグラフである。

【図6】図３又は図４に示したＳＲＡＭセルの読み出し動作に関するタイミングチャートである。

【図7】図３に示したＳＲＡＭセルの回路レイアウトの一例を示す平面図である。

【図8】図７に記載されたＩ−Ｉ断面線での断面図である。

【図9】図７に示したＳＲＡＭセルを含むセルアレイの回路レイアウトの一例を示す平面図である。

【図10】図１に示した半導体装置が有するＳＲＡＭセルの第４の構成例を示す回路図である。

【図11】本発明の実施の形態２に係る半導体装置が有するＳＲＡＭセルの第１の構成例を示す回路図である。

【図12】本発明の実施の形態２に係る半導体装置が有するＳＲＡＭセルの第２の構成例を示す回路図である。

【図13】本発明の実施の形態２に係る半導体装置が有するＳＲＡＭセルの第３の構成例を示す回路図である。

【図14】図１１〜１３に示したＮチャネル型のＭＩＳ容量におけるゲート〜ソース間電圧ＶＧＳとゲート〜ソース間静電容量ＣＧＳとの関係を示すグラフである。

【図15】本発明の実施の形態３に係る半導体装置が有するＳＲＡＭセルの構成例を示す回路図である。

【図16】図１５に示した可変容量素子の静電容量と記憶ノードに記憶されたビット値（つまり、記憶ノードの電位）との関係を示すグラフである。

【図17】本発明の実施の形態４に係る半導体装置の第１の構成例を示すブロック図である。

【図18】本発明の実施の形態４に係る半導体装置の第２の構成例を示すブロック図である。

【図19】本発明の実施の形態４に係る半導体装置の第３の構成例を示すブロック図である。

【図20】背景技術に係るＳＲＡＭセルの構成例を示す回路図である（比較例）。

【図21】図２０に示したＳＲＡＭセルの読み出し動作に関するタイミングチャートである（比較例）。

【図22】図２０に示したＳＲＡＭセルの読み出し動作に関するタイミングチャートである（比較例）。

【発明を実施するための形態】

【0016】

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

【0017】

＜発明の実施の形態１＞
図１は、本実施の形態に係る半導体装置１の構成例を示すブロック図である。半導体装置１は、回路１０及びＳＲＡＭ１１を有する。回路１０は、ＳＲＡＭ１１のアドレス端子にアドレス信号を供給し、ＳＲＡＭ１１へのデータ書き込み及びＳＲＡＭ１１からのデータ読み出しを行う。ＳＲＡＭ１１は、入力データ端子（Ｄ＿ＩＮ）を介して回路１０から書き込みデータを受信する。また、ＳＲＡＭ１１は、出力データ端子（Ｄ＿ＯＵＴ）を介して回路１０に読み出しデータを供給する。半導体装置１は、例えば、マイクロコントローラ、ＭＰＵ（Micro Processing Unit）、ＣＰＵ（Central Processing Unit）、又はＤＳＰ（Digital Signal Processor）等のマイクロプロセッサである。この場合、ＳＲＡＭ１１は、マイクロプロセッサに内蔵された内部キャッシュメモリである。

【0018】

ＳＲＡＭ１１は、複数のメモリセル（ＳＲＡＭセル）１６０が格子状に配置されたＳＲＡＭセルアレイ１６と、その周辺回路を含む。行選択回路１２は、アドレス信号をデコードし、アドレス信号で指定されるメモリセル１６０に対応したワード線ＷＬを複数のワード線（ＷＬ０、ＷＬ１、・・・）の中から選択する。列選択回路１３は、アドレス信号をデコードし、アドレス信号で指定されるメモリセル１６０に対応した一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂを複数のビット線対（ＢＬ０＿Ｔ及びＢＬ０＿Ｂ、ＢＬ１＿Ｔ及びＢＬ１＿Ｂ、・・・）の中から選択する。書き込み回路１４は、書き込み対象のセル１６０に対応した一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂを駆動し、当該セル１６０に対するデータ書き込みを行う。読み出し回路１５は、読み出し対象のセル１６０に対応した一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂに接続され、当該セル１６０に保持されたデータを検出し増幅する。

【0019】

続いて以下では、ＳＲＡＭセル１６０の構成について詳細に説明する。ＳＲＡＭセル１６０は、２つの記憶ノードＮＡ及びＮＢを有し、双安定性を持つフリップフロップ回路によってデータを記憶する。双安定型のフリップフロップ回路は、記憶するデータに応じて、記憶ノードＮＡ及びＮＢのうち一方をＨＩＧＨレベルに設定し、他方をＬＯＷレベルに設定する。双安定型のフリップフロップ回路は、一般的に、２つのインバータを用いた正帰還ループ回路によって構成される。言い換えると、双安定型のフリップフロップ回路は、互いに交差接続された２つのインバータ（ＮＯＴゲート）によって構成される。

【0020】

図２〜４は、ＳＲＡＭセル１６０の第１〜第３の構成例を示す回路図である。図２に示された第１の構成例は、２つのインバータ１６１１及び１６１２を用いた正帰還ループを含むフリップフロップ回路１６１を有する。インバータ１６１１は、第２の記憶ノードＮＢに入力端子が接続され、第１の記憶ノードＮＡに出力端子が接続されている。一方、インバータ１６１２は、第１の記憶ノードＮＡに入力端子が接続され、第２の記憶ノードＮＢに出力端子が接続されている。

【0021】

一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂと記憶ノードＮＡ及びＮＢとの接続は、転送トランジスタ（転送ゲート）ＮＭ３及びＮＭ４によって制御される。転送トランジスタＮＭ３及びＮＭ４は、ＮＭＯＳトランジスタである。転送トランジスタＮＭ３及びＮＭ４のゲートはワード線ＷＬに接続されている。転送トランジスタＮＭ３のソース及びドレインの一方はビット線ＢＬ＿Ｔに接続され、他方は記憶ノードＮＡに接続されている。転送トランジスタＮＭ４のソース及びドレインの一方はビット線ＢＬ＿Ｂに接続され、他方は記憶ノードＮＢに接続されている。つまり、転送トランジスタＮＭ３及びＮＭ４は、当該セル１６０に対応するワード線ＷＬが選択状態（ＨＩＧＨレベル）であるか非選択状態（ＬＯＷレベル）であるかに応じて、記憶ノードＮＡ及びＮＢと一対のビット線ＢＬ＿Ｔ及びＢＬ＿Ｂとの間の接続を制御する。

【0022】

図３は、電界効果トランジスタを用いてフリップフロップ回路１６１を構成した例を示している。具体的に述べると、図３に示された第２の構成例は、ＣＭＯＳインバータ型のＳＲＡＭセル１６０を示している。図３では、インバータ１６１１は、高位基準電圧（ＶＤＤ）と低位基準電圧（ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１を有する。トランジスタＰＭ１及びＮＭ１のゲートは、記憶ノードＮＢに接続されている。トランジスタＰＭ１及びＮＭ１のドレインは、記憶ノードＮＡに接続されている。インバータ１６１２は、高位基準電圧（ＶＤＤ）と低位基準電圧（ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２を有する。トランジスタＰＭ２及びＮＭ２のゲートは、記憶ノードＮＡに接続されている。トランジスタＰＭ２及びＮＭ２のドレインは、記憶ノードＮＢに接続されている。

【0023】

図４もまた、電界効果トランジスタを用いてフリップフロップ回路１６１を構成した例を示している。具体的に述べると、図４に示された第３の構成例は、抵抗負荷型のＳＲＡＭセル１６０を示している。図４では、インバータ１６１１は、記憶ノードＮＡを駆動する駆動トランジスタＮＭ１、及び抵抗負荷Ｒ１を有する。駆動トランジスタＮＭ１は、記憶ノードＮＢにそのゲートが接続され、記憶ノードＮＡにそのドレインが接続されたＮＭＯＳトランジスタである。インバータ１６１２は、記憶ノードＮＢを駆動する駆動トランジスタＮＭ２、及び抵抗負荷Ｒ２を有する。駆動トランジスタＮＭ２は、記憶ノードＮＡにそのゲートが接続され、記憶ノードＮＢにそのドレインが接続されたＮＭＯＳトランジスタである。

【0024】

本実施の形態のＳＲＡＭセル１６０は、図２〜４に示されているように、ワード線ＷＬと記憶ノードＮＡ及びＮＢとの間に接続された容量ＣＧ１及びＣＧ２を有する。容量ＣＧ１は、ワード線ＷＬと記憶ノードＮＡとの間に静電容量を有する。容量ＣＧ２は、ワード線ＷＬと記憶ノードＮＢとの間に静電容量を有する。図２〜４の例では、容量ＣＧ１及びＣＧ２は、Ｐチャネル（Ｐ型反転層）を利用するＭＩＳ（Metal Insulator Semiconductor）容量として構成されている。ＭＩＳ容量は、ゲート電極と、ゲート酸化膜（絶縁層）を介してゲート電極に対向する半導体領域（半導体基板又はウエル）との間の静電容量がゲート電圧に応じて変化することを利用した可変容量素子である。Ｐチャネル型のＭＩＳ容量である容量ＣＧ１及びＣＧ２は、ＰＭＯＳトランジスタと同様の構造、つまりソース及びドレインに対応する２つのＰ＋拡散領域を有する構造であってもよい。また、容量ＣＧ１及びＣＧ２は、ＰＭＯＳトランジスタのソース及びドレインに対応する２つのＰ＋拡散領域のうち一方のＰ＋拡散領域のみを有する構造であってもよい。Ｐチャネル型のＭＩＳ容量においても、Ｐ＋拡散領域とＮ型の半導体領域（Ｎ型の半導体基板又はＮウエル）との界面が逆バイアスとなるように、Ｎ型の半導体領域（基板又はウエル）は高位基準電圧ＶＤＤに接続される。

【0025】

Ｐチャネル型のＭＩＳ容量は、ゲート〜ソース間電圧ＶＧＳに応じて、その静電容量ＣＧＳが変更される。図５は、Ｐチャネル型のＭＩＳ容量としての容量ＣＧ１及びＣＧ２のゲート〜ソース間電圧ＶＧＳとゲート〜ソース間の静電容量ＣＧＳの関係を示すグラフである。図５に示すように、ＶＧＳが−ＶＤＤ、つまりゲートがＬＯＷ（ＧＮＤ）レベルでありソースがＨＩＧＨ（ＶＤＤ）レベルである場合に、容量ＣＧ１及びＣＧ２は相対的に大きな静電容量ＣＬを持つ。これは、Ｎ型の半導体領域（基板又はウエル）の電位（ＶＤＤ）に比べてゲート電位が十分に低いためにＰチャネル（Ｐ型の反転層）が形成され、Ｐ型反転層の電位がソースと同電位（ＶＤＤ）であるためである。この場合、Ｐ型反転層とソースが電気的に接続され、ゲートとソースの間にはゲート酸化膜の静電容量のみが存在することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に大きい値ＣＬとなる。

【0026】

一方、ＶＧＳがゼロ以上である場合、容量ＣＧ１及びＣＧ２は相対的に小さい静電容量ＣＳを持つ。例えば、容量ＣＧ１及びＣＧ２のゲートがＬＯＷ（ＧＮＤ）レベルでありソースもＬＯＷ（ＧＮＤ）レベルである場合、ゲートとＮ型の半導体領域（基板又はウエル）の電位差によってＰ型反転層が形成されるものの、Ｐ型反転層がＬＯＷ（ＧＮＤ）レベルのソースに接続した瞬間にＰ型反転層がＧＮＤ電位となる。このとき、ゲートもＧＮＤ電位であるため、Ｐ型反転層が消滅する（Ｐ型反転層が存在できない）。従って、ゲートとソースの間に存在したゲート酸化膜の静電容量が消滅することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

【0027】

また、容量ＣＧ１及びＣＧ２のゲートがＨＩＧＨ（ＶＤＤ）レベルである場合、ゲートとＮ型の半導体領域（基板又はウエル）が実質的に同電位となる。よって、Ｐ型反転層は形成されない。ＨＩＧＨ（ＶＤＤ）レベル又はＬＯＷレベル（ＧＮＤ）のソースは、Ｎ型の半導体領域（基板又はウエル）と電気的に分離（ゼロ若しくは逆バイアス）されているから、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

【0028】

図２〜４では、容量ＣＧ１は、ゲートがワード線ＷＬに接続され、ソースが記憶ノードＮＡに接続されている。同様に、容量ＣＧ２は、ゲートがワード線ＷＬに接続され、ソースが記憶ノードＮＢに接続されている。容量ＣＧ１及びＣＧ２が、Ｐチャネルトランジスタと同様に２つのＰ＋拡散領域、つまりソース及びドレインを含む構造を持つ場合、ソース及びドレインと共に記憶ノードＮＡ又はＮＢに接続すればよい。このように接続された容量ＣＧ１は、ワード線ＷＬの選択状態及び記憶ノードＮＡに保持された電圧に応じて、ワード線ＷＬと記憶ノードＮＡの間の静電容量ＣＧＳを以下のように変化させる。容量ＣＧ２も同様である。

【0029】

（１）ワード線が非選択状態（ＬＯＷ（ＧＮＤ）レベル）であり、且つ記憶ノードＮＡがＨＩＧＨ（ＶＤＤ）レベルである場合、ゲート〜ソース間電圧ＶＧＳは−ＶＤＤにバイアスされる。よって、容量ＣＧ１は相対的に大きい静電容量ＣＬを持つ。
（２）ワード線が非選択状態（ＬＯＷ（ＧＮＤ）レベル）であり、且つ記憶ノードＮＡがＬＯＷ（ＧＮＤ）レベルである場合、ゲート〜ソース間電圧ＶＧＳは０Ｖにバイアスされる。よって、容量ＣＧ１は相対的に小さい静電容量ＣＳを持つ。
（３）ワード線が選択状態（ＨＩＧＨ（ＶＤＤ）レベル）である場合、ゲート〜ソース間電圧ＶＧＳは０Ｖ又は＋ＶＤＤにバイアスされる。よって、容量ＣＧ１は、記憶ノードＮＡがＨＩＧＨ（ＶＤＤ）レベルであるかＬＯＷ（ＧＮＤ）レベルであるかにかかわらず、相対的に小さい静電容量ＣＳを持つ。

【0030】

続いて以下では、図６のタイミングチャートを用いて、ＳＲＡＭセル１６０の読み出し動作について説明する。図６は、図３又は図４の構成例に関するタイミングチャートであり、記憶ノードＮＡがＨＩＧＨレベルを記憶し、記憶ノードＮＢがＬＯＷレベルを記憶している場合におけるＳＲＡＭセル１６０の読み出し動作を示している。図６（Ａ）は、ワード線ＷＬの電位を示している。図６（Ｂ）は、ビット線ＢＬ＿Ｔ及びＢＬ＿Ｂの電位を示している。図６（Ｃ）は、記憶ノードＮＡ及びＮＢの電位を示している。

【0031】

ワード線ＷＬが非選択状態（ＬＯＷレベル）である期間（図６の期間Ｔ１）では、ワード線ＷＬ及び記憶ノードＮＡに接続された容量ＣＧ１は、容量ＣＧ２に比べて大きな静電容量ＣＬを有する。一方、期間Ｔ１において、ワード線ＷＬ及び記憶ノードＮＢに接続された容量ＣＧ２は、容量ＣＧ１に比べて相対的に小さい静電容量ＣＳを有する。したがって、ワード線ＷＬが非選択状態（ＬＯＷレベル）から選択状態（ＨＩＧＨレベル）に変化するタイミングにおいて（図６の期間Ｔ２）、記憶ノードＮＡの電位は、大きな静電容量ＣＬを有する容量ＣＧ１に保持された電荷によってＨＩＧＨ（ＶＤＤ）レベルよりも高いレベルまで押し上げられる。なお、容量ＣＧ２は相対的に小さい静電容量ＣＳを持つに過ぎないから、ＬＯＷレベルを保持する記憶ノードＮＢの電位上昇は小さく抑えられるため、ビット反転を招くことなない。

【0032】

ＨＩＧＨ（ＶＤＤ）レベルよりも高い値に押し上げられた記憶ノードＮＡは、図３及び４に示したように、記憶ノードＮＢを駆動するトランジスタＮＭ２のゲートに接続されている。よって、トランジスタＮＭ２は、ＶＤＤで動作する場合に比べてその駆動能力が向上する。したがって、ビット線（ＢＬ＿Ｂ）にチャージされた電荷の転送トランジスタ（ＮＭ４）及び駆動トランジスタ（ＮＭ２）を介した放電が速やかに行われ、これによりＬＯＷ電位を保持する記憶ノードＮＢの電位上昇が抑制される。記憶ノードＮＢの電位上昇がインバータ１６１１を構成するトランジスタ（ＰＭ１及びＮＭ１）のゲート閾値電圧より低く抑えられることで、記憶ノードＮＡ及びＮＢのデータ反転（データ破壊）が抑制される。このため、ＳＲＡＭセル１６０は、読み出し時のＳＮＭを改善し、読み出し速度の高速化に寄与できる。

【0033】

さらに、本実施の形態に係るＳＲＡＭセル１６０は、記憶ノードＮＡとワード線ＷＬとの間に静電容量を持つ容量ＣＧ１を含む。これによって、ＳＲＡＭセル１６０は、特許文献１のＳＲＡＭセルとは対照的に、高抵抗を持つ負荷トランジスタＰＭ１（又は抵抗負荷Ｒ１）による遅延を受けることなく、ＨＩＧＨレベルを保持する記憶ノードＮＡの電位を速やかに昇圧することができる。つまり、図６の期間Ｔ２に示されているように、ワード線ＷＬが選択状態に変化したことに応答して、ＨＩＧＨレベルを保持する記憶ノードＮＡの電位を速やかに押し上げることができる。よって、本実施の形態は、読み出し時のＳＮＭ不良に起因するデータ反転（データ破壊）を十分に抑制することができ、読み出し速度の高速化に寄与できる。

【0034】

なお、ワード線ＷＬが選択状態（ＨＩＧＨレベル）である場合、オン状態にある負荷トランジスタＰＭ１（又は抵抗負荷Ｒ１）によって、記憶ノードＮＡの電位はＶＤＤに戻される。ただし、ＳＲＡＭセル１６０を構成する負荷トランジスタＰＭ１（又は抵抗負荷Ｒ１）は、一般的に高抵抗に設定される。このため、ワード線ＷＬが選択された直後における記憶ノードＮＡの電位上昇期間（Ｔ２）は確保される。言い換えると、記憶ノードＮＡの電位上昇は、ワード線ＷＬが選択された後の暫くの期間に限られ、ワード線ＷＬが選択状態（ＨＩＧＨレベル）である全期間（図６の期間Ｔ２及びＴ３の間）にわたって得られるものではない。しかしながら、ＳＲＡＭセル１６０の記憶データの反転（データ破壊）及びビット線の放電もワード線ＷＬが選択された直後に起こる動作である。よって、このことは、データ反転の抑制効果、及びビット線の放電速度（読み出し速度）の高速化の効果を過度に損なうものではない。反対に、ワード線ＷＬの選択期間の後半において、図６の期間Ｔ３に示されているように、ＨＩＧＨレベルを記憶している記憶ノードＮＡの電位がＶＤＤまで下がることによって、駆動トランジスタＮＭ２のオーバードライブが継続されることに起因する信頼性の低下を低減できる。

【0035】

次に、ワード線が選択状態（ＨＩＧＨレベル）から非選択状態（ＬＯＷレベル）に遷移する場合について説明する。ワード線が選択状態（ＨＩＧＨレベル）である間（図６の期間Ｔ２及びＴ３）では、容量ＣＧ１及びＣＧ２はともに小さい静電容量ＣＳを有する。したがって、ワード線ＷＬが非選択状態（ＬＯＷレベル）に遷移するタイミングでのＳＲＡＭセル１６０の動作は、容量ＣＧ１及びＣＧ２が設けられていない通常のＳＲＡＭセルと実質的に同様の動作となる。

【0036】

ここで、ＳＲＡＭセル１６０との比較のために特許文献１に開示されたＳＲＡＭセル（図２０のＳＲＡＭセル９００）の読み出し操作について説明する。図２１は、記憶ノードＮＡがＨＩＧＨレベルを記憶し、記憶ノードＮＢがＬＯＷレベルを記憶している場合におけるＳＲＡＭセル９００の読み出し動作を示している。なお、図２１は、記憶ノードＮＡ及びＮＢのビット反転（データ破壊）が発生する場合を示している。すでに述べたように、図２０のＳＲＡＭセル９００では、負荷トランジスタ（ＰＭ１）を介して給電ノードＮＤＤから記憶ノードＮＡに高電圧が伝搬する。このため、図２１（Ｄ）に示されているように、ワード線ＷＬが非選択状態（ＬＯＷレベル）から選択状態（ＨＩＧＨレベル）に変化した直後のタイミング（期間Ｔ４）において、記憶ノードＮＡの電圧は十分に上昇しない。よって、ビット線ＢＬ＿Ｂにチャージされている電荷が十分に放電されず、ＬＯＷレベルを保持する記憶ノードＮＢの電位が上昇し、最悪の場合には、記憶ノードＮＡ及びＮＢのビット反転が発生してしまう。

【0037】

図２２も、記憶ノードＮＡがＨＩＧＨレベルを記憶し、記憶ノードＮＢがＬＯＷレベルを記憶している場合におけるＳＲＡＭセル９００の読み出し動作を示している。ただし、図２２は、記憶ノードＮＡ及びＮＢのビット反転（データ破壊）が発生しない場合を示している。この場合にも、図２２（Ｄ）に示されているように、ワード線ＷＬが非選択状態（ＬＯＷレベル）から選択状態（ＨＩＧＨレベル）に変化した直後のタイミング（期間Ｔ４）において、記憶ノードＮＡの電圧は十分に上昇しない。よって、ビット線ＢＬ＿Ｂにチャージされている電荷が十分に放電されず、読み出し速度の高速化の効果は小さい。

【0038】

図６と図２１及び２２の対比から明らかであるように、本実施の形態に係るＳＲＡＭセル１６０は、図２０のＳＲＡＭセル９００に比べて、ワード線ＷＬが選択状態（ＨＩＧＨレベル）に変化した直後に記憶ノードＮＡの電位を速やかに昇圧することができる。よって、本実施の形態に係るＳＲＡＭセル１６０は、図２０のＳＲＡＭセル９００に比べて、読み出し時のＳＮＭ不良に起因するデータ反転（データ破壊）を十分に抑制することができ、読み出し速度のより一層の高速化に寄与できる。

【0039】

加えて述べると、図２０のＳＲＡＭセル９００は、容量素子Ｃ１が記憶ノードＮＡ及びＮＢに接続されていない。したがって、図２０のＳＲＡＭセル９００は、半導体製造プロセスの微細化および定電圧化で顕著になるソフトエラー耐性の向上に寄与しない。これに対して、本実施の形態に係るＳＲＡＭセル１６０は、記憶ノードＮＡ及びＮＢに接続された容量ＣＧ１及びＣＧ２を有するため、ソフトエラー耐性を向上させることができる。

【0040】

続いて以下では、本実施の形態に係るＳＲＡＭセル１６０のレイアウトに関して説明する。図７は、図３に示したＳＲＡＭセル１６０の半導体基板上での素子配置の具体例を示すレイアウト図（平面図）である。図８は、図７のＩ−Ｉ断面線での断面図を示している。図３に示したＳＲＡＭ１６の構成例は、容量ＣＧ１及びＣＧ２を含めて左右対称な構造を有しているため、図７に示されているように、対称性の高い素子配置を採用することができる。対称性の高い素子配置は、周辺セルとの間で拡散領域を共用すること等によって省スペース化がしやすく、チップ面積の増大の抑制に寄与できる点で有効である。

【0041】

図７に示されたレイアウトでは、２つのＰウエル及び１つのＮウエルが半導体基板に形成されている。なお、例えば、Ｐウエルを形成せずに、Ｐ型の半導体基板を用いてもよい。２つのＰウエルには、周囲をフィールド酸化膜（素子間分離層）によって囲まれたＮ＋拡散領域２１及び２２が形成されている。また、Ｎウエルには、周囲をフィールド酸化膜（素子間分離層）によって囲まれたＰ＋拡散領域２３及び２４が形成されている。

【0042】

ポリシリコン配線（導電層）３１は、Ｎ＋拡散領域２１及びＰ＋拡散領域２３に跨って形成されており、トランジスタＮＭ１及びＰＭ１より成るＣＭＯＳインバータ１６１１の共通ゲート電極として用いられる。同様に、ポリシリコン配線（導電層）３２は、Ｎ＋拡散領域２２及びＰ＋拡散領域２４に跨って形成されており、トランジスタＮＭ１及びＰＭ１より成るＣＭＯＳインバータ１６１２の共通ゲート電極として用いられる。

【0043】

図７に示されたコンタクト間を繋ぐ二重線は、上層の配線層に形成される配線を模式的に示したものである。例えば、ポリシリコン配線３１（つまりトランジスタＮＭ１及びＰＭ１のゲート）は、コンタクト４１、４３及び４４によって、記憶ノードＮＢ（つまりトランジスタＮＭ２及びＰＭ２のドレイン）に接続されている。また、ポリシリコン配線３２（つまりトランジスタＮＭ２及びＰＭ２のゲート）は、コンタクト４２、４５及び４６によって、記憶ノードＮＡ（つまりトランジスタＮＭ１及びＰＭ１のドレイン）に接続されている。

【0044】

続いて、Ｐチャネル型のＭＩＳ容量としての容量ＣＧ１及びＣＧ２の構造に関して説明する。容量ＣＧ１を形成するために、ＰＭＯＳトランジスタＰＭ１のドレイン側の拡散領域（Ｐ＋拡散領域２３）は、図７の下方向に延在している。ポリシリコン配線（導電層）３３は、Ｎ＋拡散領域２１及びＰ＋拡散領域２３に跨って形成されており、コンタクト４７を介してワード線ＷＬに接続される。つまり、ポリシリコン配線３３は、転送トランジスタＮＭ３のゲート電極として機能するとともに、容量ＣＧ１のゲート電極として機能する。このように、ポリシリコン配線３３及びＰ＋拡散領域２３をオーバーラップさせることによって容量ＣＧ１が形成される。同様に、ポリシリコン配線３４及びＰ＋拡散領域２４をオーバーラップさせることによって容量ＣＧ２が形成される。

【0045】

なお、図７の例では、容量ＣＧ２を形成するスペースを確保するために、トランジスタＮＭ１及びＰＭ１のゲートポリ（ポリシリコン配線３１）の左端にコンタクト４１が配置されている。同様に、容量ＣＧ１を形成するスペースを確保するために、トランジスタＮＭ２及びＰＭ２のゲートポリ（ポリシリコン配線３２）の右端にコンタクト４２が配置されている。しかしながら、コンタクト４１は、ＮＭ１とＰＭ１の間のゲートポリ（ポリシリコン配線３１）上に形成されてもよい。同様に、コンタクト４２は、ＮＭ２とＰＭ２の間のゲートポリ（ポリシリコン配線３２）上に形成されてもよい。

【0046】

図８は、トランジスタＰＭ２及びＰチャネル型の容量ＣＧ２が形成された領域の断面図である。Ｐチャネル型の容量ＣＧ１の断面構造も、図８の容量ＣＧ２と同様である。容量ＣＧ２は、ゲート電極（ポリシリコン配線３４）、ゲート酸化膜（絶縁層）５１、Ｎ型半導体領域（Ｎウエル６１）、及びＮ型半導体領域に隣接するＰ＋拡散領域２４によって形成される。図示していないが、Ｎ型半導体領域（Ｎウエル６１）は、高位基準電圧ＶＤＤに接続される。コンタクト４９は、ＰＭＯＳトランジスタＰＭ２のソースとして用いられるＰ＋拡散領域２４上に形成され、ＰＭ２のソースを上層の少なくとも１つの配線層に電気的に接続する。層間絶縁膜６３は、半導体基板と上層の配線層（不図示）の間を絶縁する。なお、図７及び８の例では、容量ＣＧ２は、ソースに相当するＰ＋拡散領域２４を有するが、ドレインに相当するＰ＋拡散領域は有していない。つまり、ＰＭＯＳトランジスタであればドレインが形成される領域には、フィールド酸化膜６２が設けられている。

【0047】

より詳しく述べると、容量ＣＧ２のＭＩＳ構造は、Ｎ型の半導体領域（Ｎウエル６１）、Ｎ型の半導体領域（Ｎウエル６１）の表面領域（６１１）上に形成された絶縁層（ゲート酸化膜５１）、絶縁層（ゲート酸化膜５１）上に形成された導電層（ポリシリコン配線３４）、Ｎ型の半導体領域（Ｎウエル６１）の表面領域に隣接して形成された第２導電型の半導体領域（Ｐ＋拡散領域２４）を含む。そして、導電層（ポリシリコン配線３４）は、ワード線ＷＬに接続される。また、第２導電型の半導体領域（Ｐ＋拡散領域２４）は、記憶ノードＮＢに接続される。

【0048】

図９は、図８に示したＳＲＡＭセル１６０が複数個配置されたセルアレイのレイアウトを示す平面図である。図９の例では、メモリセル内の素子配置の対称性を利用して、拡散領域２１〜２４が縦方向の隣接セル間で共通化されている。つまり、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４のソースは、隣接セルのＮＭ１〜ＮＭ４のソースと共通化されている。また、ＰＭＯＳトランジスタＰＭ１及びＰＭ２のソースは、隣接セルのＰＭＯＳトランジスタＰＭ１及びＰＭ２のソースと共通化されている。

【0049】

なお、ＳＲＡＭセル１６０に関する上述の説明では、ＳＲＡＭセル１６０がシングルポートＳＲＡＭセルである場合について述べた。しかしながら、ＳＲＡＭセル１６０は、デュアルポートＳＲＡＭセルであってもよい。図１０は、デュアルポートＳＲＡＭセルとしてのセル１６０の構成例を示している。図１０の例では、第２のワード線ＷＬ＿２、並びに第２のビット線対ＢＬ＿Ｔ２及びＢＬ＿Ｂ２が設けられている。転送トランジスタＮＭ５は、ビット線ＢＬ＿Ｔ２と記憶ノードＮＡの間を接続する。また、転送トランジスタＮＭ６は、ビット線ＢＬ＿Ｂ２と記憶ノードＮＡの間を接続する。Ｐチャネル型の容量ＣＧ３及びＣＧ４は、容量ＣＧ１及びＣＧ２と同様に構成されている。容量ＣＧ３及びＣＧ４は、記憶ノードＮＡ及びＮＢとワード線ＷＬ２との間に静電容量を持つ。

【0050】

＜発明の実施の形態２＞
上述した発明の実施の形態１では、ワード線ＷＬと記憶ノードＮＡ及びＮＢの間に静電容量を持つ容量ＣＧ１及びＣＧ２がＰチャネル型のＭＩＳ容量である場合について説明した。本実施の形態では、上述した実施の形態１に係るＳＲＡＭセル１６０が有する容量ＣＧ１及びＣＧ２をＮチャネル型のＭＩＳ容量に置き換えた変形例について説明する。

【0051】

図２〜４に示したＳＲＡＭセル１６０の構成例における容量ＣＧ１及びＣＧ２をＮチャネル型のＭＩＳ容量に置き換えた場合の構成例を図１１〜１３に示す。Ｎチャネル型のＭＩＳ容量である図１１〜１３の容量ＣＧ１及びＣＧ２は、ＮＭＯＳトランジスタと同様の構造、つまりソース及びドレインに対応する２つのＮ＋拡散領域を有する構造であってもよい。また、容量ＣＧ１及びＣＧ２は、ソース及びドレインのうち一方に対応する１つのＮ＋拡散領域のみを有する構造であってもよい。Ｎチャネル型のＭＩＳ容量においても、Ｎ＋拡散領域とＰ型の半導体領域（Ｐ型の半導体基板又はＰウエル）との界面が逆バイアスとなるように、Ｐ型の半導体領域（基板又はウエル）は低位基準電圧ＧＮＤに接続される。

【0052】

Ｎチャネル型のＭＩＳ容量は、ゲート〜ソース間電圧ＶＧＳに応じて、その静電容量ＣＧＳが変更される。図１４は、Ｎチャネル型のＭＩＳ容量としての容量ＣＧ１及びＣＧ２のゲート〜ソース間電圧ＶＧＳとゲート〜ソース間の静電容量ＣＧＳの関係を示すグラフである。図１４に示すように、ＶＧＳが＋ＶＤＤ、つまりゲートがＨＩＧＨ（ＶＤＤ）レベルでありソースがＬＯＷ（ＧＮＤ）レベルである場合に、容量ＣＧ１及びＣＧ２は相対的に大きな静電容量ＣＬを持つ。これは、Ｐ型の半導体領域（基板又はウエル）の電位（ＧＮＤ）に比べてゲート電位が十分に高いためにＮチャネル（Ｎ型の反転層）が形成され、Ｎ型反転層の電位がソースと同電位（ＧＮＤ）であるためである。この場合、Ｎ型反転層とソースが電気的に接続され、ゲートとソースの間にはゲート酸化膜の静電容量のみが存在することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に大きい値ＣＬとなる。

【0053】

一方、ＶＧＳがゼロ以下である場合、容量ＣＧ１及びＣＧ２は相対的に小さい静電容量ＣＳを持つ。例えば、容量ＣＧ１及びＣＧ２のゲートがＨＩＧＨ（ＶＤＤ）レベルでありソースもＨＩＧＨ（ＶＤＤ）レベルである場合、ゲートとＰ型の半導体領域（基板又はウエル）の電位差によってＮ型反転層が形成されるものの、Ｎ型反転層がＨＩＧＨ（ＶＤＤ）レベルのソースに接続した瞬間にＮ型反転層がＶＤＤ電位となる。このとき、ゲートもＶＤＤ電位であるため、Ｎ型反転層が消滅する（Ｎ型反転層が存在できない）。従って、ゲートとソースの間に存在したゲート酸化膜の静電容量が消滅することになり、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

【0054】

また、容量ＣＧ１及びＣＧ２のゲートがＬＯＷ（ＧＮＤ）レベルである場合、ゲートとＰ型の半導体領域（基板又はウエル）が実質的に同電位となる。よって、Ｎ型反転層は形成されない。LOW（ＧＮＤ）レベル又はＨＩＧＨレベル（ＶＤＤ）のソースは、Ｐ型の半導体領域（基板又はウエル）と電気的に分離（ゼロ若しくは逆バイアス）されているから、ゲート〜ソース間の静電容量ＣＧＳは相対的に小さい値ＣＳとなる。

【0055】

図１１〜１３では、容量ＣＧ１は、ソースがワード線ＷＬに接続され、ゲートが記憶ノードＮＡに接続されている。同様に、容量ＣＧ２は、ソースがワード線ＷＬに接続され、ゲートが記憶ノードＮＢに接続されている。このように接続された容量ＣＧ１及びＣＧ２は、ワード線ＷＬと記憶ノードＮＡの間の静電容量ＣＧＳの変化は、図２〜４に示したＰチャネル型のＭＩＳ容量の場合と同様となる。つまり、容量ＣＧ１は、ワード線ＷＬの選択状態及び記憶ノードＮＡに保持された電圧に応じて、ワード線ＷＬと記憶ノードＮＡの間の静電容量ＣＧＳを以下のように変化させる。容量ＣＧ２も同様である。

【0056】

（１）ワード線が非選択状態（ＬＯＷ（ＧＮＤ）レベル）であり、且つ記憶ノードＮＡがＨＩＧＨ（ＶＤＤ）レベルである場合、ゲート〜ソース間電圧ＶＧＳは＋ＶＤＤにバイアスされる。よって、容量ＣＧ１は相対的に大きい静電容量ＣＬを持つ。
（２）ワード線が非選択状態（ＬＯＷ（ＧＮＤ）レベル）であり、且つ記憶ノードＮＡがＬＯＷ（ＧＮＤ）レベルである場合、ゲート〜ソース間電圧ＶＧＳは０Ｖにバイアスされる。よって、容量ＣＧ１は相対的に小さい静電容量ＣＳを持つ。
（３）ワード線が選択状態（ＨＩＧＨ（ＶＤＤ）レベル）である場合、ゲート〜ソース間電圧ＶＧＳは０Ｖ又は−ＶＤＤにバイアスされる。よって、容量ＣＧ１は、記憶ノードＮＡがＨＩＧＨ（ＶＤＤ）レベルであるかＬＯＷ（ＧＮＤ）レベルであるかにかかわらず、相対的に小さい静電容量ＣＳを持つ。

【0057】

したがって、本実施の形態に係るＳＲＡＭセル１６０の読み出し動作は、図６のタイミングチャートを用いて説明した実施の形態１と同様となる。したがって、本実施の形態に係るＳＲＡＭセル１６０は、ワード線ＷＬが選択状態に変化したことに応答して、ＨＩＧＨレベルを保持する記憶ノードＮＡの電位を速やかに押し上げることができる。よって、本実施の形態は、読み出し時のＳＮＭ不良に起因するデータ反転（データ破壊）を十分に抑制することができ、読み出し速度の高速化に寄与できる。

【0058】

また、ワード線の非選択時には、ＬＯＷレベルを保持する記憶ノードＮＢに接続された容量ＣＧ２は相対的に小さい静電容量ＣＳを持つに過ぎない。このため、ＬＯＷレベルを保持する記憶ノードＮＢの電位上昇は小さく抑えられるため、ビット反転を招くことなない。

【0059】

また、本実施の形態に係るＳＲＡＭセル１６０は、ワード線ＷＬの選択期間の後半において、図６の期間Ｔ３に示されているように、ＨＩＧＨレベルを記憶している記憶ノードＮＡの電位がＶＤＤまで下がることによって、駆動トランジスタＮＭ２のオーバードライブが継続されることに起因する信頼性の低下を低減できる。

【0060】

また、本実施の形態に係るＳＲＡＭセル１６０は、記憶ノードＮＡ及びＮＢに接続された容量ＣＧ１及びＣＧ２を有するため、ソフトエラー耐性を向上させることができる。

【0061】

なお、本実施の形態に係るＳＲＡＭセル１６０は、上述した実施の形態１と同様にデュアルポートＳＲＡＭセルであってもよい。

【0062】

＜発明の実施の形態３＞
上述した発明の実施の形態１及び２では、ワード線ＷＬと記憶ノードＮＡ及びＮＢの間に静電容量を持つ容量ＣＧ１及びＣＧ２がＭＩＳ容量である場合について説明した。しかしながら、容量ＣＧ１は、（Ａ）ワード線ＷＬが非選択状態（通常はＬＯＷレベル）であり且つ記憶ノードＮＡがＨＩＧＨレベルを保持する場合に相対的に大きい静電容量ＣＬを持ち、（Ｂ）ワード線ＷＬが非選択状態（通常はＬＯＷレベル）であり且つ記憶ノードＮＡがＬＯＷレベルを保持する場合に相対的に小さい静電容量ＣＳを持てばよい。つまり、容量ＣＧ１は、ワード線ＷＬと記憶ノードＮＡの間の電位差に応じて、ワード線ＷＬと記憶ノードＮＡの間の静電容量が上述のように変化する可変容量素子であればよい。容量ＣＧ２も同様である。

【0063】

このような特性を持つ可変容量素子は、実施の形態１及び２で述べた構造のＰチャネル型及びＮチャネル型のＭＩＳ容量に限られない。ＣＭＯＳプロセスにおいては、ゲートポリシリコン（ゲート電極）と拡散領域の間の静電容量を利用する他の構造を持つＭＩＳ容量（ＭＯＳ容量）を形成することもできる。ゲートポリシリコン（ゲート電極）と拡散領域の間の静電容量を利用するＭＩＳ容量は、空乏層の幅又は反転層の有無が印加電圧によって変化するため、印加電圧の上昇と共に静電容量が非線形に増加する特性を持つ素子を形成することができる。

【0064】

図３に示したＳＲＡＭセル１６０の構成例において容量ＣＧ１及びＣＧ２を上述した特性を持つ可変容量素子に置き換えた場合の構成例を図１５に示す。なお、図２及び４に示したＳＲＡＭセル１６０の構成例に含まれる容量ＣＧ１及びＣＧ２を上述した特性を持つ可変容量素子に置き換えてもよい。

【0065】

図１６は、ワード線ＷＬが非選択状態（ＬＯＷレベル）であるときの可変容量ＣＧ１及びＣＧ２）の静電容量と記憶ノードに記憶されたビット値（つまり、記憶ノードの電位）との関係を示すグラフである。

【0066】

本実施の形態に係るＳＲＡＭセル１６０の読み出し動作は、図６のタイミングチャートを用いて説明した実施の形態１と同様となる。したがって、本実施の形態に係るＳＲＡＭセル１６０は、ワード線ＷＬが選択状態に変化したことに応答して、ＨＩＧＨレベルを保持する記憶ノードＮＡの電位を速やかに押し上げることができる。よって、本実施の形態は、読み出し時のＳＮＭ不良に起因するデータ反転（データ破壊）を十分に抑制することができ、読み出し速度の高速化に寄与できる。

【0067】

また、ワード線の非選択時には、ＬＯＷレベルを保持する記憶ノードＮＢに接続された容量ＣＧ２は相対的に小さい静電容量ＣＳを持つに過ぎない。このため、ＬＯＷレベルを保持する記憶ノードＮＢの電位上昇は小さく抑えられるため、ビット反転を招くことなない。

【0068】

また、本実施の形態に係るＳＲＡＭセル１６０は、ワード線ＷＬの選択期間の後半において、図６の期間Ｔ３に示されているように、ＨＩＧＨレベルを記憶している記憶ノードＮＡの電位がＶＤＤまで下がることによって、駆動トランジスタＮＭ２のオーバードライブが継続されることに起因する信頼性の低下を低減できる。

【0069】

また、本実施の形態に係るＳＲＡＭセル１６０は、記憶ノードＮＡ及びＮＢに接続された容量ＣＧ１及びＣＧ２を有するため、ソフトエラー耐性を向上させることができる。

【0070】

なお、本実施の形態に係るＳＲＡＭセル１６０は、上述した実施の形態１と同様にデュアルポートＳＲＡＭセルであってもよい。

【0071】

＜発明の実施の形態４＞
発明の実施の形態１〜３で説明したＳＲＡＭセル１６０を到来したＳＲＡＭ１１は、書き込みマージンを悪化させることなく、読み出しマージン（ＳＮＭ）の向上と読み出し速度の高速化が可能である。一方、書き込みマージンを向上させるための技術（書き込みアシスト技術）が提案されている。例えば、特開２００７−１２２１４号公報および特開２０１１−６５７２７号公報は、書き込みアシスト技術を提案している。実施の形態１〜３で説明したＳＲＡＭセル１６０は、通常のＳＲＡＭセルと同様のワード線、ビット線、及び電源構造を持つため、これらの書き込みアシスト技術を容易に適用することができる。ＳＲＡＭセル１６０に書き込みアシスト技術を適用することによって、ＳＲＡＭセル１６０の書き込みマージンが向上し、ＳＲＡＭの更なる低電力化が実現できる。

【0072】

特開２００７−１２２１４号公報に開示された書き込みアシスト技術は、書き込みマージンを向上させるために、書き込み期間に選択されたＳＲＡＭセルの電源電圧をＶＤＤレベルよりも低い電圧に設定する。特開２００７−１２２１４号公報に開示された書き込みアシスト技術を適用したＳＲＡＭ４１を含む半導体装置４の構成例を図１７に示す。図１７のＳＲＡＭ４１は、電圧生成回路１７で生成されるＶＤＤレベルよりも低い電圧を、書き込み期間に選択されたセル列に含まれるＳＲＡＭセル１６０の電源に印加する。これにより、書き込みマージンが向上するため、実施の形態１〜３で述べた読出しマージン（ＳＮＭ）向上との相乗効果によって、ＳＲＡＭの更なる低電力化が実現できる。

【0073】

特開２０１１−６５７２７号公報に開示された書き込みアシスト技術は、書き込み期間に選択されたビット線対ＢＬ＿Ｔ及びＢＬ＿ＢのＬｏｗレベルを負電圧に設定する。特開２０１１−６５７２７号公報に開示された書き込みアシスト技術を適用したＳＲＡＭ４１を含む半導体装置４の構成例を図１８に示す。図１８のＳＲＡＭ４１は、電圧生成回路１７で生成された負電圧を書き込み回路１４と列選択回路１３を介して選択されたビット線対ＢＬ＿Ｔ及びＢＬ＿Ｂに印加する。これにより、書き込みマージンが向上するため、実施の形態１〜３で述べた読出しマージン（ＳＮＭ）向上との相乗効果によって、ＳＲＡＭの更なる低電力化が実現できる。

【0074】

また、書き込みマージンを向上させるため、書き込み期間に選択されたワード線ＷＬをＶＤＤレベルよりも高い電圧に設定してもよい。このような書き込みアシスト技術を適用したＳＲＡＭ４１を含む半導体装置４の構成例を図１９に示す。図１９のＳＲＡＭ４１は、電圧生成回路１７で生成されたＶＤＤレベルよりも高い電圧を行選択回路１２を介して選択されたワード線ＷＬに印加する。これにより、書き込みマージンが向上するため、実施の形態１〜３で述べた読出しマージン（ＳＮＭ）向上との相乗効果によって、ＳＲＡＭの更なる低電力化が実現できる。

【0075】

なお、書き込みアシスト技術に関する詳細な動作、及び書き込みマージン向上のメカニズムは、上述した各文献を参照することで明確になるため、ここでの詳細な説明は省略する。

【0076】

＜その他の実施の形態＞
上述した実施の形態１及び２では、ワード線ＷＬが選択状態（ＨＩＧＨレベル）であるときに容量ＣＧ１及びＣＧ２が相対的に小さい静電容量ＣＳ有する例について示した。しかしながら、容量ＣＧ１及びＣＧ２は、ワード線ＷＬが選択状態（ＨＩＧＨレベル）であるときに大きな静電容量（例えば静電容量ＣＬ）を有してもよい。

【0077】

また、容量ＣＧ１及びＣＧ２は、発明の実施の形態１〜３で述べたように、静電容量に関して実質的に同一の特性を持つことが好ましい。つまり、容量ＣＧ１及びＣＧ２は、ソース〜ゲート間電圧が同じであるときに実質的に同一の静電容量をもち、実質的に同一の静電容量の非線形性（電圧依存性）を持つことが好まし。しかしながら、容量ＣＧ１及びＣＧ２は、静電容量に関する特性が相違していてもよい。

【0078】

また、上述した実施の形態１〜３では、ワード線の非選択時の電位及び記憶ノードのＬＯＷレベルの電位を規定する低位基準電圧が接地電位ＧＮＤであるとして説明した。しかしながら、低位基準電圧は、ＶＤＤより低い電圧であればよく、ＧＮＤ以外の電圧であってもよい。

【0079】

さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

【符号の説明】

【0080】

１、４ 半導体装置
１０ 回路
１１ ＳＲＡＭ（Static Random Access Memory）
１２ 行選択回路
１３ 列選択回路
１４ 書き込み回路
１５ 読み出し回路
１６ ＳＲＡＭセルアレイ
１７ 電圧生成回路
２１、２２ Ｎ＋拡散領域
２３、２４ Ｐ＋拡散領域
３１〜３４ ポリシリコン配線（導電層）
４１〜４７、４９ コンタクト
５１ ゲート酸化膜（絶縁層）
６１ Ｎウエル
６２ フィールド酸化膜（素子間分離層）
６３ 層間絶縁膜
１６０ ＳＲＡＭセル
６１１ Ｎウエルの表面領域
１６１ フリップフロップ回路
１６１１、１６１２ インバータ
ＢＬ＿Ｔ、ＢＬ＿Ｂ ビット線
ＷＬ ワード線
ＮＭ１〜ＮＭ６ ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ
ＰＭ１、ＰＭ２ ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタ
ＮＡ、ＮＢ 記憶ノード
ＣＧ１〜ＣＧ４ 容量
ＩＮＶ１、ＩＮＶ２ インバータ
Ｒ１、Ｒ２ 抵抗負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】