特許 5890156 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5890156

(24)【登録日】2016年2月26日

(45)【発行日】2016年3月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20160308BHJP

   H01L 27/04 20060101ALI20160308BHJP

   H01L 21/8234 20060101ALI20160308BHJP

   H01L 27/06 20060101ALI20160308BHJP

【ＦＩ】

   H01L27/04 L

   H01L27/04 H

   H01L27/06 102A

【請求項の数】9

【全頁数】16

(21)【出願番号】特願2011-256104(P2011-256104)

(22)【出願日】2011年11月24日

(65)【公開番号】特開2013-110351(P2013-110351A)

(43)【公開日】2013年6月6日

【審査請求日】2014年8月12日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100110928

【弁理士】

【氏名又は名称】速水 進治

(74)【代理人】

【識別番号】100127236

【弁理士】

【氏名又は名称】天城 聡

(72)【発明者】

【氏名】内田 慎一

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００９−１４７１５０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０１１５５６０（ＵＳ，Ａ１）

【文献】 特開２００２−００９１７３（ＪＰ，Ａ）

【文献】 特開２００５−０３８８８７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／００２３６３９（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０１４６２５２（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１０／０１９３９０４（ＵＳ，Ａ１）

【文献】 特開２００３−２４９５５５（ＪＰ，Ａ）

【文献】 特開２００９−２５２９６５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／００３０１１５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

(57)【特許請求の範囲】

【請求項1】

主面を有する半導体基板と、
前記半導体基板の前記主面に形成された素子分離膜と、
前記素子分離膜上に形成された多層配線層と、
前記多層配線層に形成され、前記素子分離膜の上方に位置するインダクタと、
前記半導体基板の前記主面に形成され、平面視において前記インダクタと重なる複数の第１ウェルと、
前記半導体基板の前記主面に形成され、前記複数の第１ウェルのそれぞれの上方に位置し、平面視において前記インダクタと重なる複数の電極と、
を備え、
前記素子分離膜は、平面視において前記インダクタおよび前記複数の第１ウェルのそれぞれと重なる複数の第１開口部を有し、
前記複数の第１ウェルのそれぞれは、平面視において前記複数の第１開口部のそれぞれの間に位置する部分で分断されており、
前記複数の電極のそれぞれは、平面視において前記複数の第１開口部のそれぞれの内部に配置されている半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記複数の第１開口部のそれぞれの内部に形成され、断面視において前記複数の電極のそれぞれと前記複数の第１ウェルのそれぞれとの間に形成された複数の拡散層を有する半導体装置。

【請求項3】

請求項２に記載の半導体装置において、
前記複数の拡散層のそれぞれの不純物濃度が、前記複数の第１ウェルそれぞれの不純物濃度よりも高い不純物濃度を備える半導体装置。

【請求項4】

請求項１に記載の半導体装置において、
前記多層配線層に設けられ、平面視において前記インダクタを囲むガードリングと、を備え、
前記素子分離膜は、平面視において前記ガードリングで取り囲まれた内部領域と、前記ガードリングの外側に位置する外部領域と、を含み、
前記外部領域は、平面視において複数の第２開口部が形成されており、
前記複数の第１および第２開口部のそれぞれは、平面視において長方形の形状を有し、
前記複数の第１開口部は、第１方向に延在する第１辺をそれぞれ有し、
前記内部領域の前記複数の第１開口部のそれぞれの開口の長さは、前記第１方向において前記ガードリングの外部領域の前記複数の第２開口部のそれぞれの長さよりも大きい半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
前記素子分離膜の前記外部領域の下に位置する前記半導体基板には第２ウェルが形成されており、
前記第２ウェルは、平面視において前記複数の第２開口部のそれぞれの相互間に位置する部分でも繋がっている半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記素子分離膜の前記内部領域に対する前記複数の第１開口部の面積比率は、平面視において前記素子分離膜の前記外部領域に対する前記複数の第２開口部の面積比率と、実質的に同じである半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記多層配線層に設けられ、平面視で前記インダクタを囲むガードリングと、を備え、
前記素子分離膜は、平面視において前記ガードリングで取り囲まれた内部領域と、前記ガードリングの外側に位置する外部領域と、を含み、
前記外部領域は、平面視において複数の第２開口部が形成されており、
前記複数の第１および第２開口部のそれぞれは、平面視において長方形の形状を有し、
前記複数の第１開口部は、第１方向に延在する第１辺をそれぞれ有し、
前記内部領域の前記複数の第１開口部のそれぞれの相互間に位置する部分の間隔は、前記第１方向において前記ガードリングの外部領域の前記複数の第２開口のそれぞれの相互間に位置する部分の間隔よりも大きい半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
前記素子分離膜の前記外部領域の下に位置する前記半導体基板には第２ウェルが形成されており、
前記第２ウェルは、断面視において前記複数の第２開口部のそれぞれの相互間に位置する部分でも繋がっている半導体装置。

【請求項9】

請求項８に記載の半導体装置において、
前記素子分離膜の前記内部領域に対する前記複数の第１開口部の面積比率は、平面視において前記素子分離膜の前記外部領域に対する前記複数の第２開口部の面積比率と、実質的に同じである半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、インダクタを有する半導体装置に関する。

【背景技術】

【0002】

半導体装置では、多層配線層を用いてインダクタが形成されることがある。このインダクタは、巻軸が半導体基板に対して垂直な方向を向いている場合が多い。インダクタに求められる特性として、Ｑが高いことがある。インダクタの巻軸が半導体基板に対して垂直な方向を向いている場合において、インダクタのＱを高くするためには、インダクタの下方に位置する半導体基板で生じる渦電流を小さくする必要がある。

【0003】

これに対して特許文献１では、インダクタと半導体基板の間にシールドパターンを設けることが記載されている。このシールドパターンは、素子分離膜上に形成されたポリシリコン膜であり、平面視で切込みを有している。

【0004】

さらに、特許文献２には、インダクタと半導体基板の間にシールドパターンを設けた上で、素子分離膜のディッシングを抑制するために、インダクタの下方に位置する素子分離膜にダミーの開口を設けることが記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００１−２３０３７５号公報

【特許文献2】特開２００６−１３５１０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記したように、インダクタのＱを高くするためには、インダクタの下方に位置する半導体基板で生じる渦電流を小さくする必要がある。

【課題を解決するための手段】

【0007】

本発明によれば、半導体基板と、
前記半導体基板に形成された素子分離膜と、
前記半導体基板及び前記素子分離膜上に形成された多層配線層と、
前記多層配線層に形成され、前記素子分離膜の上方に位置するインダクタと、
前記素子分離膜の下に位置する前記半導体基板に形成され、平面視で前記インダクタと重なるウェルと、
を備え、
前記ウェルは複数の領域に分断されている半導体装置が提供される。

【0008】

本発明によれば、インダクタの下方に位置する領域において、ウェルは複数に分断されているため、渦電流が発生するために十分な大きさを有しにくい。従って、インダクタの下方に位置する半導体基板に渦電流が発生することを抑制できる。

【0009】

本発明によれば、半導体基板と、
前記半導体基板に形成された素子分離膜と、
前記半導体基板上及び前記素子分離膜上に形成された多層配線層と、
前記多層配線層を構成する導体を用いて形成され、平面視で前記素子分離膜の一部と重なっている構造体と、
前記素子分離膜のうち少なくとも平面視で前記構造体と重なる領域に形成された複数の開口と、
を備える半導体装置が提供される。

【発明の効果】

【0010】

本発明によれば、インダクタの下方に位置する半導体基板に渦電流が発生することを抑制できる。

【図面の簡単な説明】

【0011】

【図1】第１の実施形態に係る半導体装置の構成を示す図である。

【図2】第２の実施形態に係る半導体装置の構成を示す図である。

【図3】第３の実施形態に係る半導体装置の構成を示す図である。

【図4】第４の実施形態に係る半導体装置の構成を示す図である。

【図5】図４の変形例を示す図である。

【図6】第５の実施形態に係る半導体装置の構成を示す図である。

【図7】図６に示した半導体装置のうちインダクタの周囲に位置する部分の構造を示す断面図である。

【図8】第６の実施形態に係る半導体装置の構成を示す図である。

【図9】第７の実施形態に係る半導体装置の構成を示す図である。

【図10】第８の実施形態に係る半導体装置の構成を示す図である。

【図11】第９の実施形態に係る半導体装置の構成を示す図である。

【図12】図１１の変形例を示す図である。

【図13】第１０の実施形態に係る半導体装置の構成を示す図である。

【図14】第１１の実施形態に係る半導体装置の構成を示す図である。

【図15】第１２の実施形態に係る半導体装置の構成を示す図である。

【図16】第１３の実施形態に係る半導体装置の構成を示す図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

【0013】

（第１の実施形態）
図１（Ａ）及び図１（Ｂ）は、第１の実施形態に係る半導体装置の構成を示す図である。図１（Ａ）は図１（Ｂ）のＢ−Ｂ´断面図に、ダミー拡散層１０２、ダミーゲート電極１０４、及びインダクタ３００を加えたものである。図１（Ｂ）は、図１（Ａ）のＡ−Ａ´断面図である。

【0014】

この半導体装置は、半導体基板１０、素子分離膜１２、多層配線層２００、インダクタ３００、及び開口１３を有している。半導体基板１０は、例えば第１導電型（例えばｐ型）のシリコン基板である。素子分離膜１２は、例えば酸化シリコン膜であり、半導体基板１０に形成されている。多層配線層２００は、半導体基板１０及び素子分離膜１２上に形成されている。インダクタ３００は、多層配線層２００に形成されており、素子分離膜１２の上方に位置している。インダクタ３００の巻軸は、半導体基板１０に対して垂直な方向を向いている。そして開口１３は、素子分離膜１２のうち少なくとも平面視でインダクタ３００と重なる領域に形成されている。また、素子分離膜１２とインダクタ３００の間に位置するいずれの層にも、インダクタ３００と半導体基板１０の間をシールドするシールド導電部材は形成されていない。以下、詳細に説明する。

【0015】

インダクタ３００は、例えばアンテナや、アナログ素子（例えばコイル）として使用される。本図に示す例においてインダクタ３００を構成する各スパイラルは、矩形、例えば正方形を有している。そして最外周のスパイラルが最も大きな矩形となっており、内側のスパイラルになるにつれて徐々に小さな矩形となっている。

【0016】

半導体基板１０には、ＭＯＳトランジスタ（図示せず）が形成されている。ＭＯＳトランジスタが形成されている素子形成領域は、素子分離膜１２によって他の領域から分離されている。このＭＯＳトランジスタは、ゲート電極、並びにソース及びドレインとなる拡散層を有している。

【0017】

素子分離膜１２のうち少なくとも平面視でインダクタ３００と重なる領域には、複数の開口１３が形成されている。本実施形態において開口１３は、２次元マトリクスを構成するように配置されている。言い換えれば、開口１３は、複数の格子点それぞれに設けられている。２次元マトリクスの一辺あたりの格子点の数、すなわちインダクタ３００の最外周の幅に対する開口１３の数は、例えば５個以上、好ましくは８個以上、さらに好ましくは１０個以上である。本実施形態において開口１３の大きさは、２μｍ以上２０μｍ以下である。また開口１３の中心間距離及び開口１３の大きさは、開口１３の相互間で、後述するウェル１４が分離するように定められる。なお、インダクタ３００の最外周の幅は、例えば２０μｍ以上である。

【0018】

開口１３内には、半導体基板１０が位置している。本実施形態において、開口１３内に位置する半導体基板１０には、ダミー拡散層１０２が形成されている。ダミー拡散層１０２は、ＭＯＳトランジスタの拡散層と同一工程で形成されている。なおダミー拡散層１０２は、後述するウェル１４よりも不純物濃度が高い。

【0019】

ダミー拡散層１０２の上には、ダミーゲート電極１０４が形成されている。ダミーゲート電極１０４は、ＭＯＳトランジスタのゲート電極と同一の材料により形成されており、かつこのゲート電極と同一工程で形成されている。本実施形態においてダミーゲート電極１０４は、開口１３の内側に位置している。

【0020】

また、素子分離膜１２の下に位置する半導体基板１０には、ウェル１４が形成されている。ウェル１４は、例えば第１導電型（例えばｐ型）であるが、第２導電型（例えばｎ型）であってもよい。ウェル１４は、平面視でインダクタ３００の外側に位置している領域では分断されていないが、インダクタ３００と重なっている領域では、開口１３の相互間に位置する領域で分断されている。すなわち、平面視でインダクタ３００と重なっている領域では、ウェル１４は、開口１３ごとに独立して設けられた状態となっている。なお、ウェル１４は、インダクタ３００の外側に位置するコンタクト（図示せず）により、基板電位が与えられている。

【0021】

なお、本図に示す例において、インダクタ３００の一方の端子となる第１配線３１０は、インダクタ３００と同一層に位置しており、インダクタ３００の外周側の端部に繋がっているため、インダクタ３００と一体になっている。一方、インダクタ３００の他方の端子となる第２配線３２０も、インダクタ３００と同一層に位置しているが、インダクタ３００とは異なる配線層（本図に示す例ではインダクタ３００の一つ下の配線層）に設けられた中継配線３２２を経由して、インダクタ３００の内周側の端部に繋がっている。

【0022】

次に、本実施形態の作用及び効果について説明する。本実施形態によれば、平面視でインダクタ３００の下方に位置する領域において、素子分離膜１２には複数の開口１３が形成されている。そして開口１３内には、半導体基板１０が位置している。このため、光を用いたアニール処理を行う際に、素子分離膜１２と半導体基板１０の熱吸収係数の差に起因して熱処理に面内ばらつきが生じることを抑制できる。

【0023】

一方、ウェル１４は、開口１３の相互間に位置する領域で分断されている。このため、インダクタ３００の下方に位置する領域では、ウェル１４は、渦電流が発生するために十分な大きさを有することはできない。

【0024】

このように、インダクタ３００の下方に位置する素子分離膜１２に開口１３を設けて開口１３内に半導体基板１０を残しつつ、インダクタ３００の下方に位置する半導体基板１０に渦電流が発生することを抑制できる。

【0025】

また、ウェル１４は、インダクタ３００の下方に位置する領域以外では、分断されていない。このため、インダクタ３００の下方以外の領域において、ウェル１４の電位がばらつくことを抑制できる。

【0026】

また本実施形態では、開口１３内に位置する半導体基板１０上に、ダミーゲート電極１０４を設けている。このため、ＭＯＳトランジスタのゲート電極を形成するときに、エッチングの均一性を高めることができる。

【0027】

（第２の実施形態）
図２（Ａ）及び図２（Ｂ）は、第２の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）及び図１（Ｂ）に対応している。本図に示す半導体装置は、素子分離膜１２に開口１３が形成されていない点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

【0028】

詳細には、インダクタ３００の下方に位置する素子分離膜１２には、開口１３が形成されておらず、そのため、ダミー拡散層１０２も形成されていない。ただし、ダミーゲート電極１０４は、素子分離膜１２上に形成されており、また、ウェル１４は、第１の実施形態と同様に、複数に分断されている。

【0029】

本実施形態によれば、ウェル１４は、インダクタ３００の下方に位置する領域で複数の領域に分断されている。このため、インダクタ３００の下方に位置する領域では、ウェル１４は、渦電流が発生するために十分な大きさを有することはできない。従って、インダクタ３００の下方において、半導体基板１０に渦電流が生じることを抑制できる。

【0030】

（第３の実施形態）
図３は、第３の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）に対応している。本図に示す半導体装置は、開口１３が千鳥状に配置されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

【0031】

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお、開口１３の配列は、図１（Ａ）及び図３（Ａ）に示した例に限定されない。

【0032】

（第４の実施形態）
図４は、第４の実施形態に係る半導体装置の構成を示す図であり、第３の実施形態にける図３に対応している。本図に示す半導体装置は、インダクタ３００の形状を除いて、第３の実施形態に係る半導体装置と同様の構成である。

【0033】

本実施形態において、インダクタ３００を構成する各スパイラルは、正８角形を有している。そして、そして最外周のスパイラルが最も大きな正八角形となっており、内側のスパイラルになるにつれて徐々に正八角形が小さくなっている。

【0034】

なお図５に示すように、インダクタ３００は、第１配線３１０及び第２配線３２０に繋がる部分の双方が同一の配線層に位置していても良い。この場合、インダクタ３００を構成する巻線が２箇所で巻き線の他の部分を跨ぐことになるが、この跨ぐ部分に中継配線３２２が設けられる。図５に示す例では、インダクタ３００の中心を介して互いに対向する２箇所に、中継配線３２２が設けられている。

【0035】

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１の実施形態と比較してインダクタ３００を構成するスパイラルが円形に近いため、インダクタ３００のＱをさらに大きくすることができる。

【0036】

（第５の実施形態）
図６（Ａ）及び図６（Ｂ）は、第５の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）及び図１（Ｂ）に対応している。図７は、半導体装置のうちインダクタ３００の周囲に位置する部分の構造を示す断面図である。なお、図７は一部の構成の図示を省略している。本図に示す半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

【0037】

まず、インダクタ３００は、第４の実施形態と同様の形状を有している。そして、インダクタ３００の周囲には、ガードリング４００が形成されている。ガードリング４００は、平面視でインダクタ３００を囲んでいる。本図に示す例において、ガードリング４００の平面形状は正８角形であり、各辺が、インダクタ３００の最外周を構成するスパイラルと平行になっている。

【0038】

図６（Ｂ）に示すように、ガードリング４００は、コンタクトが形成されている層から、少なくともインダクタ３００が形成されている配線層まで形成されている。また素子分離膜１２には、平面視でガードリング４００と重なる部分に開口が設けられている。そしてその開口内に位置する半導体基板１０には、拡散層４０２が形成されている。拡散層４０２は、ウェル１４と同一導電型であり、ウェル１４よりも不純物濃度が高い。拡散層４０２は、ウェル１４の中に形成されており、また上面がガードリング４００に接続している。ウェル１４のうち拡散層４０２が位置している部分は、ウェル１４の本体から分離されていない。このため、ガードリング４００は、拡散層４０２及びウェル１４を介して基板電位が与えられる。なお、拡散層４０２はダミー拡散層１０２と同一工程で形成されている。

【0039】

そして図７に示すように、ガードリング４００の外側に位置する半導体基板１０には、他の素子、例えばＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２２が形成されている。ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２２は、それぞれコンタクトを介して配線３０，３２に接続している。本図に示す例では、インダクタ３００は下から一層目の配線層、すなわち配線３０，３２と同一層に形成されている。

【0040】

本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、インダクタ３００の周囲をガードリング４００で囲んでいるため、インダクタ３００で発生する電磁場が半導体装置の他の素子に影響を与えたることを抑制でき、また、半導体装置の他の素子がインダクタ３００の動作に影響を与えることを抑制できる。特に本実施形態では、ガードリング４００を接地しているため、上記した効果が大きくなる。

【0041】

（第６の実施形態）
図８（Ａ）及び図８（Ｂ）は、第６の実施形態に係る半導体装置の構成を示す図であり、それぞれ第５の実施形態における図６（Ａ）及び図６（Ｂ）に対応している。本図に示す半導体装置は、ガードリング４００の外側の構造を除いて、第５の実施形態に係る半導体装置と同様の構成である。

【0042】

本実施形態において、ガードリング４００の外側に位置する素子分離膜１２にも、複数の開口１５、拡散層１１２、及びダミーゲート電極１１４が設けられている。開口１５に対する拡散層１１２及びダミーゲート電極１１４の位置関係は、開口１３に対するダミー拡散層１０２及びダミーゲート電極１０４と同様である。ただし開口１５の配置間隔は、開口１３の配置間隔よりも小さい。このため、素子分離膜１２のうち開口１５が形成されている部分の下方において、ウェル１４は分離しておらず、いずれの部分においても基板電位が与えられる。

【0043】

なお、本図に示す例では、開口１５の大きさは開口１３よりも小さくなっている。ただし、開口１５の大きさ及び形状は開口１３と同じであっても良い。また、ガードリング４００の外側の領域において、素子分離膜１２に対する開口１５の面積比率は、ガードリング４００の内側における素子分離膜１２に対する開口１３の面積比率と同じであるのが好ましい。

【0044】

本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、ガードリング４００の外側に位置する素子分離膜１２にも開口１５を設けている。このため、光を用いたアニール処理を行う際に、素子分離膜１２と半導体基板１０の熱吸収係数の差に起因して熱処理に面内ばらつきが生じることを抑制できる。さらに、ガードリング４００の外側に位置する領域では、ウェル１４が分断されていないため、いずれの部分に位置するウェル１４にも基板電位を与えることができる。

【0045】

（第７の実施形態）
図９（Ａ）及び図９（Ｂ）は、第７の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）及び図１（Ｂ）に対応している。本図に示す半導体装置は、インダクタ３００の下方に位置する領域にウェル１４、ダミー拡散層１０２、及びダミーゲート電極１０４が形成されていない点を除いて、第１の実施形態に係る半導体装置と同様である。

【0046】

半導体基板１０には、一般的に低濃度の不純物が予め導入されている。このため、ウェル１４が形成されていない場合においても、インダクタ３００の下方に素子分離膜１２を設けない場合、半導体基板１０に渦電流が発生する可能性がある。これに対して本実施形態では、開口１３を設けた上で、インダクタ３００の下方に素子分離膜１２を設けている。従って、インダクタ３００の下方に位置する半導体基板１０に渦電流が発生することを抑制でき、かつ、光を用いたアニール処理を行う際に、素子分離膜１２と半導体基板１０の熱吸収係数の差に起因して熱処理に面内ばらつきが生じることを抑制できる。

【0047】

（第８の実施形態）
図１０（Ａ）及び図１０（Ｂ）は、第８の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）及び図１（Ｂ）に対応している。本図に示す半導体装置は、ダミーゲート電極１０４が素子分離膜１２上に位置している点を除いて、第１の実施形態に係る半導体装置と同様の構成を有している。

【0048】

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ダミーゲート電極１０４がポリシリコンで形成されており、かつ半導体基板１０がシリコン基板である場合、素子分離膜１２の一部を、半導体基板１０と同一の材料からなるダミーゲート電極１０４を覆うことになる。従って、光を用いたアニール処理を行う際に、素子分離膜１２と半導体基板１０の熱吸収係数の差に起因して熱処理に面内ばらつきが生じることを、さらに抑制できる。

【0049】

（第９の実施形態）
図１１は、第９の実施形態に係る半導体装置の構成を示す図であり、第１の実施形態における図１（Ａ）に対応している。本図に示す半導体装置は、開口１３、ダミー拡散層１０２、及びダミーゲート電極１０４の平面形状を除いて、第１の実施形態に係る半導体装置と同様である。

【0050】

第１の実施形態では、開口１３は、２次元マトリクスを構成するように配置されている。これに対して本実施形態では、開口１３は長方形であり、短辺が延伸している方向に沿った一次元配列を有している。詳細には、開口１３は、長辺が第１の方向（図中上下方向）に沿っており、その両端が、平面視でインダクタ３００から食み出している。そして開口１３は、第１の方向に直交する第２の方向（図中左右方向）に沿って、複数並んで配置されている。

【0051】

ダミー拡散層１０２の平面形状も、開口１３と同様である。またダミーゲート電極１０４は、開口１３内に位置しており、開口１３の長辺方向に沿って延伸している。

【0052】

なお、図１２に示すように、開口１３は、長辺方向において複数に分割されていても良い。

【0053】

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

【0054】

（第１０の実施形態）
図１３（Ａ）及び図１３（Ｂ）は、第１０の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）及び図１（Ｂ）に対応している。本図に示す半導体装置は、インダクタ３００の下方にダミーゲート電極１０４が形成されていない点を除いて、第１の実施形態にかかる半導体装置と同様の構成である。

【0055】

本実施形態によっても、インダクタ３００の下方に位置する半導体基板１０に渦電流が発生することを抑制できる。また、インダクタ３００の下方に位置する素子分離膜１２に開口１３を設けて開口１３内に半導体基板１０を残しているため、光を用いたアニール処理を行う際に、素子分離膜１２と半導体基板１０の熱吸収係数の差に起因して熱処理に面内ばらつきが生じることを抑制できる。

【0056】

また、ウェル１４は、インダクタ３００の下方に位置する領域以外では、分断されていない。このため、インダクタ３００の下方以外の領域において、ウェル１４の電位がばらつくことを抑制できる。

【0057】

（第１１の実施形態）
図１４（Ａ）及び図１４（Ｂ）は、第１１の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）及び図１（Ｂ）に対応している。本図に示す半導体装置は、インダクタ３００の下方にウェル１４が形成されていない点を除いて、第１の実施形態にかかる半導体装置と同様の構成である。

【0058】

本実施形態によっても、第７の実施形態と同様の効果を得ることができる。

【0059】

（第１２の実施形態）
図１５（Ａ）及び図１５（Ｂ）は、第１２の実施形態に係る半導体装置の構成を示す図であり、それぞれ第１の実施形態における図１（Ａ）及び図１（Ｂ）に対応している。本図に示す半導体装置は、インダクタ３００の下方にダミー拡散層１０２が形成されていない点を除いて、第１の実施形態にかかる半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

【0060】

（第１３の実施形態）
図１６（Ａ）及び図１６（Ｂ）は、第１３の実施形態に係る半導体装置の構成を示す図である。図１６（Ａ）は図１６（Ｂ）のＢ−Ｂ´断面図に、ダミー拡散層１０２及びダミーゲート電極１０４を加えたものである。図１６（Ｂ）は、図１６（Ａ）のＡ−Ａ´断面図である。

【0061】

本実施形態に係る半導体装置は、第１回路領域４０、第２回路領域４２、及びガードリング４４を有している。第１回路領域４０は第１回路、例えばアナログ回路が形成される領域である。第２回路領域４２は第２回路、例えばデジタル回路が形成される領域である。ガードリング４４は、第１回路領域４０及び第２回路領域４２のウェルを互いに分離している。これにより、ウェルを介して第１回路領域４０と第２回路領域４２の間でノイズが伝播することを抑制できる。例えばガードリング４４は、第１回路領域４０及び第２回路領域４２の一方を囲むように設けられている。

【0062】

ガードリング４４は、素子分離膜１２に開口１３を設け、さらにウェル１４を、開口１３の相互間に位置する領域で分断することにより形成されている。開口１３の間隔は、開口１３の相互間でウェル１４が分離するように定められる。すなわちガードリング４４を形成することにより、第１回路領域４０のウェル１４と、第２回路領域４２のウェル１４とが分断されることになる。

【0063】

また、開口１３内にはダミー拡散層１０２が形成されており、ダミー拡散層１０２上にはダミーゲート電極１０４が設けられている。ダミー拡散層１０２及びダミーゲート電極１０４は、第１の実施形態と同様である。

【0064】

なお、図示していないが、ガードリング４４の外側の領域に位置する素子分離膜１２にも、図８に示した開口１５、拡散層１１２、及びダミーゲート電極１１４が設けられても良い。

【0065】

次に、本実施形態の作用及び効果について説明する。ガードリング４４となる領域でウェル１４を分離するためには、この領域にも素子分離膜１２を設ける必要がある。そして、開口１３内には、半導体基板１０が位置している。このため、光を用いたアニール処理を行う際に、素子分離膜１２と半導体基板１０の熱吸収係数の差に起因して熱処理に面内ばらつきが生じることを抑制できる。また、開口１３の間隔は、開口１３の相互間でウェル１４が分離するように定められているため、開口１３を設けてもガードリングとしての機能を損なわない。

【0066】

なお、本実施形態において、ダミー拡散層１０２及びダミーゲート電極１０４の少なくとも一方は形成されなくても良い。

【0067】

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

【符号の説明】

【0068】

１０ 半導体基板
１２ 素子分離膜
１３ 開口
１４ ウェル
１５ 開口
２０ ＰＭＯＳトランジスタ
２２ ＮＭＯＳトランジスタ
３０ 配線
３２ 配線
４０ 第１回路領域
４２ 第２回路領域
４４ ガードリング
１０２ ダミー拡散層
１０４ ダミーゲート電極
１１２ 拡散層
１１４ ダミーゲート電極
２００ 多層配線層
３００ インダクタ
３１０ 第１配線
３２０ 第２配線
３２２ 中継配線
４００ ガードリング
４０２ 拡散層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】