特許 5891100 半導体装置及びデータ送信方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5891100

(24)【登録日】2016年2月26日

(45)【発行日】2016年3月22日

(54)【発明の名称】半導体装置及びデータ送信方法

(51)【国際特許分類】

   H04L 25/02 20060101AFI20160308BHJP

   H03K 19/0175 20060101ALI20160308BHJP

   H01L 21/822 20060101ALI20160308BHJP

   H01L 27/04 20060101ALI20160308BHJP

【ＦＩ】

   H04L25/02 303B

   H03K19/00 101P

   H01L27/04 E

【請求項の数】13

【全頁数】30

(21)【出願番号】特願2012-101655(P2012-101655)

(22)【出願日】2012年4月26日

(65)【公開番号】特開2013-229815(P2013-229815A)

(43)【公開日】2013年11月7日

【審査請求日】2015年2月2日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】帰山 隼一

【審査官】 阿部 弘

(56)【参考文献】

【文献】 特表２００１−５１３２７６（ＪＰ，Ａ）

【文献】 特開２０１１−１４６９３４（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０９２８６４（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２５

Ｈ０１Ｌ ２１

Ｈ０１Ｌ ２７

Ｈ０３Ｋ １９

(57)【特許請求の範囲】

【請求項1】

第１の電源系において動作し、入力されたデータ信号及び第１の再送要求信号に基づいて、パルス信号を出力する送信回路と、
前記第１の電源系と異なる第２の電源系において動作し、前記パルス信号に基づいて、前記データ信号を復元する受信回路と、
前記送信回路と前記受信回路とを磁界または電界により結合する絶縁結合素子と、を備え、
前記送信回路は、
前記データ信号及び前記第１の再送要求信号をそれぞれ遅延させた遅延データ信号及び第１の遅延再送要求信号を生成し、
前記遅延データ信号及び前記第１の遅延再送要求信号のエッジにおいて前記パルス信号を出力するとともに、前記遅延データ信号のエッジを跨ぐ所定の期間、前記第１の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、
半導体装置。

【請求項2】

前記送信回路は、
前記遅延データ信号のエッジを跨ぐ所定の期間、前記パルス信号の出力を禁止するための期間信号を生成する第１の論理回路を備えている、
請求項１に記載の半導体装置。

【請求項3】

前記第１の論理回路に、前記データ信号と、前記遅延データ信号をさらに遅延させた信号とが入力される、
請求項２に記載の半導体装置。

【請求項4】

前記送信回路に、さらに第２の再送要求信号が入力され、
前記送信回路は、
前記第２の再送要求信号を遅延させた第２の遅延再送要求信号のエッジにおいて、さらに前記パルス信号を出力すると共に、
前記遅延データ信号のエッジを跨ぐ所定の期間及び前記第１の遅延再送要求信号のエッジを跨ぐ所定の期間、前記第２の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、
請求項１に記載の半導体装置。

【請求項5】

前記送信回路は、
前記第１の遅延再送要求信号のエッジを跨ぐ所定の期間、前記パルス信号の出力を禁止するための期間信号を生成する第２の論理回路を備えている、
請求項４に記載の半導体装置。

【請求項6】

前記第２の論理回路に、前記第１の再送要求信号と、前記第１の遅延再送要求信号をさらに遅延させた信号とが入力される、
請求項５に記載の半導体装置。

【請求項7】

前記第１の電源系の電圧が所定の値より低い場合、前記第１又は第２の再送要求信号を出力する低電圧ロックアウト回路を、さらに備える、
請求項４に記載の半導体装置。

【請求項8】

定期的に前記第１又は第２の再送要求信号を出力する信号生成回路を、さらに備える、
請求項４に記載の半導体装置。

【請求項9】

前記受信回路が、所定の期間、前記パルス信号を検出しない場合、エラー信号を出力するタイマをさらに備える、
請求項８に記載の半導体装置。

【請求項10】

前記送信回路に前記データ信号を出力するマイコンと、
前記受信回路が復元した前記データ信号が入力される駆動回路と、をさらに備える、
請求項１に記載の半導体装置。

【請求項11】

前記駆動回路により駆動されるパワートランジスタと、
前記パワートランジスタのオンオフにより電流が制御されるモータと、をさらに備える、
請求項１０に記載の半導体装置。

【請求項12】

前記絶縁結合素子がコイルを含む、
請求項１に記載の半導体装置。

【請求項13】

データ信号及び第１の再送要求信号を遅延させ、遅延データ信号及び第１の遅延再送要求信号を生成し、
前記遅延データ信号及び前記第１の遅延再送要求信号のエッジにおいてパルス信号を出力するとともに、前記遅延データ信号のエッジを跨ぐ所定の期間、前記第１の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、
データ送信方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びデータ送信方法に関し、例えば絶縁結合素子を備えた半導体装置及びデータ送信方法に関する。

【背景技術】

【0002】

電源電圧の異なる複数の半導体チップ間で信号を送受信する場合、半導体チップ間を絶縁結合素子によって電気的に絶縁しつつ信号を送受信する必要がある。絶縁結合素子としては、コンデンサやコイルなどを用いた交流結合素子あるいは光結合素子（フォトカプラ）などが知られている。特許文献１〜３及び非特許文献１には、絶縁結合素子としてコイルを用いて、信号を送受信する半導体装置が開示されている。

【0003】

一の半導体チップ上の送信回路から絶縁結合素子を用いて他の半導体チップ上の受信回路へデータ信号を送信する場合、特許文献１には、データ信号がＨ（Ｈｉｇｈ）レベルの間、パルス信号を送信し続け、データ信号がＬ（Ｌｏｗ）レベルの間、パルス信号を送信しない手法が開示されている。

【0004】

他方、非特許文献１、特許文献２には、データ信号のエッジをトリガとする１回あるいは２回のパルス信号を送信回路から送信する手法が開示されている。ここで、送信回路からは、データ信号の立ち上がりエッジ（ライズエッジ）と立ち下がりエッジ（フォールエッジ）との区別が可能なパルス信号が送信される。そのため、受信回路においてデータ信号を復元することができる。

【0005】

非特許文献１や特許文献２に開示された手法は、データ信号のエッジのみでパルス信号を送信するため、データ信号がＨレベルの間パルス信号を出力し続ける特許文献１に開示された手法に比べ、消費電力が小さく、放射ノイズも小さいという長所を有している。なお、特許文献３には両方の手法が開示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】米国特許第６２６２６００号明細書

【特許文献2】米国特許第７０７５３２９号明細書

【特許文献3】米国特許第７３０２２４７号明細書

【非特許文献】

【0007】

【非特許文献1】S, Kaeriyama, S. Uchida, M. Furumiya, M. Okada, M. Mizuno, "A 2.5kV isolation 35kV/us CMR 250Mbps 0.13mA/Mbps digital isolator in standard CMOS with an on-chip small transformer", 2010 Symposium on VLSI Circuits, Technical Digest of Technical Papers, 2010, pp197-198

【発明の概要】

【発明が解決しようとする課題】

【0008】

発明者は以下の課題を見出した。
データ信号のエッジのみでパルス信号を送信する手法は、上述した長所を有する一方で、例えばノイズによりデータ信号の値が反転しまう恐れがある。このような誤りを訂正するため、再送要求信号に応じて、何らかのタイミングで（例えば定期的に）、送信回路からデータ信号の値を再送し、データ信号の値を正しい値に維持又は更新することが好ましい。
しかしながら、データ信号のエッジと再送要求信号のエッジとが接近し過ぎると、受信回路においてデータ信号が誤って復元される恐れがあった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

一実施の形態によれば、送信回路が、データ信号及び第１の再送要求信号をそれぞれ遅延させた遅延データ信号及び第１の遅延再送要求信号を生成し、前記遅延データ信号及び前記第１の遅延再送要求信号のエッジにおいてパルス信号を出力するとともに、遅延データ信号のエッジを跨ぐ所定の期間、前記第１の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する。

【発明の効果】

【0010】

前記一実施の形態によれば、受信回路においてデータ信号が誤って復元されることを抑制することができる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１に係る半導体装置を示すブロック図である。

【図2】実施の形態１に係る半導体装置の実装例を示す模式図である。

【図3】実施の形態１に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。

【図4】実施の形態１に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。

【図5】実施の形態１に係る受信回路ＲＸ１の具体的な回路構成の一例を示す回路図である。

【図6】実施の形態１に係る受信回路ＲＸ１の動作の一例を示すタイミングチャートである。

【図7】実施の形態１の比較例に係る送信回路ＴＸ１０の具体的な回路構成の一例を示す回路図である。

【図8】受信回路においてデータ信号が誤って復元される例について説明するためのタイミングチャートである。

【図9】受信回路においてデータ信号が誤って復元される例について説明するためのタイミングチャートである。

【図10】実施の形態２に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。

【図11】実施の形態２に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。

【図12】実施の形態３に係る半導体装置２の構成を示すブロック図である。

【図13】半導体装置の実装例を示す模式図である。

【図14】半導体装置の実装例を示す模式図である。

【図15】半導体装置の実装例を示す模式図である。

【図16】半導体装置の実装例を示す模式図である。

【図17】半導体装置の実装例を示す模式図である。

【図18】半導体装置の実装例を示す模式図である。

【図19】半導体装置の実装例を示す模式図である。

【図20】半導体装置の実装例を示す模式図である。

【図21】半導体装置が適用されるインバータ装置を示す図である。

【図22】半導体装置が適用されるインバータ装置の動作を示すタイミングチャートである。

【図23】実施の形態２の変形例に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。

【図24】実施の形態２の変形例に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。

【図25】実施の形態２の変形例に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。

【図26】実施の形態２の変形例に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。

【発明を実施するための形態】

【0012】

以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

【0013】

（実施の形態１）
まず、図１を参照して、実施の形態１に係る半導体装置について説明する。図１は、実施の形態１に係る半導体装置１の構成を示すブロック図である。実施の形態１に係る半導体装置１は、送信回路ＴＸ１、一次コイルＬ１１、二次コイルＬ１２、受信回路ＲＸ１を備え、アイソレータを構成している。

【0014】

送信回路ＴＸ１は、半導体チップＣＨＰ１に形成される。なお、半導体チップＣＨＰ１は、第１の電源系に属する第１の電源（電源電圧ＶＤＤ１、接地電圧ＧＮＤ１）によって駆動される。

【0015】

一次コイルＬ１１、二次コイルＬ１２、受信回路ＲＸ１は、半導体チップＣＨＰ２に形成される。なお、半導体チップＣＨＰ２は、第１の電源系と異なる第２の電源系に属する第２の電源（電源電圧ＶＤＤ２、接地電圧ＧＮＤ２）によって駆動される。

【0016】

一次コイルＬ１１、二次コイルＬ１２は、電源電圧の異なる２つの半導体チップＣＨＰ１、ＣＨＰ２を電気的に絶縁しつつ磁界または電界により結合する絶縁結合素子を構成している。この絶縁結合素子により、半導体チップＣＨＰ１上の送信回路ＴＸ１から電源電圧の異なる半導体チップＣＨＰ２上の受信回路ＲＸ１へデータ信号を送信することができる。

【0017】

ここで、図２を参照して、半導体装置１の実装例について説明する。図２は、半導体装置１の実装例を示す図である。なお、図２は、主として送信回路ＴＸ１、受信回路ＲＸ１及びこれらの間に設けられた一次コイルＬ１１、二次コイルＬ１２の実装例を説明するものである。

【0018】

図２に示す実装例は、半導体パッケージＰＫＧに２つの半導体チップＣＨＰ１、ＣＨＰ２が搭載される。半導体チップＣＨＰ１、ＣＨＰ２は、それぞれパッドＰｄを有する。そして、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージＰＫＧに設けられた複数のリード端子（外部端子）Ｔに接続される。

【0019】

図２に示すように、半導体チップＣＨＰ１には送信回路ＴＸ１が形成される。半導体チップＣＨＰ２には、受信回路ＲＸ１、一次コイルＬ１１、及び二次コイルＬ１２が形成される。また、半導体チップＣＨＰ１には、送信回路ＴＸ１の出力に接続されるパッドが形成され、半導体チップＣＨＰ２には、一次コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路ＴＸ１は、これらパッドとボンディングワイヤＢＷとを介して、半導体チップＣＨＰ２に形成された一次コイルＬ１１と接続される。

【0020】

なお、図２に示す例では、一次コイルＬ１１及び二次コイルＬ１２が、それぞれ１つの半導体チップ内において上下方向に積層される第１の配線層及び第２の配線層に形成されている。

【0021】

図１に戻り、半導体装置１の構成例の詳細について説明する。送信回路ＴＸ１は、第１の電源系に属する第１の電源に基づき動作する。一方、受信回路ＲＸ１は、第２の電源系に属する第２の電源に基づき動作する。

【0022】

送信回路ＴＸ１は、入力データ信号Ｄｉｎ１と再送要求信号ＲＴ１１のエッジに応じて、送信パルス信号Ｐ１１、Ｐ１２を出力する。本実施の形態では、送信パルス信号Ｐ１１は、Ｈレベル（例えば第１のレベル）を伝達するためのパルス信号であって、一次コイルＬ１１の一端に出力される。他方、送信パルス信号Ｐ１２は、Ｌレベル（例えば第２のレベル）を伝達するためのパルス信号であって、一次コイルＬ１１の他端に出力される。

【0023】

一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１から出力された送信パルス信号Ｐ１１、Ｐ１２を、受信信号ＶＲへ変換し、受信回路ＲＸ１に伝達する。具体的には、送信パルス信号Ｐ１１、Ｐ１２の遷移により一次コイルＬ１１に流れる電流が変化し、これに応じて二次コイルＬ１２の両端間の電圧である受信信号ＶＲが変化する。

【0024】

受信回路ＲＸ１は、二次コイルＬ１２の受信信号ＶＲに基づいて入力データ信号Ｄｉｎ１を復元し、出力データ信号Ｄｏｕｔ１として出力する。

【0025】

本実施の形態に係る半導体装置１では、送信回路ＴＸ１が、入力データ信号Ｄｉｎ１及び再送要求信号ＲＴ１１を遅延させた遅延データ信号ＤＤ１及び遅延再送要求信号ＤＲＴ１１（図３、４を参照して後述）を生成し、遅延データ信号ＤＤ１のエッジを跨ぐ所定の期間、遅延再送要求信号ＤＲＴ１１のエッジにおける送信パルス信号Ｐ１１、Ｐ１２の発生を禁止する。これにより、受信回路ＲＸ１においてデータ信号が誤って復元されることを抑制することができる。

【0026】

次に、図３を参照して、送信回路ＴＸ１の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図３は、実施の形態１に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。図３に示すように、送信回路ＴＸ１は、パルス生成回路ＰＧＣと２つのＡＮＤゲートＡＮ１、ＡＮ２とから構成されている。ここで、パルス生成回路ＰＧＣは、３つの遅延回路ＤＣ１１、ＤＣ１２、ＤＣ２１、１つのＸＯＲゲートＸＯ１、２つのインバータＩＮ１、ＩＮ２、４つのライズエッジ検出回路ＲＥＤ１１、ＲＥＤ１２、ＲＥＤ２１、ＲＥＤ２２、１つのＯＲゲートＯＲ１を備えている。

【0027】

以下に接続関係について説明する。
入力データ信号Ｄｉｎ１は、遅延回路ＤＣ１１に入力される。遅延回路ＤＣ１１は、入力データ信号Ｄｉｎ１を遅延時間Ｔｄだけ遅延させた遅延データ信号ＤＤ１（第１の遅延信号）を出力する。ここで、入力データ信号Ｄｉｎ１ではなく、遅延データ信号ＤＤ１が、受信回路に送信され、データ信号として復元される。

【0028】

そのため、遅延データ信号ＤＤ１が、ライズエッジ検出回路ＲＥＤ１１に入力される。ライズエッジ検出回路ＲＥＤ１１は、遅延データ信号ＤＤ１のライズエッジにおいてエッジ検出信号を出力する。
また、インバータＩＮ１を介した遅延データ信号ＤＤ１の反転信号が、ライズエッジ検出回路ＲＥＤ１２に入力される。ライズエッジ検出回路ＲＥＤ１１は、遅延データ信号ＤＤ１の反転信号のライズエッジすなわち遅延データ信号ＤＤ１のフォールエッジにおいてエッジ検出信号を出力する。

【0029】

さらに、遅延データ信号ＤＤ１は、遅延回路ＤＣ１２に入力される。遅延回路ＤＣ１２は、遅延データ信号ＤＤ１を遅延時間Ｔｄだけさらに遅延させた遅延データ信号ＤＤ２を出力する。
入力データ信号Ｄｉｎ１と遅延データ信号ＤＤ２とが、ＸＯＲゲートＸＯ１に入力される。ＸＯＲゲートＸＯ１は、入力データ信号Ｄｉｎ１のエッジから遅延データ信号ＤＤ２のエッジまでの２Ｔｄの期間を示す禁止期間信号ＰＰ１を出力する。禁止期間信号ＰＰ１は、遅延データ信号ＤＤ１のエッジの前後Ｔｄ（合計２Ｔｄ）の期間、後述する遅延再送要求信号ＤＲＴ１１（第２の遅延信号）のエッジ検出を禁止するための信号である。

【0030】

再送要求信号ＲＴ１１は、遅延回路ＤＣ２１に入力される。遅延回路ＤＣ２１は、再送要求信号ＲＴ１１を遅延時間Ｔｄだけ遅延させた遅延再送要求信号ＤＲＴ１１を出力する。ここで、再送要求信号ＲＴ１１ではなく、遅延再送要求信号ＤＲＴ１１のエッジにおいて、遅延データ信号ＤＤ１の値を再送する。

【0031】

そのため、遅延再送要求信号ＤＲＴ１１は、ライズエッジ検出回路ＲＥＤ２１に入力される。ライズエッジ検出回路ＲＥＤ２１は、遅延再送要求信号ＤＲＴ１１のライズエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路ＲＥＤ２１には、禁止期間信号ＰＰ１も入力されている。そのため、ライズエッジ検出回路ＲＥＤ２１は、遅延再送要求信号ＤＲＴ１１のライズエッジが再送禁止期間（遅延データ信号ＤＤ１のエッジの前後Ｔｄの期間）にある場合には、エッジ検出信号を出力しない。

【0032】

また、インバータＩＮ２を介した遅延再送要求信号ＤＲＴ１１の反転信号は、ライズエッジ検出回路ＲＥＤ２２に入力される。ライズエッジ検出回路ＲＥＤ２２は、遅延再送要求信号ＤＲＴ１１の反転信号のライズエッジすなわち遅延再送要求信号ＤＲＴ１１のフォールエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路ＲＥＤ２２にも、禁止期間信号ＰＰ１が入力されている。そのため、ライズエッジ検出回路ＲＥＤ２２も、遅延再送要求信号ＤＲＴ１１のフォールエッジが再送禁止期間（遅延データ信号ＤＤ１のエッジの前後Ｔｄの期間）にある場合には、エッジ検出信号を出力しない。

【0033】

４つのライズエッジ検出回路ＲＥＤ１１、ＲＥＤ１２、ＲＥＤ２１、ＲＥＤ２２から出力されたエッジ検出信号は、ＯＲゲートＯＲ１に入力される。ＯＲゲートＯＲ１からは、総合パルス信号Ｐ１０が出力される。
総合パルス信号Ｐ１０は、２つのＡＮＤゲートＡＮ１、ＡＮ２に入力される。また、ＡＮＤゲートＡＮ１には、遅延データ信号ＤＤ１が入力される。一方、ＡＮＤゲートＡＮ２には、遅延データ信号ＤＤ１の反転信号が入力される。
この結果、ＡＮＤゲートＡＮ１は、総合パルス信号Ｐ１０がアクティブ（Ｈレベル）になったタイミングにおいて、Ｈレベルを伝達する送信パルス信号Ｐ１１を出力する。また、ＡＮＤゲートＡＮ２は、総合パルス信号Ｐ１０がアクティブになったタイミングにおいて、Ｌレベルを伝達する送信パルス信号Ｐ１２を出力する。

【0034】

次に、図４を参照して、送信回路ＴＸ１の動作について説明する。図４は、実施の形態１に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。なお、図４に示す動作は、絶縁結合素子としてコイルが用いられる場合に限られず、コンデンサ、ＧＭＲ素子等が用いられた場合にも同様にも実現可能である。

【0035】

図４の上から順に、入力データ信号Ｄｉｎ１、遅延データ信号ＤＤ１、遅延データ信号ＤＤ２、禁止期間信号ＰＰ１、再送要求信号ＲＴ１１、遅延再送要求信号ＤＲＴ１１、総合パルス信号Ｐ１０、送信パルス信号Ｐ１１、送信パルス信号Ｐ１２、出力データ信号Ｄｏｕｔ１が、示されている。

【0036】

２段目に示された遅延データ信号ＤＤ１は、最上段に示された入力データ信号Ｄｉｎ１が遅延時間Ｔｄだけ遅延された信号である。上述のように、この遅延データ信号ＤＤ１が、最下段に示された出力データ信号Ｄｏｕｔ１として復元される。
遅延データ信号ＤＤ２は、遅延データ信号ＤＤ１がさらに遅延時間Ｔｄだけ遅延された信号である。
禁止期間信号ＰＰ１は、遅延データ信号ＤＤ１のエッジ前後Ｔｄの期間、６段目に示された遅延再送要求信号ＤＲＴ１１のエッジ検出を禁止するための期間信号である。上述の通り、入力データ信号Ｄｉｎ１と遅延データ信号ＤＤ２から容易に生成することができる。

【0037】

６段目に示された遅延再送要求信号ＤＲＴ１１は、５段目に示された再送要求信号ＲＴ１１が遅延時間Ｔｄだけ遅延された信号である。上述のように、遅延再送要求信号ＤＲＴ１１のエッジにおいて、遅延データ信号ＤＤ１の値が再送される。

【0038】

次に、時系列に説明する。
時刻ｔ１では、遅延再送要求信号ＤＲＴ１１がＬレベルからＨレベルへ切り換わる（つまりライズエッジである）ため、総合パルス信号Ｐ１０が出力される（つまり、総合パルス信号Ｐ１０がＬレベルからＨレベルへ一時的に切り換わる）。また、時刻ｔ１では、遅延データ信号ＤＤ１がＬレベルであるため、Ｌレベルを伝達する送信パルス信号Ｐ１２が出力される。この結果、出力データ信号Ｄｏｕｔ１として、Ｌレベルが伝達される。つまり、出力データ信号Ｄｏｕｔ１の信号レベルは維持される。

【0039】

時刻ｔ２では、遅延データ信号ＤＤ１がＬレベルからＨレベルへ切り換わる（つまりライズエッジである）ため、総合パルス信号Ｐ１０が出力される。そして、Ｈレベルを伝達する送信パルス信号Ｐ１１が出力される。この結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが伝達される。つまり、出力データ信号Ｄｏｕｔ１の信号レベルが、ＬレベルからＨレベルへ切り換わる。なお、遅延データ信号ＤＤ１のライズエッジである時刻ｔ２の前後Ｔｄの期間は、再送禁止期間である。

【0040】

時刻ｔ３では、遅延再送要求信号ＤＲＴ１１がＨレベルからＬレベルへ切り換わる（つまりフォールエッジである）が、再送禁止期間であるため、総合パルス信号Ｐ１０は出力されない（つまり、総合パルス信号Ｐ１０はＬレベルのままとなる）。

【0041】

時刻ｔ４では、遅延データ信号ＤＤ１がＨレベルからＬレベルへ切り換わる（つまりフォールエッジである）ため、総合パルス信号Ｐ１０が出力される。そして、Ｌレベルを伝達する送信パルス信号Ｐ１２が出力される。この結果、出力データ信号Ｄｏｕｔ１として、Ｌレベルが伝達される。つまり、出力データ信号Ｄｏｕｔ１の信号レベルが、ＨレベルからＬレベルへ切り換わる。

【0042】

時刻ｔ３において説明してように、遅延再送要求信号ＤＲＴ１１のエッジが遅延データ信号ＤＤ１のエッジに接近し、再送禁止期間に位置する場合、総合パルス信号Ｐ１０は出力されない。これにより、受信回路ＲＸ１においてデータ信号が誤って復元されることを抑制することができる。

【0043】

次に、図５を参照して、受信回路ＲＸ１の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図５は、実施の形態１に係る受信回路ＲＸ１の具体的な回路構成の一例を示す回路図である。図５に示すように、受信回路ＲＸ１は、パルス検出回路ＰＤＣと２つのパルス拡幅回路ＰＷＣ１、ＰＷＣ２、順序回路ＳＬＣ、ＯＲゲートＯＲ２を備えている。

【0044】

以下に接続関係について説明する。
送信回路ＴＸ１から出力された送信パルス信号Ｐ１１、Ｐ１２に応じて二次コイルＬ１２の両端間に発生する受信信号ＶＲは、パルス検出回路ＰＤＣに入力される。パルス検出回路ＰＤＣは、正パルスを検出した場合は正パルス検出信号ＰＰＤ１を、負パルスを検出した場合は負パルス検出信号ＮＰＤ１を出力する。具体的には、送信回路ＴＸ１から送信パルス信号Ｐ１１、Ｐ１２が出力されると、いずれの場合も１対の正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１が出力される。しかし、送信パルス信号Ｐ１１と送信パルス信号Ｐ１２とでは、正パルス検出信号ＰＰＤ１と負パルス検出信号ＮＰＤ１との出力順序が逆転する。本実施の形態では、送信パルス信号Ｐ１１が出力されると正パルス検出信号ＰＰＤ１が先に出力され、送信パルス信号Ｐ１２が出力されると負パルス検出信号ＮＰＤ１が先に出力される。

【0045】

正パルス検出信号ＰＰＤ１がパルス拡幅回路ＰＷＣ１に、負パルス検出信号ＮＰＤ１がパルス拡幅回路ＰＷＣ２に、入力される。パルス拡幅回路ＰＷＣ１、ＰＷＣ２は、それぞれ入力された正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１を拡幅し、正パルス検出信号ＰＰＤ２、負パルス検出信号ＮＰＤ２を出力する。ここで、パルス拡幅回路ＰＷＣ１、ＰＷＣ２は、正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１のライズエッジは変更せずに、フォールエッジのみを遅延させる。これにより、正パルス検出信号ＰＰＤ２のＨレベルの期間と、負パルス検出信号ＮＰＤ２のＨレベルの期間とを、一部重複させる。

【0046】

正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２は、順序回路ＳＬＣに入力される。順序回路ＳＬＣは、入力された正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２の順序を判定し、出力データ信号Ｄｏｕｔ１を出力する。具体的には、順序回路ＳＬＣは、正パルス検出信号ＰＰＤ２が先に入力された場合、出力データ信号ＤｏｕｔとしてＨレベルを出力する。他方、順序回路ＳＬＣは、負パルス検出信号ＮＰＤ２が先に入力された場合、出力データ信号Ｄｏｕｔ１としてＬレベルを出力する。

【0047】

さらに、正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２は、ＯＲゲートＯＲ２に入力される。ＯＲゲートＯＲ２はパルス検出信号ＰＤ１を出力する。このパルス検出信号ＰＤ１は、実施の形態３で後述するように、例えばパルス検出信号ＰＤ１が出力されてからの時間を計測するタイマのリセット信号として用いることができる。なお、図５からも明らかなように、ＯＲゲートＯＲ２は、出力データ信号Ｄｏｕｔ１を生成する上では必須ではない。

【0048】

次に、図６を参照して、受信回路ＲＸ１の動作について説明する。図６は、実施の形態１に係る受信回路ＲＸ１の動作の一例を示すタイミングチャートである。図６の上から順に、送信回路ＴＸ１から出力された送信パルス信号Ｐ１１及び送信パルス信号Ｐ１２、二次コイルＬ１２の受信信号ＶＲ、正パルス検出信号ＰＰＤ１、負パルス検出信号ＮＰＤ１、正パルス検出信号ＰＰＤ２、負パルス検出信号ＮＰＤ２、出力データ信号Ｄｏｕｔ１、パルス検出信号ＰＤ１が、示されている。

【0049】

３段目に示された二次コイルＬ１２の受信信号ＶＲでは、最上段に示された送信パルス信号Ｐ１１及び２段目に示された送信パルス信号Ｐ１２に応じて、グラフ上側に突出した正パルスもしくはグラフ下側に突出した負パルスが発生する。具体的には、送信パルス信号Ｐ１１のライズエッジ及び送信パルス信号Ｐ１２のフォールエッジでは、正パルスが発生する。一方、送信パルス信号Ｐ１１のフォールエッジ及び送信パルス信号Ｐ１２のライズエッジでは、負パルスが発生する。

【0050】

４段目に示された正パルス検出信号ＰＰＤ１は、受信信号ＶＲの正パルス発生タイミングにおいて出力される。
５段目に示された負パルス検出信号ＮＰＤ１は、受信信号ＶＲの負パルス発生タイミングにおいて出力される。

【0051】

６段目に示された正パルス検出信号ＰＰＤ２は、パルス拡幅回路ＰＷＣ１において正パルス検出信号ＰＰＤ１のフォールエッジを遅延させることにより拡幅された信号である。
７段目に示された負パルス検出信号ＮＰＤ２は、パルス拡幅回路ＰＷＣ２において負パルス検出信号ＮＰＤ１のフォールエッジを遅延させることにより拡幅された信号である。
９段目に示されたパルス検出信号ＰＤ１は、送信パルス信号Ｐ１１及び送信パルス信号Ｐ１２が出力される毎に出力される信号である。上述の通り、正パルス検出信号ＰＰＤ２及び負パルス検出信号ＮＰＤ２から生成される。

【0052】

次に、時系列に説明する。
時刻ｔ１では、送信パルス信号Ｐ１１がＬレベルからＨレベルへ切り換わるため、受信信号ＶＲに正パルスが発生する。そのため、時刻ｔ１では、正パルス検出信号ＰＰＤ１、ＰＰＤ２がＬレベルからＨレベルへ切り換わる。正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わった結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが出力される。

【0053】

時刻ｔ２では、送信パルス信号Ｐ１１がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ２では、負パルス検出信号ＮＰＤ１、ＮＰＤ２がＬレベルからＨレベルへ切り換わる。すなわち、時刻ｔ２では、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わるが、正パルス検出信号ＰＰＤ２がＨレベルのままである。そのため、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力されず、Ｈレベルが維持される。つまり、正パルス検出信号ＰＰＤ２がＨレベルの状態で、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ遷移しても、出力データ信号Ｄｏｕｔ１は変化しない。

【0054】

時刻ｔ３では、送信パルス信号Ｐ１２がＬレベルからＨレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ３では、負パルス検出信号ＮＰＤ１、ＮＰＤ２がＬレベルからＨレベルへ切り換わる。負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わった結果、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力される。

【0055】

時刻ｔ４では、送信パルス信号Ｐ１２がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに正パルスが発生する。そのため、時刻ｔ４では、正パルス検出信号ＰＰＤ１、ＰＰＤ２がＬレベルからＨレベルへ切り換わる。すなわち、時刻ｔ４では、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わるが、負パルス検出信号ＮＰＤ２がＨレベルのままである。そのため、出力データ信号Ｄｏｕｔ１として、Ｈレベルが出力されず、Ｌレベルが維持される。つまり、負パルス検出信号ＮＰＤ２がＨレベルの状態で、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ遷移しても、出力データ信号Ｄｏｕｔ１は変化しない。

【0056】

次に、図７を参照して、実施の形態１の比較例に係る送信回路ＴＸ１０について説明する。図７は、実施の形態１の比較例に係る送信回路ＴＸ１０の具体的な回路構成の一例を示す回路図である。図７に示すように、送信回路ＴＸ１０も、パルス生成回路ＰＧＣと２つのＡＮＤゲートＡＮ１、ＡＮ２とから構成されている。ここで、パルス生成回路ＰＧＣは、２つのインバータＩＮ１、ＩＮ２、４つのライズエッジ検出回路ＲＥＤ１１、ＲＥＤ１２、ＲＥＤ２１、ＲＥＤ２２、１つのＯＲゲートＯＲ１を備えている。つまり、図３に示した本実施の形態１に係る送信回路ＴＸ１と比べると、３つの遅延回路ＤＣ１１、ＤＣ１２、ＤＣ２１、１つのＸＯＲゲートＸＯ１を備えていない。

【0057】

以下に接続関係について説明する。
比較例に係る送信回路ＴＸ１０では、入力データ信号Ｄｉｎ１が、そのまま受信回路に送信され、データ信号として復元される。
そのため、入力データ信号Ｄｉｎ１が、直接ライズエッジ検出回路ＲＥＤ１１に入力される。ライズエッジ検出回路ＲＥＤ１１は、入力データ信号Ｄｉｎ１のライズエッジにおいてエッジ検出信号を出力する。
また、インバータＩＮ１を介した入力データ信号Ｄｉｎ１の反転信号が、ライズエッジ検出回路ＲＥＤ１２に入力される。ライズエッジ検出回路ＲＥＤ１２は、入力データ信号Ｄｉｎ１の反転信号のライズエッジすなわち入力データ信号Ｄｉｎ１のフォールエッジにおいてエッジ検出信号を出力する。

【0058】

再送要求信号ＲＴ１１は、ライズエッジ検出回路ＲＥＤ２１に入力される。ライズエッジ検出回路ＲＥＤ２１は、再送要求信号ＲＴ１１のライズエッジにおいてエッジ検出信号を出力する。
また、インバータＩＮ２を介した再送要求信号ＲＴ１１の反転信号は、ライズエッジ検出回路ＲＥＤ２２に入力される。ライズエッジ検出回路ＲＥＤ２２は、再送要求信号ＲＴ１１の反転信号のライズエッジすなわち再送要求信号ＲＴ１１のフォールエッジにおいてエッジ検出信号を出力する。

【0059】

４つのライズエッジ検出回路ＲＥＤ１１、ＲＥＤ１２、ＲＥＤ２１、ＲＥＤ２２から出力されたエッジ検出信号は、ＯＲゲートＯＲ１に入力される。ＯＲゲートＯＲ１からは、総合パルス信号Ｐが出力される。
総合パルス信号Ｐは、２つのＡＮＤゲートＡＮ１、ＡＮ２に入力される。また、ＡＮＤゲートＡＮ１には、入力データ信号Ｄｉｎ１が入力される。一方、ＡＮＤゲートＡＮ２には、入力データ信号Ｄｉｎ１の反転信号が入力される。
この結果、ＡＮＤゲートＡＮ１は、総合パルス信号Ｐがアクティブ（Ｈレベル）になったタイミングにおいて、Ｈレベルを伝達する送信パルス信号Ｐ１を出力する。また、ＡＮＤゲートＡＮ２は、総合パルス信号Ｐがアクティブになったタイミングにおいて、Ｌレベルを伝達する送信パルス信号Ｐ２を出力する。

【0060】

以上説明したように、比較例に係る送信回路ＴＸ１０は、本実施の形態に係る送信回路ＴＸ１が備える遅延回路ＤＣ１１、ＤＣ１２、ＤＣ２１、及びＸＯＲゲートＸＯ１を備えていない。そのため、入力データ信号Ｄｉｎ１のエッジと再送要求信号ＲＴ１１のエッジとが接近し過ぎた場合、再送要求信号ＲＴ１１に応じた送信パルス信号Ｐ１、Ｐ２の発生を禁止することができない。そのため、受信回路においてデータ信号が誤って復元される恐れがあった。

【0061】

次に、図８、９を参照し、比較例に係る送信回路ＴＸ１０を用いた場合、受信回路においてデータ信号が誤って復元される例について説明する。受信回路の構成は、図５と同じである。図８、９はいずれも、受信回路においてデータ信号が誤って復元される例について説明するためのタイミングチャートである。なお、あくまでも例であり、その他のメカニズムによりデータ信号が誤って復元されることもある。

【0062】

図８、９の上から順に、入力データ信号Ｄｉｎ１、再送要求信号ＲＴ１１、送信パルス信号Ｐ１、送信パルス信号Ｐ２、二次コイルＬ１２の受信信号ＶＲ、正パルス検出信号ＰＰＤ２、負パルス検出信号ＮＰＤ２、出力データ信号Ｄｏｕｔ１が、示されている。

【0063】

まず、図８について説明する。
時刻ｔ１では、入力データ信号Ｄｉｎ１がＬレベルからＨレベルへ切り換わる。そのため、送信パルス信号Ｐ１もＬレベルからＨレベルへ切り換わり、受信信号ＶＲに正パルスが発生する。従って、時刻ｔ１では、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わる。その結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが出力される。

【0064】

時刻ｔ２では、再送要求信号ＲＴ１１がＬレベルからＨレベルへ切り換わる。ここで、入力データ信号Ｄｉｎ１がＨレベルであるため、送信パルス信号Ｐ１が出力される。ここで、時刻ｔ１における入力データ信号Ｄｉｎ１のライズエッジと、時刻ｔ２における再送要求信号ＲＴ１１のライズエッジが接近している。そのため、時刻ｔ１で出力された送信パルス信号Ｐ１と、時刻ｔ２で出力された送信パルス信号Ｐ１とが結合して１つのパルス信号となってしまっている。そのため、受信信号ＶＲに正パルスは発生せず、入力データ信号Ｄｉｎ１の値は伝達されない。

【0065】

時刻ｔ３では、送信パルス信号Ｐ１がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ３では、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わる。ここで、時刻ｔ１に立ち上がった正パルス検出信号ＰＰＤ２は、時刻ｔ３において既にＬレベルへ遷移している。そのため、出力データ信号Ｄｏｕｔ１として、誤ってＬレベルが出力されてしまう。このように、２つの送信パルス信号Ｐ１（あるいはＰ２）が結合してしまうことにより、データ信号が誤って復元され得る。

【0066】

なお、時刻ｔ４では、入力データ信号Ｄｉｎ１がＨレベルからＬレベルへ切り換わり、出力データ信号Ｄｏｕｔ１として、Ｌレベルが正しく出力されているため、詳細な説明は省略する。

【0067】

次に、図９について説明する。
まず、時刻ｔ１では、再送要求信号ＲＴ１１がＬレベルからＨレベルへ切り換わり、入力データ信号Ｄｉｎ１の値（Ｌレベル）が、出力データ信号Ｄｏｕｔ１として、正しく伝達されている。また、時刻ｔ２では、入力データ信号Ｄｉｎ１がＬレベルからＨレベルへ切り換わり、出力データ信号Ｄｏｕｔ１として、Ｈレベルが正しく出力されている。そのため、詳細な説明は省略する。

【0068】

時刻ｔ３では、再送要求信号ＲＴ１１がＨレベルからＬレベルへ切り換わる。ここで、入力データ信号Ｄｉｎ１がＨレベルであるため、送信パルス信号Ｐ１が出力される。そのため、送信パルス信号Ｐ１もＬレベルからＨレベルへ切り換わり、受信信号ＶＲに正パルスが発生する。従って、時刻ｔ３では、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わる。その結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが伝達される。

【0069】

時刻ｔ４では、送信パルス信号Ｐ１がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに負パルスが発生する。そのため、時刻ｔ４では、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ切り換わる。しかし、上述の通り、正パルス検出信号ＰＰＤ２がＨレベルのままであるため、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力されない。

【0070】

時刻ｔ５では、入力データ信号Ｄｉｎ１がＨレベルからＬレベルへ切り換わる。そのため、送信パルス信号Ｐ２もＬレベルからＨレベルへ切り換わり、受信信号ＶＲに負パルスが発生する。従って、負パルス検出信号ＮＰＤ２が出力される。ここで、時刻ｔ４で出力された負パルス検出信号ＮＰＤ２と、時刻ｔ５で出力された負パルス検出信号ＮＰＤ２とが結合して１つのパルス信号となってしまっている。そのため、時刻ｔ５では、負パルス検出信号ＮＰＤ２がＬレベルからＨレベルへ遷移せず、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力されず、誤ってＨレベルに維持される。このように、２つの負パルス検出信号ＮＰＤ２（あるいは正パルス検出信号ＰＰＤ２）が結合してしまうことにより、データ信号が誤って復元され得る。

【0071】

なお、時刻ｔ６では、送信パルス信号Ｐ２がＨレベルからＬレベルへ切り換わるため、受信信号ＶＲに正パルスが発生する。そのため、時刻ｔ６では、正パルス検出信号ＰＰＤ２がＬレベルからＨレベルへ切り換わる。しかし、上述の通り、負パルス検出信号ＮＰＤ２がＨレベルのままであるため、出力データ信号Ｄｏｕｔ１として、Ｌレベルが出力されない。

【0072】

以上説明したように、本実施の形態に係る半導体装置１では、送信回路ＴＸ１が、入力データ信号Ｄｉｎ１及び再送要求信号ＲＴ１１を遅延させた遅延データ信号ＤＤ１及び遅延再送要求信号ＤＲＴ１１を生成し、遅延データ信号ＤＤ１のエッジを跨ぐ所定の期間、遅延再送要求信号ＤＲＴ１１のエッジにおける送信パルス信号Ｐ１１、Ｐ１２の発生を禁止する。これにより、受信回路ＲＸ１においてデータ信号が誤って復元されることを抑制することができる。

【0073】

（実施の形態２）
次に、図１０を参照して、実施の形態２に係る送信回路ＴＸ１について説明する。図１０は、実施の形態２に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。図１０に示すように、送信回路ＴＸ１は、パルス生成回路ＰＧＣと２つのＡＮＤゲートＡＮ１、ＡＮ２とから構成されている。ここで、パルス生成回路ＰＧＣは、５つの遅延回路ＤＣ１１、ＤＣ１２、ＤＣ２１、ＤＣ２２、ＤＣ３１、２つのＸＯＲゲートＸＯ１、ＸＯ２、２つのインバータＩＮ１、ＩＮ２、５つのライズエッジ検出回路ＲＥＤ１１、ＲＥＤ１２、ＲＥＤ２１、ＲＥＤ２２、ＲＥＤ３１、２つのＯＲゲートＯＲ１、ＯＲ３を備えている。

【0074】

図１０に示すように、送信回路ＴＸ１には、入力データ信号Ｄｉｎ１、再送要求信号ＲＴ１１に加え、再送要求信号ＲＴ１２が入力される。例えば、再送要求信号ＲＴ１１は特定のイベントに応じて不定期に出力され、再送要求信号ＲＴ２は定期的に出力される場合などが考えられる。
送信回路ＴＸ１は、実施の形態１に係る送信回路ＴＸ１の回路構成に加え、さらに、遅延回路ＤＣ２２、ＤＣ３１、ＸＯＲゲートＸＯ２、ＯＲゲートＯＲ３、ライズエッジ検出回路ＲＥＤ３１を備えている。

【0075】

以下に接続関係について説明する。
入力データ信号Ｄｉｎ１は、遅延回路ＤＣ１１に入力される。遅延回路ＤＣ１１は、入力データ信号Ｄｉｎ１を遅延時間Ｔｄだけ遅延させた遅延データ信号ＤＤ１（第１の遅延信号）を出力する。ここで、入力データ信号Ｄｉｎ１ではなく、遅延データ信号ＤＤ１が、受信回路に送信され、データ信号として復元される。

【0076】

そのため、遅延データ信号ＤＤ１が、ライズエッジ検出回路ＲＥＤ１１に入力される。ライズエッジ検出回路ＲＥＤ１１は、遅延データ信号ＤＤ１のライズエッジにおいてエッジ検出信号を出力する。
また、インバータＩＮ１を介した遅延データ信号ＤＤ１の反転信号が、ライズエッジ検出回路ＲＥＤ１２に入力される。ライズエッジ検出回路ＲＥＤ１２は、遅延データ信号ＤＤ１の反転信号のライズエッジすなわち遅延データ信号ＤＤ１のフォールエッジにおいてエッジ検出信号を出力する。

【0077】

さらに、遅延データ信号ＤＤ１は、遅延回路ＤＣ１２に入力される。遅延回路ＤＣ１２は、遅延データ信号ＤＤ１を遅延時間Ｔｄだけさらに遅延させた遅延データ信号ＤＤ２を出力する。
入力データ信号Ｄｉｎ１と遅延データ信号ＤＤ２とが、ＸＯＲゲートＸＯ１に入力される。ＸＯＲゲートＸＯ１は、入力データ信号Ｄｉｎ１のエッジから遅延データ信号ＤＤ２のエッジまでの２Ｔｄの期間を示す禁止期間信号ＰＰ１を出力する。詳細については後述するが、禁止期間信号ＰＰ１は、遅延データ信号ＤＤ１のエッジの前後Ｔｄ（合計２Ｔｄ）の期間、後述する再送要求信号ＲＴ１１、ＲＴ１２を遅延時間Ｔｄだけ遅延させた遅延再送要求信号ＤＲＴ１１、ＤＲＴ１２のエッジ検出を禁止するための信号である。

【0078】

再送要求信号ＲＴ１１は、遅延回路ＤＣ２１に入力される。遅延回路ＤＣ２１は、再送要求信号ＲＴ１１を遅延時間Ｔｄだけ遅延させた遅延再送要求信号ＤＲＴ１１を出力する。ここで、再送要求信号ＲＴ１１ではなく、遅延再送要求信号ＤＲＴ１１のエッジにおいて、遅延データ信号ＤＤ１の値を再送する。

【0079】

そのため、遅延再送要求信号ＤＲＴ１１は、ライズエッジ検出回路ＲＥＤ２１に入力される。ライズエッジ検出回路ＲＥＤ２１は、遅延再送要求信号ＤＲＴ１１のライズエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路ＲＥＤ２１には、禁止期間信号ＰＰ１も入力されている。そのため、ライズエッジ検出回路ＲＥＤ２１は、遅延再送要求信号ＤＲＴ１１のライズエッジが再送禁止期間（遅延データ信号ＤＤ１のエッジの前後Ｔｄの期間）にある場合には、エッジ検出信号を出力しない。

【0080】

また、インバータＩＮ２を介した遅延再送要求信号ＤＲＴ１１の反転信号は、ライズエッジ検出回路ＲＥＤ２２に入力される。ライズエッジ検出回路ＲＥＤ２２は、遅延再送要求信号ＤＲＴ１１の反転信号のライズエッジすなわち遅延再送要求信号ＤＲＴ１１のフォールエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路ＲＥＤ２２にも、禁止期間信号ＰＰ１が入力されている。そのため、ライズエッジ検出回路ＲＥＤ２２も、遅延再送要求信号ＤＲＴ１１のフォールエッジが再送禁止期間（遅延データ信号ＤＤ１のエッジの前後Ｔｄの期間）にある場合には、エッジ検出信号を出力しない。

【0081】

さらに、遅延再送要求信号ＤＲＴ１１は、遅延回路ＤＣ２２に入力される。遅延回路ＤＣ２２は、遅延再送要求信号ＤＲＴ１１を遅延時間Ｔｄだけさらに遅延させた遅延再送要求信号ＤＲＴ２１を出力する。
再送要求信号ＲＴ１１と遅延再送要求信号ＤＲＴ２１とが、ＸＯＲゲートＸＯ２に入力される。ＸＯＲゲートＸＯ２は、再送要求信号ＲＴ１１のエッジから遅延再送要求信号ＤＲＴ２１のエッジまでの２Ｔｄの期間を示す禁止期間信号ＰＰ２を出力する。詳細については後述するが、禁止期間信号ＰＰ２は、再送要求信号ＲＴ１１のエッジの前後Ｔｄ（合計２Ｔｄ）の期間、後述する再送要求信号ＲＴ１２を遅延時間Ｔｄだけ遅延させた遅延再送要求信号ＤＲＴ１２のエッジ検出を禁止するための信号である。
禁止期間信号ＰＰ１、ＰＰ２は、ＯＲゲートＯＲ３に入力される。ＯＲゲートＯＲ３からは、禁止期間信号ＰＰ３が出力される。

【0082】

再送要求信号ＲＴ１２は、遅延回路ＤＣ３１に入力される。遅延回路ＤＣ３１は、再送要求信号ＲＴ１２を遅延時間Ｔｄだけ遅延させた遅延再送要求信号ＤＲＴ１２を出力する。ここで、再送要求信号ＲＴ１２ではなく、遅延再送要求信号ＤＲＴ１２のライズエッジにおいて、遅延データ信号ＤＤ１の値を再送する。

【0083】

そのため、遅延再送要求信号ＤＲＴ１２は、ライズエッジ検出回路ＲＥＤ３１に入力される。ライズエッジ検出回路ＲＥＤ３１は、遅延再送要求信号ＤＲＴ１２のライズエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路ＲＥＤ３１には、禁止期間信号ＰＰ３も入力されている。そのため、ライズエッジ検出回路ＲＥＤ３１は、遅延再送要求信号ＤＲＴ１２のライズエッジが再送禁止期間（遅延データ信号ＤＤ１及び遅延再送要求信号ＤＲＴ１１のエッジの前後Ｔｄの期間）にある場合には、エッジ検出信号を出力しない。

【0084】

５つのライズエッジ検出回路ＲＥＤ１１、ＲＥＤ１２、ＲＥＤ２１、ＲＥＤ２２、ＲＥＤ３１から出力されたエッジ検出信号は、ＯＲゲートＯＲ１に入力される。ＯＲゲートＯＲ１からは、総合パルス信号Ｐ１０が出力される。
総合パルス信号Ｐ１０は、２つのＡＮＤゲートＡＮ１、ＡＮ２に入力される。また、ＡＮＤゲートＡＮ１には、遅延データ信号ＤＤ１が入力される。一方、ＡＮＤゲートＡＮ２には、遅延データ信号ＤＤ１の反転信号が入力される。
この結果、ＡＮＤゲートＡＮ１は、総合パルス信号Ｐ１０がアクティブ（Ｈレベル）になったタイミングにおいて、Ｈレベルを伝達する送信パルス信号Ｐ１１を出力する。また、ＡＮＤゲートＡＮ２は、総合パルス信号Ｐ１０がアクティブになったタイミングにおいて、Ｌレベルを伝達する送信パルス信号Ｐ１２を出力する。

【0085】

次に、図１１を参照して、送信回路ＴＸ１の動作について説明する。図１１は、実施の形態２に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。
図１１の上から順に、入力データ信号Ｄｉｎ１、遅延データ信号ＤＤ１、禁止期間信号ＰＰ１、再送要求信号ＲＴ１１、遅延再送要求信号ＤＲＴ１１、禁止期間信号ＰＰ２、再送要求信号ＲＴ１２、遅延再送要求信号ＤＲＴ１２、総合パルス信号Ｐ１０、送信パルス信号Ｐ１１、送信パルス信号Ｐ１２、出力データ信号Ｄｏｕｔ１が、示されている。

【0086】

２段目に示された遅延データ信号ＤＤ１は、最上段に示された入力データ信号Ｄｉｎ１が遅延時間Ｔｄだけ遅延された信号である。上述のように、この遅延データ信号ＤＤ１が、最下段に示された出力データ信号Ｄｏｕｔ１として復元される。
３段目に示された禁止期間信号ＰＰ１は、遅延データ信号ＤＤ１のエッジ前後Ｔｄの期間、５段目に示された遅延再送要求信号ＤＲＴ１１及び８段目に示された遅延再送要求信号ＤＲＴ１２のエッジ検出を禁止するための期間信号である。

【0087】

５段目に示された遅延再送要求信号ＤＲＴ１１は、４段目に示された再送要求信号ＲＴ１１が遅延時間Ｔｄだけ遅延された信号である。上述のように、遅延再送要求信号ＤＲＴ１１のエッジにおいて、遅延データ信号ＤＤ１の値が再送される。
６段目に示された禁止期間信号ＰＰ２は、遅延再送要求信号ＤＲＴ１１のエッジ前後Ｔｄの期間、８段目に示された遅延再送要求信号ＤＲＴ１２のエッジ検出を禁止するための期間信号である。

【0088】

次に、時系列に説明する。
時刻ｔ１では、遅延再送要求信号ＤＲＴ１１がＬレベルからＨレベルへ切り換わるため、総合パルス信号Ｐ１０が出力される。また、時刻ｔ１では、遅延データ信号ＤＤ１がＬレベルであるため、Ｌレベルを伝達する送信パルス信号Ｐ１２が出力される。この結果、出力データ信号Ｄｏｕｔ１として、Ｌレベルが伝達される。つまり、出力データ信号Ｄｏｕｔ１の信号レベルは維持される。なお、遅延再送要求信号ＤＲＴ１１のライズエッジである時刻ｔ１の前後Ｔｄの期間は、遅延再送要求信号ＤＲＴ１２による再送禁止期間である。

【0089】

時刻ｔ２では、遅延再送要求信号ＤＲＴ１２がＬレベルからＨレベルへ切り換わるが、遅延再送要求信号ＤＲＴ１１のエッジ近傍の再送禁止期間である。そのため、総合パルス信号Ｐ１０は出力されない。

【0090】

時刻ｔ３では、遅延データ信号ＤＤ１がＬレベルからＨレベルへ切り換わるため、総合パルス信号Ｐ１０が出力される。そして、Ｈレベルを伝達する送信パルス信号Ｐ１１が出力される。この結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが伝達される。つまり、出力データ信号Ｄｏｕｔ１の信号レベルが、ＬレベルからＨレベルへ切り換わる。なお、遅延データ信号ＤＤ１のライズエッジである時刻ｔ３の前後Ｔｄの期間は、遅延再送要求信号ＤＲＴ１１、ＤＲＴ１２による再送禁止期間である。

【0091】

時刻ｔ４では、遅延再送要求信号ＤＲＴ１２がＬレベルからＨレベルへ切り換わるため、総合パルス信号Ｐ１０が出力される。また、時刻ｔ４では、遅延データ信号ＤＤ１がＨレベルであるため、Ｈレベルを伝達する送信パルス信号Ｐ１１が出力される。この結果、出力データ信号Ｄｏｕｔ１として、Ｈレベルが伝達される。つまり、出力データ信号Ｄｏｕｔ１の信号レベルは維持される。

【0092】

時刻ｔ５では、遅延再送要求信号ＤＲＴ１１がＨレベルからＬレベルへ切り換わるが、遅延データ信号ＤＤ１のエッジ近傍の再送禁止期間であるため、総合パルス信号Ｐ１０は出力されない。

【0093】

時刻ｔ６では、遅延再送要求信号ＤＲＴ１２がＬレベルからＨレベルへ切り換わるが、遅延データ信号ＤＤ１のエッジ近傍の再送禁止期間であるため、総合パルス信号Ｐ１０は出力されない。なお、時刻ｔ６は、遅延再送要求信号ＤＲＴ１１のエッジ近傍の再送禁止期間でもある。

【0094】

時刻ｔ７では、遅延データ信号ＤＤ１がＨレベルからＬレベルへ切り換わるため、総合パルス信号Ｐ１０が出力される。そして、Ｌレベルを伝達する送信パルス信号Ｐ１２が出力される。この結果、出力データ信号Ｄｏｕｔ１として、Ｌレベルが伝達される。つまり、出力データ信号Ｄｏｕｔ１の信号レベルが、ＨレベルからＬレベルへ切り換わる。

【0095】

このように、優先度の高い信号のエッジ近傍では、より優先度の低い信号のエッジに応じた送信パルス信号の出力を禁止する。これにより、受信回路ＲＸ１においてデータ信号が誤って復元されることを抑制することができる。なお、再送要求信号は、データ信号を送信する信号であるため、データ信号の優先度が最も高いが、再送要求信号同士の優先度は適宜決定すればよい。

【0096】

（実施の形態３）
次に、図１２を参照して、実施の形態３に係る半導体装置２について説明する。図１２は、実施の形態３に係る半導体装置２の構成を示すブロック図である。実施の形態３に係る半導体装置２は、２つの送信回路ＴＸ１、ＴＸ２、一次コイルＬ１１、Ｌ２１、二次コイルＬ１２、Ｌ２２、２つの受信回路ＲＸ１、ＲＸ２、２つの発振回路ＯＳＣ１、ＯＳＣ２、２つの１／１０カウンタＣＴＲ１、ＣＴＲ２、２つのタイマＴＭ１、ＴＭ２、２つの低電ロックアウト（ＵＶＬＯ：Under Voltage Lock Out）回路ＵＶＬＯ１、ＵＶＬＯ２、２つＡＮＤゲートＡ１、Ａ２、６つのＯＲゲートＯ１〜Ｏ６を備えている。

【0097】

ここで、送信回路ＴＸ１、ＴＸ２は、実施の形態２において図１０を参照して説明した送信回路ＴＸ１と同様の構成を有している。また、受信回路ＲＸ１、ＲＸ２は、実施の形態１において図５を参照して説明した受信回路ＲＸ１と同様の構成を有している。実施の形態３に係る半導体装置２は、パワートランジスタの制御システムに適用されたアイソレータの例である。

【0098】

まず、主要な構成及び信号の流れについて説明する。
マイコンＭＣＵから出力された制御信号ＣＮＴ１が、入力データ信号Ｄｉｎ１として、送信回路ＴＸ１に入力される。また、送信回路ＴＸ１には、再送要求信号ＲＴ１１、ＲＴ１２も入力される。
送信回路ＴＸ１は、実施の形態２において説明したように、入力データ信号Ｄｉｎ１、再送要求信号ＲＴ１１、ＲＴ１２をそれぞれ同じだけ遅延させた信号のエッジに応じた送信パルス信号Ｐ１１、Ｐ１２を出力する。具体的には、優先度の高い信号のエッジに、優先度の低い信号のエッジが接近した場合、優先度の高い信号のエッジに応じた送信パルス信号のみを発生させ、優先度の低い信号に応じた送信パルス信号は発生させない。

【0099】

送信回路ＴＸ１から出力された送信パルス信号Ｐ１１、Ｐ１２は、一次コイルＬ１１、二次コイルＬ１２を介して受信回路ＲＸ１に送信される。受信回路ＲＸ１は、受信した信号からデータ信号を復元し、出力データ信号Ｄｏｕｔ１を出力する。この出力データ信号Ｄｏｕｔ１が制御信号ＣＮＴ２として、パワートランジスタドライバＰＴＤに入力される。
つまり、マイコンＭＣＵから出力された制御信号ＣＮＴ１が、送信回路ＴＸ１及び受信回路ＲＸ１を介して、制御信号ＣＮＴ２としてパワートランジスタドライバＰＴＤに入力される。

【0100】

他方、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、入力データ信号Ｄｉｎ２として、送信回路ＴＸ２に入力される。また、送信回路ＴＸ２には、再送要求信号ＲＴ２１、ＲＴ２２も入力される。
送信回路ＴＸ２も、実施の形態２において説明したように、入力データ信号Ｄｉｎ２、再送要求信号ＲＴ２１、ＲＴ２２をそれぞれ同じだけ遅延させた信号のエッジに応じた送信パルス信号Ｐ２１、Ｐ２２を出力する。具体的には、優先度の高い信号のエッジに、優先度の低い信号のエッジが接近した場合、優先度の高い信号のエッジに応じた送信パルス信号のみを発生させ、優先度の低い信号に応じた送信パルス信号は発生させない。

【0101】

送信回路ＴＸ２から出力された送信パルス信号Ｐ２１、Ｐ２２は、一次コイルＬ２１、二次コイルＬ２２を介して受信回路ＲＸ２に送信される。受信回路ＲＸ２は、受信した信号からデータ信号を復元し、出力データ信号Ｄｏｕｔ２を出力する。この出力データ信号Ｄｏｕｔ２がエラー検出信号ＥＤ２として、マイコンＭＣＵに入力される。
つまり、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、送信回路ＴＸ２及び受信回路ＲＸ２を介して、エラー検出信号ＥＤ２としてマイコンＭＣＵに入力される。

【0102】

以下に詳細な構成及び信号の流れについて説明する。
マイコンＭＣＵから出力された制御信号ＣＮＴ１が、ＡＮＤゲートＡ１を介して、入力データ信号Ｄｉｎ１として送信回路ＴＸ１に入力される。ここで、ＡＮＤゲートＡ１には、ＵＶＬＯ回路ＵＶＬＯ１から出力される再送要求信号ＲＴ１１の反転信号も入力される。再送要求信号ＲＴ１１は、送信回路ＴＸ１にも入力される。

【0103】

再送要求信号ＲＴ１１は、正常時にはＬレベルであり、電源電圧が低下した異常時には、Ｈレベルとなる。つまり、再送要求信号ＲＴ１１がＬレベルである正常時は、マイコンＭＣＵから出力された制御信号ＣＮＴ１が、入力データ信号Ｄｉｎ１として、送信回路ＴＸ１に入力される。一方、再送要求信号ＲＴ１１がＨレベルの異常時には、ＡＮＤゲートＡ１により、マイコンＭＣＵから出力された制御信号ＣＮＴ１の送信回路ＴＸ１への入力が遮断されるようになっている。

【0104】

また、実施の形態１、２において説明したように、再送要求信号ＲＴ１１がＬレベルからＨレベルあるいはＨレベルからＬレベルへ遷移するタイミングで、入力データ信号Ｄｉｎ１（制御信号ＣＮＴ１）の値が送信回路ＴＸ１から受信回路ＲＸ１へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。

【0105】

さらに、１／１０カウンタＣＴＲ１から出力された再送要求信号ＲＴ１２が、送信回路ＴＸ１に入力される。再送要求信号ＲＴ１２は、発振回路ＯＳＣ１から出力されたクロック信号の１０回に１回の割合でＨレベルとなる信号である。例えば、発振回路ＯＳＣ１から１０ＭＨｚのクロック信号が出力された場合、１／１０カウンタＣＴＲ１において、１μｓ周期（１ＭＨｚ）の再送要求信号ＲＴ１２が生成される。再送要求信号ＲＴ１２により、データ値に変化がなくても１０カウントに１回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路ＲＸ１において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。

【0106】

また、１／１０カウンタＣＴＲ１は、総合パルス信号Ｐ１０又はＵＶＬＯ回路ＵＶＬＯ１から出力される再送要求信号ＲＴ１１によりリセットされる。つまり、総合パルス信号Ｐ１０と再送要求信号ＲＴ１１とを入力とするＯＲゲートＯ１から出力されるリセット信号ＲＳＴ１によりリセットされる。

【0107】

送信回路ＴＸ１は、入力データ信号Ｄｉｎ１、再送要求信号ＲＴ１１、ＲＴ１２に基づいて、送信パルス信号Ｐ１１、Ｐ１２を出力する。送信パルス信号Ｐ１１、Ｐ１２は、一次コイルＬ１１、Ｌ１２を介して受信回路ＲＸ１に入力される。受信回路ＲＸ１はデータ信号を復元して、出力データ信号Ｄｏｕｔ１として出力する。なお、詳細は実施の形態１、２において説明した通りである。

【0108】

出力データ信号Ｄｏｕｔ１は、ＡＮＤゲートＡ２を介してパワートランジスタドライバＰＴＤに入力される。ここで、ＡＮＤゲートＡ２には、ＵＶＬＯ回路ＵＶＬＯ２から出力される再送要求信号ＲＴ２１の反転信号が入力される。また、タイマＴＭ１から出力されるタイムアウト信号ＴＯ１の反転信号が入力される。

【0109】

再送要求信号ＲＴ２１は、正常時にはＬレベルであり、電源電圧が低下した場合、Ｈレベルとなる。また、タイムアウト信号ＴＯ１も正常時にはＬレベルであり、所定のカウント（例えば４０カウント）まで、パルス検出信号ＰＤ１が検出されないと、Ｈレベルとなる。つまり、再送要求信号ＲＴ２１及びタイムアウト信号ＴＯ１がＬレベルである正常時は、出力データ信号Ｄｏｕｔ１がパワートランジスタドライバＰＴＤに入力される。他方、再送要求信号ＲＴ２１又はタイムアウト信号ＴＯ１がＨレベルへ切り換わると、ＡＮＤゲートＡ２により、出力データ信号Ｄｏｕｔ１のパワートランジスタドライバＰＴＤへの入力が遮断される。また、タイムアウト信号ＴＯ１は、受信回路ＲＸ１をリセットする。なお、正常に動作していれば、再送要求信号ＲＴ１２により、１０カウントに１回は送信回路ＴＸ１からデータ値が再送され、受信回路ＲＸ１からパルス検出信号ＰＤ１が出力される。そのため、タイマＴＭ１が４０カウントに達することはない。一方、送信回路ＴＸ１が停止した場合などには、タイムアウト信号ＴＯ１が出力される。再送要求信号ＲＴ１２により、送信回路ＴＸ１の動作異常を検出することができる。

【0110】

ここで、タイマＴＭ１は、発振回路ＯＳＣ２が出力するクロック信号をカウントする。また、タイマＴＭ１は、受信回路ＲＸ１から出力されるパルス検出信号ＰＤ１又はＵＶＬＯ回路ＵＶＬＯ２から出力される再送要求信号ＲＴ２１によりリセットされる。つまり、パルス検出信号ＰＤ１と再送要求信号ＲＴ２１とを入力とするＯＲゲートＯ２から出力されるリセット信号ＲＳＴ２によりリセットされる。

【0111】

他方、エラー検出回路ＥＤＣから出力されたエラー検出信号ＥＤ１が、ＯＲゲートＯ５を介して、入力データ信号Ｄｉｎ２として送信回路ＴＸ２に入力される。エラー検出信号ＥＤ１は、正常時にはＬレベルであり、何らかのエラーが検出された異常時にはＨレベルとなる。ここで、ＯＲゲートＯ５には、ＵＶＬＯ回路ＵＶＬＯ２から出力される再送要求信号ＲＴ２１も入力される。再送要求信号ＲＴ２１は、正常時にはＬレベルであり、電源電圧が低下した異常時、Ｈレベルとなる。つまり、再送要求信号ＲＴ２１は、エラー信号としても、エラー検出信号ＥＤ１と共に送信回路ＴＸ２に入力される。

【0112】

また、実施の形態１、２において説明したように、再送要求信号ＲＴ２１がＬレベルからＨレベルあるいはＨレベルからＬレベルへ遷移するタイミングで、入力データ信号Ｄｉｎ２の値が送信回路ＴＸ２から受信回路ＲＸ２へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。

【0113】

さらに、１／１０カウンタＣＴＲ２から出力された再送要求信号ＲＴ２２が、送信回路ＴＸ１に入力される。再送要求信号ＲＴ２２は、発振回路ＯＳＣ２から出力されたクロック信号の１０回に１回の割合でＨレベルとなる信号である。再送要求信号ＲＴ２２により、データ値に変化がなくても１０カウントに１回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路ＲＸ２において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。

【0114】

また、１／１０カウンタＣＴＲ２は、総合パルス信号Ｐ２０又はＵＶＬＯ回路ＵＶＬＯ２から出力される再送要求信号ＲＴ２１によりリセットされる。つまり、総合パルス信号Ｐ２０と再送要求信号ＲＴ２１とを入力とするＯＲゲートＯ３から出力されるリセット信号ＲＳＴ３によりリセットされる。

【0115】

送信回路ＴＸ２は、入力データ信号Ｄｉｎ２、再送要求信号ＲＴ２１、ＲＴ２２に基づいて、送信パルス信号Ｐ２１、Ｐ２２を出力する。送信パルス信号Ｐ２１、Ｐ２２は、一次コイルＬ２１、Ｌ２２を介して受信回路ＲＸ２に入力される。受信回路ＲＸ２はデータ信号を復元して、出力データ信号Ｄｏｕｔ２として出力する。

【0116】

出力データ信号Ｄｏｕｔ２は、ＯＲゲートＯ６を介してマイコンＭＣＵに入力される。ここで、ＯＲゲートＯ６には、ＵＶＬＯ回路ＵＶＬＯ１から出力される再送要求信号ＲＴ１１が入力される。また、タイマＴＭ２から出力されるタイムアウト信号ＴＯ２が入力される。つまり、再送要求信号ＲＴ１１及びタイムアウト信号ＴＯ２は、出力データ信号Ｄｏｕｔ２と共に、エラー検出信号ＥＤ２として、マイコンＭＣＵに入力される。

【0117】

ここで、タイムアウト信号ＴＯ２は、正常時にはＬレベルであり、所定のカウント（例えば４０カウント）まで、パルス検出信号ＰＤ２が検出されないと、Ｈレベルとなる。また、タイムアウト信号ＴＯ２は、受信回路ＲＸ２をリセットする。なお、正常に動作していれば、再送要求信号ＲＴ２２により、１０カウントに１回は送信回路ＴＸ２からデータ値が再送され、受信回路ＲＸ２からパルス検出信号ＰＤ２が出力される。そのため、タイマＴＭ２が４０カウントに達することはない。一方、送信回路ＴＸ２が停止した場合などには、タイムアウト信号ＴＯ２が出力される。再送要求信号ＲＴ２２により、送信回路ＴＸ２の動作異常を検出することができる。

【0118】

ここで、タイマＴＭ２は、発振回路ＯＳＣ１が出力するクロック信号をカウントする。また、タイマＴＭ２は、受信回路ＲＸ２から出力されるパルス検出信号ＰＤ２又はＵＶＬＯ回路ＵＶＬＯ１から出力される再送要求信号ＲＴ１１によりリセットされる。つまり、パルス検出信号ＰＤ２と再送要求信号ＲＴ１１とを入力とするＯＲゲートＯ４から出力されるリセット信号ＲＳＴ４によりリセットされる。

【0119】

（その他の実施の形態）
半導体装置の実装例は、図２に示した実装例に限られるものではない。以下、代表して、半導体装置の他の実装例について、図１３〜図２０を用いて説明する。なお、図１３〜図１８は、絶縁結合素子としてコイルが用いられた場合の実装例である。図１９は、絶縁結合素子としてコンデンサが用いられた場合の実装例である。図２０は、絶縁結合素子としてＧＭＲ素子が用いられた場合の実装例である。

【0120】

図１３に示す実装例では、半導体チップＣＨＰ１に、送信回路ＴＸ１と、絶縁結合素子を構成する一次コイルＬ１１及び二次コイルＬ１２と、が形成され、半導体チップＣＨＰ２に、受信回路ＲＸ１が形成される。さらに、半導体チップＣＨＰ１には、二次コイルＬ１２の両端にそれぞれ接続されるパッドが形成される。また、半導体チップＣＨＰ２には、受信回路ＲＸ１の入力と接続されるパッドが形成される。そして、受信回路ＲＸ１は、これらパッドとボンディングワイヤＢＷとを介して、半導体チップＣＨＰ１に形成された二次コイルＬ１２と接続される。なお、図１３に示す実装例では、一次コイルＬ１１と二次コイルＬ１２とが、それぞれ一つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。

【0121】

図１４に示す実装例では、半導体チップＣＨＰ１に送信回路ＴＸ１が形成され、半導体チップＣＨＰ２に受信回路ＲＸ１が形成され、半導体チップＣＨＰ１、ＣＨＰ２とは異なる半導体チップＣＨＰ３に一次コイルＬ１１及び二次コイルＬ１２が形成される。さらに、半導体チップＣＨＰ１には、送信回路ＴＸ１の出力に接続されるパッドが形成される。半導体チップＣＨＰ２には、受信回路ＲＸ１の入力に接続されるパッドが形成される。また、半導体チップＣＨＰ３には、一次コイルＬ１１の両端にそれぞれ接続されるパッド及び二次コイルＬ１２の両端にそれぞれ接続されるパッドが形成される。そして、送信回路ＴＸ１は、これらパッドとボンディングワイヤＢＷを介して、半導体チップＣＨＰ３に形成された一次コイルＬ１１と接続される。また、受信回路ＲＸ１は、これらパッドとボンディングワイヤＢＷを介して、半導体チップＣＨＰ３に形成された二次コイルＬ１２と接続される。なお、図１４に示す実装例では、一次コイルＬ１１と二次コイルＬ１２とが、それぞれ一つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。

【0122】

図１５に示す実装例では、半導体チップＣＨＰ１に送信回路ＴＸ１及び一次コイルＬ１１が形成され、半導体チップＣＨＰ２に受信回路ＲＸ１及び二次コイルＬ１２が形成され、半導体チップＣＨＰ１と半導体チップＣＨＰ２とが積層される。また、半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、積層された状態において、一次コイルＬ１１の中心位置と二次コイルＬ１２の中心位置とが同一直線状になるように配置される。

【0123】

図１６に示す実装例では、共通の半導体チップＣＨＰ４上に送信回路ＴＸ１、受信回路ＲＸ１、絶縁結合素子を構成する一次コイルＬ１１及び二次コイルＬ１２が形成される。図１６の例では、一次コイルＬ１１と二次コイルＬ１２とが、それぞれ半導体チップＣＨＰ４上において上下方向に積層される第１の配線層と第２の配線層に形成される。そして、送信回路ＴＸ１が配置される領域と受信回路ＲＸ１が配置される領域とは、半導体チップＣＨＰ４の基板中に形成される絶縁層により互いに絶縁される。

【0124】

図１７及び図１８は、図１６に示す半導体チップＣＨＰ４の基板の断面図である。図１７に示す例では、送信回路ＴＸ１が形成される領域と受信回路ＲＸ１が形成される領域とが絶縁層により電気的に分断される。そして、一次コイルＬ１１及び二次コイルＬ１２は、受信回路ＲＸ１が形成される領域に設けられる。一方、図１８に示す例では、送信回路ＴＸ１が形成される領域と受信回路ＲＸ１が形成される領域とが絶縁層により電気的に分断される。そして、一次コイルＬ１１及び二次コイルＬ１２は、送信回路ＴＸ１が形成される領域に設けられる。

【0125】

図１９は、図２に示す実装例において絶縁結合素子として用いられるコイルを、コンデンサに置き換えたものである。より具体的には、一次コイルＬ１１をコンデンサの一方の電極Ｃ１１に置き換え、二次コイルＬ１２をコンデンサの他方の電極Ｃ１２に置き換えたものである。

【0126】

図２０は、図２に示す実装例において絶縁結合素子として用いられるコイルを、ＧＭＲ素子に置き換えたものである。より具体的には、一次コイルＬ１１をそのままにして、二次コイルＬ１２をＧＭＲ素子Ｒ１２に置き換えたものである。

【0127】

上記したように、絶縁結合素子の種類、絶縁結合素子の配置に関しては特に制限はない。なお、上記説明では、絶縁結合素子を半導体チップ上に形成するとしたが、絶縁結合素子は、外付け部品として設けることも可能である。

【0128】

上記実施の形態１〜３に係る半導体装置の制御対象は、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）に代表されるパワートランジスタである。この場合、上記実施の形態１〜３に係る半導体装置は、受信回路によって再生されたデータＤｏｕｔ１に応じてパワートランジスタのオンオフを制御することにより、電源と負荷との間の導通状態を制御する。

【0129】

さらに、上記実施の形態１〜３に係る半導体装置は、例えば、図２１に示すような、３相モータ（負荷）を駆動するインバータ装置に適用される。図２１に示すインバータ装置は、ハイサイド及びローサイドにそれぞれｕ相、ｖ相、ｗ相に対応する３つずつ（合計６つ）のパワートランジスタドライバＰＴＤ及びエラー検出回路ＥＤＣを有している。マイコンＭＣＵから出力された制御信号（例えばＵＨ、ＵＬ）が、送信回路ＴＸ、コイル、受信回路ＲＸを介して、パワートランジスタドライバＰＴＤに伝達され、制御対象であるＩＧＢＴのオンオフが制御される。一方、エラー検出回路ＥＤＣが検出したエラー信号が、送信回路ＴＸ、コイル、受信回路ＲＸを介して、マイコンＭＣＵに伝達される。

【0130】

図２２のグラフに示すように、マイコンＭＣＵから出力された制御信号（例えばＵＨ、ＵＬ）は、ＰＷＭ制御信号であり、モータに流れる電流（例えばＩＵ）がアナログ的に制御される。ここで、制御信号（例えばＵＨ、ＵＬ）が、実施の形態１、２における入力データ信号Ｄｉｎ１に相当する。

【0131】

さらに、図２３−２６を参照して、実施の形態２の変形例について説明する。図２３、２４は、実施の形態２の変形例に係る送信回路ＴＸ１の具体的な回路構成の一例を示す回路図である。

【0132】

図２３では、図１０と比較して、ライズエッジ検出回路ＲＥＤ２２を備えていない。そのため、遅延再送要求信号ＤＲＴ１１のライズエッジのみでデータ信号を再送し、フォールエッジでは、データ信号を再送しない。これに伴い、禁止期間信号ＰＰ２を生成する論理回路として、ＸＯＲゲートＸＯ２に代えて、再送要求信号ＤＲＴ１１の入力にインバータ（図面では○で表示）を備えたＡＮＤゲートＡＮ３が用いられている。

【0133】

図２４では、図１０と比較して、ライズエッジ検出回路ＲＥＤ２１を備えていない。そのため、遅延再送要求信号ＤＲＴ１１のフォールエッジのみでデータ信号を再送し、ライズエッジでは、データ信号を再送しない。これに伴い、禁止期間信号ＰＰ２を生成する論理回路として、ＸＯＲゲートＸＯ２に代えて、遅延再送要求信号ＤＲＴ２１の入力にインバータ（図面では○で表示）を備えたＡＮＤゲートＡＮ３が用いられている。

【0134】

図２５、２６は、実施の形態２の変形例に係る送信回路ＴＸ１の動作の一例を示すタイミングチャートである。図２５は図２３の送信回路ＴＸ１に、図２６は図２４の送信回路ＴＸ１に、対応したものである。

【0135】

図２５では、図１１のタイミグチャートと比較して、遅延再送要求信号ＤＲＴ１１のフォールエッジである時刻ｔ５では、そもそも総合パルス信号Ｐ１０が出力されない。また、時刻ｔ５近傍において、禁止期間信号ＰＰ２が出力されず、Ｌレベルのままとなっている。その他の点は、図１１と同様であるため、説明を省略する。

【0136】

図２６では、図１１のタイミグチャートと比較して、遅延再送要求信号ＤＲＴ１１のライズエッジである時刻ｔ１において、総合パルス信号Ｐ１０及び送信パルス信号Ｐ１２が出力されず、Ｌレベルのままとなっている。また、時刻ｔ１近傍において、禁止期間信号ＰＰ２が出力されず、Ｌレベルのままとなっている。そのため、遅延再送要求信号ＤＲＴ１２のライズエッジである時刻ｔ２において、図１１では出力されていなかった総合パルス信号Ｐ１０及び送信パルス信号Ｐ１２が出力されている。その他の点は、図１１と同様であるため、説明を省略する。

【0137】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【符号の説明】

【0138】

１、２ 半導体装置
Ａ１、Ａ２、ＡＮ１、ＡＮ２ ＡＮＤゲート
ＢＷ ボンディングワイヤ
Ｃ１１、Ｃ１２電極
ＣＨＰ１−ＣＨＰ４ 半導体チップ
ＣＴＲ１、ＣＴＲ２ カウンタ
ＤＣ１１、ＤＣ１２、ＤＣ２１、ＤＣ２２、ＤＣ３１ 遅延回路
ＥＤＣ エラー検出回路
ＩＮ１、ＩＮ２ インバータ
Ｌ１１、Ｌ２１ 一次コイル
Ｌ１２、Ｌ２２ 二次コイル
ＭＣＵ マイコン
Ｏ１−Ｏ６ ＯＲゲート
ＯＲ１−ＯＲ３ ＯＲゲート
ＯＳＣ１、ＯＳＣ２ 発振回路
Ｐｄ パッド
ＰＤＣ パルス検出回路
ＰＧＣ パルス生成回路
ＰＫＧ 半導体パッケージ
ＰＴＤ パワートランジスタドライバ
ＰＷＣ１、ＰＷＣ２ パルス拡幅回路
Ｒ１２ ＧＭＲ素子
ＲＥＤ１１、ＲＥＤ１２、ＲＥＤ２１、ＲＥＤ２２、ＲＥＤ３１ ライズエッジ検出回路
ＲＸ、ＲＸ１、ＲＸ２ 受信回路
ＳＬＣ 順序回路
Ｔ リード端子
ＴＭ１、ＴＭ２ タイマ
ＴＸ、ＴＸ１、ＴＸ２ 送信回路
ＵＶＬＯ１、ＵＶＬＯ２ ＵＶＬＯ回路
ＸＯ１、ＸＯ２ ＸＯゲート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】