特許 5897944 積層焼結セラミックインターポーザ、及び当該積層焼結セラミックインターポーザを含む半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5897944

(24)【登録日】2016年3月11日

(45)【発行日】2016年4月6日

(54)【発明の名称】積層焼結セラミックインターポーザ、及び当該積層焼結セラミックインターポーザを含む半導体パッケージ

(51)【国際特許分類】

   H01L 23/13 20060101AFI20160324BHJP

   H01L 23/32 20060101ALI20160324BHJP

   H05K 1/02 20060101ALI20160324BHJP

【ＦＩ】

   H01L23/12 C

   H01L23/32 D

   H05K1/02 B

【請求項の数】15

【全頁数】22

(21)【出願番号】特願2012-64866(P2012-64866)

(22)【出願日】2012年3月22日

(65)【公開番号】特開2013-197437(P2013-197437A)

(43)【公開日】2013年9月30日

【審査請求日】2014年11月18日

(73)【特許権者】

【識別番号】000004064

【氏名又は名称】日本碍子株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】平井 隆己

(72)【発明者】

【氏名】矢野 信介

(72)【発明者】

【氏名】谷 信

【審査官】 原田 貴志

(56)【参考文献】

【文献】 特開平０７−２２１４３３（ＪＰ，Ａ）

【文献】 特開２００５−０３９２３２（ＪＰ，Ａ）

【文献】 特開２００５−０８９２５０（ＪＰ，Ａ）

【文献】 特開２００２−３６８４１７（ＪＰ，Ａ）

【文献】 特開２００９−１８８２１８（ＪＰ，Ａ）

【文献】 特開２００４−０６４０５８（ＪＰ，Ａ）

【文献】 特開２００３−３４２０６３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１３、２３／３２

Ｈ０５Ｋ １／０２

(57)【特許請求の範囲】

【請求項1】

セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の主面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の主面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第１主面は、半導体素子が実装される実装面を備え、
前記実装面は、前記第１主面のうち、前記第１表面電極の少なくとも一部が配設されている領域を含み、かつ、表面粗さの最大高さＲｍａｘが３μｍ以下であり、
前記第２主面は、外縁部近傍に比べて中央部近傍が窪んだ凹面の形状をなしている、
積層焼結セラミックインターポーザ。

【請求項2】

請求項１に記載の積層焼結セラミックインターポーザであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第１表面電極、前記第２表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、
積層焼結セラミックインターポーザ。

【請求項3】

請求項１又は２の何れか１項に記載の積層焼結セラミックインターポーザであって、
前記第１主面及び前記第２主面の両方と略平行かつ略等距離である面として規定される中間面から前記第１主面側の領域における前記導体が占める割合が、前記中間面から前記第２主面側の領域における前記導体が占める割合よりも低い、
積層焼結セラミックインターポーザ。

【請求項4】

請求項１乃至３の何れか１項に記載の積層焼結セラミックインターポーザであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
積層焼結セラミックインターポーザ。

【請求項5】

請求項４に記載の積層焼結セラミックインターポーザであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザ。

【請求項6】

請求項４に記載の積層焼結セラミックインターポーザであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザ。

【請求項7】

半導体素子と第１基板とを含んでなる半導体パッケージであって、
前記第１基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の主面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の主面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第１主面は、半導体素子が実装される実装面を備え、
前記実装面は、前記第１主面のうち、前記第１表面電極の少なくとも一部が配設されている領域を含み、かつ、表面粗さの最大高さＲｍａｘが３μｍ以下であり、
前記第２主面は、外縁部近傍に比べて中央部近傍が窪んだ凹面の形状をなしている、
積層焼結セラミックインターポーザであり、
前記半導体素子と前記第１基板とが、前記第１表面電極を介して電気的に接続されている、
半導体パッケージ。

【請求項8】

請求項７に記載の半導体パッケージであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第１表面電極、前記第２表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、
半導体パッケージ。

【請求項9】

請求項７又は８の何れか１項に記載の半導体パッケージであって、
前記第１主面及び前記第２主面の両方と略平行かつ略等距離である面として規定される中間面から前記第１主面側の領域における前記導体が占める割合が、前記中間面から前記第２主面側の領域における前記導体が占める割合よりも低い、
半導体パッケージ。

【請求項10】

請求項７乃至９の何れか１項に記載の半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
半導体パッケージ。

【請求項11】

請求項１０に記載の半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。

【請求項12】

請求項１０に記載の半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
半導体パッケージ。

【請求項13】

請求項７乃至１２の何れか１項に記載の半導体パッケージであって、
前記半導体素子が半導体ＩＣチップである、
半導体パッケージ。

【請求項14】

請求項７乃至１３の何れか１項に記載の半導体パッケージであって、
第２基板を更に含み、
前記第１基板と前記第２基板とが、前記第２表面電極を介して電気的に接続されている、
半導体パッケージ。

【請求項15】

請求項１４に記載の半導体パッケージであって、
前記第２基板の基材が樹脂を含んでなる、
半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層焼結セラミックインターポーザに関する。より具体的には、本発明は、ファインライン化された内層配線を有する積層焼結セラミックインターポーザに関する。更に、本発明は、当該積層焼結セラミックインターポーザを含む半導体パッケージにも関する。

【背景技術】

【0002】

従来、例えばＩＣチップ等の半導体素子を配線基板にフリップチップ実装する等して、例えば樹脂等のモールド剤で封止した、所謂フリップチップＢＧＡパッケージ等の半導体パッケージが多く用いられている。かかる半導体パッケージ用の樹脂配線基板は、配線層と絶縁層とが複数積層された多層基板からなるのが一般的であり、当該配線層と、絶縁層を貫通する貫通導体とによって、基板の一方の面に配設された半導体素子等を実装するための電気端子と、基板の他方の面に配設された当該パッケージを例えばマザーボード等の回路基板に実装するためのボールグリッドアレイ（ＢＧＡ）型の電気端子との間を電気的に接続している（例えば、特許文献１を参照）。

【0003】

半導体パッケージにおいて、上記のような樹脂製のパッケージ基板を用いる場合、半導体素子を構成する材質（例えば、シリコン等）とパッケージ基板の基材を構成する材質（例えば、エポキシ樹脂等）との間の熱膨張率の違いにより、例えば、パッケージ基板への半導体素子の実装時や半導体パッケージの使用時等における温度変化に伴う半導体素子とパッケージ基板との間の寸法変化量に差が生じる場合がある。その結果、半導体素子とパッケージ基板との間に熱応力が生じ、当該応力に起因して、例えば、半導体素子の破壊や半導体素子とパッケージ基板との接合部（例えば、はんだによる接合部）における亀裂の発生等の問題を生じ、半導体パッケージとしての信頼性の低下に繋がる虞がある。

【0004】

また、様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、入出力端子数の増加、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。具体的には、従来、上記のような半導体パッケージ用の配線基板の配線層の線幅及び線間隔としては、２５〜１５０μｍ程度のものが求められていたが、上記のような背景や、例えばＩＣチップ等の半導体素子の端子数の増加に伴い、５〜１５μｍ程度の微細な線幅及び線間隔が要求されるようになってきている。しかしながら、かかる微細な線幅及び線間隔を有する配線及び端子を従来の樹脂製のパッケージ基板において形成させることは製造プロセス上困難であるのが実情である。

【0005】

しかも、上記のような半導体素子や半導体パッケージ用の配線基板においては高密度化が益々進行し、入出力端子及び配線の数の増加並びに入出力端子及び配線の幅や間隔の益々の微細化（ファインライン化）が益々進行している。かかる半導体素子や半導体パッケージ用基板における入出力端子及び配線の数の益々の増加並びに入出力端子及び配線の益々のファインライン化の進行に伴い、例えば、半導体パッケージ用基板への半導体素子の実装時や半導体パッケージの使用時等に半導体素子や当該基板が受ける熱量が益々大きくなってきている。その結果、上述のような半導体素子を構成する材質（例えば、シリコン等）とパッケージ基板の基材を構成する材質（例えば、エポキシ樹脂等）との間の熱膨張率の違いにより半導体素子とパッケージ基板との間に発生する熱応力に起因する、例えば半導体素子の破壊及び半導体素子とパッケージ基板との接合部における亀裂の発生等の問題が益々深刻化している。

【0006】

そこで、近年においては、半導体素子と樹脂配線基板との間に、例えばシリコンやセラミック等、半導体素子の熱膨張率に近い熱膨張率を有する材質を基材とする中間配線基板（インタポーザ）を用いたパッケージ構成も提案されている。かかる構成により、上記のように温度変化に伴って半導体素子と中間基板との間に作用する熱応力を低減することができる。その結果、半導体素子の接合部に作用する熱応力に起因する上記のような問題を軽減して、半導体パッケージとしての信頼性の低下を抑制することができる。加えて、かかるインターポーザにおいては、従来の樹脂製のパッケージ基板と比べて、上述のような微細な線幅及び線間隔を有する配線及び端子を形成させることが比較的容易である。

【0007】

上記のようなインターポーザは、通常、絶縁層と配線層とを積層した多層基板からなるのが一般的であり、当該配線層と、絶縁層を貫通する貫通導体とによって、基板の一方の面に配設された半導体素子等を実装するための電気端子と、基板の他方の面に配設されたパッケージ基板（樹脂配線基板）に中間基板を実装する為の電気端子との間を電気的に接続している(例えば、特許文献２及び３を参照）。

【0008】

ところで、インターポーザは、上記のように半導体素子と樹脂製のパッケージ基板との間に配設されることから、それぞれの基材を構成する材質が有する熱膨張率の違いにより、半導体素子との間及び樹脂製のパッケージ基板との間のそれぞれにおいて上述のような熱応力を受ける。従って、インターポーザの基材を構成する材質としては、半導体素子の基材を構成する材質が有する熱膨張率と樹脂製のパッケージ基板の基材を構成する材質が有する熱膨張率との間に入る熱膨張率を有する材質を使用するのが一般的である。しかしながら、前述のような半導体パッケージのファインライン化の益々の進行に伴い、半導体素子の入出力端子の機械的強度の低下が特に顕著であることから、インターポーザの熱膨張率を半導体素子の熱膨張率に近付けることにより、上述のような熱応力に起因する半導体素子の入出力端子の破壊等の問題を低減させることが一般的である。

【0009】

上記の結果、インターポーザとパッケージ基板との間においては、インターポーザとパッケージ基板との間の熱膨張率の違いにより、例えば、インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等における温度変化に伴うインターポーザとパッケージ基板との間の寸法変化量に差が生じる虞がある。その結果、インターポーザとパッケージ基板との間に熱応力が生じ、当該応力に起因して、例えば、インターポーザの破壊やインターポーザとパッケージ基板との接合部（例えば、はんだによる接合部）における亀裂の発生等の問題を生じ、半導体パッケージとしての信頼性の低下に繋がる虞がある。

【0010】

従って、当該技術分野においては、半導体パッケージ用インターポーザにおいて、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等における大幅な温度変化に曝されても、当該インターポーザと当該パッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することにより、より高い信頼性を有する半導体パッケージを提供することができる技術に対する継続的な要求が存在する。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開平５−２４３３３０号公報

【特許文献2】特公平２−４５３５７号公報

【特許文献3】特許２０１０−０３４４０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

前述のように、当該技術分野においては、半導体パッケージ用インターポーザにおいて、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等における大幅な温度変化に曝されても、当該インターポーザと当該パッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することにより、より高い信頼性を有する半導体パッケージを提供することができる技術に対する継続的な要求が存在する。

【0013】

本発明は、かかる要求に応えるために為されたものである。即ち、本発明は、半導体パッケージ用インターポーザにおいて、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等における大幅な温度変化に曝されても、当該インターポーザと当該パッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することにより、より高い信頼性を有する半導体パッケージを提供することができるインターポーザを提供することを１つの目的とする。更に、本発明は、かかるインターポーザを使用することにより、より高い信頼性を有する半導体パッケージを提供することをもう１つの目的とする。

【課題を解決するための手段】

【0014】

上記１つの目的は、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の主面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の主面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第１主面は、半導体素子が実装される実装面を備え、
前記実装面は、前記第１主面のうち、前記第１表面電極の少なくとも一部が配設されている領域を含み、かつ、表面粗さの最大高さＲｍａｘが３μｍ以下であり、
前記第２主面は、外縁部近傍に比べて中央部近傍が窪んだ凹面の形状をなしている、
積層焼結セラミックインターポーザによって達成される。

【0015】

更に、上記もう１つの目的は、
半導体素子と第１基板とを含んでなる半導体パッケージであって、
前記第１基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の主面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の主面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第１主面は、半導体素子が実装される実装面を備え、
前記実装面は、前記第１主面のうち、前記第１表面電極の少なくとも一部が配設されている領域を含み、かつ、表面粗さの最大高さＲｍａｘが３μｍ以下であり、
前記第２主面は、外縁部近傍に比べて中央部近傍が窪んだ凹面の形状をなしている、
積層焼結セラミックインターポーザであり、
前記半導体素子と前記第１基板とが、前記第１表面電極を介して電気的に接続されている、
半導体パッケージによって達成される。

【発明の効果】

【0016】

本発明によれば、半導体パッケージ用インターポーザにおいて、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等における大幅な温度変化に曝されても、当該インターポーザと当該パッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することにより、より高い信頼性を有する半導体パッケージを提供することができる。

【図面の簡単な説明】

【0017】

【図1】本発明の１つの実施態様に係る積層焼結セラミックインターポーザの形状及び製造方法を説明する模式図である。

【図2】本発明の１つの実施態様に係る積層焼結セラミックインターポーザにおける内層配線の構成を表す模式図である。

【発明を実施するための形態】

【0018】

前述のように、本発明は、半導体パッケージ用インターポーザにおいて、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等における大幅な温度変化に曝されても、当該インターポーザと当該パッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することにより、より高い信頼性を有する半導体パッケージを提供することができるインターポーザを提供することを１つの目的とする。更に、本発明は、かかるインターポーザを使用することにより、より高い信頼性を有する半導体パッケージを提供することをもう１つの目的とする。

【0019】

本発明者は、上記目的を達成すべく鋭意研究の結果、インターポーザのパッケージ基板に対向する主面を凹面とすることにより、上述のように大幅な温度変化に曝されても、インターポーザとパッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和して、例えば、インターポーザの破壊、インターポーザとパッケージ基板との接合部における亀裂等の問題を抑制することにより、より高い信頼性を有する半導体パッケージを提供することができることを見出し、本発明を相当するに至ったものである。

【0020】

即ち、本発明の第１の実施態様は、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の主面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の主面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第１主面は、半導体素子が実装される実装面を備え、
前記実装面は、前記第１主面のうち、前記第１表面電極の少なくとも一部が配設されている領域を含み、かつ、表面粗さの最大高さＲｍａｘが３μｍ以下であり、
前記第２主面は、外縁部近傍に比べて中央部近傍が窪んだ凹面の形状をなしている、
積層焼結セラミックインターポーザである。

【0021】

上記のように、本実施態様に係る積層焼結セラミックインターポーザは、セラミックを含んでなる複数の誘電体層からなる基材と、２つの主面の一方の主面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、２つの主面の他方の主面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、前記基材中に埋設され、且つ導体を含んでなる内層配線と、を備え、前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。これにより、本実施態様に係る積層焼結セラミックインターポーザは、例えば、半導体素子とパッケージ基板との間に介装されて、半導体素子とパッケージ素子との間の熱膨張率の差に起因して発生する熱応力をある程度軽減すると共に、前述のように高度にファインライン化された半導体素子と高度なファインライン化が困難なパッケージ基板との間での配線間隔（ピッチ）の差を整合させることができる。

【0022】

加えて、本実施態様に係る積層焼結セラミックインターポーザにおいては、前記第１主面の前記第１表面電極の少なくとも一部が配設されている領域を含む実装面の表面粗さの最大高さＲｍａｘが３μｍ以下である。これにより、当該インターポーザに半導体素子を例えばはんだ付け等によって接合して実装する際に、前述のように高度にファインライン化された半導体素子の端子と当該インターポーザの第１表面電極とを高い精度にて実装することができる。尚、かかる表面粗さを有する実装面は、当該インターポーザの第１主面のうち、少なくとも半導体素子が実装される領域に設けられていればよいが、第１主面の全領域が上記のような表面粗さを満足するものであってもよい。

【0023】

ところで、前述のように、セラミックの熱膨張率は、パッケージ基板の基材として一般的に使用される樹脂の熱膨張率よりも、半導体素子を構成するシリコンの熱膨張率に近い。従って、本実施態様に係る積層焼結セラミックインターポーザは、セラミックを含んでなる複数の誘電体層からなる基材を備えることから、前述のように、例えば半導体パッケージ等においてパッケージ基板と接合された状態において当該インターポーザが前述のような温度変化に曝されると、当該インターポーザの寸法変化とパッケージ基板の寸法変化との差に起因して、当該インターポーザとパッケージ基板との間に熱応力が作用する。かかる熱応力は、当該インターポーザとパッケージ基板とを接続する端子等の接合部を引き剥がす方向に作用し、当該インターポーザとパッケージ基板との接合面の中心部近傍と比較して、外縁部近傍の方が、より大きい熱応力が作用する。

【0024】

しかしながら、本実施態様に係る積層焼結セラミックインターポーザの第２主面は、外縁部近傍に比べて中心部近傍が窪んだ凹面の形状をしている。これにより、本実施態様に係る積層焼結セラミックインターポーザにおいては、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等において大幅な温度上昇に曝されて、当該インターポーザよりもパッケージ基板の方がより大幅に熱膨張を生じても、当該インターポーザの第２主面が、その凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に変形することにより、当該インターポーザと当該パッケージ基板との接合部（例えば、端子のはんだ付け部分等）に作用する応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することができる。その結果、本実施態様に係る積層焼結セラミックインターポーザによれば、より高い信頼性を有する半導体パッケージを提供することができるインターポーザを提供することができる。

【0025】

前述のように、本実施態様に係る積層焼結セラミックインターポーザにおいては、導体を含んでなる１つ以上の第１表面電極が、当該インターポーザの２つの主面の一方の主面である第１主面に露出するように配設され、且つ、導体を含んでなる１つ以上の第２表面電極が、当該インターポーザの２つの主面の他方の主面である第２主面に露出するように配設される。換言すれば、本実施態様に係る積層焼結セラミックインターポーザの２つの主面（即ち、第１主面及び第２主面）の各々には、それぞれの主面に接合される対象物（例えば、半導体素子やパッケージ基板等）と接合して電気的接続を確立するための表面電極（即ち、それぞれ第１表面電極及び第２表面電極）がそれぞれ１つ以上設けられる。

【0026】

具体的には、本実施態様に係る積層焼結セラミックインターポーザの第１主面には、第１主面側に接合される対象物（例えば、半導体素子等）が備える電気的接合のための端子又は電極（例えば、バンプ等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な大きさ及び形状を有する導体が露出するように、１つ以上の第１表面電極が設けられる。一方、本実施態様に係る積層焼結セラミックインターポーザの第２主面には、第２主面側に接合される対象物（例えば、パッケージ基板等）が備える電気的接合のための端子又は電極（例えば、ランド等）に対応する位置において、当該対象物と接合して電気的接続を確立するのに必要な（バンプ等を設けることができる）大きさ及び形状を有する導体が露出するように、１つ以上の第２表面電極が設けられる。

【0027】

上記のように、本実施態様に係る積層焼結セラミックインターポーザの第１主面に複数の第１表面電極が設けられる場合は、第１主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第１表面電極が第１主面に設けられる。同様に、本実施態様に係る積層焼結セラミックインターポーザの第２主面に複数の第２表面電極が設けられる場合は、第２主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第２表面電極が第２主面に設けられる。

【0028】

尚、本実施態様に係る積層焼結セラミックインターポーザの第１主面及び第２主面において露出している第１表面電極及び第２表面電極と、それぞれの主面側に接合される対象物との電気的接続は、例えば、はんだ付けによって達成することができるが、これらを電気的に接続する方法は特定の手法に限定されるものではなく、当該技術分野において知られている何れの手法を使用して達成してもよい。かかる手法の例としては、はんだ付けの他にも、例えば、Ｃｕ-Ｃｕ３Ｓｎ-Ｃｕ等の金属間化合物接合や、Ｃｕ−Ｃｕ、Ｗ−Ｗ等の拡散接合等を挙げることができる。積層焼結セラミックインターポーザは、耐熱性と剛性が高いので、従来の樹脂配線基板には適用できなかったような３００℃以上の高温や或いは圧力の印加が必要な端子接合プロセスも適用することができ、端子接合方法の選択肢が広くなる。

【0029】

前述のように、本実施態様に係る積層焼結セラミックインターポーザにおいては、導体を含んでなる内層配線が前記基材中に埋設される。また、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。更に、前記内層配線は、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体（ビア）、及び前記主面に平行な複数の面内において延在する面内導体を含んでなる。

【0030】

一方、上述のように、本実施態様に係る積層焼結セラミックインターポーザの第１主面に複数の第１表面電極が設けられる場合は、第１主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する第１表面電極が第１主面に設けられる。同様に、本実施態様に係る積層焼結セラミックインターポーザの第２主面に複数の第２表面電極が設けられる場合は、第２主面の側に接合される対象物が備える電気的接合のための端子又は電極のピッチに応じたピッチを有する複数の第２表面電極が第２主面に設けられる。

【0031】

従って、複数の第１表面電極のピッチと複数の第２表面電極のピッチとが異なる場合、前記内層配線の少なくとも一部（例えば、前記主面に平行な複数の面内において延在する面内導体を含む領域）は、第１表面電極側のピッチを第２表面電極側のピッチに変換する機能、又は第２表面電極側のピッチを第１表面電極側のピッチに変換する機能を担うこととなる。

【0032】

尚、前述のように、前記内層配線は、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する。換言すれば、第１表面に設けられた第１表面電極の中には、第２表面に設けられた第２表面電極の何れにも電気的に接続されていないものがあってもよい。このように第２表面電極と電気的に接続されていない第１表面電極は、内層配線を介して他の第１表面電極と電気的に接続されていてもよい。あるいは、このように第２表面電極と電気的に接続されていない第１表面電極は、他の何れの表面電極にも電気的に接続されていない内層配線の導体にのみ電気的に接続されていてもよい（例えば、グランド電極）。また、同様のことが、第２表面に設けられた第２表面電極にも当てはまる。このように、本実施態様に係る積層焼結セラミックインターポーザにおいて、第１表面電極、第２表面電極、及び内層配線の間での電気的接続パターンは、当該基板が使用される回路素子パッケージの設計仕様等に従って、様々な構成とすることができる。

【0033】

ところで、本実施態様に係る積層焼結セラミックインターポーザを製造する方法は、当該方法によって製造される積層焼結セラミックインターポーザが前述の要件を満たす限り、如何なる方法であってもよく、当該技術分野においてセラミック製の配線基板の製造に使用される種々の方法から適宜選択することができる。本実施態様に係る積層焼結セラミックインターポーザを製造する方法の具体例としては、例えば、所謂「ゲルキャスト法」や「ドクターブレード法」等を挙げることができる。

【0034】

上記ゲルキャスト法を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法やフィルム転写法等の転写法によって、第１表面電極、第２表面電極、及び／又は内層配線を構成する導体パターンを配設し、導体パターンが配設されなかった部分にはセラミックを含んでなる誘電体材料のスラリーを注入し、当該スラリーを固化させた後に保護基材を剥離して、導体パターンが埋設された誘電体材料のシート（誘電体層）を製造し、斯くして製造された誘電体層を必要な枚数だけ積層して、導体パターンを表面電極や内層配線として構成し、これを焼成することによって、本実施態様に係る積層焼結セラミックインターポーザを得ることができる。

【0035】

上記保護基材としては、ポリエチレンテレフタレート（ＰＥＴ）フィルム、ポリエチレンナフタレート（ＰＥＮ）フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。

【0036】

また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。

【0037】

上記導体パターンは、主成分として、例えば、金、銀、銅等から選ばれる少なくとも１種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷法等の印刷法やフィルム転写法等の転写法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に配設した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。

【0038】

上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。

【0039】

セラミック粉末として使用されるセラミック材料としては、酸化物系セラミック又は非酸化物系セラミックの何れを使用してもよい。例えば、アルミナ（Ａｌ_２Ｏ_３）、ジルコニア（ＺｒＯ_２）、チタン酸バリウム（ＢａＴｉＯ_３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ_３Ｎ_４）、炭化珪素（ＳｉＣ）、炭化珪素をシリコンと共に焼結した複合材料（Ｓｉ−ＳｉＣ）、酸化バリウム（ＢａＯ）、酸化チタン（ＴｉＯ_２）、酸化ケイ素（ＳｉＯ_２）、酸化亜鉛（ＺｎＯ_２）、酸化ネオジム（Ｎｄ_２Ｏ_３）等を使用することができる。また、これらの材料は、１種類単独で、または２種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。

【0040】

但し、本実施態様に係る積層焼結セラミックインターポーザにおいて高度に微細化された内層配線（微細面内配線）を備える場合は、セラミック材料の粒子径が過度に大きいと導体パターンの断線等の問題に繋がる虞がある。かかる観点から、セラミック材料の粒子径は、特定の値より小さくすることが望ましい。例えば、かかる微細面内配線を備える本実施態様に係る積層焼結セラミックインターポーザにおいては、セラミック粉末として使用されるセラミック材料の平均粒径は、前記微細面内導体の延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下である場合には１．８μｍ未満、同寸法が１０μｍ以下である場合には１．５μｍ未満であることが望ましい

【0041】

また、上記溶剤としては、上記バインダーとしての樹脂（及び、使用する場合には分散剤）を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル（例えば、グルタル酸ジメチル等）、多価アルコールの酸エステル（例えば、トリアセチン（グリセリルトリアセテート）等）等の、２以上のエステル結合を有する溶剤を挙げることができる。

【0042】

更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。

【0043】

上記のようにして本実施態様に係る積層焼結セラミックインターポーザを製造することができる。但し、前述のように、本実施態様に係る積層焼結セラミックインターポーザにおいては、第１主面の少なくとも一部が平坦（Ｒｍａｘ≦３μｍ）であり、且つ第２主面は外縁部近傍に比べて中心部近傍が窪んだ凹面の形状をしている。

【0044】

上記のような形状を有するかかる本実施態様に係る積層焼結セラミックインターポーザを製造する方法につき、以下に具体例を示しながら説明する。先ず、上記のような形状を有するかかる本実施態様に係る積層焼結セラミックインターポーザを製造するための１つの方法としては、例えば、第２主面側が凹面の形状となるように湾曲した基板を製造し、当該基板の第１主面側の少なくとも一部を研磨することが挙げられる。より具体的には、先ず、複数個のインターポーザがアレー状に配置された基板を、例えば、上述のようなゲルキャスト法、ドクターブレード法等によって製造し、焼成する。遅くとも焼成後には、例えば図１（ａ）に示すように、第２主面側（図１に向かって下側）が凹面の形状となるように個々のインターポーザが湾曲していなければならない。尚、図１は、前述のように、本発明の１つの実施態様に係る積層焼結セラミックインターポーザの形状及び製造方法を説明する模式図である。

【0045】

上記のように本実施態様に係る積層焼結セラミックインターポーザの第２主面側を凹面の形状とする方法は特定の方法に限定されるものではなく、例えば、当該インターポーザの第２主面側の熱膨張率が第１主面側の熱膨張率より高くなるように構成し、当該インターポーザの焼成後の冷却時に第２主面側の方を大きく収縮させることにより、当該インターポーザの第２主面側を凹面の形状とすることができる。

【0046】

例えば、当該インターポーザの第２主面側と第１主面側とで異なる材質を含んでなる基材を使用し、第２主面側の基材の熱膨張率を第１主面側の基材の熱膨張率よりも高くすることによって、当該インターポーザの第２主面側の熱膨張率を第１主面側の熱膨張率よりも高くしてもよい。あるいは、例えば、当該インターポーザの第１主面側の領域における導体が占める割合が、当該インターポーザの第２主面側の領域における導体が占める割合よりも低くなるように構成することによって、当該インターポーザの第２主面側の熱膨張率を第１主面側の熱膨張率よりも高くしてもよい。

【0047】

斯くして第２主面側の熱膨張率が第１主面側の熱膨張率より高くなるように構成されたインターポーザは、当該インターポーザの焼成後の冷却時に第２主面側の方が大きく収縮するので、図１（ａ）に示すように、当該インターポーザの第２主面側（図１に向かって下側）が凹面の形状となる。その後、図１（ｂ）又は（ｃ）に示すように、当該インターポーザの第１主面（図１に向かって上側の主面）の少なくとも一部を研磨することにより、第１主面の少なくとも一部が平坦（Ｒｍａｘ≦３μｍ）であり、且つ第２主面は外縁部近傍に比べて中心部近傍が窪んだ凹面の形状を有する本実施態様に係る積層焼結セラミックインターポーザを得ることができる。

【0048】

ところで、冒頭で述べたように、様々な電子機器等において使用される回路素子パッケージ（例えば、ＩＣパッケージ等の半導体パッケージ等）に対する市場からのニーズは、電子機器等の高性能化及び小型化の流れを受け、高速化、小型化、及び低背化（薄型化）の一途を辿っている。その結果、回路素子パッケージを構成する回路素子（例えば、ＩＣチップ等の半導体素子、抵抗素子、容量素子、インダクタ素子等）、特に半導体素子においては、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体素子が接合される基板においても、配線ピッチ（間隔）の微細化が求められている。

【0049】

しかしながら、上記のように第１表面電極及び第２表面電極、並びに内層配線の少なくとも一部の幅や間隔の微細化（ファインライン化）が進めば進むほど、前述のような当該インターポーザとパッケージ基板との間の熱膨張率の違いにより当該インターポーザとパッケージ基板との間に発生する熱応力に起因する、例えば当該インターポーザの破壊及び当該インターポーザとパッケージ基板との接合部における亀裂の発生等の問題が益々深刻化する。従って、かかるファインライン化されたインターポーザにこそ、当該インターポーザとパッケージ基板との間に発生する熱応力を緩和することができる本発明を適用することが望ましい。

【0050】

従って、本発明の第２の実施態様は、
本発明の前記第１の実施態様に係る積層焼結セラミックインターポーザであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第１表面電極、前記第２表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、
積層焼結セラミックインターポーザである。

【0051】

上記のように、本実施態様に係る積層焼結セラミックインターポーザにおいては、前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、前記第１表面電極、前記第２表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である。より好ましくは、本実施態様に係る積層焼結セラミック配線基板においては、前記第１表面電極、前記第２表面電極、及び前記面内導体の少なくとも一部において、延在方向に垂直な断面の前記主面に平行な面内における寸法が１０μｍ以下であることが望ましい。また、より好ましくは、本実施態様に係る積層焼結セラミック配線基板においては、前記主面に平行な面内において隣り合う面内導体の間隔が１０μｍ以下であることが望ましい。即ち、本実施態様に係る積層焼結セラミックインターポーザは、前述のようにファインライン化されたインターポーザへの本発明の適用例のうちの１つである。

【0052】

本実施態様に係る積層焼結セラミックインターポーザにおいて、（面内導体の）延在方向に垂直な断面の前記主面に平行な面内における寸法とは、前記内層配線の少なくとも一部を構成する面内導体の太さに対応する概念である。面内導体の延在方向とは、前記内層配線の少なくとも一部を構成する面内導体の長手方向（延びる方向）であり、当該面内導体中を流れる電流の方向であると言うこともできる。また、前記主面に平行な面内とは、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。従って、上記「寸法」は、前記内層配線の少なくとも一部を構成する面内導体の特定の部分の断面の前記主面に平行な面内における「幅」であると言うこともできる。

【0053】

また、本実施態様に係る積層焼結セラミックインターポーザにおいて、前記主面に平行な面内において隣り合う面内導体の間隔とは、前記内層配線の少なくとも一部を構成する隣り合う２つの面内導体の間の隔たりに対応する概念である。前記主面に平行な面内とは、上記と同様に、基板の厚み方向に対して垂直な面内であり、前記複数の誘電体層の積層方向に対して垂直な面内である。即ち、上記隣り合う２つの面内導体は、基板の厚み方向において同じ位置（深さ）に埋設されている。従って、上記「間隔」は、前記内層配線の少なくとも一部を構成する隣り合う２つの面内導体の間に存在する基材（誘電体）の前記主面に平行な面内における最小寸法であると言うこともできる。

【0054】

前述のように、第１表面電極及び第２表面電極、並びに内層配線の少なくとも一部の幅や間隔の微細化（ファインライン化）が進めば進むほど、前述のような当該インターポーザとパッケージ基板との間の熱膨張率の違いにより当該インターポーザとパッケージ基板との間に発生する熱応力に起因する、例えば当該インターポーザの破壊及び当該インターポーザとパッケージ基板との接合部における亀裂の発生等の問題が益々深刻化する。

【0055】

しかしながら、本実施態様に係る積層焼結セラミックインターポーザの第２主面は、外縁部近傍に比べて中心部近傍が窪んだ凹面の形状をしている。これにより、本実施態様に係る積層焼結セラミックインターポーザにおいては、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等に大幅な温度上昇に曝されて、当該インターポーザよりもパッケージ基板の方がより大幅に熱膨張を生じても、当該インターポーザの第２主面が、その凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に変形することにより、当該インターポーザと当該パッケージ基板との接合部（例えば、端子のはんだ付け部分等）に作用する応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することができる。その結果、本実施態様に係る積層焼結セラミックインターポーザによれば、より高い信頼性を有する半導体パッケージを提供することができるインターポーザを提供することができる。

【0056】

ところで、本発明の上述の実施態様に係る積層焼結セラミックインターポーザにおいては、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等に大幅な温度上昇に曝されて、当該インターポーザよりもパッケージ基板の方がより大幅に熱膨張を生じても、当該インターポーザの第２主面が、その凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に変形することにより、当該インターポーザと当該パッケージ基板との接合部（例えば、端子のはんだ付け部分等）に作用する応力を緩和する。この際、当該インターポーザの第２主面における、その凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）への変形は、上述のような温度上昇時に当該インターポーザよりもパッケージ基板の方がより大きく熱膨張することに起因して、当該インターポーザがパッケージ基板によって引っ張られることによって達成することができる。

【0057】

しかしながら、上記のように、温度上昇時に当該インターポーザよりも大きく熱膨張するパッケージ基板によって当該インターポーザがパッケージ基板によって引っ張られて、当該インターポーザが、その第２主面の凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に変形する場合、依然として、当該インターポーザとパッケージ基板との接合部（例えば、端子等）には応力が作用するので、前述のように、当該応力に起因して、例えば、当該インターポーザの破壊や当該インターポーザとパッケージ基板との接合部（例えば、はんだによる接合部）における亀裂の発生等の問題を生じ、当該インターポーザを使用する半導体パッケージとしての信頼性の低下に繋がる虞が完全には解消されない場合がある。

【0058】

従って、上記のような問題を更に十分に抑制するためには、当該インターポーザ自体も、パッケージ基板の熱膨張に伴って、第２主面の凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に変形することが要求される。かかる要求を満足するための１つの方策としては、例えば、当該インターポーザの第２主面側の熱膨張率を第１主面側の熱膨張率よりも高くすることが挙げられる。これにより、例えば、上述のような温度上昇に曝された際には、パッケージ基板の熱膨張に伴って、当該インターポーザも熱膨張するが、この際、当該インターポーザの第２主面側の方が第１主面側よりも大きく熱膨張する。従って、元々第２主面側が凹面となるように湾曲していた当該インターポーザは、第２主面の凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に、パッケージ基板に引っ張られて受動的に変形するのに加えて、第１主面側と第２主面側との間の熱膨張の程度の差に起因して能動的にも変形することができる。

【0059】

尚、上記のように、当該インターポーザの第２主面側の熱膨張率を第１主面側の熱膨張率よりも高くするための具体的な構成は特に限定されるものではない。例えば、当該インターポーザの第２主面側と第１主面側とで異なる材質を含んでなる基材を使用し、第２主面側の基材の熱膨張率を第１主面側の基材の熱膨張率よりも高くすることによって、当該インターポーザの第２主面側の熱膨張率を第１主面側の熱膨張率よりも高くしてもよい。あるいは、例えば、当該インターポーザの第１主面側の領域における導体が占める割合が、当該インターポーザの第２主面側の領域における導体が占める割合よりも低くなるように構成することによって、当該インターポーザの第２主面側の熱膨張率を第１主面側の熱膨張率よりも高くしてもよい。

【0060】

従って、本発明の第３の実施態様は、
本発明の前記第１又は前記第２の実施態様の何れか１つに係る積層焼結セラミックインターポーザであって、
前記第１主面及び前記第２主面の両方と略平行かつ略等距離である面として規定される中間面から前記第１主面側の領域における前記導体が占める割合が、前記中間面から前記第２主面側の領域における前記導体が占める割合よりも低い、
積層焼結セラミックインターポーザである。

【0061】

上記のように、本実施態様に係る積層焼結セラミックインターポーザにおいては、前記第１主面及び前記第２主面の両方と略平行かつ略等距離である面として規定される中間面から前記第１主面側の領域における前記導体が占める割合が、前記中間面から前記第２主面側の領域における前記導体が占める割合よりも低い。このような構成とするための具体的な方法は特に限定されないが、例えば、内層配線の太さ（断面積）を、第１主面側よりも第２主面側の方がより太くなるように構成したり、第１主面側と第２主面側との表面電極のピッチの違いを実現するための当該インターポーザの主面と略平行な面内に延在する内層配線を第２主面の近くに配設したりすること等を挙げることができる。

【0062】

何れにせよ、本実施態様に係る積層焼結セラミックインターポーザにおいては、前記第１主面及び前記第２主面の両方と略平行かつ略等距離である面として規定される中間面から前記第１主面側の領域における前記導体が占める割合が、前記中間面から前記第２主面側の領域における前記導体が占める割合よりも低い。これにより、本実施態様に係る積層焼結セラミックインターポーザにおいては、上述のような温度上昇に曝された際に、当該インターポーザの第２主面側の方が第１主面側よりも大きく熱膨張する。従って、元々第２主面側が凹面となるように湾曲していた当該インターポーザは、第２主面の凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に、パッケージ基板に引っ張られて受動的に変形するのに加えて、第１主面側と第２主面側との間の熱膨張の程度の差に起因して能動的にも変形することができる。結果として、本実施態様に係る積層焼結セラミックインターポーザは、上述のように大幅な温度変化に曝されても、インターポーザとパッケージ基板との熱膨張率の差に起因して発生する熱応力をより効果的に緩和して、例えば、インターポーザの破壊、インターポーザとパッケージ基板との接合部における亀裂等の問題をより効果的に抑制することにより、より一層高い信頼性を有する半導体パッケージを提供することができる。

【0063】

ところで、前述のように高度にファインライン化された半導体パッケージにおいては半導体素子の端子の配列間隔（ピッチ）も非常に狭く、このように高度にファインライン化された半導体素子と接合されるインターポーザにおいては、半導体素子の端子配列に対応する第１表面電極のピッチも非常に狭い。一方、当該インターポーザの半導体素子とは反対側の主面上に設けられ、例えば、パッケージ基板の電極等と接合される第２表面電極は相対的に広いピッチを有する。従って、当該インターポーザが備える内層配線は、相対的に狭いピッチを有する第１表面電極の少なくとも一部と相対的に広いピッチを有する第２表面電極の少なくとも一部とを電気的に接続する。この場合、半導体素子の端子配列及び当該端子配列に対応する第１表面電極のピッチは非常に狭いため、内側に位置する端子や電極のピッチを広げるための配線を、外側に位置する端子や電極の間を通して配設することは困難である。

【0064】

従って、上記のような場合においては、第１表面電極と対応する第２表面電極を電気的に接続する内層配線は、半導体素子の端子配列の外側に対応する内層配線ほど第１主面により近い位置で、半導体素子の端子配列の内側に対応する内層配線ほど第２主面により近い位置で、その間隔が広がるように構成されるのが一般的である。かかる構成の一例としては、例えば、図２に示す構成を挙げることができる。図２は、前述のように、本発明の１つの実施態様に係る積層焼結セラミックインターポーザにおける内層配線の構成を表す模式図である。図２に示す例においては、第１表面電極と対応する第２表面電極を電気的に接続する内層配線は、半導体素子の端子配列の外側に対応する内層配線ほど第１主面により近い位置で、半導体素子の端子配列の内側に対応する内層配線ほど第２主面により近い位置で、その間隔が広がるように構成されている。その結果、内層配線の存在比率は第２主面側の方が第１主面側よりも自ずと高くなる傾向がある。換言すれば、上記のようなインターポーザにおいては、第１主面側の領域における導体が占める割合が、第２主面側の領域における導体が占める割合よりも低くなる傾向がある。その結果、当該インターポーザにおいては、第２主面側の熱膨張率の方が第１主面側の熱膨張率よりも高くなる傾向がある。かかる観点から、本実施態様に係る積層焼結セラミックインターポーザは、ファインライン化された半導体パッケージに適用することが好適である。

【0065】

ところで、上記実施態様に係る積層焼結セラミックインターポーザにおいては、上述のように高度に微細化された内層配線（微細面内配線）を備える。従って、例えば当該インターポーザを使用する半導体パッケージにおける抵抗損失の低減という観点からは、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。従って、上述の導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。

【0066】

即ち、本発明の第４の実施態様は、
本発明の前記第１乃至第３の実施態様の何れか１つに係る積層焼結セラミックインターポーザであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
積層焼結セラミックインターポーザである。

【0067】

本実施態様に係る積層焼結セラミックインターポーザにおいては、上記のように、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる。これにより、本実施態様に係る積層焼結セラミックインターポーザにおいては、前述のように高度に微細化された内層配線（微細面内配線）を備える場合においても、配線抵抗を低減して、当該インターポーザを使用する半導体パッケージにおける抵抗損失を低減することができる。

【0068】

ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体において使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックを使用することが望ましい。

【0069】

尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックとしては、所謂「低温焼成基板材料（ＬＴＣＣ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）を使用することが望ましい。ＬＴＣＣを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、前述のように高度に微細化された内層配線（微細面内配線）を備える積層焼結セラミックインターポーザにおいても、配線抵抗を抑制して、当該インターポーザを使用する半導体パッケージにおける抵抗損失を低減することができるのみならず、このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート（誘電体層）を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。

【0070】

具体的には、本発明の第５の実施態様は、
本発明の前記第４の実施態様に係る積層焼結セラミックインターポーザであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザである。

【0071】

また、本発明の第６の実施態様は、
本発明の前記第４の実施態様に係る積層焼結セラミックインターポーザであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
積層焼結セラミックインターポーザである。

【0072】

上述のように、上記２つの実施態様に係る積層焼結セラミックインターポーザの基材を構成するセラミックとしては、例えば、ＬＴＣＣを挙げることができる。かかるＬＴＣＣとしては、例えば、ガラス粉末と、例えば、アルミナ、窒化アルミ、窒化珪素、シリカ、ムライト等の無機粉末とを混合したものを原料とするものや、例えば、ＢａＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２を主成分とする無機組成物等を挙げることができる。

【0073】

ガラス粉末と無機粉末の混合物を原料とするものの具体例としては、例えば、Ｂ_２Ｏ_３−ＳｉＯ_２を主成分とする硼珪酸系ガラスや、当該硼珪酸系ガラスに、例えばＣａＯやＭｇＯ等のアルカリ土類金属元素酸化物、アルカリ金属酸化物を主成分とし、ＺｎＯ、ＺｒＯ_２等を副成分として含むものや、ＳｉＯ_２及びアルカリ金属酸化物を主成分とし、上記と同様に、ＺｎＯ、ＺｒＯ_２等を副成分として含むガラス等を使用することができる。上記ガラスとしては、例えば、ディオプサイド組成系、コージェライト組成系、スポジュメン組成系等の結晶化ガラスを使用してもよい。また、結晶化ガラスについては、結晶化させることにより高い強度を得ることができるので、ガラス粉末を単体で使用する場合もある。

【0074】

上述のように、上記２つの実施態様に係る積層焼結セラミックインターポーザにおいては、前記第１表面電極及び第２表面電極、並びに前記内層配線を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックを使用する。これにより、これらの実施態様に係る積層焼結セラミックインターポーザにおいては、前述のように高度に微細化された内層配線（微細面内配線）を備える場合においても、配線抵抗を低減して、当該インターポーザを使用する半導体パッケージにおける抵抗損失を低減することができる。

【0075】

更に、これらの実施態様に係る積層焼結セラミックインターポーザにおいては、当該インターポーザの基材を構成するセラミックを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。

【0076】

ところで、前述のように、本発明のもう１つの目的は、半導体パッケージ用インターポーザにおいて、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等における大幅な温度変化に曝されても、当該インターポーザと当該パッケージ基板との熱膨張率の差に起因して発生する熱応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することにより、より高い信頼性を有する半導体パッケージを提供することである。

【0077】

上記もう１つの目的は、前述のような本発明の幾つかの実施態様及びその他の実施態様に係る積層焼結セラミックインターポーザと半導体素子とが電気的に接続されてなる半導体パッケージによって達成される。そこで、前述のような本発明の幾つかの実施態様に係る積層焼結セラミックインターポーザと半導体素子とが電気的に接続されてなる半導体パッケージとしての幾つかの実施態様につき、以下に列挙する。但し、前述のような本発明の幾つかの実施態様に係る積層焼結セラミックインターポーザについての説明において既に述べた事項については、重複を避けるために説明を割愛する場合がある。

【0078】

従って、本発明の第７の実施態様は、
半導体素子と第１基板とを含んでなる半導体パッケージであって、
前記第１基板が、
セラミックを含んでなる複数の誘電体層からなる基材と、
２つの主面の一方の主面である第１主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第１表面電極と、
２つの主面の他方の主面である第２主面に露出するように配設され、且つ導体を含んでなる、１つ以上の第２表面電極と、
前記基材中に埋設され、且つ導体を含んでなる内層配線と、
を備え、
前記内層配線が、前記第１表面電極の少なくとも一部と前記第２表面電極の少なくとも一部とを電気的に接続する、
積層焼結セラミックインターポーザであって、
前記第１主面は、半導体素子が実装される実装面を備え、
前記実装面は、前記第１主面のうち、前記第１表面電極の少なくとも一部が配設されている領域を含み、かつ、表面粗さの最大高さＲｍａｘが３μｍ以下であり、
前記第２主面は、外縁部近傍に比べて中央部近傍が窪んだ凹面の形状をなしている、
積層焼結セラミックインターポーザであり、
前記半導体素子と前記第１基板とが、前記第１表面電極を介して電気的に接続されている、
半導体パッケージである。

【0079】

また、本発明の第８の実施態様は、
本発明の前記第７の実施態様に係る半導体パッケージであって、
前記内層配線が、前記主面に垂直な方向において前記複数の誘電体層の少なくとも１つを貫通して延在する貫通導体、及び前記主面に平行な複数の面内において延在する面内導体を含んでなり、
前記第１表面電極、前記第２表面電極、及び前記面内導体の少なくとも一部が、延在方向に垂直な断面の前記主面に平行な面内における寸法が１５μｍ以下であり、且つ前記主面に平行な面内において隣り合う面内導体の間隔が１５μｍ以下である、
半導体パッケージである。

【0080】

更に、本発明の第９の実施態様は、
本発明の前記第７又は前記第８の実施態様の何れか１つに係る半導体パッケージであって、
前記第１主面及び前記第２主面の両方と略平行かつ略等距離である面として規定される中間面から前記第１主面側の領域における前記導体が占める割合が、前記中間面から前記第２主面側の領域における前記導体が占める割合よりも低い、
半導体パッケージである。

【0081】

加えて、本発明の第１０の実施態様は、
本発明の前記第７乃至前記第９の実施態様の何れか１つに係る半導体パッケージであって、
前記導体が、金、銀、及び銅から選ばれる少なくとも１種の金属を含んでなる、
半導体パッケージである。

【0082】

また、本発明の第１１の実施態様は、
本発明の前記第１０の実施態様に係る半導体パッケージであって、
前記導体が銅を含んでなり、
前記セラミックが、１０８０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。

【0083】

更に、本発明の第１２の実施態様は、
本発明の前記第１０の実施態様に係る半導体パッケージであって、
前記導体が銀を含んでなり、
前記セラミックが、９６０℃未満の温度において焼結可能なセラミックである、
半導体パッケージである。

【0084】

ところで、上述の各実施態様に係る半導体パッケージに含まれる半導体素子は、特に限定されるものではないが、具体例としては、例えば、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを挙げることができる。尚、本明細書においては、集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体チップを「半導体ＩＣチップ」と総称する。

【0085】

かかる半導体ＩＣチップは、冒頭で述べたように、電子機器等の高性能化及び小型化の流れを受け、信号伝送の高速化、配線ピッチ（間隔）の微細化、及び素子の薄型化への要求が益々高まっている。従って、かかる半導体ＩＣチップを含む半導体パッケージにおいて使用されるインターポーザとして、本発明に係る積層焼結セラミックインターポーザを使用することが非常に望ましい。

【0086】

従って、本発明の第１３の実施態様は、
本発明の前記第７乃至第１２の実施態様の何れか１つに係る半導体パッケージであって、
前記半導体素子が半導体ＩＣチップである、
半導体パッケージである。

【0087】

上記において説明してきた各種実施態様を含む本発明に係る半導体パッケージにおいては、前述の各種実施態様を含む本発明に係る積層焼結セラミックインターポーザとは異なる別の基板（第２基板）を更に含み、当該インターポーザの半導体素子が接続された面（第１主面）とは反対側の面（第２主面）にて、当該インターポーザと第２基板とが電気的に接続される。このように構成された半導体パッケージは、第２基板の当該当該インターポーザが接続された面とは反対側の面にて、例えばマザーボード等の回路基板に接続され得る。即ち、後者の場合、第２基板が、半導体パッケージにおけるパッケージ基板としての役割を果たすことができる。

【0088】

上記のように、本発明の第１４の実施態様は、
本発明の前記第７乃至第１３の実施態様の何れか１つに係る半導体パッケージであって、
第２基板を更に含み、
前記第１基板と前記第２基板とが、前記第２表面電極を介して電気的に接続されている、
半導体パッケージである。

【0089】

上述のように、本実施態様に係る半導体パッケージにおいては、本発明に係る積層焼結セラミックインターポーザである第１基板は、パッケージ基板である第２基板と、第２表面電極を介して電気的に接続されている。当該技術分野において、パッケージ基板の基材としては、ガラスエポキシ等の樹脂が使用されるのが一般的である。前述のように、パッケージ基板の基材である樹脂の熱膨張率は、半導体素子を構成するシリコンや本発明に係る積層焼結セラミックインターポーザを構成するセラミックの熱膨張率よりも大きい。従って、本発明に係る積層焼結セラミックインターポーザを樹脂製のパッケージ基板に直接接合する場合は、両者の熱膨張率の違いに起因して温度変化時に両者の接合部に作用する熱応力により、両者の接合部が破壊される虞がある。

【0090】

しかしながら、本発明に係る積層焼結セラミックインターポーザの第２主面は、外縁部近傍に比べて中心部近傍が窪んだ凹面の形状をしている。これにより、本発明に係る積層焼結セラミックインターポーザにおいては、例えば、当該インターポーザのパッケージ基板への実装時や半導体パッケージの使用時等において大幅な温度上昇に曝されて、当該インターポーザよりもパッケージ基板の方がより大幅に熱膨張を生じても、当該インターポーザの第２主面が、その凹面の曲率が減少する方向（つまり、凹面が伸びて平面に近付く方向）に変形することにより、当該インターポーザと当該パッケージ基板との接合部（例えば、端子のはんだ付け部分等）に作用する応力を緩和して、例えば、当該インターポーザの破壊、当該インターポーザと当該パッケージ基板との接合部における亀裂等の問題を抑制することができる。その結果、本実施態様に係る積層焼結セラミックインターポーザによれば、より高い信頼性を有する半導体パッケージを提供することができるインターポーザを提供することができる。

【0091】

従って、本発明の第１５の実施態様は、
本発明の前記第１４の実施態様に係る半導体パッケージであって、
前記第２基板の基材が樹脂を含んでなる、
半導体パッケージである。

【0092】

以上、本発明を説明することを目的として、特定の構成有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。

【図1】

【図2】