特許 5905300 デジタル制御電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5905300

(24)【登録日】2016年3月25日

(45)【発行日】2016年4月20日

(54)【発明の名称】デジタル制御電源装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20160407BHJP

【ＦＩ】

   H02M3/155 H

【請求項の数】8

【全頁数】39

(21)【出願番号】特願2012-47119(P2012-47119)

(22)【出願日】2012年3月2日

(65)【公開番号】特開2013-183579(P2013-183579A)

(43)【公開日】2013年9月12日

【審査請求日】2014年8月14日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100080001

【弁理士】

【氏名又は名称】筒井 大和

(74)【代理人】

【識別番号】100113642

【弁理士】

【氏名又は名称】菅田 篤志

(74)【代理人】

【識別番号】100117008

【弁理士】

【氏名又は名称】筒井 章子

(74)【代理人】

【識別番号】100147430

【弁理士】

【氏名又は名称】坂次 哲也

(72)【発明者】

【氏名】劉 鳴

(72)【発明者】

【氏名】中川 樹生

(72)【発明者】

【氏名】長田 健一

【審査官】 尾家 英樹

(56)【参考文献】

【文献】 特開２００９−１００６０７（ＪＰ，Ａ）

【文献】 特開平１０−１６４８３１（ＪＰ，Ａ）

【文献】 特開２０１０−０１７０２２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００− ３／４４

(57)【特許請求の範囲】

【請求項1】

第１、第２、および第３の動作モードを有するデジタル制御電源装置であって、
電源入力端子と、
前記電源入力端子から入力される電源電圧をスイッチングするスイッチング素子と、
前記スイッチング素子からの電圧を平滑化して負荷に供給する出力電圧とする平滑回路と、
前記出力電圧が供給する電流を計測し、負荷変動状態を判定して第１のコントロール信号を出力する負荷状態判定回路と、
前記負荷から出力される負荷変動状態を示す第２のコントロール信号が入力される入力端子と、
前記出力電圧をデジタル信号に変換するＡ／Ｄ変換器と、
前記デジタル信号に基づいて演算を行う演算回路と、
前記演算回路の出力を保持する演算結果保持回路と、
タイマと、
前記演算結果保持回路の出力に基づいて、前記スイッチング素子を駆動させる制御信号を出力する制御信号発生回路と、
前記Ａ／Ｄ変換器に、前記出力電圧をサンプリングするタイミングを決定する第１のクロック信号と前記Ａ／Ｄ変換器が前記出力電圧を前記デジタル信号に変換するのに用いる第２のクロック信号と前記演算回路を動作させるのに用いる第３のクロック信号とを供給するクロック生成回路とを有し、
前記演算結果保持回路は、前記第１および第２のコントロール信号に応じて、前記演算回路の出力と前記演算結果保持回路の出力を選択して保持し、
前記第１のコントロール信号により前記第１の動作モードから前記第２の動作モードへの遷移が制御され、
前記タイマにより前記第２の動作モードから前記第３の動作モードへの遷移が制御され、
前記第２のコントロール信号により前記第３の動作モードから前記第１の動作モードへの遷移が制御され、
前記第２の動作モードでは、前記第１の動作モードより前記第１のクロック信号の周期は長く、
前記第３の動作モードでは、前記第１のクロック信号は停止されるデジタル制御電源装置。

【請求項2】

請求項１記載のデジタル制御電源装置において、
前記Ａ／Ｄ変換器は、
前記クロック生成回路が、前記第１のクロック信号が停止した後、第４のクロック信号を前記演算回路に出力し、前記Ａ／Ｄ変換器がサンプリングした前記出力電圧を前記デジタル信号に変換した後、前記第１のクロック信号が再開するまでの期間に前記第４のクロック信号を停止するデジタル制御電源装置。

【請求項3】

請求項２記載のデジタル制御電源装置において、
前記演算回路は、前記Ａ／Ｄ変換器からの前記デジタル信号を基に演算を行った後、次の前記デジタル信号が出力されるまでの間、動作を停止するデジタル制御電源装置。

【請求項4】

請求項２記載のデジタル制御電源装置において、
前記クロック生成回路は、
基準クロックとなる基準クロック信号を生成する基準クロック生成回路と、
前記基準クロック信号を分周し、複数のクロックを生成する分周器とを有し、
前記Ａ／Ｄ変換器のサンプリングタイミングを決定する前記第１のクロック信号を前記分周器が生成する前記複数のクロックの中から選択するデジタル制御電源装置。

【請求項5】

請求項１記載のデジタル制御電源装置において、
前記クロック生成回路は、
前記第１のコントロール信号および前記第２のコントロール信号に基づいて前記第１のクロック信号の周波数を制御するデジタル制御電源装置。

【請求項6】

請求項５記載のデジタル制御電源装置において、
さらに、前記出力電圧を分圧する分圧回路を有し、
前記分圧回路が分圧した電圧を、前記Ａ／Ｄ変換器に入力するデジタル制御電源装置。

【請求項7】

請求項５記載のデジタル制御電源装置において、
前記演算回路が出力する演算結果が、前記スイッチング素子のオン／オフを制御する制御信号のデューティ比を示すものであり、
前記制御信号発生回路は、
前記制御信号に基づいてＰＷＭ信号を生成するデジタル制御電源装置。

【請求項8】

請求項７記載のデジタル制御電源装置において、
前記演算回路は、
前記Ａ／Ｄ変換器から出力されるデジタル信号と基準電圧との差分を取り、前記差分に基づいて、比例制御、積分制御、および微分制御の３つの要素によるＰＩＤ補正制御方式を用いて演算を行うデジタル制御電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源装置に関し、特に、出力電圧をデジタル値に変換して出力電圧を制御するデジタル制御電源に有効な技術に関する。

【背景技術】

【0002】

近年、携帯機器、デジタル家電などの様々な電子機器の小型化、軽量化、および多機能化が進んでいる。これらの機器を駆動するための電源には高信頼、小型のほか、高効率化の要求が高まっている。スイッチング電源は小型、高効率という特長を持つため、様々な電子機器の直流電源として広く使用されている。

【0003】

スイッチング電源に用いられる制御方式としては、アナログ制御、またはデジタル制御の２種類がある。アナログ制御方式は、アンプやコンデンサ、抵抗などのアナログ回路を用いて制御を行う。

【0004】

一方、デジタル制御方式は、Ａ／Ｄ（Analog/Digital）変換器やデジタル演算回路を用いてデジタル的に制御を行う。このデジタル制御方式は、アナログ制御方式と比較して、負荷や外部条件などに応じた柔軟な制御が可能であるため、効率向上、小型化などの性能向上が期待できる。このため、デジタル制御電源装置の適用領域は、無停電電源装置、通信機器などインフラ向け機器から、自動車用機器、産業機器、民生機器などに拡大している。

【0005】

この種のデジタル制御電源に関する技術としては、電源制御対象内部の機能ブロックの負荷が変化する前に、機能ブロック・クロックアクティブ信号を電源制御回路に入力することにより電源制御回路を動作させ、電源制御対象の負荷の変化によって生じる出力電圧の変動を抑制し、電源制御対象の負荷が変化しないときは、デジタル制御回路部のプロセッサ動作クロックを停止させることで、低消費電力を実現するものが知られている（例えば、特許文献１参照）。

【0006】

また、デジタル制御電源に関する他の技術としては、Ａ／Ｄ変換器の動作周波数を可能な限り下げることで、消費電力を低減するもの（例えば、特許文献２参照）などが知られている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１０−１７０２２号公報

【特許文献2】特開２００７−２４３５０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところが、上記のようなデジタル制御電源装置による電源生成技術では、次のような問題点があることが本発明者により見い出された。

【0009】

すなわち、デジタル制御電源装置は、前述したようにデジタル演算回路やＡ／Ｄ変換器を用いるため、アナログ制御電源と比較して消費電力が大きい。このため、デジタル制御電源装置の低消費電力化が課題となっている。

【0010】

特に、バッテリ動作の携帯機器は、使用可能な電力が限られるため、低消費電力化が必須となる。デジタル制御電源回路を低消費電力化する技術としては、例えば、動作周波数を低速化することが知られている。

【0011】

しかしながら、動作周波数を低速化することによってデジタル制御電源装置を低電力化しようとした場合、電源の出力電圧が不安定となる可能性があることを発明者らは見出した。

【0012】

本発明の目的は、出力電圧の安定性を確保しつつ、デジタル制御電源装置の消費電力を低減することのできる技術を提供することにある。

【0013】

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0014】

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0015】

一実施の形態において、デジタル制御電源装置は、スイッチング素子、平滑回路、Ａ／Ｄ変換器、演算回路、制御信号発生回路、およびクロック生成回路を有する。

【0016】

スイッチング素子は、電源入力端子から入力される電源電圧をスイッチングし、平滑回路は、該スイッチング素子からの電圧を平滑化して負荷に供給する出力電圧とする。また、Ａ／Ｄ変換器は、出力電圧をデジタル信号に変換し、演算回路は、デジタル信号に基づいて演算を行う。

【0017】

また、制御信号発生回路は、演算回路の出力する演算結果に基づいて、スイッチング素子を駆動させる制御信号を出力し、クロック生成回路は、Ａ／Ｄ変換器に、出力電圧をサンプリングするタイミングを決定する第１のクロック信号を供給する。

【0018】

このクロック生成回路は、負荷の状態の変動に応じて第１のクロック信号の周波数を変化させる。また、Ａ／Ｄ変換器は、変換時間が、第１のクロック信号の周波数に依存しない期間に制御される。

【0019】

また、他の実施の形態において、デジタル制御電源装置は、スイッチング素子、平滑回路、Ａ／Ｄ変換器、演算回路、制御信号発生回路をそれぞれ有する。スイッチング素子は、電源入力端子から入力される電源電圧をスイッチングし、平滑回路は、スイッチング素子のスイッチングにより発生した電圧を平滑化し、負荷に供給する出力電圧とし、Ａ／Ｄ変換器は、出力電圧をデジタル信号に変換する。

【0020】

さらに、演算回路は、Ａ／Ｄ変換器が変換したデジタル信号に基づいて演算を行い、制御信号発生回路は、演算回路の演算結果に基づいて、スイッチング素子を駆動する制御信号を出力する。

【0021】

また、デジタル制御電源装置は、Ａ／Ｄ変換器が出力電圧をサンプリングするタイミングを決定する第３のクロック信号、Ａ／Ｄ変換器がサンプリングした出力電圧をデジタル信号に変換する第４のクロック信号、および演算回路を動作させる第５のクロック信号を生成するクロック生成回路を有する。Ａ／Ｄ変換器は、出力電圧をデジタル信号に変換する際の、変換ビット数が可変である。

【0022】

また、その他の実施の形態の概要を簡単に示す。

【0023】

一実施の形態において、デジタル制御電源装置は、電源入力端子と、電源入力端子から入力される電源電圧をスイッチングする第１、および第２スイッチング素子と、第１のスイッチング素子からの電圧を平滑化し、第１の負荷に供給する第１の出力電圧とする第１の平滑回路と、第２のスイッチング素子からの電圧を平滑化し、第２の負荷に供給する第２の出力電圧とする第２の平滑回路とを有する。

【0024】

また、デジタル制御電源装置は、第１、および第２の出力電圧を時間分割によって第１のデジタル信号、および第２のデジタル信号に変換するＡ／Ｄ変換器と、第１、および第２のデジタル信号に基づいて演算を行う演算回路と、演算回路の第１、および第２の演算結果に基づいて、第１、および第２のスイッチング素子をそれぞれ制御する第１制御信号、および第２制御信号を出力する制御信号発生回路と、Ａ／Ｄ変換器が第１、および第２の出力電圧をサンプリングするタイミングをそれぞれ決定する第６のクロック信号、およびＡ／Ｄ変換器がサンプリングした第１、および第２の出力電圧を第１、および第２のデジタル信号に変換する第７のクロック信号を生成するクロック生成回路とを有する。

【0025】

このクロック生成回路は、第１、および第２の負荷の状態の変動に応じて第６のクロック信号の周波数をそれぞれ変化させる。

【発明の効果】

【0026】

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

【0027】

（１）デジタル制御電源装置における低消費電力化を実現することができる。

【0028】

（２）また、デジタル制御電源装置が生成する出力電圧の安定性を向上化させることができる。

【図面の簡単な説明】

【0029】

【図1】本発明の実施の形態１によるデジタル制御電源装置における構成の一例を示す説明図である。

【図2】図１のデジタル制御電源装置に設けられたＡ／Ｄ変換器における構成の一例を示す説明図である。

【図3】図１のデジタル制御電源装置における動作例を示すタイミングチャートである。

【図4】図１のデジタル制御電源装置における動作の一例を示すフローチャートである。

【図5】本発明者が検討したデジタル制御電源装置における構成の一例を示した説明図である。

【図6】図５のデジタル制御電源装置におけるフィードバックループ内の処理時間と位相余裕の関係の一例を示す説明図である。

【図7】本発明の実施の形態２によるデジタル制御電源装置における構成の一例を示す説明図である。

【図8】図１のデジタル制御電源装置に設けられた負荷状態判定回路の構成の一例を示す説明図である。

【図9】図８の負荷状態判定回路の他の構成例を示す説明図である。

【図10】図７のデジタル制御電源装置における信号タイミングの一例を示すタイミングチャートである。

【図11】図７のデジタル制御電源装置における動作の一例を示すフローチャートである。

【図12】本発明の実施の形態３によるデジタル制御電源装置における構成の一例を示す説明図である。

【図13】図１２のデジタル制御電源装置における動作の一例を示すタイミングチャートである。

【図14】図１２のデジタル制御電源装置における動作の一例を示すフローチャートである。

【図15】本発明の実施の形態４によるデジタル制御電源装置における構成の一例を示す説明図である。

【図16】図１５のデジタル制御電源装置に設けられたＡ／Ｄ変換器における構成の一例を示す説明図である。

【図17】図１６のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。

【図18】本発明の実施の形態５による電源システムにおける構成の一例を示すブロック図である。

【図19】本発明の実施の形態６による携帯電話に用いられる電源システムの一例を示したブロック図である。

【発明を実施するための形態】

【0030】

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

【0031】

（実施の形態１）
図１は、本発明の実施の形態１によるデジタル制御電源装置における構成の一例を示す説明図、図２は、図１のデジタル制御電源装置に設けられたＡ／Ｄ変換器における構成の一例を示す説明図、図３は、図１のデジタル制御電源装置における動作例を示すタイミングチャート、図４は、図１のデジタル制御電源装置における動作の一例を示すフローチャート、図５は、本発明者が検討したデジタル制御電源装置における構成の一例を示した説明図、図６は、図５のデジタル制御電源装置におけるフィードバックループ内の処理時間と位相余裕の関係の一例を示す説明図である。

【0032】

〈実施の形態の概要〉
本実施の形態の概要は、電源入力端子と、該電源入力端子から入力される電源電圧をスイッチングするスイッチング素子（スイッチング素子１４）と、該スイッチング素子からの電圧を平滑化して負荷（負荷チップ２０）に供給する出力電圧（出力電圧Ｖｏｕｔ）とする平滑回路（インダクタ１６、コンデンサ１７）と、出力電圧をデジタル信号に変換するＡ／Ｄ変換器（Ａ／Ｄ変換器３１）と、デジタル信号に基づいて演算を行う演算回路（演算回路３３）と、演算回路の出力する演算結果に基づいて、スイッチング素子を駆動させる制御信号（デジタル制御信号ＤＣＳ）を出力する制御信号発生回路（制御信号発生回路３４）と、Ａ／Ｄ変換器に、出力電圧をサンプリングするタイミングを決定する第１のクロック信号を供給するクロック生成回路（ＰＬＬ発振器３５、分周器３６、セレクタ３７、電源制御回路３０）とを有するデジタル制御電源装置（デジタル制御電源装置１）からなる。

【0033】

そして、クロック生成回路は、負荷の状態の変動に応じて第１のクロック信号の周波数を変化させ、Ａ／Ｄ変換器は、変換時間が、第１のクロック信号の周波数に依存しない期間に制御される。

【0034】

以下、上記した概要に基づいて、実施の形態を詳細に説明する。

【0035】

〈デジタル制御電源装置の構成例〉
本実施の形態１において、デジタル制御電源装置１は、出力電圧をデジタル値に変換して出力電圧を制御する電源装置である。デジタル制御電源装置１は、図１に示すように、スイッチング素子１４、ダイオード１５、インダクタ１６、コンデンサ１７、抵抗１８，１９、デジタル電源制御用ＭＣＵ（Micro Controller Unit）２１、およびドライバ２２から構成されている。

【0036】

スイッチング素子１４は、例えば、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタからなり、ソース／ドレインの一端が、図示しない電源入力端子を介してバッテリＢの正側端子に接続され、ソース／ドレインの他端がダイオード１５のアノード、およびインダクタ１６の一方の接続部にそれぞれ接続されている。

【0037】

スイッチング素子１４のゲートには、ドライバ２２から出力される信号が入力されるように接続されており、該ドライバ２２から出力される信号に基づいてオン／オフ動作を繰り返し、出力電圧Ｖｏｕｔを制御する。

【0038】

ダイオード１５のカソードには、基準電位（グランド）ＶＳＳが接続されている。このダイオード１５は、スイッチング素子１４がオフ状態のときに、デジタル制御電源装置１の出力電流経路を確保する。

【0039】

インダクタ１６の他方の接続部には、コンデンサ１７の一方の接続部、および抵抗１８の一方の接続部が接続されている。また、コンデンサ１７の他方の接続部には、基準電位ＶＳＳが接続されている。抵抗１８の他方の接続部には、抵抗１９の一方の接続部が接続されており、該抵抗１９の他方の接続部には、基準電位ＶＳＳが接続されている。

【0040】

インダクタ１６、およびコンデンサ１７は、スイッチング素子１４の出力電圧を平滑化する。また、抵抗１８，１９は、デジタル制御電源装置１から出力される出力電圧Ｖｏｕｔを分圧する。ドライバ２２の入力部には、デジタル電源制御用ＭＣＵ２１から出力されるデジタル制御信号ＤＣＳが入力されるように接続されている。

【0041】

ドライバ２２は、デジタル電源制御用ＭＣＵ２１から出力されるデジタル制御信号ＤＣＳを受け、スイッチング素子１４のオン／オフ動作を制御する信号を出力する。

【0042】

デジタル制御電源装置１から出力される出力電圧Ｖｏｕｔは、電源として負荷チップ２０に供給される。この負荷チップ２０は、コントローラ２５と、複数の機能ブロック２６₁〜２６_N（Ｆ／Ｂ）から構成されている。

【0043】

コントローラ２５は、機能ブロック２６₁〜２６_Nの動作／非動作の制御を行うと共に、負荷チップ２０内の負荷変動状態を示す電源コントロール信号ＰＣＳをデジタル電源制御用ＭＣＵ２１に出力する。

【0044】

デジタル電源制御用ＭＣＵ２１は、例えば、１つのパッケージから構成される半導体装置からなり、Ａ／Ｄ変換器３１、減算回路３２、演算回路３３、制御信号発生回路３４、電源制御回路３０、ＰＬＬ発振器３５、分周器３６、およびセレクタ３７から構成されている。

【0045】

Ａ／Ｄ変換器３１は、抵抗１８と抵抗１９とによって分圧されたデジタル制御電源装置１の出力電圧Ｖｏｕｔが入力され、該分圧された信号をデジタル値に変換する。減算回路３２は、Ａ／Ｄ変換器３１が変換したデジタル信号と基準電圧Ｖｒｅｆとの差分をとる。

【0046】

電源制御回路３０は、コントローラ２５から出力される電源コントロール信号ＰＣＳに従い、セレクタ３７，３９の制御、およびデューティ比演算回路（Ｄ／Ｃ）４０の動作クロック信号ＣＬＫの制御を行う。

【0047】

ＰＬＬ発振器３５、分周器３６、およびセレクタ３７は、Ａ／Ｄ変換器３１の変換トリガＴＲとするクロックを生成する。ＰＬＬ発振器３５は、デジタル制御電源装置１の基準クロックを生成する。

【0048】

分周器３６は、ＰＬＬ発振器３５が生成した基準クロックを分周し、Ａ／Ｄ変換器３１の変換トリガＴＲとする複数のクロック、ならびに後述する基準クロック信号ＣＫｒｅｆ１，ＣＫｒｅｆ２をそれぞれ生成する。

【0049】

セレクタ３７は、電源制御回路３０が生成したクロック選択信号ＳＥＬ１に従い、分周器３６が生成する複数の分周信号から１つの分周信号を選択して出力し、Ａ／Ｄ変換器３１の変換トリガＴＲとして出力する。

【0050】

演算回路３３は、デューティ比演算回路４０、演算制御回路（ＤＣＯＮＴ）４１、デューティ保持回路（Ｄ／Ｈ）４２、ならびにセレクタ３９から構成されている。デューティ比演算回路４０は、デューティ比の演算を行い、その結果をデューティ保持回路４２に出力する。演算制御回路４１は、Ａ／Ｄ変換器３１から出力される演算クロック制御信号ＣＫｃｏｎに従い、デューティ比演算回路４０の動作クロック信号ＣＬＫを制御する。

【0051】

デューティ保持回路４２は、デューティ比演算回路４０の演算結果を保持する。セレクタ３９は、電源制御回路３０が生成した演算選択信号ＳＥＬ２に従い、デューティ比演算回路４０の演算結果とデューティ保持回路４２で保持されたデータのうち、どちらか一方を選択し、制御信号発生回路３４に出力する。制御信号発生回路３４は、セレクタ３９から出力されるデューティ比に従って、デジタル制御信号ＤＣＳを生成して出力する。

【0052】

デジタル制御信号ＤＣＳは、例えば、パルス幅を制御するＰＷＭ（Pulse Width Modulation）信号である。デジタル制御電源装置１は、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆと比較し、その差分をなくすようにデューティ比を算出し、出力電圧Ｖｏｕｔを一定に保つようにスイッチング素子１４を制御する。

【0053】

〈Ａ／Ｄ変換器の構成例〉
図２は、図１のデジタル制御電源装置１に設けられたＡ／Ｄ変換器３１における構成の一例を示す説明図である。

【0054】

Ａ／Ｄ変換器３１は、図示するように、クロック制御回路４８、サンプル／ホールド回路（Ｓ／Ｈ）４９、Ｄ／Ａ（Digital/Analog）変換器５０、比較器５１、逐次比較レジスタ５２、レジスタ制御回路５３、および出力レジスタ５４から構成されている。

【0055】

クロック制御回路４８は、 セレクタ３７（図１）から出力される変換トリガＴＲと分周器３６（図１）から出力される基準クロック信号ＣＫｒｅｆ１に基づいて、逐次比較クロック信号ＣＫｃｏｍ、およびサンプル／ホールドクロック信号ＣＫｓｈをそれぞれ生成する。

【0056】

サンプル／ホールド回路４９は、抵抗１８，１９によって分圧された出力電圧Ｖｏｕｔ（アナログ入力電圧）をサンプル／ホールドクロック信号ＣＫｓｈに基づいてサンプリングし、ホールドする。Ｄ／Ａ変換器５０は、逐次比較レジスタ５２の値に応じてリファレンス電圧を発生する。

【0057】

比較器５１は、サンプル／ホールド回路４９によってホールドされた電圧値とＤ／Ａ変換器５０が発生するリファレンス電圧と比較し、比較した結果を出力する。レジスタ制御回路５３は、比較器５１の比較結果に基づいて、逐次比較レジスタ５２の値を制御し、Ａ／Ｄ変換が終了すると、演算クロック制御信号ＣＫｃｏｎを出力する。逐次比較レジスタ５２は、逐次処理中のデータを保持する。出力レジスタ５４は、逐次比較レジスタ５２に格納された結果（デジタル値）を保持する。

【0058】

〈デジタル制御電源装置の動作例〉
次に、本実施の形態１によるデジタル制御電源装置１の動作について説明する。

【0059】

図３は、図１のデジタル制御電源装置１における動作例を示すタイミングチャートである。

【0060】

図３において、上方から下方にかけては、コントローラ２５から出力される電源コントロール信号ＰＣＳ、Ａ／Ｄ変換器３１に入力される変換トリガＴＲ、分周器３６から出力される基準クロック信号ＣＫｒｅｆ１、クロック制御回路４８から出力される逐次比較クロック信号ＣＫｃｏｍ、Ａ／Ｄ変換器３１から出力される演算クロック制御信号ＣＫｃｏｎ、分周器３６から出力される基準クロック信号ＣＫｒｅｆ２、演算制御回路４１から出力される動作クロック信号ＣＬＫ、電源制御回路３０から出力される演算選択信号ＳＥＬ２、デジタル電源制御用ＭＣＵ２１から出力されるデジタル制御信号ＤＣＳ、ならびにデジタル制御電源装置１から出力される出力電圧Ｖｏｕｔにおける信号タイミングについてそれぞれ示している。

【0061】

ここで、デジタル制御電源装置１は、通常モードとスリープモードとの２通りのモードで動作するものとする。

【0062】

通常モードは、出力電圧Ｖｏｕｔの変動を抑制するため、常時、Ａ／Ｄ変換器３１によるＡ／Ｄ変換と演算回路３３によるデューティ比演算を行い、フィードバック制御を行うモードである。このモードは、Ａ／Ｄ変換器３１や演算回路３３などが常時動作しているので消費電力が大きくなる。

【0063】

一方、スリープモードは、Ａ／Ｄ変換器３１によるＡ／Ｄ変換と演算回路３３におけるデューティ比演算を停止することで、消費電力を大幅に抑えるモードである。このスリープモードでは、スイッチング素子１４の制御を、デューティ比演算を停止する前に、デューティ保持回路４２に保存されたデータに基づいて行うことにより出力電圧Ｖｏｕｔの安定性を確保する。通常モード、およびスリープモードの遷移は、負荷チップ２０からの電源コントロール信号ＰＣＳによって制御される。

【0064】

まず、通常モードでは、図３に示すように、Ａ／Ｄ変換器３１によるＡ／Ｄ変換を周波数ｆ１の周期にて行う。変換トリガＴＲが入力され（時間Ｔ１）、該変換トリガＴＲの信号立ち下がりをトリガとし、Ａ／Ｄ変換器３１によるＡ／Ｄ変換が開始される。

【0065】

Ａ／Ｄ変換器３１のクロック制御回路４８は、変換トリガＴＲを受け、サンプル／ホールドクロック信号ＣＫｓｈと逐次比較クロック信号ＣＫｃｏｍとをそれぞれ生成する。

【0066】

サンプル／ホールドクロック信号ＣＫｓｈの立ち下がりのタイミングにおいて、サンプル／ホールド回路４９が（抵抗１８、１９によって分圧された）出力電圧Ｖｏｕｔをサンプリングし、ホールドする。

【0067】

逐次比較クロック信号ＣＫｃｏｍの周期において、比較器５１は、サンプル／ホールド回路４９によってホールドされた電圧とＤ／Ａ変換器５０の出力電圧とを比較し、１ビットずつデータを逐次変換する。変換されたデジタル値は、出力レジスタ５４を介し、Ａ／Ｄ変換結果として出力される（時間Ｔ２）。

【0068】

続いて、減算回路３２において、Ａ／Ｄ変換器３１から出力されたデジタル値と基準電圧Ｖｒｅｆとの差分が演算回路３３に出力される。デューティ比演算回路４０は、入力された差分に基づいてデューティ比の演算を行う。

【0069】

通常モードの場合、セレクタ３９は、デューティ比演算回路４０の演算結果が出力されるように選択され、該演算結果が制御信号発生回路３４に入力される。

【0070】

制御信号発生回路３４は、デューティ比演算回路４０が演算したデューティ比となるように制御信号ＤＣＳを出力し（時間Ｔ３）、出力電圧Ｖｏｕｔの変動を抑えるようにスイッチング素子１４のオン／オフを制御する。

【0071】

このように、通常モードの場合には、上記の動作を繰り返すことによって、デジタル制御電源装置１の出力電圧Ｖｏｕｔの変動を抑制する。

【0072】

次に、スリープモードの場合について説明する。

【0073】

負荷チップ２０から出力される電源コントロール信号ＰＣＳがＬｏ信号（時間Ｔ４）となり、デジタル制御電源装置１は、スリープモードに遷移する。Ｌｏ信号の電源コントロール信号ＰＣＳが入力されると、電源制御回路３０は、演算選択信号ＳＥＬ２によってセレクタ３９を切り替え、デューティ比演算を停止する前、すなわち、デジタル制御電源装置１がスリープモードに入る前に、デューティ保持回路４２に保持されているデータを制御信号発生回路３４に出力する。

【0074】

制御信号発生回路３４は、演算回路３３から出力された制御信号に基づいて、デジタル制御信号ＤＣＳを生成してドライバ２２に出力し、該ドライバ２２により、スイッチング素子１４のオン／オフ動作を行う。

【0075】

このように、スリープモードの期間中においては、フィードバックループ（抵抗１８，１９、Ａ／Ｄ変換器３１、減算回路３２、演算回路３３、制御信号発生回路３４、スイッチング素子１４、およびインダクタ１６とコンデンサ１７によって構成される平滑回路）の応答性を確保するため、スイッチング素子１４のスイッチング周波数（デジタル制御信号ＤＣＳ）をデジタル制御電源装置１がスリープモードに入る前の周波数ｆ２に設定される。

【0076】

また、電源制御回路３０は、演算選択信号ＳＥＬ１によってセレクタ３９を切り替え、変換トリガＴＲの出力を停止させる。これにより、逐次比較クロック信号ＣＫｃｏｍが停止し、Ａ／Ｄ変換器３１の動作が停止する。Ａ／Ｄ変換器３１の動作が停止すると、該Ａ／Ｄ変換器３１から出力されている演算クロック制御信号ＣＫｃｏｎも停止する。

【0077】

これにより、デューティ比演算回路４０の動作クロック信号ＣＬＫが停止して、デューティ比演算回路４０によるデューティ比演算が停止する。

【0078】

〈デジタル制御電源装置の動作フロー例〉
図４は、図１のデジタル制御電源装置１における動作の一例を示すフローチャートである。

【0079】

まず、デジタル制御電源装置１が起動すると（ステップＳ１０１）、該デジタル制御電源装置１は、通常モードにおいて動作する（ステップＳ１０２）。

【0080】

この通常モードでは、Ａ／Ｄ変換器３１の変換トリガＴＲを周波数ｆ１（図３）に設定し、セレクタ３９は、デューティ比演算回路４０による演算結果を選択して出力する。

【0081】

電源制御回路３０は、負荷チップ２０の負荷変動状態を示す電源コントロール信号ＰＣＳを監視し、負荷チップ２０が電源制御の必要な過渡状態にあるか、安定状態にあるかを判定する（ステップＳ１０３）。

【0082】

ステップＳ１０３の処理において過渡状態と判定した場合（例えば、電源コントロール信号ＰＣＳがＨｉ信号）は通常モードにて動作を続ける。また、ステップＳ１０３の処理において安定状態と判定した場合（例えば、電源コントロール信号ＰＣＳがＬｏ信号）は、スリープモードに遷移する（ステップＳ１０４）。

【0083】

スリープモードでは、Ａ／Ｄ変換器３１，および演算回路３３の動作を停止し、スリープモードに入る前のデューティ比を維持するデータを制御信号発生回路３４に出力する。これにより、デジタル制御電源装置１の低電力化を行う。

【0084】

再び、電源制御回路３０は、負荷チップ２０の負荷変動状態を示す電源コントロール信号ＰＣＳを監視し、負荷チップ２０が電源制御の必要な過渡状態にあるか、安定状態にあるかを判定する（ステップＳ１０５）。

【0085】

安定状態にある場合は、スリープモードにて動作を続け、過渡状態と判定した際には、スリープモードから通常モードに遷移させる。

【0086】

このように、デジタル制御電源装置１は、負荷チップ２０の負荷変動状態によって通常モード、またはスリープモードの２通りのモードで動作する。負荷チップ２０の動作状態が変わらない場合、デジタル制御電源装置１は、スリープモードに入る。

【0087】

このスリープモードでは、Ａ／Ｄ変換器３１、および演算回路によるデューティ比演算動作を停止させるによって、デジタル制御電源装置１における低消費電力化を実現する。

【0088】

また、Ａ／Ｄ変換器３１の動作停止中、およびデューティ比演算回路４０における演算停止中であっても、デューティ保持回路４２に保持されたデータを出力することで、デジタル制御電源装置１は、フィードバックループの応答性を確保することができる。すなわち、出力電圧Ｖｏｕｔの安定性の確保、および低消費電力化の両立を実現することができる。

【0089】

〈発明者検討によるデジタル制御電源装置の構成例〉
図５は、本発明者が検討したデジタル制御電源装置２００における構成の一例を示した説明図である。

【0090】

デジタル制御電源装置２００は、図示するように、スイッチング素子２０１、ダイオード２０２、インダクタ２０３、コンデンサ２０４、抵抗２０５，２０６、デジタル電源制御用ＭＣＵ２０７、およびドライバ２０８から構成されている。

【0091】

スイッチング素子２０１は、例えば、ＮチャネルＭＯＳトランジスタからなり、オン／オフ動作を繰り返すことで、デジタル制御電源装置２００の出力電圧Ｖｏｕｔを制御する。ダイオード２０２は、スイッチング素子２０１がオフ状態のときに、デジタル制御電源装置２００の出力電流経路を確保する。

【0092】

インダクタ２０３とコンデンサ２０４は、スイッチング素子２０１の出力電圧Ｖｏｕｔを平滑化する。抵抗２０５，２０６は、デジタル制御電源装置２００の出力電圧Ｖｏｕｔを分圧する。ドライバ２０８は、デジタル電源制御用ＭＣＵ２０７から出力される制御信号を受けスイッチング素子２０１のオン／オフ動作させる。

【0093】

デジタル電源制御用ＭＣＵ２０７は、Ａ／Ｄ変換器２０９、減算回路２１０、演算回路２１１、制御信号発生回路２１２、ＰＬＬ発振器２１３、および分周器２１４から構成されている。

【0094】

ＰＬＬ発振器２１３は、Ａ／Ｄ変換器２０９、および演算回路２１１に供給する基準クロック信号を生成する。分周器２１４は、ＰＬＬ発振器２１３が生成した基準クロックを分周し、Ａ／Ｄ変換器２０９の変換トリガ信号をそれぞれ生成する。

【0095】

Ａ／Ｄ変換器２０９は、抵抗２０５と抵抗２０６によって分圧した出力電圧Ｖｏｕｔをデジタル値に変換する。減算回路２１０は、Ａ／Ｄ変換器２０９からの出力信号（デジタル信号）と基準電圧Ｖｒｅｆとの差分をとる。

【0096】

演算回路２１１は、制御信号となるデューティ比を算出する。デューティ比の演算には、例えば、比例制御（Ｐ）、積分制御（Ｉ）、および微分制御（Ｄ）の３つの要素によるＰＩＤ補正制御方式を用いる。

【0097】

制御信号発生回路２１２は、演算回路２１１の演算結果に基づき制御信号を生成する。制御信号発生回路２１２が生成した制御信号は、例えば、パルス幅を制御するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号である。

【0098】

デジタル制御電源装置２００は、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆと比較し、その差分をなくすようにデューティ比を算出し、出力電圧Ｖｏｕｔを一定に保つようにスイッチング素子２０１を制御する。

【0099】

〈発明者検討によるデジタル制御電源装置の課題〉
このように、図５に示すデジタル制御電源装置２００は、出力電圧を一定に保つフィードバック制御を行うため、常時Ａ／Ｄ変換器２０９によるＡ／Ｄ変換動作と演算回路２１１のデューティ比演算を行っている。それによって、デジタル制御電源装置２００では、Ａ／Ｄ変換器２０９、および演算回路２１１が常時動作しているために、消費電力が増大してしまう。

【0100】

Ａ／Ｄ変換器の低電力化は、動作周波数を下げることで実現できるが、単純にＡ／Ｄ変換器の動作周波数を下げると、Ａ／Ｄ変換にかかる時間が長くなるため、電源の出力電圧にオーバーシュートや発振などが生じてしまうという課題がある。

【0101】

デジタル制御電源装置２００は、先に述べたように出力の安定化のため、フィードバックループを構成する。このフィードバックループは、出力電圧Ｖｏｕｔを分圧する抵抗２０５と抵抗２０６、分圧された電圧をデジタル化するＡ／Ｄ変換器２０９、基準電圧ＶｒｅｆとＡ／Ｄ変換器２０９の出力信号との差分をとる減算回路２１０、差分信号を基に演算を行う演算回路２１１、制御信号を生成する制御信号発生回路２１２、生成された制御信号によって制御されるスイッチング素子２０１、インダクタ２０３とコンデンサ２０４によって構成される平滑回路から構成されている。

【0102】

Ａ／Ｄ変換器２０９、演算回路２１１、減算回路２１０、および制御信号発生回路２１２の処理時間は、位相遅れ成分として上記のフィードバックループの周波数特性に影響する。

【0103】

図６は、図５のデジタル制御電源装置２００におけるフィードバックループ内の処理時間と位相余裕の関係の一例を示す説明図である。

【0104】

位相余裕は、フィードバックループの安定性を示す指標として用いられ、安定動作のためには、おおよそ６０度以上であることが望ましい。フィードバックループ内の処理時間が長くなるにしたがい、位相余裕が低下し、ループが不安定になる。

【0105】

Ａ／Ｄ変換器２０９の変換速度は、動作周波数に比例する。このため、電力を削減するためにＡ／Ｄ変換器２０９の動作周波数を低速化すると、Ａ／Ｄ変換の変換時間が長くなる。

【0106】

Ａ／Ｄ変換の変換時間が長くなると、デジタル制御電源装置のフィードバックループ内の位相遅れ成分が増加して位相余裕が不足し、フィードバックループが不安定になる可能性がある。

【0107】

フィードバックループが不安定になると、電圧の変動に追従することができなくなり、出力電圧Ｖｏｕｔにオーバーシュートや発振などが生じてしまう。

【0108】

このように、Ａ／Ｄ変換器の動作周波数を単純に低減させることによって、デジタル制御電源装置２００の低電力化を実現しようとした場合、出力電圧Ｖｏｕｔが不安定となってしまう恐れがある。

【0109】

〈実施の形態１の効果〉
一方、本実施の形態１では、デジタル制御電源装置１がスリープモードとなった際に、Ａ／Ｄ変換器３１、およびデューティ比演算回路４０の演算動作を停止しながらも、デューティ保持回路４２に保持されたデータを出力することで、フィードバックループの応答性を確保し、出力電圧Ｖｏｕｔの安定化させることができる。

【0110】

それにより、本実施の形態１によれば、スリープモードにおいて、出力電圧Ｖｏｕｔの安定化を確保しながら、デジタル制御電源装置１の消費電力を大幅に低減することができる。

【0111】

（実施の形態２）
図７は、本発明の実施の形態２によるデジタル制御電源装置における構成の一例を示す説明図、図８は、図１のデジタル制御電源装置に設けられた負荷状態判定回路の構成の一例を示す説明図、図９は、図８の負荷状態判定回路５９の他の構成例を示す説明図、図１０は、図７のデジタル制御電源装置における信号タイミングの一例を示すタイミングチャート、図１１は、図７のデジタル制御電源装置における動作の一例を示すフローチャートである。

【0112】

〈実施の形態の概要〉
前記実施の形態１では、通常モード、およびスリープモード間の遷移を、負荷チップ２０から出力される電源コントロール信号ＰＣＳに基づいて行っていた。この場合、デジタル制御電源装置１の負荷となる負荷チップ２０から、負荷の変動状態を示す電源コントロール信号ＰＣＳを出力する必要があった。

【0113】

しかしながら、デジタル制御電源装置１が使用される装置やシステムによっては、負荷チップ２０などから電源コントロール信号を出力できない場合や、複数の負荷チップが存在し、負荷全体の変動状態をコントロールすることが困難な場合が存在する。

【0114】

そのため、本実施の形態２では、外部からの電源コントロール信号ＰＣＳを不要とし、デジタル制御電源装置１の内部状態を監視することで負荷の変動状態を判定し、動作モードの切り替えを行う技術について説明する。

【0115】

〈デジタル制御電源装置の構成例〉
本実施の形態２において、デジタル制御電源装置１は、通常モード、および低電力モードの２つのモードを有する。低電力モードは、Ａ／Ｄ変換の変換時間を変えずにサンプリング周波数を落とすこと、およびデューティ比演算回路４０を間欠動作させることで低電力化するモードである。

【0116】

デジタル制御電源装置１は、図７に示すように、スイッチング素子１４、ダイオード１５、インダクタ１６、コンデンサ１７、抵抗１８，１９、デジタル電源制御用ＭＣＵ２１、およびドライバ２２からなる前記実施の形態１と同様の構成に、負荷状態判定回路５９が新たに設けられた構成となっている。

【0117】

負荷状態判定回路５９は、インダクタ１６の他方の接続部とコンデンサ１７の一方の接続部との間に接続されている。負荷状態判定回路５９は、負荷チップなどの負荷Ｌに流れる電流を計測して負荷の変動状態を判定し、その判定結果を状態判定信号ＬＪＳとしてデジタル電源制御用ＭＣＵ２１に出力する。その他の接続構成は、前記実施の形態１の図１と同様であるので、説明は省略する。

【0118】

デジタル電源制御用ＭＣＵ２１は、前記実施の形態１のデジタル電源制御用ＭＣＵ２１（図１）と同様に、Ａ／Ｄ変換器３１、減算回路３２、演算回路３３、制御信号発生回路３４、電源制御回路３０、ＰＬＬ発振器３５、分周器３６、およびセレクタ３７から構成されている。

【0119】

また、演算回路３３は、デューティ比演算回路４０、演算制御回路（ＤＣＯＮＴ）４１、デューティ保持回路（Ｄ／Ｈ）４２、ならびにセレクタ３９からなる、前記実施の形態１と同様の構成に、セレクタ制御回路（ＳＣＯＮＴ）５５が新たに設けられている。

【0120】

負荷状態判定回路５９から出力される状態判定信号ＬＪＳは、電源制御回路３０、ならびにセレクタ制御回路５５にそれぞれ入力されるように接続されている。

【0121】

さらに、セレクタ制御回路５５には、演算制御回路４１から出力されるディーティ比演算終了信号ＤＥＳが入力されるように接続されており、該セレクタ制御回路５５から出力されるセレクタ制御信号ＳＥＬ３がセレクタ３９に出力されるように接続されている。ディーティ比演算終了信号ＤＥＳは、デューティ比演算回路４０によるデューティ比の演算が終了したことを示す信号である。その他の接続構成については、前記実施の形態１の図１と同様であるので、説明は省略する。

【0122】

図７のデジタル制御電源装置１では、負荷状態判定回路５９が負荷に流れる電流を計測して負荷の変動状態を判定し、状態判定信号ＬＪＳを電源制御回路３０、およびセレクタ制御回路５５に出力する。

【0123】

電源制御回路３０は、負荷状態判定回路５９からの状態判定信号ＬＪＳに従い、セレクタ３７の制御、およびデューティ比演算回路４０の動作クロック信号ＣＬＫを制御し、デジタル制御電源装置１の動作モードを制御する。また、セレクタ制御回路５５は、状態判定信号ＬＪＳに従い、セレクタ３９の切り替え動作を制御するセレクタ制御信号ＳＥＬ３を生成して出力する。

【0124】

〈負荷状態判定回路の構成例〉
図８は、図１のデジタル制御電源装置１に設けられた負荷状態判定回路５９の構成の一例を示す説明図である。

【0125】

負荷状態判定回路５９は、電流検出センサ６０、微分回路６１、およびコンパレータ６７から構成されている。また、電流検出センサ６０は、電流検出抵抗６３、抵抗６４、コンデンサ６５、および差動増幅回路６６から構成されている。

【0126】

電流検出抵抗６３の一方の接続部には、抵抗６４の一方の接続部が接続されており、この接続部には、インダクタ１６（図７）の他方の接続部がそれぞれ接続されている。抵抗６４の他方の接続部には、コンデンサ６５の一方の接続部、および差動増幅回路６６の負（−）側入力端子がそれぞれ接続されている。

【0127】

コンデンサ６５の他方の接続部には、差動増幅回路６６の正（＋）側入力端子、および電流検出抵抗６３の他方の接続部がそれぞれ接続されており、この接続部には、コンデンサ１７（図７）の一方の接続部が接続されている。

【0128】

差動増幅回路６６の出力部には、微分回路６１の入力部に接続されている。この微分回路６１の出力部には、コンパレータ６７の一方の入力端子が接続されている。コンパレータ６７の他方の入力端子には、しきい値電圧ＶＤが入力されるように接続されている。そして、コンパレータ６７の出力部から出力される信号が、負荷状態判定回路５９の状態判定信号ＬＪＳとなる。

【0129】

電流検出センサ６０は、負荷Ｌ（図７）に流れる電流を検出する。抵抗６４、およびコンデンサ６５は、電流検出抵抗６３の寄生インダクタンスによるノイズを取り除くためのフィルタ回路として使用する。

【0130】

差動増幅回路６６は、コンデンサ６５の両端の電圧降下を増幅し出力する。微分回路６１は、電流検出センサ６０の出力信号の変化を出力する。コンパレータ６７は、微分回路６１の出力電圧値と予め設定されたしきい値電圧ＶＤとを比較し、その比較結果を出力する。すなわち、負荷状態判定回路５９では、負荷Ｌに流れる電流の変化を計測し、負荷が安定状態にあるか、過渡状態にあるかを判定する。

【0131】

〈負荷状態判定回路の他の構成例〉
図９は、図８の負荷状態判定回路５９の他の構成例を示す説明図である。

【0132】

この場合、負荷状態判定回路５９は、図示するように、電流検出センサ６０、Ａ／Ｄ変換器６８、微分演算器６９、および比較演算器７１から構成されている。電流検出センサ６０は、図８に示した電流検出センサ６０と同様であるので、説明は省略する。

【0133】

Ａ／Ｄ変換器６８の入力部には、差動増幅回路６６の出力部が接続されている。Ａ／Ｄ変換器６８は、電流検出センサ６０から出力される電圧信号をデジタル値に変換する。Ａ／Ｄ変換器６８に変換されたデジタル値は、微分演算器６９によってデジタル信号の変化を生成する。

【0134】

微分演算器６９が生成したデジタル信号の変化は、比較演算器７１によって設定されているしきい値電圧ＶＤと比較が行われ、その比較結果によって負荷Ｌが安定状態にあるか過渡状態にあるかを判定し、状態判定信号ＬＪＳとして出力される。

【0135】

なお、本実施の形態２では、負荷状態判定回路５９がデジタル電源制御用ＭＣＵ２１の外部にあるものとして説明したが、これに限るものではなく、負荷状態判定回路５９の全部あるいは一部がデジタル電源制御用ＭＣＵ２１内にある構成としてもよい。

【0136】

〈デジタル制御電源装置の動作例〉
図１０は、図７のデジタル制御電源装置１における信号タイミングの一例を示すタイミングチャートである。

【0137】

図１０においては、上方から下方にかけて、負荷状態判定回路５９が出力される状態判定信号ＬＪＳ、Ａ／Ｄ変換器３１に入力される変換トリガＴＲ、分周器３６から出力される基準クロック信号ＣＫｒｅｆ１、クロック制御回路４８から出力される逐次比較クロック信号ＣＫｃｏｍ、Ａ／Ｄ変換器３１から出力される演算クロック制御信号ＣＫｃｏｎ、分周器３６から出力される基準クロック信号ＣＫｒｅｆ２、演算制御回路４１から出力される動作クロック信号ＣＬＫ、演算制御回路４１から出力されるディーティ比演算終了信号ＤＥＳ、セレクタ制御回路５５から出力されるセレクタ制御信号ＳＥＬ３、デジタル電源制御用ＭＣＵ２１から出力されるデジタル制御信号ＤＣＳ、およびデジタル制御電源装置１から出力される出力電圧Ｖｏｕｔにおける信号タイミングについてそれぞれ示している。

【0138】

図７のデジタル制御電源装置１は、前述したように、通常モード、および低電力モードの２つのモードにて動作する。

【0139】

通常モードは、負荷Ｌに流れる電流に変動状態が有る状態であり、負荷状態判定回路５９は、例えば、Ｈｉ信号の状態判定信号ＬＪＳを出力する。Ｈｉ信号の状態判定信号ＬＪＳを受けて、電源制御回路３０は、Ａ／Ｄ変換器３１が周波数ｆ１の周期にてＡ／Ｄ変換を行う変換トリガＴＲを出力するようにセレクタ３７を制御する。

【0140】

また、Ｈｉ信号の状態判定信号ＬＪＳを受けて、セレクタ制御回路５５は、デューティ比演算回路４０の演算結果が出力されるようにセレクタ３９に対してセレクタ制御信号ＳＥＬ３を出力する。

【0141】

以下の動作については、図３において説明した通常モードと同様の動作となるので説明を省略する。通常モードでは、実施の形態１と同様に、Ａ／Ｄ変換器３１や演算回路３３などが常時動作しているので消費電力が大きくなる。

【0142】

続いて、負荷Ｌに変動があり、負荷状態判定回路５９が負荷Ｌが安定状態となったと判定すると、負荷状態判定回路５９からは、Ｌｏ信号の状態判定信号ＬＪＳが出力される（時間Ｔ７）。これにより、デジタル制御電源装置１は、低電力モードに遷移する。

【0143】

Ｌｏ信号の状態判定信号ＬＪＳを受けた電源制御回路３０は、クロック選択信号ＳＥＬ１によりセレクタ３７を制御し、Ａ／Ｄ変換器３１の変換トリガＴＲを周期ｆ２（ｆ２＜ｆ１）となるように設定する。

【0144】

Ｌｏ信号の状態判定信号ＬＪＳを受けたセレクタ制御回路５５は、例えば、Ｈｉ信号のセレクタ制御信号ＳＥＬ３によりセレクタ３９を制御し、デューティ保持回路４２が保持しているデューティ比演算回路４０の演算結果を出力するように設定する。

【0145】

Ａ／Ｄ変換器３１は、変換トリガＴＲが入力された後（時間Ｔ８）、該変換トリガＴＲの立ち下がりのタイミングにおいて、Ａ／Ｄ変換を開始する。

【0146】

Ａ／Ｄ変換器３１のクロック制御回路４８（図２）は、変換トリガＴＲを受け、サンプル／ホールドクロック信号ＣＫｓｈ、および逐次比較クロック信号ＣＫｃｏｍをそれぞれ生成する。

【0147】

サンプル／ホールドクロック信号ＣＫｓｈの立ち下がりのタイミングにおいて、サンプル／ホールド回路４９が入力電圧（抵抗１８，１９によって分圧された出力電圧Ｖｏｕｔ）をサンプリングし、ホールドする。

【0148】

サンプル／ホールド回路４９にてホールドされた電圧とＤ／Ａ変換器５０の出力電圧とを、逐次比較クロック信号ＣＫｃｏｍ毎に比較器５１が比較し（時間Ｔ９）、１ビットずつデータを逐次変換する。変換されたデジタル値は、出力レジスタ５４を介してＡ／Ｄ変換結果として出力される（時間Ｔ１０）。

【0149】

低電力モードのＡ／Ｄ変換器３１の逐次比較クロック信号ＣＫｃｏｎの周波数は、通常モードと同じ周波数である。また、低電力モードの場合、Ａ／Ｄ変換器３１の変換トリガＴＲの周波数は、通常モードと比べて低速化するが、Ａ／Ｄ変換時間は、通常モードと同様である。

【0150】

これによって、低電力モードの場合、Ａ／Ｄ変換器３１の消費電力を低減することができ、その一方で、フィードバックループ内のＡ／Ｄ変換による位相遅れ成分が変わらないため、ループの安定性を確保することができる。

【0151】

Ａ／Ｄ変換器３１から出力されたデジタル値は、減算回路３２に入力され、基準電圧Ｖｒｅｆとの差分がデューティ比演算回路４０に入力される。デューティ比演算回路４０は、減算回路３２の減算結果に基づいて、デューティ比の演算を行う。

【0152】

デューティ比演算回路４０によるデューティ比の演算が終了すると（時間Ｔ１１）、演算制御回路４１は、動作クロック信号ＣＬＫを停止させるとともに、ディーティ比演算終了信号ＤＥＳ（例えば、Ｈｉ信号）をセレクタ制御回路５５に出力する。

【0153】

セレクタ制御回路５５は、ディーティ比演算終了信号ＤＥＳを受けて、セレクタ制御信号ＳＥＬ３（例えばＬｏ信号）をセレクタ３９に出力する。

【0154】

セレクタ３９は、セレクタ制御回路５５から出力されたセレクタ制御信号ＳＥＬ３に基づいて、デューティ比演算回路４０から出力された演算結果をデューティ保持回路４２に出力するように切り替える。

【0155】

デューティ保持回路４２は、デューティ比演算回路４０の演算結果を保持する。保持された演算結果は、制御信号発生回路３４に入力され、該制御信号発生回路３４にて生成された制御信号ＤＣＳによって出力電圧Ｖｏｕｔの変動を抑えるようにスイッチング素子１４のオン／オフを制御する。

【0156】

また、デューティ比の演算終了後（Ｔ１１）には、Ａ／Ｄ変換器３１からの演算クロック制御信号ＣＫｃｏｎによって演算制御回路４１から出力される動作クロック信号ＣＬＫを停止させ、デューティ比演算回路４０の演算動作を停止させることで、さらに低消費電力化を行う。

【0157】

デジタル制御電源装置１では、低電力モードの場合であっても、スイッチング素子１４のスイッチング周波数を通常モードと変わらないように設定する。これは以下の理由によるものである。

【0158】

スイッチング周波数は、スイッチング電源のフィードバックループの帯域幅に影響する。スイッチング周波数を落とすと、ループの周波数応答が遅れるため、出力電圧Ｖｏｕｔの変動に対して追従できなくなる。

【0159】

したがって、低電力モード時のフィードバックループの応答性を確保するため、スイッチング周波数を、低電力モードに遷移する前の通常モードと同じ周期ｆ３に設定する。デューティ比演算回路４０の動作クロック信号ＣＬＫを停止する期間中、スイッチング周波数を通常モードと同じように周期ｆ３に設定するためには、制御信号ＤＣＳの通常モードと同じように周期ｆ３毎に出力する必要がある。

【0160】

よって、セレクタ制御回路５５から出力されるセレクタ制御信号ＳＥＬ３により、セレクタ３９を切り替え、デューティ保持回路４２によって保持したデータを制御信号発生回路３４に出力する（時間Ｔ１１）。

【0161】

次の変換トリガＴＲが入力されたタイミングにおいて、Ａ／Ｄ変換器３１は再びＡ／Ｄ変換を開始するため、サンプル／ホールドクロック信号ＣＫｓｈ、逐次比較クロック信号ＣＫｃｏｍを復帰させる。

【0162】

Ａ／Ｄ変換が終わった後、電源制御回路３０からの演算クロック制御信号ＣＫｃｏｎによってデューティ比演算回路４０の動作クロック信号ＣＬＫを復帰させ、デューティ比の演算を行う。

【0163】

低電力モードの場合、上記の動作を繰り返し、フィードバック制御を行う。このように、負荷Ｌの動作状態が変わらない場合、デジタル制御電源装置１が低電力モードに遷移し、出力電圧Ｖｏｕｔの変動を抑制するとともに、電源の低消費電力化を実現する。

【0164】

そして、負荷Ｌの負荷変動が生じた際には、負荷状態判定回路５９から、例えば、Ｈｉ信号の状態判定信号ＬＪＳが出力され（時間Ｔ１２）、これによって、デジタル制御電源装置１は、通常モードに遷移する。

【0165】

なお、負荷状態判定回路５９の状態判定信号ＬＪＳが変化し、低電力モードから通常モードに遷移する際、セレクタ制御回路５５は、ある待ち時間が経過してから、セレクタ制御信号ＳＥＬ３を出力するようになっている。

【0166】

この待ち時間は、デジタル処理の遅延を考慮したものであり、これによって、モード遷移の際に、デジタル処理が確実に終了した後にセレクタ３９から演算結果が出力されるので、誤動作などを抑制することが可能となる。

【0167】

〈デジタル制御電源装置の動作フロー例〉
図１１は、図７のデジタル制御電源装置１における動作の一例を示すフローチャートである。

【0168】

まず、デジタル制御電源装置１が起動すると（ステップＳ２０１）、デジタル制御電源装置１は、電源は通常モードにて動作する（ステップＳ２０２）。この通常モードでは、Ａ／Ｄ変換器３１の変換トリガＴＲを周期ｆ１（図１０）に設定し、セレクタ３９ではデューティ比演算回路４０の演算結果を選択して出力する。

【0169】

負荷状態判定回路５９は、負荷Ｌに流れる電流を検出し、負荷Ｌが過渡状態にあるか、あるいは安定状態にあるかを判定する（ステップＳ２０３）。負荷状態判定回路５９が過渡状態と判定した際には、通常モードによる動作を続ける。また、負荷状態判定回路５９が安定状態となった判定を行うと、負荷状態判定回路５９から出力される状態判定信号ＬＪＳに基づいて、デジタル制御電源装置１は低電力モードに遷移する。

【0170】

低電力モードでは、Ａ／Ｄ変換器３１の変換トリガＴＲを周期ｆ２（ｆ２＜ｆ１）に設定し、セレクタ３９は、デューティ保持回路４２で保持したデータを出力する（ステップＳ２０４）。また、低電力モードでは、Ａ／Ｄ変換器３１、およびデューティ比演算回路４０を間欠的に動作させることで低電力化を行う。

【0171】

そして、負荷状態判定回路５９による負荷Ｌに流れる電流の検出が行われ、負荷Ｌが過渡状態にあるか、安定状態にあるかを判定する（ステップＳ２０５）。安定状態の場合、デジタル制御電源装置１は、低電力モードによる動作を続け、過渡状態の場合には、通常モードに遷移する。

【0172】

〈実施の形態２の効果〉
それにより、本実施の形態２においては、負荷Ｌが安定状態にあると判定した場合、電源が低電力モードに遷移することで、デジタル制御電源装置１における出力電圧Ｖｏｕｔの安定性と低消費電力化を両立することができる。

【0173】

また、負荷Ｌなどの外部からの電源コントロール信号が不要となるので、該電源コントロール信号が出力できない負荷や、負荷全体の変動状態をコントロールすることが困難な場合であってデジタル制御電源装置１を用いることができる。

【0174】

（実施の形態３）
図１２は、本発明の実施の形態３によるデジタル制御電源装置における構成の一例を示す説明図、図１３は、図１２のデジタル制御電源装置における動作の一例を示すタイミングチャート、図１４は、図１２のデジタル制御電源装置１における動作の一例を示すフローチャートである。

【0175】

〈実施の形態の概要〉
前記実施の形態１では、通常モードとスリープモードとの２通りの動作モードを設けることで、出力電圧Ｖｏｕｔの安定性の確保と低消費電力化を両立し、前記実施の形態２においては、通常モードと低電力モードとを設けることで、出力電圧Ｖｏｕｔの安定性の確保と低消費電力化を両立した。

【0176】

本実施の形態３では、通常モードとスリープモードに加え、さらに低電力モードの３通りの動作モードを設けることで、デジタル制御電源装置１における消費電力をさらに抑制する技術について説明する。

【0177】

〈デジタル制御電源装置の構成例〉
この場合、デジタル制御電源装置１は、図１２に示すように、スイッチング素子１４、ダイオード１５、インダクタ１６、コンデンサ１７、抵抗１８，１９、デジタル電源制御用ＭＣＵ２１、ドライバ２２、および負荷状態判定回路５９からなり、前記実施の形態２の図７におけるデジタル制御電源装置１と同様の構成からなる。

【0178】

また、デジタル制御電源装置１には、負荷として負荷チップ２０が接続されている。負荷チップ２０は、前記実施の形態１の図１に示す負荷チップ２０と同様に、コントローラ２５、ならびに複数の機能ブロック２６₁〜２６_N（Ｆ／Ｂ）から構成されている。

【0179】

デジタル電源制御用ＭＣＵ２１、前記実施の形態２のデジタル電源制御用ＭＣＵ２１（図７）と同様に、Ａ／Ｄ変換器３１、減算回路３２、演算回路３３、制御信号発生回路３４、電源制御回路３０、ＰＬＬ発振器３５、分周器３６、およびセレクタ３７から構成されている。

【0180】

さらに、演算回路３３においても、前記実施の形態２の図７と同様に、デューティ比演算回路４０、演算制御回路（ＤＣＯＮＴ）４１、デューティ保持回路（Ｄ／Ｈ）４２、セレクタ３９、ならびにセレクタ制御回路５５から構成されている。

【0181】

図１２のデジタル制御電源装置１が、前記実施の形態２のデジタル制御電源装置１（図７）と異なるところは、電源制御回路３０に、負荷状態判定回路５９から出力される状態判定信号ＬＪＳだけでなく、負荷チップ２０から出力される電源コントロール信号ＰＣＳが入力されている点、およびセレクタ制御回路５５においても、状態判定信号ＬＪＳと電源コントロール信号ＰＣＳとがそれぞれ入力されるように接続されている点である。その他の接続構成については、前記実施の形態２の図７と同様であるので説明は省略する。

【0182】

電源制御回路３０は、電源コントロール信号ＰＣＳと負荷状態判定回路５９からの状態判定信号ＬＪＳに従い、クロック選択信号ＳＥＬ１を生成してセレクタ３７の制御を行うと共に、デューティ比演算回路４０の動作クロック信号ＣＬＫの制御を行い、デジタル制御電源装置１の動作モードを制御する。

【0183】

また、セレクタ制御回路５５は、電源コントロール信号ＰＣＳと状態判定信号ＬＪＳとに従い、セレクタ３９を制御するセレクタ制御信号ＳＥＬ３を生成する。

【0184】

〈デジタル制御電源装置の動作例〉
図１３は、図１２のデジタル制御電源装置１における動作の一例を示すタイミングチャートである。図１３において、上方から下方にかけては、コントローラ２５から出力される電源コントロール信号ＰＣＳ、負荷状態判定回路５９が出力される状態判定信号ＬＪＳ、Ａ／Ｄ変換器３１に入力される変換トリガＴＲ、分周器３６から出力される基準クロック信号ＣＫｒｅｆ１、クロック制御回路４８から出力される逐次比較クロック信号ＣＫｃｏｍ、Ａ／Ｄ変換器３１から出力される演算クロック制御信号ＣＫｃｏｎ、分周器３６から出力される基準クロック信号ＣＫｒｅｆ２、演算制御回路４１から出力される動作クロック信号ＣＬＫ、演算制御回路４１から出力されるディーティ比演算終了信号ＤＥＳ、セレクタ制御回路５５から出力されるセレクタ制御信号ＳＥＬ３、デジタル電源制御用ＭＣＵ２１から出力されるデジタル制御信号ＤＣＳ、およびデジタル制御電源装置１から出力される出力電圧Ｖｏｕｔにおける信号タイミングについてそれぞれ示している。

【0185】

図１２のデジタル制御電源装置１は、前述したように、通常モード、低電力モード、ならびにスリープモードの３通りのモードによって動作する。

【0186】

まず、通常モードは、出力電圧Ｖｏｕｔの変動を抑制するため、常時Ａ／Ｄ変換器３１によるＡ／Ｄ変換、および演算回路３３でのデューティ比演算が行われている。この通常モードによる動作は、前記実施の形態１の図３に示した通常モードの動作と同様である。

【0187】

続いて、負荷チップ２０の負荷変動がなくなり、負荷チップ２０から出力される電源コントロール信号ＰＣＳ、および負荷状態判定回路５９から出力される状態判定信号ＬＪＳがそれぞれＬｏ信号となると（時間Ｔ１４）、デジタル制御電源装置１は、低電力モードに遷移する。

【0188】

この低電力モードでは、Ａ／Ｄ変換器３１によるＡ／Ｄ変換時間を変えることなく、サンプリング周波数（変換トリガＴＲの周波数）を落とすこと、および、デューティ比演算回路４０を間欠動作させる。

【0189】

デューティ比演算回路４０の停止期間においては、デューティ保持回路４２に保存されたデータによりスイッチング素子１４を駆動させることで、デジタル制御電源装置１の消費電力を低減するとともに、出力電圧Ｖｏｕｔの安定性を確保する。

【0190】

通常モードから低電力モードに遷移した後、ある期間（例えば、期間ｔ１）が経過すると、デジタル制御電源装置１は、低電力モードからスリープモードに遷移する（時間Ｔ１５）。このスリープモードでは、Ａ／Ｄ変換器３１によるＡ／Ｄ変換と演算回路３３でのデューティ比演算を停止することで、消費電力をさらに抑える。スイッチング素子１４の制御は、デューティ比演算を停止する前に、デューティ保持回路４２に保存されたデータにより行うことにより、出力電圧Ｖｏｕｔの安定性を確保する。

【0191】

各モード間の遷移は、負荷状態判定回路５９が生成した状態判定信号ＬＪＳ、ならびに負荷チップ２０からの電源コントロール信号ＰＣＳによって制御される。

【0192】

通常モードでは、Ａ／Ｄ変換器３１のＡ／Ｄ変換動作を周期ｆ１で行い、前記実施の形態１の図３の通常モードと同様に制御する。そして、負荷状態判定回路５９が、負荷チップ２０が安定状態にあると判定すると、デジタル制御電源装置１は、低電力モードに遷移する（時間Ｔ１４）。

【0193】

状態判定信号ＬＪＳを受けた電源制御回路３０は、演算選択信号ＳＥＬ１によってセレクタ３７を制御し、周期ｆ２（ｆ２＜ｆ１）の変換トリガＴＲがＡ／Ｄ変換器３１に入力されるように設定する。

【0194】

また、セレクタ制御回路５５は、演算制御回路４１からディーティ比演算終了信号ＤＥＳ（例えば、Ｈｉ信号）が出力され、かつ電源コントロール信号ＰＣＳ、および状態判定信号ＬＪＳがそれぞれＬｏ信号の場合（低電力モード、またはスリープモード）に、デューティ保持回路４２に保持されているデータを出力するようにセレクタ３９を切り替える。その他の動作については、前記実施の形態２の図１０に示した低電力モードと同様の動作となる。

【0195】

デジタル制御電源装置１が低電力モードに遷移すると（Ｔ１４）、負荷チップ２０が安定状態にある期間、すなわち、低電力モードの期間をカウントし、一定期間ｔ１が経過すると、デジタル制御電源装置１は、スリープモードに遷移する（Ｔ１５）。

【0196】

電源制御回路３０は、デジタル制御電源装置１が低電力モードに遷移してから期間ｔ１が経過すると、演算選択信号ＳＥＬ１により、セレクタ３７からの変換トリガＴＲの出力を停止させ、Ａ／Ｄ変換器３１を停止させる。

【0197】

また、Ａ／Ｄ変換器３１が停止することにより、デューティ比演算回路４０に供給される動作クロック信号ＣＬＫも停止する。これにより、スリープモードでは、Ａ／Ｄ変換器３１、およびデューティ比演算回路４０が停止する。

【0198】

フィードバックループの応答性を確保するため、スリープモードの場合、スイッチング素子１４のスイッチング周波数は、通常モードと変わらない値に設定する。

【0199】

スリープモードの期間中、スイッチング周波数を通常モードと同じように周波数ｆ３に設定するためには、制御信号ＤＣＳを通常モードと同じように周波数ｆ３毎に出力する必要がある。

【0200】

したがって、デューティ比演算を停止する前、即ち、デジタル制御電源装置１がスリープモードに入る前に、デューティ保持回路４２に保存されたデータが制御信号発生回路３４に出力されるようにする。出力された制御信号ＤＣＳによってスイッチング素子１４のオン／オフを制御する。

【0201】

負荷チップ２０の動作状態が変わる場合には、該負荷チップ２０のコントローラ２５が電源コントロール信号ＰＣＳを変化させ、これにより、デジタル制御電源装置１は、スリープモードから通常モードに遷移する。

【0202】

コントローラ２５が出力する電源コントロール信号ＰＣＳがＬｏ信号からＨｉ信号に変化（時間Ｔ１６）すると、電源制御回路３０は、セレクタ３７からＡ／Ｄ変換トリガＴＲを出力させ、デューティ比演算回路４０に供給する動作クロック信号ＣＬＫを復帰させる。

【0203】

Ａ／Ｄ変換トリガＴＲが入力されたタイミングにおいて、Ａ／Ｄ変換器３１が再びＡ／Ｄ変換を開始するため、サンプル／ホールドクロック信号ＣＫｓｈ、および逐次比較クロック信号ＣＫｃｏｍをそれぞれ復帰させる。

【0204】

Ａ／Ｄ変換器３１によるＡ／Ｄ変換が終了し、デューティ比演算回路４０の演算が終わると、セレクタ制御回路５５は、演算制御回路４１から出力されるデューティ比演算終了信号ＤＥＳにより、セレクタ３９からデューティ比演算回路４０の演算結果が選択されて出力されるように制御する。

【0205】

デューティ比演算回路４０の演算結果は、制御信号発生回路３４に入力される。制御信号発生回路３４が生成する制御信号ＤＣＳによって、出力電圧Ｖｏｕｔの変動を抑えるようにスイッチング素子１４のオン／オフが制御される。

【0206】

このとき、Ａ／Ｄ変換器３１の変換トリガＴＲは、周期ｆ１に設定し、デューティ比演算回路４０の演算結果によってスイッチング素子１４のオン／オフを制御する。

【0207】

前述したように、デジタル制御電源装置１において、通常モードから低電力モードへの遷移は、負荷状態判定回路５９から出力される状態判定信号ＬＪＳにより決定され、スリープモードから通常モードへの遷移は、コントローラ２５から出力される電源コントロール信号ＰＣＳによって決まる。

【0208】

電源コントロール信号ＰＣＳが負荷チップ２０の負荷変動が発生する前に生成される信号であり、一方、状態判定信号ＬＪＳは、負荷チップ２０の負荷変動が生じてから発生される信号である。

【0209】

したがって、電源コントロール信号ＰＣＳによってデジタル制御電源装置１をスリープモードから通常モードに遷移させることにより、負荷チップ２０の負荷変動が発生する前にモード遷移を行うことが可能となり、デジタル制御電源装置１における応答性（モード遷移の時間）を向上させることができる。

【0210】

〈デジタル制御電源装置の動作フロー例〉
図１４は、図１２のデジタル制御電源装置１における動作の一例を示すフローチャートである。

【0211】

まず、デジタル制御電源装置１が起動すると（ステップＳ３０１）、該デジタル制御電源装置１は、通常モードにて動作する（ステップＳ３０２）。通常モードでは、Ａ／Ｄ変換器３１の変換トリガＴＲを周波数ｆ１に設定し、セレクタ３９からはデューティ比演算回路４０の演算結果が出力される。

【0212】

負荷状態判定回路５９は、負荷チップ２０に流れる電流を検出し、負荷チップ２０が過渡状態にあるか、安定状態にあるかを判定する（ステップＳ３０３）。負荷状態判定回路５９が過渡状態と判定した場合、通常モードによる動作を続ける。また、負荷状態判定回路５９が安定状態と判定した場合、デジタル制御電源装置１は、低電力モードに遷移する（ステップＳ３０４）。

【0213】

低電力モードでは、Ａ／Ｄ変換器３１の変換トリガＴＲを周期ｆ２（ｆ２＜ｆ１）に設定し、セレクタ３９からは、演算回路３３による演算結果とデューティ保持回路４２が保持したデータとを切り替えて出力する。

【0214】

低電力モードでは、Ａ／Ｄ変換器３１、およびデューティ比演算回路４０を間欠的に動作させることで低電力化を行う。また、低電力モードに遷移すると、電源制御回路３０は、負荷チップ２０が安定状態にある期間をカウントする。

【0215】

また、負荷状態判定回路５９は、デジタル制御電源装置１のインダクタ電流を検出し、負荷チップ２０が過渡状態にあるか、安定状態にあるかを判定する（ステップＳ３０５）。負荷が安定状態にある期間（低電力モードの期間）が期間ｔ１に達した場合（ステップＳ３０６）、デジタル制御電源装置１は、スリープモードに遷移する。また、期間ｔ１に達する以前に、負荷が過渡状態にあると判定した場合は、通常モードに遷移する（ステップＳ３０６）。

【0216】

スリープモードでは、Ａ／Ｄ変換器の変換トリガＴＲとデューティ比演算回路４０の動作クロック信号ＣＬＫをそれぞれ停止し、デジタル制御電源装置１がスリープモードに入る前に、デューティ保持回路４２に保存されたデータを用いてスイッチング素子１４のオン／オフを制御する（ステップＳ３０７）。

【0217】

また、電源制御回路３０は、負荷チップ２０の負荷変動状態を示す電源コントロール信号ＰＣＳを監視し、負荷チップ２０が電源制御の必要な過渡状態にあるか、あるいは安定状態にあるかを判定する（ステップＳ３０８）。安定状態の場合は、スリープモードで動作を続け、過渡状態の場合は、通常モードに遷移する。

【0218】

〈実施の形態３の効果〉
それにより、本実施の形態３では、負荷チップ２０が安定状態にある期間が長い場合に、低電力モードからスリープモードに遷移することで、消費電力をさらに低減することができる。

【0219】

また、スリープモードにおいて、デューティ比演算回路４０の停止期間中、デューティ保持回路４２に保持されたデータを出力することで、デジタル制御電源装置１のフィードバックループの応答性を確保することができ、出力電圧Ｖｏｕｔの安定性の確保、および低消費電力化を両立することができる。

【0220】

（実施の形態４）
図１５は、本発明の実施の形態４によるデジタル制御電源装置における構成の一例を示す説明図、図１６は、図１５のデジタル制御電源装置に設けられたＡ／Ｄ変換器における構成の一例を示す説明図、図１７は、図１６のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。

【0221】

〈実施の形態の概要〉
本実施の形態の概要は、電源入力端子と、該電源入力端子から入力される電源電圧をスイッチングするスイッチング素子（スイッチング素子１４）と、該スイッチング素子のスイッチングにより発生した電圧を平滑化し、負荷（負荷チップ２０）に供給する出力電圧とする平滑回路（インダクタ１６、コンデンサ１７）と、出力電圧をデジタル信号へ変換するＡ／Ｄ変換器（Ａ／Ｄ変換器３１）と、該Ａ／Ｄ変換器が変換したデジタル信号に基づいて演算を行う演算回路（演算回路３３）と、該演算回路の演算結果に基づいて、スイッチング素子を駆動する制御信号（デジタル制御信号ＤＳＣ）を出力する制御信号発生回路（制御信号発生回路３４）と、Ａ／Ｄ変換器が出力電圧をサンプリングするタイミングを決定する第３のクロック信号（変換トリガＴＲ）、Ａ／Ｄ変換器がサンプリングした出力電圧をデジタル信号に変換する第４のクロック信号（基準クロック信号ＣＫｒｅｆ１）、および演算回路を動作させる第５のクロック信号（基準クロック信号ＣＫｒｅｆ２）を生成するクロック生成回路とを有するデジタル制御電源装置である。

【0222】

また、Ａ／Ｄ変換器は、前記出力電圧を前記デジタル信号に変換する際の、変換ビット数が可変である。

【0223】

以下、上記した概要に基づいて、実施の形態を詳細に説明する。

【0224】

〈デジタル制御電源装置の構成例〉
本実施の形態４では、デジタル制御電源装置１の負荷が安定状態にある場合、即ち、Ａ／Ｄ変換器３１に入力されたアナログ電圧が安定状態にある場合に、Ａ／Ｄ変換器３１の変換ビット数を減らすことで、デジタル制御電源装置１における消費電力を低減する技術について説明する。

【0225】

この場合、デジタル制御電源装置１は、について、図１５に示すように、スイッチング素子１４、ダイオード１５、インダクタ１６、コンデンサ１７、抵抗１８、１９、デジタル電源制御用ＭＣＵ２１、およびドライバ２２から構成されている。

【0226】

また、デジタル制御電源装置１には、前記実施の形態１と同様の負荷チップ２０が接続されており、該負荷チップ２０にデジタル制御電源装置１が生成した出力電圧Ｖｏｕｔが供給される。

【0227】

デジタル制御電源装置１におけるスイッチング素子１４、ダイオード１５、インダクタ１６、コンデンサ１７、抵抗１８、１９、およびドライバ２２においても、前記実施の形態１と同様であるため、説明を省略する。

【0228】

デジタル電源制御用ＭＣＵ２１は、Ａ／Ｄ変換器３１、減算回路３２、演算回路７７、制御信号発生回路３４、ＰＬＬ発振器３５、および分周器３６から構成されている。Ａ／Ｄ変換器３１には、ＰＬＬ発振器３５が生成する基準クロック信号ＣＫｒｅｆ１が入力されるように接続されており、演算回路７７には、ＰＬＬ発振器３５が生成する基準クロック信号ＣＫｒｅｆ２が入力されるように接続されている。

【0229】

また、演算回路７７には、演算クロック制御信号ＣＫｃｏｎが入力されていない。このデジタル電源制御用ＭＣＵ２１において、減算回路３２、制御信号発生回路３４、ＰＬＬ発振器３５、および分周器３６のその他の接続構成は、前記実施の形態１と同様であるため、説明を省略する。

【0230】

また、演算回路７７は、制御信号ＤＣＳの制御信号となるデューティ比を算出する。負荷チップ２０から出力される電源コントロール信号ＰＣＳは、Ａ／Ｄ変換器３１に入力されるように接続されている。Ａ／Ｄ変換器３１は、電源コントロール信号ＰＣＳに基づいて、変換ビット数を切り替える。

【0231】

〈Ａ／Ｄ変換器の構成例〉
図１６は、図１５のデジタル制御電源装置１に設けられたＡ／Ｄ変換器３１における構成の一例を示す説明図である。

【0232】

デジタル制御電源装置１の負荷が安定状態にある場合、デジタル制御電源装置１の出力電圧Ｖｏｕｔはほぼ一定になる。したがって、Ａ／Ｄ変換器３１に入力されたアナログ電圧もほぼ一定になる。この時、Ａ／Ｄ変換器３１から出力されるビットの値は、上位部分が一定となり、下位部分のみが変化する。

【0233】

例えば、フルスケール電圧（Ｖｆ）が５Ｖ、分解能（Ｎ）が１０ビットのＡ／Ｄ変換器における最小分解能（１ＬＳＢ）は、Ｖｆ／２^N＝約４．８８ｍＶとなる。デジタル制御電源装置の出力電圧のリップルを最大２０ｍＶｐｐとすると、Ａ／Ｄ変換器の出力の変化は最大５ＬＳＢである。

【0234】

すなわち、Ａ／Ｄ変換器の出力は上位ビットが一定となり、下位部分が最低３ビットの変化になる。このため、Ａ／Ｄ変換器の出力の下位部分が３ビット以内に変化する場合、Ａ／Ｄ変換器で上位の７ビットを変換せず、下位３ビットのみを変換することでＡ／Ｄ変換器の低電力化を行う。なお、下位のビットの変化により桁上がりが生じ、上位ビットが変化する場合もある。その場合は、桁上がりを含めて変化するビット数分を変換する。

【0235】

そこで、デジタル制御電源装置１の負荷が安定状態にある場合、即ち、Ａ／Ｄ変換器３１の出力の下位部分がｍビット以内に変化する場合、Ａ／Ｄ変換器３１の上位部分のビットを変換せず、下位部分のみを変換することで低電力化を行う。

【0236】

Ａ／Ｄ変換器３１は、図示するように、クロック制御回路７８、サンプル／ホールド回路（Ｓ／Ｈ）４９、Ｄ／Ａ変換器５０、比較器５１、逐次比較レジスタ７５，７６，７９、レジスタ制御回路７３、セレクタ７４、および出力レジスタ８７から構成されている。

【0237】

Ａ／Ｄ変換器３１において、サンプル／ホールド回路４９、Ｄ／Ａ変換器５０、ならびに比較器５１は、前記実施の形態１と同様であるため、説明を省略する。

【0238】

クロック制御回路７８には、変換トリガＴＲ、電源コントロール信号ＰＣＳとＰＬＬ発振器３５からのＡ／Ｄ変換基準クロックとなる基準クロック信号ＣＫｒｅｆ１がそれぞれ入力されるように接続されている。

【0239】

クロック制御回路７８は、これら変換トリガＴＲ、電源コントロール信号ＰＣＳ、基準クロック信号ＣＫｒｅｆ１を用いて逐次比較クロック信号ＣＫｃｏｍ、サンプル／ホールドクロック信号ＣＫｓｈ、およびレジスタ選択信号ＲＳをそれぞれ生成する。

【0240】

逐次比較レジスタ７５は、出力レジスタ８７から出力されるＮビットのデータのうち、上位（Ｂｉｔ Ｎ−１〜ｍ）のＮ−ｍビットを保存する。逐次比較レジスタ７６、および逐次比較レジスタ７９は、逐次処理中のデータを保持するレジスタであり、上位のＮ−ｍビット（ＢｉｔＮ−１〜ｍ）、下位のｍビット（Ｂｉｔ ｍ−１〜０）をそれぞれ保持する。

【0241】

レジスタ制御回路７３は、比較器５１の比較信号ＣＰに基づいて、逐次比較レジスタ７６と逐次比較レジスタ７９の値をそれぞれ制御する。出力レジスタ８７は、デジタル値に変換した結果を保持し、上位のＮ−ｍビットのデータを逐次比較レジスタ７５に出力する。セレクタ７４は、レジスタ選択信号ＲＳに従い、逐次比較レジスタ７５と逐次比較レジスタ７６との切り替えを制御する。

【0242】

変換する下位のビット数ｍは、実際に変化するビット数にマージンを持たせて設定することが望ましい。例えば、変化するビット数が３ビットである場合、２ビットのマージンを持たせて５ビットと設定する。なお、変換する下位のビット数ｍは、設計時に予め設定しておいてもよいし、また、Ａ／Ｄ変換器の出力から動的に定めてもよい。

【0243】

〈Ａ／Ｄ変換器の動作例〉
図１７は、図１６のＡ／Ｄ変換器３１における動作の一例を示すタイミングチャートである。

【0244】

この図１７においては、上方から下方にかけて、負荷チップ２０から出力される電源コントロール信号ＰＣＳ、分周器３６から出力される変換トリガＴＲ、ＰＬＬ発振器３５から出力される基準クロック信号ＣＫｒｅｆ１、クロック制御回路７８から出力されるレジスタ選択信号ＲＳ、ならびにクロック制御回路７８から出力される逐次比較クロック信号ＣＫｃｏｍにおける信号タイミングをそれぞれ示している。

【0245】

なお、図１７において、Ａ／Ｄ変換器３１は、負荷チップ２０の負荷状況に応じて通常モード、および低電力モードの２通りのモードにて動作するものとする。

【0246】

まず、通常モードは、デジタル制御電源装置１の出力電圧Ｖｏｕｔの変動を抑制するため、Ａ／Ｄ変換器３１の分解能であるＮビット全てを変換するモードであり、負荷チップ２０から出力される電源コントロール信号ＰＣＳは、例えば、Ｈｉ信号となっている。

【0247】

この通常モードでは、入力されたアナログ電圧（抵抗１８，１９によって分圧された出力電圧Ｖｏｕｔ）とＤ／Ａ変換器５０の出力電圧とを、逐次比較クロック信号ＣＫｃｏｍ毎に比較器５１により比較し、１ビットずつデータを逐次変換する。

【0248】

通常モードでは、変換トリガＴＲの立ち下がりをトリガとし、Ａ／Ｄ変換を開始する。Ａ／Ｄ変換器３１のクロック制御回路７８は、変換トリガＴＲを受け、サンプル／ホールドクロック信号ＣＫｓｈと逐次比較クロック信号ＣＫｃｏｍを生成する。

【0249】

サンプル／ホールド回路４９は、サンプル／ホールドクロック信号ＣＫｓｈの立ち下がりのタイミングにおいて入力電圧をサンプリングし、ホールドする。また、クロック制御回路７８からのレジスタ選択信号ＲＳによってセレクタ７４を切り替え、逐次比較レジスタ７６を選択し、逐次比較レジスタ７９と合わせて逐次比較処理を行う。

【0250】

逐次比較処理では、まずレジスタ制御回路７３が逐次比較レジスタ７６の最高位の値を１に設定する。比較器５１で、サンプル／ホールド回路４９がホールドしたアナログ入力電圧と逐次比較レジスタ７６，７９の値に応じたＤ／Ａ変換器５０の出力電圧と比較し、比較信号ＣＰを出力する。

【0251】

レジスタ制御回路７３は、Ｄ／Ａ変換器５０の出力電圧が小さければ、逐次比較レジスタ７６の最高位の値を１にし、大きければ０にして、最高位の値を確定する。同時に、逐次比較レジスタ７６の次のビットの値を１に設定する。

【0252】

最高位と同様な動作を行い、次のビットの値を確定する。１回のサンプリング周期内に上記と同様な動作をビット数分繰り返す。逐次比較途中のデータは、上位Ｎ−ｍビット分が逐次比較レジスタ７６に、下位ｍビット分が逐次比較レジスタ７９にそれぞれ保持される。Ｎビットの変換終了後、出力レジスタ８７を通してデジタル値を出力する。

【0253】

また、デジタル値を出力レジスタ８７に出力した後、レジスタ制御回路７３は、逐次比較レジスタ７６と逐次比較レジスタ７９の値をリセットする。出力レジスタ８７に保存されたデータのうち、上位のＮ−ｍビット分は逐次比較レジスタ７５に保持する。

【0254】

続いて、電源コントロール信号ＰＣＳがＨｉ信号からＬｏ信号になると、Ａ／Ｄ変換器３１は、低電力モードとなる（時間Ｔ１８）。この低電力モードは、上位ビットを変換することなく、下位ビットのみを変換し、低電力化するモードである。低電力モードでは、Ａ／Ｄ変換器３１に入力されたアナログ電圧がほぼ一定となる。

【0255】

変換トリガＴＲが入力されたタイミングにおいて、低電力モードのＡ／Ｄ変換を開始する（時間Ｔ１９）。クロック制御回路７８は、変換トリガＴＲを受け、サンプル／ホールドクロック信号ＣＫｓｈと逐次比較クロックＣＫｃｏｍを生成する。サンプル／ホールドクロック信号ＣＫｓｈの立ち下がりのタイミングで、サンプル／ホールド回路４９が入力電圧をサンプリングし、ホールドする。

【0256】

低電力モードの場合、上位ビットを変換することなく、下位ビットのみを変換する。クロック制御回路７８は、上位Ｎ−ｍビットに対応する逐次比較クロックを停止し、レジスタ制御回路７３は、上位Ｎ−ｍビットの変換を行わないように制御する。

【0257】

また、クロック制御回路７８は、レジスタ選択信号ＲＳによってセレクタ７４を切り替え、逐次比較レジスタ７５に保存されたデータを選択し、Ｄ／Ａ変換器５０に出力する。下位ビットは、逐次比較クロック信号ＣＫｃｏｍ毎に比較器５１による比較を行い、１ビットずつデータを逐次変換する。

【0258】

まず、レジスタ制御回路７３は、逐次比較レジスタ７９の最高位の値を１に設定する。比較器５１は、サンプル／ホールド回路４９がホールドしたアナログ入力電圧と、逐次比較レジスタ７５と逐次比較レジスタ７９の値に応じたＤ／Ａ変換器５０の出力電圧とを比較し、比較信号ＣＰを出力する。

【0259】

レジスタ制御回路７３は、Ｄ／Ａ変換器５０の出力電圧が小さければ逐次比較レジスタ７９の最高位の値を１にし、大きければ０にして最高位の値を確定する。同時に、逐次比較レジスタ７９の次のビットの値を１に設定する。最高位と同様な動作を行い次のビットの値を確定する。

【0260】

この処理を繰り返し、下位部分のデジタル化を行い、逐次比較レジスタ７５の値と合わせてデジタル値を出力する。低電力モードの場合、Ａ／Ｄ変換器３１は、上記した動作を繰り返し、Ａ／Ｄ変換処理を行う。

【0261】

このように、デジタル制御電源装置１の負荷が安定状態にある場合、すなわち、Ａ／Ｄ変換器３１に入力されたアナログ電圧が安定状態にある場合、Ａ／Ｄ変換器３１は、低電力モードに遷移し、変換ビット数を下げることによって、該Ａ／Ｄ変換器３１を低消費電力化することができる。

【0262】

低電力モードにおいてＡ／Ｄ変換器３１の変換ビット数を半分に減らした場合、該Ａ／Ｄ変換器３１の消費電力を約１／２に低減することができる。

【0263】

〈実施の形態４の効果〉
それにより、本実施の形態４によれば、低電力モードにおいてＡ／Ｄ変換器の消費電力を低減することが可能となり、それにより、デジタル制御電源装置１における消費電力を削減することができる。

【0264】

なお、本実施の形態４では、Ａ／Ｄ変換器３１の変換ビット数の切り替えを、負荷チップ２０からの電源コントロール信号ＰＣＳで制御する構成としたが、これに限るものではない。

【0265】

例えば、実施の形態２において説明したように、負荷状態判定回路５９（図７）などを設け、負荷の電流変化から状態を判定し、変換ビット数を切り替えるようにしてもよい。

【0266】

さらには、本実施の形態４において説明したＡ／Ｄ変換器３１の変換ビット数を削減する技術を、実施の形態１〜３におけるデジタル制御電源装置１に追加するようにしてもよい。

【0267】

すなわち、負荷が安定状態にある場合には、変換時間を変えずにＡ／Ｄ変換器３１のサンプリング周波数を下げ、かつ、変換ビット数を減らすことによって、デジタル制御電源装置１の消費電力をより一層低減することが可能となる。

【0268】

例えば、前記実施の形態１の技術と実施の形態４の技術とを組み合わせ、Ａ／Ｄ変換器３１のサンプリング周波数を１／４程度に下げた場合には、Ａ／Ｄ変換器３１の消費電力はさらに低減可能であり、約１２．５％程度となる。

【0269】

Ａ／Ｄ変換器３１の消費電力がデジタル制御電源装置１全体の約１／３程度を占めているとすると、該デジタル制御電源装置１の消費電力を３０％程度削減することができる。

【0270】

（実施の形態５）
図１８は、本発明の実施の形態５による電源システムにおける構成の一例を示すブロック図である。

【0271】

〈電源システムの構成例〉
本実施の形態５では、デジタル制御電源装置１を適用する電子システムについて説明する。

【0272】

デジタル制御電源装置１を適用する電子システムとして、例えば、ノートパソコンに用いられる電源システム８０がある。

【0273】

ノートパソコンに用いられる電源システム８０には、小型化、高効率化、ならびに複雑なシーケンス制御などが要求され、これらの要求を満たすため、デジタル制御電源装置が利用される。

【0274】

図１８は、電源システム８０における構成の一例を示すブロック図である。

【0275】

電源システム８０は、図示するように、ＡＣアダプタ８２とマザーボード８２ａとから構成されている。

【0276】

ＡＣアダプタ８２は、整流回路（ＲＥＣ）８３、およびＰＦＣ（Power Factor Controller）回路８４から構成されている。

【0277】

マザーボード８２ａは、バッテリチャージャ（ＢＴ）８５、バッテリ８６、中間ＤＣ／ＤＣコンバータ（ＭＤＣＤＣ）８８、終端ＤＣ／ＤＣコンバータ８８ａ、および負荷（ＬＯＡＤ）８９〜９３から構成されている。終端ＤＣ／ＤＣコンバータ８８ａは、ＰＯＬ（Point Of Load）電源９４〜９７、ならびにＶＲＭ（Voltage Regulator Module）電源９８から構成されている。

【0278】

負荷８９は、ＵＳＢ（Universal Serial Bus）回路９９、ＤＶＤ（Digital Versatile Disc）回路１００、およびＨＤＤ（Hard Disk Drive）回路１０１から構成されている。

【0279】

負荷９０は、ＫＢＣ（Keyboard Circuit）回路１０２、メモリ１０３、およびＩ／Ｏ（Input/Output）回路１０４から構成される。負荷９１は、オーディオ回路（ＡＵＤ）１０５と他の回路（ＯＴＨ）１０６から構成される。

【0280】

負荷９２は、ＬＡＮ（Local Area Network）回路１０７と他の回路（ＯＴＨ）１０８から構成される。負荷９３は、ＣＰＵ（Central Processing Unit）回路１０９により構成されている。

【0281】

電源システム８０は、商用ＡＣ１００Ｖ程度〜２４０Ｖ程度を入力とし、ＡＣアダプタ８２の整流回路８３によって整流し、ＰＦＣ回路８４により力率改善が行われた後、マザーボード８２ａにＤＣ（直流）電圧、例えば、約１２Ｖを出力する。このＤＣ電圧は、バッテリチャージャ８５を介してバッテリ８６に入力され、該バッテリ８６の充電に用いられる。

【0282】

そして、ＤＣ電圧から中間ＤＣ／ＤＣコンバータ８８を用いて中間パス電圧をつくる。さらに、この中間パス電圧から、ＶＲＭ電源９８を用いて、負荷９３の電圧、例えば１．０Ｖ程度を生成して出力する。

【0283】

また、ＰＯＬ電源９４〜９７を用いて、負荷８９〜９３に必要な電圧、例えば３．３Ｖや１．８Ｖなどをそれぞれ生成して出力する。

【0284】

ＰＯＬ電源９４〜９７、およびＶＲＭ電源９８は、実施の形態１〜４に示したデジタル制御電源装置１を用いて構成されており、それぞれの負荷８９〜９３が安定状態にある期間中、Ａ／Ｄ変換器３１のサンプリング周波数を低下させる（図１、図７、図１２）ことや、変換するビット数を削減する（図１６）ことにより、低消費電力化を可能とすることができる。

【0285】

（実施の形態６）
図１９は、本発明の実施の形態６による携帯電話に用いられる電源システムの一例を示したブロック図である。

【0286】

〈実施の形態の概要〉
本実施の形態の概要は、電源入力端子と、該電源入力端子から入力される電源電圧をスイッチングする第１、および第２スイッチング素子（電源生成回路１２１，１２２）と、該第１のスイッチング素子からの電圧を平滑化し、第１の負荷（負荷１１２）に供給する第１の出力電圧（出力電圧Ｖｏｕｔ１）とする第１の平滑回路（電源生成回路１２１）と、第２のスイッチング素子からの電圧を平滑化し、第２の負荷（ＨＰＡ回路１１３）への第２の出力電圧（出力電圧Ｖｏｕｔ２）とする第２の平滑回路（電源生成回路１２２）と、第１、および第２の出力電圧を時間分割によって第１デジタル信号、および第２のデジタル信号に変換するＡ／Ｄ変換器（Ａ／Ｄ変換器３１）と、第１、および第２のデジタル信号に基づいて演算を行う演算回路（ＣＰＵコア１２７）と、該演算回路の第１、および第２の演算結果に基づいて、第１、および第２のスイッチング素子をそれぞれ制御する第１制御信号、および第２制御信号を出力する制御信号発生回路（制御信号発生回路３４₁，３４₂）と、Ａ／Ｄ変換器が第１、および第２の出力電圧をサンプリングするタイミングをそれぞれ決定する第６のクロック信号（変換トリガＴＲ）、およびＡ／Ｄ変換器がサンプリングした第１、および第２の出力電圧を第１、および第２のデジタル信号に変換する第７のクロック信号（基準クロック信号ＣＫｒｅｆ１）を生成するクロック生成回路（電源制御回路３０、ＰＬＬ発振器３５、分周器３６、セレクタ３７）とを有するデジタル制御電源装置（電源システム１１０）からなる。

【0287】

また、クロック生成回路は、第１、および第２の負荷の状態の変動に応じて第６のクロック信号の周波数をそれぞれ変化させる。

【0288】

以下、上記した概要に基づいて、実施の形態を詳細に説明する。

【0289】

〈電源システムの構成例〉
本実施の形態６では、デジタル制御電源装置１を適用する電子システムの他の例について説明する。デジタル制御電源装置１を適用する他の電子システムとしては、例えば、携帯電話がある。携帯電話は、バッテリで動作するため、低消費電力化が必須である。

【0290】

図１９は、携帯電話に用いられる電源システム１１０の一例を示したブロック図である。

【0291】

電源システム１１０は、バッテリ８６、および電源部１１１から構成されている。この電源システム１１０には、負荷１１２、ＨＰＡ（High Power Amplifier）回路１１３、メモリ１１４、カメラ回路１１５、ＬＣＤ（Liquid Crystal Display）回路１１６、およびＣＰＵ回路１１７にそれぞれ異なる電圧レベル（例えば、１．８Ｖ程度や１．２Ｖ程度など）の出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ６を供給する。負荷１１２は、ＲＦ（Radio Frequency）回路１１８、オーディオ回路１１９、および他の回路１２０が接続されている。

【0292】

電源部１１１は、デジタル電源制御用ＭＣＵ２１、および複数の電源生成回路１２１〜１２６から構成されている。電源生成回路１２１〜１２６には、バッテリ８６から出力される電源電圧が図示しない電源入力端子を介して供給されている。

【0293】

デジタル電源制御用ＭＣＵ２１は、Ａ／Ｄ変換器３１、セレクタ３７、ＰＬＬ発振器３５、分周器３６、電源制御回路３０、ＣＰＵコア１２７、ならびに制御信号発生回路３４₁〜３４₆から構成されている。また、ＣＰＵコア１２７は、演算回路３３、および減算回路３２からなる。

【0294】

制御信号発生回路３４₁〜３４₆には、電源生成回路１２１〜１２６がそれぞれ接続されている。電源生成回路１２１（〜１２５）は、前記図７と同様に、ドライバ２２、スイッチング素子１４、ダイオード１５、インダクタ１６、負荷状態判定回路５９、コンデンサ１７、および抵抗１８，１９から構成されている。電源生成回路１２１（〜１２５）は、制御信号発生回路３４₁〜３４₅からそれぞれ出力される制御信号ＤＣＳに基づいて、出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ５を生成する。

【0295】

また、負荷状態判定回路５９から出力される状態判定信号ＬＪＳは、図示しないが、電源制御回路３０に入力されるようにそれぞれ接続されている。

【0296】

電源生成回路１２６は、前記図１と同様に、ドライバ２２、スイッチング素子１４、ダイオード１５、インダクタ１６、コンデンサ１７、および抵抗１８，１９から構成されている。電源生成回路１２６は、制御信号発生回路３４₆から出力される制御信号ＤＣＳに基づいて、出力電圧Ｖｏｕｔ６を生成する。

【0297】

ＣＰＵ回路１１７には、図１と同様にコントローラを有しており、図示しないが、該コントローラから電源コントロール信号ＰＣＳが電源制御回路３０に入力されるように接続されている。

【0298】

Ａ／Ｄ変換器３１には、電源生成回路１２１〜１２６にそれぞれ設けられた抵抗１８，１９によって分圧された出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ６が入力されており、該Ａ／Ｄ変換器３１は、これら入力された電圧を時間分割してデジタル信号にそれぞれ変換する。

【0299】

このように、電源システム１１０は、図１のデジタル制御電源装置１、および図７のデジタル制御電源装置１を組み合わせた構成からなる。

【0300】

デジタル電源制御用ＭＣＵ２１は、負荷状態判定回路５９から出力される状態判定信号ＬＪＳによって、出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ５の電圧制御を行い、コントローラから出力される電源コントロール信号ＰＣＳに基づいて、出力電圧Ｖｏｕｔ６の電圧制御を行う。

【0301】

これにより、負荷１１２、ＨＰＡ回路１１３、メモリ１１４、カメラ回路１１５、ＬＣＤ回路１１６、またはＣＰＵ回路１１７が安定状態（負荷変動がな状態）にある期間中、Ａ／Ｄ変換器３１のサンプリング周波数を低下させることや、あるいは変換するビット数を削減することによって低消費電力化が可能となり、携帯電話のバッテリ８６の寿命を延ばすことができる。

【0302】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【産業上の利用可能性】

【0303】

本発明は、出力電圧をデジタル値に変換して制御するデジタル制御電源に適している。

【符号の説明】

【0304】

１ デジタル制御電源装置
１４ スイッチング素子
１５ ダイオード
１６ インダクタ
１７ コンデンサ
１８ 抵抗
１９ 抵抗
２０ 負荷チップ
２１ デジタル電源制御用ＭＣＵ
２２ ドライバ
２５ コントローラ
２６₁〜２６_N 機能ブロック
３０ 電源制御回路
３１ Ａ／Ｄ変換器
３２ 減算回路
３３ 演算回路
３４ 制御信号発生回路
３４₁〜３４₆ 制御信号発生回路
３５ ＰＬＬ発振器
３６ 分周器
３７ セレクタ
３９ セレクタ
４０ デューティ比演算回路
４１ 演算制御回路
４２ デューティ保持回路
４８ クロック制御回路
４９ サンプル／ホールド回路
５０ Ｄ／Ａ変換器
５１ 比較器
５２ 逐次比較レジスタ
５３ レジスタ制御回路
５４ 出力レジスタ
５５ セレクタ制御回路
５９ 負荷状態判定回路
６０ 電流検出センサ
６１ 微分回路
６３ 電流検出抵抗
６４ 抵抗
６５ コンデンサ
６６ 差動増幅回路
６７ コンパレータ
６８ Ａ／Ｄ変換器
６９ 微分演算器
７１ 比較演算器
７３ レジスタ制御回路
７４ セレクタ
７５ 逐次比較レジスタ
７６ 逐次比較レジスタ
７７ 演算回路
７８ クロック制御回路
７９ 逐次比較レジスタ
８０ 電源システム
８２ ＡＣアダプタ
８２ａ マザーボード
８３ 整流回路
８４ ＰＦＣ回路
８５ バッテリチャージャ
８６ バッテリ
８７ 出力レジスタ
８８ 中間ＤＣ／ＤＣコンバータ
８８ａ 終端ＤＣ／ＤＣコンバータ
８９〜９３ 負荷
９４〜９７ ＰＯＬ電源
９８ ＶＲＭ電源
１００ ＤＶＤ回路
１０１ ＨＤＤ回路
１０２ ＫＢＣ回路
１０３ メモリ
１０４ Ｉ／Ｏ回路
１０５ オーディオ回路
１０６ 他の回路
１０９ ＣＰＵ回路
１１０ 電源システム
１１１ 電源部
１１２ 負荷
１１３ ＨＰＡ回路
１１４ メモリ
１１５ カメラ回路
１１６ ＬＣＤ回路
１１７ ＣＰＵ回路
１１８ ＲＦ回路
１１９ オーディオ回路
１２０ 他の回路
１２１〜１２６ 電源生成回路
１２７ ＣＰＵコア
Ｂ バッテリ
２００ デジタル制御電源装置
２０１ スイッチング素子
２０２ ダイオード
２０３ インダクタ
２０４ コンデンサ
２０５ 抵抗
２０６ 抵抗
２０８ ドライバ
２０９ Ａ／Ｄ変換器
２１０ 減算回路
２１１ 演算回路
２１２ 制御信号発生回路
２１３ ＰＬＬ発振器
２１４ 分周器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】