特許 5906172 適応性パタニングを介した低損失相互接続部を用いたヘテロチップ集積

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5906172

(24)【登録日】2016年3月25日

(45)【発行日】2016年4月20日

(54)【発明の名称】適応性パタニングを介した低損失相互接続部を用いたヘテロチップ集積

(51)【国際特許分類】

   H01L 23/02 20060101AFI20160407BHJP

   H01L 23/12 20060101ALI20160407BHJP

【ＦＩ】

   H01L23/02 H

   H01L23/12 301C

【請求項の数】38

【全頁数】16

(21)【出願番号】特願2012-233079(P2012-233079)

(22)【出願日】2012年10月22日

(65)【公開番号】特開2013-135212(P2013-135212A)

(43)【公開日】2013年7月8日

【審査請求日】2012年10月22日

【審判番号】不服2015-6795(P2015-6795/J1)

【審判請求日】2015年4月9日

(31)【優先権主張番号】13/334650

(32)【優先日】2011年12月22日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】503455363

【氏名又は名称】レイセオン カンパニー

(74)【代理人】

【識別番号】110000523

【氏名又は名称】アクシス国際特許業務法人

(72)【発明者】

【氏名】エス・ラジェンドラン

(72)【発明者】

【氏名】モンテ・アール・サンチェス

(72)【発明者】

【氏名】スーザン・エム・エシェルマン

(72)【発明者】

【氏名】ダグラス・アール・ジェントリー

(72)【発明者】

【氏名】トーマス・エイ・ハンフト

【合議体】

【審判長】 酒井 朋広

【審判官】 ゆずりは 広行

【審判官】 関谷 隆一

(56)【参考文献】

【文献】 特開２００１−３３２８６３（ＪＰ，Ａ）

【文献】 特開２００９−２３９２４７（ＪＰ，Ａ）

【文献】 特開２００７−２１４４０２（ＪＰ，Ａ）

【文献】 特開２００７−２４２７７３（ＪＰ，Ａ）

【文献】 特開２００２−１４１６３６（ＪＰ，Ａ）

【文献】 特開平１１−２３３６７８（ＪＰ，Ａ）

【文献】 特表２００８−５２９２９２（ＪＰ，Ａ）

【文献】 特開平０５−１６６８７６（ＪＰ，Ａ）

【文献】 特開平１１−１６３１８５（ＪＰ，Ａ）

【文献】 特開平０５−２９１３４７（ＪＰ，Ａ）

【文献】 特表２００８−５４３２４８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L23/02

(57)【特許請求の範囲】

【請求項1】

積層基板における半導体部品の集積法であって、
前記積層基板内にキャビティを形成するキャビティ形成ステップにして、前記積層基板の第１誘電層を、該積層基板の第２接地層がキャビティ底部を画定するように該第２接地層を覆って配置するキャビティ形成ステップ、
前記第１誘電層の上面に少なくとも１つの電気トレースを配置するステップ、
前記キャビティ内に半導体部品を配置する半導体部品配置ステップにして、該半導体部品を、該半導体部品上の少なくとも１つの電気接点の上面が前記積層基板の第１誘電層上の少なくとも１つの電気トレースの上面と実質的に共平面化されるように配置する半導体部品配置ステップ、
前記半導体部品と、前記積層基板の前記第１誘電層に形成した少なくとも１つのキャビティとの間に間隙を形成するステップ、
前記間隙に間隙充填材を、前記間隙充填材の上面が前記半導体部品の上面及び前記第１誘電層の上面と実質的に共平面化されるように充填するステップ、
前記間隙充填材の上面を横断して、且つ前記半導体部品の少なくとも１つの電気接点と前記第１誘電層の少なくとも１つの電気トレースとの間に電気相互接続部を配置するステップ、
前記キャビティ内への前記半導体部品の配置上の変動を収受するべく前記電気相互接続部のパターンを、前記第１誘電層上の少なくとも１つの基準点と、前記半導体部品上の少なくとも１つの基準点との相対位置と比較して少なくとも引張、圧縮、移行あるいは回転する何れかのステップ、
を含み、
前記間隙充填材の誘電特性が前記第１誘電層の誘電特性に実質的に一致し、かくして前記間隙充填材が、前記半導体部品と、第１誘電層との間に、連続する、低損失の、マイクロストリップ相互連結を提供し、前記マイクロストリップ相互連結により、前記半導体部品と第１誘電層との間の間隙を横断する誘電特性の断続が生じない方法。

【請求項2】

前記キャビティ形成ステップが、前記半導体部品と前記キャビティの各壁との間に間隙が生じるようにキャビティを形成するステップを含む請求項１に記載の方法。

【請求項3】

前記半導体部品と前記キャビティの各壁との間の間隙が０〜４０ミクロン（０を除く）である請求項２に記載の方法。

【請求項4】

前記半導体部品と前記キャビティの各壁との間の間隙が２５〜３５ミクロンである請求項３に記載の方法。

【請求項5】

前記キャビティ底部と前記半導体部品との間に接着材を被着させる接着材被着ステップを更に含む請求項１に記載の方法。

【請求項6】

前記キャビティ底部と前記半導体部品との間にハンダを被着させるステップを更に含む請求項１に記載の方法。

【請求項7】

前記第１誘電層が液晶ポリマー（ＬＣＰ）材料である請求項１に記載の方法。

【請求項8】

集積された前記半導体部品及び積層基板が、１つ以上の高周波数ディスクリート装置電界効果型トランジスタ（ＦＥＴ）及び１つ以上の受動型部品を含むモノリシックマイクロ波集積回路である請求項１に記載の方法。

【請求項9】

前記第２接地層が、銅等の熱消散性材料から作製される請求項１に記載の方法。

【請求項10】

集積された前記半導体部品及び積層基板がミリ波周波数装置を形成する請求項１に記載の方法。

【請求項11】

前記電気相互接続部が、制御下のインピーダンスＲＦ伝送部材である請求項１に記載の方法。

【請求項12】

前記電気相互接続部が、制御下のインピーダンスＲＦ伝送ラインである請求項１に記載の方法。

【請求項13】

前記電気相互接続部における１００ＧＨｚでのＲＦ信号損失量が０〜０．０５ｄＢの間である請求項１に記載の方法。

【請求項14】

前記電気相互接続部の厚さが３〜４ミクロンである請求項１に記載の方法。

【請求項15】

前記第２接地層の上面が前記キャビティ底部を画定する請求項１に記載の方法。

【請求項16】

前記第２接地層の内側部分が前記キャビティ底部を画定する請求項１に記載の方法。

【請求項17】

前記半導体部品が、当該半導体部品の上面上の電気接点が積層基板の第１誘電層上の電気トレースと実質的に整列するように前記キャビティ内に配置される請求項１に記載の方法。

【請求項18】

前記電気相互接続部を、前記半導体上の１つ以上の電気接点と、前記積層基板第１誘電層上の相当する１つ以上の電気トレースとの間における該電気相互接続部の長さの変動が補償されるようにパタニングするステップを更に含む請求項１に記載の方法。

【請求項19】

ペン、スタンププロセス、または、金、銀あるいは銅製のコンダクタに直接書き込む直接書き込みプロセス、の何れかを用いて電気的接続部を形成するステップを更に含む請求項１８に記載の方法。

【請求項20】

レーザーを使用して、電気的デバイスに被着したフォトレジストを局所的に現像させることで、１つ以上の接点の各１つと、１つ以上の電気トレースの相当する１つとの間を伸延する個別の電気的相互接続部を適応パタニングし、かくして不整合を収受するステップを更に含む請求項１８に記載の方法。

【請求項21】

前記レーザーは、レーザー発生周波数３０ＫＨｚ時の出力が３．５ｍｗであり、直線スキャン速度が５２ｍｍ/秒、レーザースポットサイズが１６ミクロンである３５５ｎｍレーザーである請求項２０に記載の方法。

【請求項22】

ａ）第１誘電層と半導体部品との各上面を横断してフォトレジストの第１層をコーティングするステップ、
ｂ）該フォトレジストの第１層を、電気的接続部パターンに沿ってのレーザーの露光現像により開口させるステップ、
ｃ）導電性シード層を、少なくともフォトレジストの第１層において開口された電気的接続部のパターンに沿って付着させるステップ、
ｄ）前記第１誘電層、半導体部品、導電性シード層、の各上面を横断してフォトレジストの第２層をコーティングするステップ、
ｅ）該フォトレジストの第２層を、電気的接続部パターンに沿ってのレーザーの露光現像により開口させるステップ、
ｆ）前記電気的接続部パターンに沿って前記導電性シード層を電気メッキ処理するステップ、
ｇ）フォトレジストの第１及び第２の各層と、もしあれば、導電性シード層の前記第１及び第２の層間の非メッキ処理部分とを除去するステップと、
を更に含む請求項１８に記載の方法。

【請求項23】

前記レーザーは、レーザー発生周波数３０ＫＨｚ時の出力が３．５ｍｗであり、直線スキャン速度が５２ｍｍ/秒、レーザースポットサイズが１６ミクロンである３５５ｎｍレーザーである請求項２２に記載の方法。

【請求項24】

電気装置であって、
第１誘電層と、前記第１誘電層が覆う状態で配置した第２接地層とを含む積層基板、
前記第２接地層がキャビティ底部を実質的に画定するように前記積層基板内に形成したキャビティ、
前記第１誘電層の上面に配置した少なくとも１つの電気トレース、
前記キャビティ内に配置した半導体部品にして、該半導体部品上の少なくとも１つの電気接点の上面が前記積層基板の第１誘電層上の少なくとも１つの電気トレースの上面と実質的に共平面化されるようにした半導体部品、
前記半導体部品と、前記積層基板の前記第１誘電層に形成した少なくとも１つのキャビティとの間に形成した間隙、
間隙充填材にして、その上面が前記半導体部品の上面及び前記第１誘電層の上面と実質的に共平面化させるように前記間隙に配置した間隙充填材、
前記間隙充填材の上面を横断して、且つ前記半導体部品の少なくとも１つの電気接点と前記第１誘電層の少なくとも１つの電気トレースとの間に配置した電気相互接続部、
前記キャビティ内への前記半導体部品の配置上の変動を収受するべく、前記第１誘電層上の少なくとも１つの基準点と、前記半導体部品上の少なくとも１つの基準点との相対位置と比較して少なくとも引張、圧縮、移行あるいは回転して配置した前記電気相互接続部のパターン、
を含み、
前記間隙充填材の誘電特性が前記第１誘電層の誘電特性に実質的に一致し、かくして前記間隙充填材が、前記半導体部品と、第１誘電層との間に、連続する、低損失の、マイクロストリップ相互連結を提供し、前記マイクロストリップ相互連結により、前記半導体部品と第１誘電層との間の間隙を横断する誘電特性の断続が生じない電気装置。

【請求項25】

前記半導体部品と前記少なくとも１つのキャビティの各壁との間の間隙が０〜４０ミクロン（０を除く）である請求項２４に記載の電気装置。

【請求項26】

前記半導体部品と前記少なくとも１つのキャビティの各壁との間の間隙が２５〜３５ミクロンである請求項２４に記載の電気装置。

【請求項27】

電気装置が、１つ以上の高周波数ディスクリート装置電界効果型トランジスタ（ＦＥＴ）及び１つあるいは１つ超の受動型部品を含むモノリシックマイクロ波集積回路である請求項２４に記載の電気装置。

【請求項28】

電気装置がミリ波周波数装置である請求項２４に記載の電気装置。

【請求項29】

前記半導体部品が、該半導体部品の上面上の電気接点が前記積層基板の第１誘電層上の電気トレースと実質的に整列するように前記キャビティ内に配置され、前記整列が、前記第１誘電層上の少なくとも１つの基準点と、前記半導体部品上の少なくとも１つの基準点との相対位置を指定することを含む請求項２４に記載の電気装置。

【請求項30】

前記少なくとも１つの電気トレースが制御下のインピーダンスＲＦ伝送ラインであり、実質的に共平面化された電気相互接続部が、相互連結長さ及び整合上の変動を補償するようにパタニングされ、パタニングされた電気相互接続部が、半導体部品上の少なくとも１つの接点と、積層基板の第１誘電層上の少なくとも１つの相当するＲＦ伝送ラインとの間のＲＦインピーダンスを一致させる請求項２４に記載の電気装置。

【請求項31】

電気装置であって、
第１誘電層と、前記第１誘電層が覆う状態で配置した第２接地層とを含む積層基板、
前記第２接地層がキャビティ底部を実質的に画定するように前記積層基板の前記第１誘電層に形成した少なくとも１つのキャビティ、
前記第１誘電層の上面に配置した少なくとも１つの電気トレース、
前記少なくとも１つのキャビティ内に配置した半導体部品にして、該半導体部品上の少なくとも１つの電気接点の上面が前記積層基板の第１誘電層上の少なくとも１つの電気トレースの上面と実質的に共平面化されるようにした半導体部品、
前記半導体部品と、前記積層基板の前記第１誘電層に形成した少なくとも１つのキャビティとの間に形成した間隙、
間隙充填材にして、その上面が前記半導体部品の上面及び前記第１誘電層の上面と実質的に共平面化させるように前記間隙に配置した間隙充填材、
前記間隙充填材の上面を横断して、且つ前記半導体部品の少なくとも１つの電気接点と前記第１誘電層の少なくとも１つの電気トレースとの間に配置した電気相互接続部、
前記キャビティ内への前記半導体部品の配置上の変動を収受するべく、前記第１誘電層上の少なくとも１つの基準点と、前記半導体部品上の少なくとも１つの基準点との相対位置と比較して少なくとも引張、圧縮、移行あるいは回転して配置した前記電気相互接続部のパターン、
を含み、
前記少なくとも１つの電気トレースが制御下のインピーダンスＲＦ伝送ラインであり、 実質的に共平面化された電気相互接続部が、相互連結長さ及び整合上の変動を補償するようにパタニングされ、前記パタニングされた電気相互接続部が、半導体部品上の少なくとも１つの接点と、積層基板の第１誘電層上の少なくとも１つの相当するＲＦ伝送ラインとの間のＲＦインピーダンスを一致させる電気装置。

【請求項32】

前記半導体部品と前記少なくとも１つのキャビティの各壁との間の間隙が０〜４０ミクロン（０を除く）である請求項３１に記載の電気装置。

【請求項33】

前記半導体部品と前記少なくとも１つのキャビティの各壁との間の間隙が２５〜３５ミクロンである請求項３１に記載の電気装置。

【請求項34】

電気装置が、１つ以上の高周波数ディスクリート装置電界効果型トランジスタ（ＦＥＴ）及び１つあるいは１つ超の受動型部品を含むモノリシックマイクロ波集積回路である請求項３１に記載の電気装置。

【請求項35】

電気装置がミリ波周波数装置である請求項３１に記載の電気装置。

【請求項36】

前記半導体部品が、該半導体部品の上面上の電気接点が前記積層基板の第１誘電層上の電気トレースと実質的に整列するように前記少なくとも１つのキャビティ内に配置され、前記整列が、前記第１誘電層上の少なくとも１つの基準点と、前記半導体部品上の少なくとも１つの基準点との相対位置を指定することを含む請求項３１に記載の電気装置。

【請求項37】

前記間隙充填材の誘電特性が前記第１誘電層の誘電特性に実質的に一致し、かくして前記間隙充填材が、前記半導体部品と、第１誘電層との間に、連続する、低損失の、マイクロストリップ相互連結を提供し、前記マイクロストリップ相互連結により、前記半導体部品と第１誘電層との間の間隙を横断する誘電特性の断続が生じない請求項３１に記載の電気装置。

【請求項38】

積層基板における半導体部品の集積法であって、
前記積層基板内にキャビティを形成するキャビティ形成ステップにして、前記積層基板の第１誘電層を、該積層基板の第２接地層がキャビティ底部を画定するように該第２接地層を覆って配置するキャビティ形成ステップ、
前記第１誘電層の上面に少なくとも１つの電気トレースを配置するステップ、
前記キャビティ内に半導体部品を配置する半導体部品配置ステップにして、該半導体部品を、該半導体部品上の少なくとも１つの電気接点の上面が前記積層基板の第１誘電層上の少なくとも１つの電気トレースの上面と実質的に共平面化されるように配置する半導体部品配置ステップ、
前記半導体部品と、前記積層基板の前記第１誘電層に形成した少なくとも１つのキャビティとの間に間隙を形成するステップ、
前記間隙に間隙充填材を、前記間隙充填材の上面が前記半導体部品の上面及び前記第１誘電層の上面と実質的に共平面化されるように充填するステップ、
前記間隙充填材の上面を横断して、且つ前記半導体部品の少なくとも１つの電気接点と前記第１誘電層の少なくとも１つの電気トレースとの間に電気相互接続部を配置するステップ、
前記キャビティ内への前記半導体部品の配置上の変動を収受するべく前記電気相互接続部のパターンを、前記第１誘電層上の少なくとも１つの基準点と、前記半導体部品上の少なくとも１つの基準点との相対位置と比較して少なくとも引張、圧縮、移行あるいは回転する何れかのステップ、
を含み、
前記少なくとも１つの電気トレースが制御下のインピーダンスＲＦ伝送ラインであり、
実質的に共平面化された電気相互接続部が、相互連結長さ及び整合上の変動を補償するようにパタニングされ、前記パタニングされた電気相互接続部が、半導体部品上の少なくとも１つの接点と、積層基板の第１誘電層上の少なくとも１つの相当するＲＦ伝送ラインとの間のＲＦインピーダンスを一致させる方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、能動及び受動の各素子を含む半導体部品を基板に集積するシステム及び方法に関する。

【背景技術】

【0002】

半導体集積法には代表的には、高周波数（即ち、１０ＧＨｚあるいはそれ以上の）下に寄生的挙動を発現するワイヤボンドまたはリボンボンドあるいはフリップチップバンプを介して、能動及びまたは受動の各素子を受動回路に接続することが含まれる。それらの集積法では、下側材料の誘電特性や架橋材料同士間のエア間隙の誘電特性の断絶（例えば、基板材料の対空気誘電特性間の断絶）が、ＲＦ（無線周波数）伝送ラインを断絶させる原因となる。リボンボンド、フリップチップ法では高無線周波数用途の性能が低下する。また、半導体部品と基板との間の誤配置の問題は、代表的には接続パッドのディメンション増大により解消されるが、これにより半導体部品と基盤との間無線周波数信号のトランジション損失量が増大する。前記誤配置の問題によって、基板上の半導体部品同士間のピッチの拡幅や、基板及び半導体部品の大型化も要求され、それに伴うコストも増大する。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】ＩＰＣ／ＥＩＡ Ｊ−ＳＴＤ−００６、Ｒｅｑｕｉｒｅｍｅｎｔｓ ｆｏｒ Ｅｌｅｃｔｒｏｎｉｃ Ｇｒａｄｅ Ｓｏｌｄｅｒ Ａｌｌｏｙｓ ａｎｄ Ｆｌｕｘｅｄ Ｓｏｌｉｄ Ｓｏｌｄｅｒｓ ｆｏｒ Ｅｌｅｃｔｒｏｎｉｃ Ｓｏｌｄｅｒｉｎｇ Ａｐｐｌｉｃａｔｉｏｎｓ

【発明の概要】

【発明が解決しようとする課題】

【0004】

従って、高無線周波数での性能低下、各部品間のピッチ拡大、あるいは部品サイズ大型化をもたらすことなく誤配置の問題を相殺する、基板への半導体部品集積のための改良された方法及びシステムに対する需要がある。

【課題を解決するための手段】

【0005】

本発明の１様相によれば、積層基板への半導体部品集積方法が提供される。本方法には積層基盤内にキャビティを形成するステップが含まれる。積層基盤は、当該積層基盤におけるキャビティ底部を画定する第２層を覆って配置した第１層を含まれる。本方法には、半導体部品上の電気接点の上面が、積層基板の第１層上の電気トレースの上面と実質的に共平面化するようにキャビティ内に半導体部品を配置するステップも含む。本方法には、第１層上に少なくとも１つの固定基準点を位置付けるステップも含まれる。本方法には、少なくとも１つの固定基準点を半導体部品上に位置づけるステップも含まれる。本方法には、第１層上の少なくとも１つの固定基準点及び半導体部品上の少なくとも１つの固定基準点との相対位置に基づき、第１層上の電気トレースと半導体部品上の電気接点との間に電気接続部を形成するステップにして、前記第１層上の電気トレースの位置が前記第１層上の少なくとも１つの基準点に関して固定され、前記半導体部品上の電気接点の位置が前記半導体部品上の少なくとも１つの基準点に関して固定される前記ステップも含まれる。

【0006】

ある方法実施例において、前記キャビティ形成ステップには、半導体部品とキャビティの各壁との間に０−４０ミクロンの間隙が生じるようにキャビティをサイジングすることが含まれる。ある様相において、半導体部品とキャビティの各壁との間の間隙は２５〜３５ミクロンである。ある方法実施例において、半導体部品とキャビティの各壁との間の間隙に誘電材料を、当該誘電材料の上面が第１層の上面と実質的に共平面化されるように充填することが含まれる。ある方法実施例において、間隙底部と半導体部品との間に接着材を被着させることが随意的に含まれる。ある方法実施例において、間隙底部と半導体部品との間にハンダを被着させることが随意的に含まれる。ある方法実施例において、間隙内に半導体部品を、当該半導体部品の上面上の電気接点が積層基板の第１層上の電気トレースと実質的に整合するように配置するステップを含み、前記整合が、第１層上の少なくとも１つの固定基準点と半導体部品上の少なくとも１つの固定基準点との相対位置を指定するステップを含む。

【0007】

ある方法実施例において、電気トレースを、半導体部品上の１つ以上の接点と１つ以上の電気トレースとの間の相互接続長の変動を相殺するようにパタニングするステップが含まれる。ある方法実施例において、電気トレースに対し、引張、圧縮、移動あるいは回転の少なくとも１つを実施してキャビティ内への半導体部品配置の変動を収受するステップが含まれる。

【0008】

ある方法実施例において、低エネルギーレーザーを使用して、電気的デバイスに被着したフォトレジストを局所的に現像させることで、１つ以上の接点の各１つと、１つ以上の電気トレースの相当する１つとの間を伸延する個別の電気的相互接続部を適応パタニングし、かくして不整合を収受するステップが含まれる。ある方法実施例において、低エネルギーレーザーは、直線スキャン速度が５２ｍｍ/秒、レーザースポットサイズが１６ミクロンである場合、レーザー発生周波数３０ＫＨｚ時の出力が３．５ｍｗである３５５ｎｍレーザーである。

【0009】

ある方法実施例において、ペン、スタンププロセス、または、金、銀あるいは銅製のコンダクタに直接書き込む直接書き込みプロセス、の何れかを用いて電気的接続部を形成するステップが含まれる。

【0010】

ある方法実施例において、第１層と半導体部品との各上面を横断してフォトレジストの第１層をコーティングするステップと、該フォトレジストの第１層を、電気的接続部パターンに沿ってのレーザーの露光現像により開口させるステップとが含まれる。本方法には、導電性種層を、少なくともフォトレジストの第１層において開口された電気的接続部パターンに沿って付着させるステップと、前記フォトレジストの第１層、半導体部品、導電性種層、の各上面を横断してフォトレジストの第２層をコーティングするステップとが含まれる。本方法には、該フォトレジストの第２層を、電気的接続部パターンに沿ってのレーザーの露光現像により開口させるステップと、前記電気的接続部パターンに沿って前記導電性種層を電気メッキ処理するステップと、フォトレジストの第１及び第２の各層と、もしあれば、導電性種層の前記第１及び第２の層間の非メッキ処理部分とを除去するステップと、が含まれる。

【0011】

ある様相において、低エネルギーレーザーは、レーザー発生周波数３０ＫＨｚ時の出力が３．５ｍｗであり、直線スキャン速度が５２ｍｍ/秒、レーザースポットサイズが１６ミクロンである３５５ｎｍレーザーである。

【0012】

本発明の他の様相によれば電気装置が提供される。電気装置は積層基板を含み、該積層基板が、当該積層基板の第２層を覆って配置した第１層を含む。電気装置は、前記第２層がキャビティ底部を画定するように積層基板内に形成したキャビティと、該キャビティ内の半導体部品にして、該半導体部品上の電気接点の上面が積層基板の第１層上の電気トレースの上面と実質的に共平面化されるように配置した半導体部品と、をも含む。電気装置は、第１層上の電気トレースと、半導体部品上の電気接点との間を伸延する電気的相互接続部をも含む。電気的相互接続部のパスは、前記第１層上の少なくとも１つの固定基準点と、半導体部品上の少なくとも１つの固定基準点との相対位置に基づく。第１層上の電気トレースの位置は該第１層上の少なくとも１つの固定基準点に関して指定され、半導体部品上の電気接点の位置は当該半導体部品上の少なくとも１つの固定基準点に関して指定される。

【0013】

ある実施例ではキャビティは、半導体部品とキャビティの各壁との間に０〜４０ミクロンの間隙が生じるように形成される。ある実施例では電気装置は、半導体部品とキャビティの各壁との間の間隙を充填する誘電材料を含み、該誘電材料の上面は半導体部品の上面及び第１層の上面と実質的に共平面化される。ある実施例では半導体部品は、該半導体部品の上面上の電気接点が、第１層上の少なくとも１つの固定基準点と半導体部品上の少なくとも１つの固定基準点との相対位置に基づいて積層基板の第１層上の電気トレースと実質的に整合されるようにキャビティ内に配置される。

【発明の効果】

【0014】

高い無線周波数での性能低下、各部品間のピッチ拡大、あるいは部品サイズ大型化をもたらすことなく誤配置の問題を相殺する、基板への半導体部品集積のための改良された方法及びシステムが提供される。

【図面の簡単な説明】

【0015】

【図1】本発明の１実施例に従う、集積した半導体部品及び基板の側面図である。

【図2】本発明の他の実施例に従う、集積した半導体部品及び基板の側面図である。

【図3】本発明に従う、集積した半導体部品及び基板の平面図である。

【図4】本発明の１実施例に従う、半導体部品及び基板の集積方法のフローチャート図である。

【発明を実施するための形態】

【0016】

図１、２、３には、本発明の例示実施例に従う電気装置１００が略示される。電気装置１００は、図４に関して以下に説明する如く各部品を相互集積した状態で示される。図１には、例示実施例に従う電気装置１００の側面図（Ｚ-Ｘ平面での）が示される。図２には、他の例示実施例に従う電気装置１００の側面図（Ｚ-Ｘ平面での）が示される。図３には、図１及び図２の電気装置１００の各実施例の平面図（Ｘ-Ｙ平面での）が示される。電気装置１００は、積層基板１０９の内部に形成したキャビティ１０８内に配置した半導体部品１０５を含む。積層基板１０９は、第２層１１５を覆って配置した少なくとも第１層１１０を含む。異なる材料（例えば、ＧａＮ、ＧａＡｓ、ＳｉＧｅ、及びＳｉ）製で、異なる装置テクノロジー（例えば、ｐ−ＨＥＭＴ、ｍ−ＨＥＭＴ、ＳＯＩ、及びＣＭＯＳ）を使用し且つ厚さの異なる、能動及び受動の各半導体部品１０５が積層基板１０９内に容易に集積される。半導体部品１０５には例えば、高周波数ディスクリート装置電界効果型トランジスタ（ＦＥＴ）、モノリシックマイクロ波集積回路（ＭＭＩＣ）、スイッチ、アッテネーター、キャパシター、抵抗、インダクタ、サーキュレーターが含まれる。

【0017】

ある実施例では第１層１１０は無線周波数（ＲＦ）整合ネットワーク製造用に適した低損失材料である。例えば、第１層１１０の低損失材料は液晶ポリマー（ＬＣＰ）材料、ベンゾシクロブテン（ＢＣＢ）あるいはテフロン（商標名）の何れかであり得る。第１層１１０の材料は、半導体部品１０５上の接点１３５の幅を第１層１１０上のトレース１３０の幅に合致させて所望のＲＦインピーダンスを実現させる比誘電率及び材料厚（Ｚ軸に沿った）を有する。１実施例では第１層１１０は例えば、誘電正接が０．００２、比誘電率が２．９である１ミル厚のＬＣＰ材料等の低損失ＲＦ材料製のものである。

【0018】

図１及び２の実施例を参照するに、電気装置１００が、１つ以上の半導体部品１０５を受けるべく積層基板１０９内に形成した、深さの異なる１つ以上のキャビティ１０８を含んでいる。ある実施例では、種々タイプの能動及び受動の各部品や多数のキャビティが同じ積層基板にヘテロ集積される。各キャビティ１０８は様々な半導体製造技法（例えば、エッチングあるいはアブレーション）で形成し得る。キャビティ１０８の深さ（Ｚ軸に沿った）は、半導体部品１０５上の接点１３５の上面１３４が積層基板１０９の第１層１１０上のトレース１３０の上面１２９と実質的に共平面化される状態下に当該キャビティ内で受けられる半導体部品１０５の厚さ（Ｚ軸に沿った）に基づき決定される。接点１３５の上面をトレース１３０の上面と整合させることで、接点１３５とトレース１３０との間の高さの差が解消され、接点１３５とトレース１３０との間にパターン形成した電気相互接続部１２５の連続性が適正化され得る。

【0019】

キャビティ１０８は、第２層１１５がキャビティ底部１０６を画定するようにして積層基板１０９内に形成する。図１を参照するに、第２層１１５の上面１１７がキャビティ底部１０６を画定している。あるいは図２に示すように、第２層１１５の中間部分がキャビティ底部１０６を画定する。ある実施例では、半導体部品１０５は厚さが０．０５ｍｍ（２ミル）、第１層１１０が厚さ０．０２５ｍｍ（１ミル）であり、キャビティ１０８は第２層１１５内に０．０３ｍｍ（１．２ミル）伸延する。従って、キャビティ１０８の深さは半導体部品１０５の厚さ（Ｚ軸に沿った）を、また、半導体部品１０５とキャビティ底部１０６との間に配置した装着手段１０３（例えば接着材あるいはハンダ）の厚さ（Ｚ軸に沿った）をも収受しつつ、半導体部品１０５上の接点１３５の上面１３４と第１層１１０上の電気トレース１３０の上面１２９との共平面性化を可能とする。

【0020】

ある実施例では第２層１１５が、高出力型の電気装置１０５からの熱消散用の熱平面を形成する高熱伝導性材料製とされる。第２層１１５は電気装置１０５のＲＦ信号及び第１層１１０の基板のための連続接地面をも形成する。熱消散性材料は、例えば、銅、銅モリブデンや銅タングステン等の銅合金、ＡｌＳｉＣ、ＡｌＮの何れか、あるいはシリコンであり得る。

【0021】

半導体部品１０５をキャビティ１０８内に配置した状態下において、電気相互接続部１２５は第１層１１０上の電気トレース１３０と、半導体部品１０５上の電気接点１３５との間を伸延する。図１では電気相互接続部１２５は、電気トレース１３０と電気接点１３５との上部に比較的薄く堆積されている。ある実施例では電気相互接続部１２５は全ての表面上（即ち、電気トレース１３０、第１層１１０、誘電材料１２０、電気接点１３５の各表面上）に同厚で被着される。電気相互接続部１２５は、制御下のインピーダンスＲＦ伝送ラインを形成する電気相互接続部１２５の性能に悪影響を及ぼすことなく、半導体部品１０５の配置変動を収受する構成を有する。電気相互接続部１２５の構成には、半導体部品１０５上の電気接点１３５と電気トレース１３０との間の不整合を補償する構成が含まれる。電気相互接続部１２５のこの構成上、当該電気相互接続部１２５の経路（即ち、ある表面上における電気相互接続部の通路）のみならず厚さ及び幅は、高周波数動作レベルでの電気接点１３５及び電気トレース１３０間のインピーダンスを整合させ、ＲＦ損失を極小化（例えば、１００ＧＨｚで０〜０．０５ｄＢ）するものとなる。

【0022】

ある実施例では、電気相互接続部１２５は例えば、金、銀、あるいは銅製のコンダクタを堆積させる直接描画技法により形成され得る。ある実施例では、電気相互接続部１２５の形成には、電気装置１００の上面全体にフォトレジストを被着させ、低エネルギーレーザを使用して当該フォトレジストの、各電気相互接続部１２５を形成する部分においてのみ局所的に現像させることが含まれる。従って、低エネルギーレーザーは、各電気相互接続部１２５を適応パタニングして、半導体部品１０５上の１つ以上の電気接点１３５と、積層基盤１０９の第１層１１０上の相当する電気トレース１３０との間における整合（Ｘ-Ｙ平面での）上の変動を収受する。低エネルギーレーザー露光を使用することで、そうでなければ通常のレーザーアブレーション法によって生じる材料破壊が防止される。例えば、ある実施例ではレーザー露光には、毎秒直線走査速度が５２ｍｍ、レーザースポットサイズが１６ミクロンであるところの、レーザー発火周波数３０ＫＨｚ下に３．５ｍｗの出力を発生する３５５ｎｍレーザーの使用が含まれる。ある実施例では、ＡＺ−４６２０の如き、７ミクロンの厚いポジ型フォトレジストを露光する２度続けてのレーザースキャン使用が含まれる。次いで前記ポジ型フォトレジストは好適なケミストリー内で現像（除去）される。

【0023】

ある実施例では、相互接続部の適応形成法には、積層基板１０９の上面及び１つ以上の半導体部品１０５の各上面を横断してフォトレジストの第１層を被着させ、レーザー露光により必要な電気相互接続部の各パターンの個別の一意の通路に沿って当該フォトレジストを開口させ、スパッタリングを介して導電性金属の薄い種層（例えば、１０００オングストローム厚）を堆積させることが含まれる。種層は少なくとも露光部分を覆うが、ある実施例ではフォトレジストの第１層の残余部分の幾分かまたは全部を被覆し得る。前記適応形成法には更に、電気装置１００にフォトレジストの第２層をコーティングし、各電気相互接続部１２５の個別の一意の通路に沿って低エネルギーレーザーにより前記フォトレジストを再開口（即ち、導電性の種層を露光）させ、最後に、導電性の種層を電気メッキ処理し、かくして、各電気接点１３５と電気トレース１３０との間の整合上の変動を収受する完全な電気相互接続部１２５を形成することが含まれる。前記電気メッキ処理の後、フォトレジストの第１及び第２の各層と、フォトレジストの第１層に被着した種層の非メッキ処理部分とは、メッキ処理した１つ以上の電気相互接続部１２５を包囲する電気装置１００の全表面から除去される。これにより、半導体部品１０５上の電気接点１３５と、積層基板１０９上の電気トレース１３０との間を伸延する、適応パタニングされた各電気相互接続部１２５が残される。

【0024】

他の実施例では電気相互接続部１２５は、銅、金または銀の導電性インクを使用する直接描画法によっても形成され得る。例えば、Ａｇｉｌｅｎｔ（商標名）アドヴァンスドデザインシステムや、Ａｎｓｏｆｔ（商標名）ＨＦＳＳ等の一般的なＲＦ回路デザインツールを用いて、所定厚の電気トレース１３０用の電気相互接続部１２５の幅を決定し得る。ある実施例では、電気相互接続部１２５の形成法には、ソフトウェアアルゴリズムを使用して、半導体部品上における第１層１１５上の基準点１４５に関する基準点１４０を位置付け、ＲＦ回路デザインツールにより提供される既知のＲＦ特性に基づき、電気相互接続部１２５のプロファイル（即ち、幅及びテーパー）を算出することが含まれる。低エネルギーレーザーによるフォトレジストの露光及び現像により、各電気相互接続部１２５用の部分露光及び局所での適応パタニングが可能となる。当該技法は、同様にウェハー上の全てのトレースを処理し且つ電気接点１３５と電気トレース１３０との間の整合上の個別の変動を考慮しない標準的なウェハーマスキング法では考慮されない小変動が考慮される。従って、当該技法では電気接点１３５と電気トレース１３０との間における整合上の変動が収受される一方、有効制御されたインピーダンスＲＦ伝送ラインが提供される。

【0025】

ある実施例では、半導体部品１０５が、当該半導体部品１０５の上面１０７上の電気接点１３５が、電気相互接続部１２５を形成する以前に積層基板１０９の第１層１１５上の電気トレース１３０と実質的に整列（Ｚ軸に沿って）するように、キャビティ１０８内に配置される。

【0026】

図３を参照するに、Ｘ−Ｙ平面内での電気相互接続部１２５の経路が、第１層１１０上の少なくとも１つの基準点１４５と、半導体部品１０５上の少なくとも１つの基準点１４０との相対位置に基づくものとされる。第１層１１０上の電気トレース１３０の位置は第１層１１０上の少なくとも１つの基準点１４５に関して指定され、半導体部品１０５上の電気接点１３５の位置は半導体部品１０５上の少なくとも１つの基準点１４０に関して指定される。

【0027】

電気装置１００は、半導体部品１０５と、キャビティ１０８の各壁１１１との間の間隙１２２を含む。図３の実施例では間隙１２２は、電気装置の全ての側面と、キャビティ１０８における相当する隣り合う各壁１１１との間においてほぼ等しい。ある実施例では間隙１２２は０〜４０ミクロンであり、他の実施例では、半導体１０５とキャビティ１０８の各壁１１１との間において２５〜３５ミクロンである。

【0028】

半導体部品１０５と、キャビティ１０８の各壁１１１との間の間隙１２２は、低収縮度（例えば１２％あるいはそれ未満）の、間隙１２２を有効充填する低粘性材料である誘電材料１２０で充填される。誘電材料は硬化温度が低い（例えば、約２００℃）。誘電材料１２０は低損失性であり且つ第１層１１０の材料のそれと一致する比誘電率を有する。例えば、ある実施例では間隙１２２を充填する誘電材料１２０はＩｎｔｅｒｖｉａ８０２３−１０、ＢＣＢ、またはＴｅｆｌｏｎ（何れも商標名）の何れかであり、比誘電率は約３．０である。

【0029】

ある実施例では、誘電材料１２０は、当該誘電材料１２０の上面１２１が半導体部品１０５の上面１０７及び第１層１１０の上面１１３と実質的に共平面化するように間隙１２２を充填する。ある実施例では、誘電材料１２０は電気装置１００全体を横断してスピンコーティングされ、露光リソグラフィ法により、間隙１２２内のみに残るように選択的に除去される。次いで、間隙１２２内の誘電材料１２０は、当該誘電材料１２０の上面が第１層１１０の上面１１３と共平面化するように硬化される。電気相互接続部１２５は第１層１１０、誘電材料１２０、半導体部品１０５、の共平面化された各表面を横断して形成され、かくして電気接点１３５及び電気トレース１３０間のインピーダンスが一致される。例えばある実施例では電気相互接続部１２５は、例えば、５０または７０オームのインピーダンス遷移部材であって、積層基板１０９の電気特性を半導体部品１０５の電気特性に合致させ、かくしてＲＦ伝送ラインを創出させる。ある実施例では、電気相互接続部１２５は１００ＧＨｚにおけるＲＦ信号損失が０〜０．０５ｄＢであり、その頂部から底部（Ｚ軸に沿っての）までの厚さが３〜５ミクロンである。従って誘電材料１２０は、ＲＦ伝送ラインにおける、既存のワイヤ／リボンによる各ボンドあるいはフリップチップ集積技法に関連する断続部を排除する。誘電材料１２０が半導体部品１０５の周囲の間隙１２２を充填することで、下方側の支持構造における断続部が排除され、かくして、半導体部品１０５上に適応パタニングした電気相互接続部１２５、第１層１１０、電気接点１３５及び電気トレース１３０間の誘電材料１２０、による連続的なマイクロストリップ相互連結が可能となる。

【0030】

ある実施例では、分与可能なペーストまたは固体膜形態の接着材がキャビティ底部１０６に被着される。好適な接着材はその硬化温度が約２００℃未満であり、以下の特性的機能、即ち、等方性または非等方性での導電性、電気絶縁性、熱伝導性、貴金属または非貴金属への強い接着性、耐湿性、化学的耐性、低ガス放出性、熱的安定性、可撓性または応力吸収性、の少なくとも任意の１つ以上を含み得る。好適な接着材は、例えば、等方性での導電性、熱伝導性、応力吸収性、金被覆への強い接着性、及びまたは、約１５０℃未満での硬化性、を有する、単成分の、銀または銀合金を充填したペーストやフィルムである。好ましいペースト状接着材は、２５℃における粘度が６０，０００ｃｐｓ以下、チクソトピー指数が約２及び５の間、熱伝導性が約１．５Ｗ−ｍ／Ｋ以上、低レジンブリード性、高純度、金被覆上における良好なウェット性、２５℃における約１７ＭＰａ（２５００ｐｓｉ）以上の剪断力、低イオン含有量、体積抵抗が５×１０^-4ｏｈｍ-ｃｍのものでもある。好適なフィルム状接着材は、プレフォーム厚さが０．０８ｍｍ（０．００３インチ）未満、熱伝導性が約１．５Ｗ−ｍ／Ｋ以上、低レジンブリード性、高純度、金被覆上における良好なウェット性、２５℃における約１７ＭＰａ（２５００ｐｓｉ）以上の剪断力、低イオン含有量、体積抵抗が５×１０^-4ｏｈｍ-ｃｍ、適用圧力が約１０３ｋＰａ（１５ｐｓｉ）未満のものでもある。

【0031】

ある実施例ではハンダが、フラックスペーストまたは非フラックスペースト形態下においてキャビティ底部１０６に被着される。好適なハンダ配合物は、液相線温度約２５０℃以下で且つ固相線温度約１５０℃以上において共晶及び非共晶での各合金である。好適な合金には、ＩＰＣ／ＥＩＡ Ｊ−ＳＴＤ−００６、Ｒｅｑｕｉｒｅｍｅｎｔｓ ｆｏｒ Ｅｌｅｃｔｒｏｎｉｃ Ｇｒａｄｅ Ｓｏｌｄｅｒ Ａｌｌｏｙｓ ａｎｄ Ｆｌｕｘｅｄ Ｓｏｌｉｄ Ｓｏｌｄｅｒｓ ｆｏｒ Ｅｌｅｃｔｒｏｎｉｃ Ｓｏｌｄｅｒｉｎｇ Ａｐｐｌｉｃａｔｉｏｎｓに定義された、スズ-鉛、無鉛、及び特殊（非スズ/鉛）配合物が含まれる。好ましいハンダ合金は、固相線温度が１７０℃以上、液相線温度が約２３０℃以上である。好ましいスズ-鉛配合物には、例えば、Sn63Pb37、Sn62Pb36Ag2、Sn70Pb30、Sn90Pb10、Sn50Pb48.5Cu1.5、Sn50Pb50、Sn50Pb50Sb0.4、In20Sn54Pb26、Sn60Pb37.5Bi2.5、Sn60Pb38Cu2、Sn60Pb40、Sn60Pb40Sb0.4、Sn62Pb36Ag02Sb0.4、Sn63Pb37Sb0.4、及びSn70Pb30Sb0.4が含まれ、無鉛配合物には、例えば、Sn96.3Ag3.7、Sn95.5Ag3.8Cu0.7、Sn95.8Ag3.5Cu0.7、Sn95Ag4Cd1、Sn96Ag2.5Cu0.5Bi1、Sn96.3Ag2.5Cu0.7Sb0.5、Sn96.4Ag3.2Cu0.4、Sn96.5Ag3.5、Sn99.3Cu0.7が含まれる。好ましい特殊合金にはIn40Pb60、In50Pb50及びIn60Pb40が含まれる。

【0032】

図４には、半導体部品を積層基板に集積して高周波数電気装置（例えば、図１の装置の半導体部品１０５や積層基板１０９）を創出する方法のフローチャート図が示される。ある方法実施例によれば、ミリ波周波数電気装置が提供され、他の方法実施例によれば、１００ＧＨｚ下で作動する電気装置が提供される。先に説明した如く、電気装置は、異なる材料（例えば、ＧａＮ、ＧａＡｓ、ＳｉＧｅ、Ｓｉ）、異なる装置テクノロジー（例えば、ｐ−ＨＥＭＴ、ｍ-ＨＥＭＴ、ＳＯＩ、ＣＭＯＳ及びその他）及び、積層基板内にヘテロ集積した異なる厚さ、を有する能動及び受動の各半導体部品を含み得る。

【0033】

本方法は、積層基板内にキャビティ（例えば、図１の積層基板１０９内のキャビティ１０８）を形成するステップＳ２０５を含み、積層基板は第１層を含み、当該第１層は第２層上に、該第２層がキャビティ底部を画定するように配置される。本方法には、前記キャビティ内に半導体部品を、当該半導体部品のコンダクタパッドの上面が積層基板の第１層上のコンダクタトレースの上面と実質的に共平面化する状況下に配置するステップＳ２１０を含む。ある実施例では、能動及び受動のマルチタイプの半導体部品と、多数のキャビティとが同一の積層基板内にヘテロ集積される。本方法には、第１層上に少なくとも１つの基準点を位置付けるステップＳ２１５、半導体部品上に少なくとも１つの基準点を位置付けるステップＳ２２０、が含まれる。本方法には、前記第１層上の前記少なくとも１つの基準点と、半導体部品上の前記少なくとも１つの基準点との相対位置に基づき、第１層上の電気トレースと半導体部品上の電気接点との間に電気相互接続部を形成するステップＳ２２５を含み、前記第１層上の電気トレースの位置は第１層上の少なくとも１つの基準点に関して指定され、半導体部品上の電気接点の位置は半導体部品上の少なくとも１つの基準点に関して指定される。電気トレースは例えば、高精度のコンダクタ直接描画法またはレーザーによるフォトレジスト露光、電気メッキ、エッチング法により形成し得る。

【0034】

ある実施例では、キャビティ形成ステップＳ２０５には、半導体部品とキャビティの各壁との間に間隙が生じるようにキャビティをサイジングするステップＳ２０７が含まれる。当該サイジングステップＳ２０７では間隙はキャビティ形成ステップＳ２０５に先立ちサイジングされる。ある実施例では、キャビティ形成ステップＳ２０５において積層基板の第１層及び第２層に個別にキャビティ部分を形成することが要求される。例えば、図２の実施例ではキャビティ１０８は、層１１５を食刻し、当該層１１５上に層１１０を堆積した後、当該層１１０内に形成され得る。

【0035】

ある実施例では、半導体部品とキャビティの各壁との間の間隙は０〜４０ミクロンである。他の実施例では半導体部品とキャビティの各壁との間の間隙は２５〜３５ミクロンである。ある実施例では本方法には更に、半導体部品とキャビティの各壁との間の間隙を誘電材料で、当該誘電材料上のトレースの上面が半導体上の接点の上面及び第１層の上面と実質的に共平面化されるように充填するステップＳ２１４が含まれる。ある実施例では、本方法には、キャビティ底部と半導体部品との間に接着材を被着させるステップＳ２０８が含まれ、他の方法実施例ではキャビティ底部と半導体部品との間にハンダを被着させるステップＳ２０８が含まれる。

【0036】

電気トレースと電気接点との間の電気相互接続部を形成するステップＳ２２５に戻ると、本方法には、第１層、充填した誘電材料、半導体部品、の共平面化された各上面上に、各部品間のインピーダンスが一致し且つ低比誘電率の連続する固体表面を覆う低損失性の、高周波数ＲＦ伝送ラインが形成されるように電気相互接続部を適応パタニングするステップが含まれる。ある実施例では１００ＧＨｚでの電気相互接続部におけるＲＦ信号損失量は０ｄＢ及び０．０５ｄＢの間であるに過ぎない。ある実施例では電気相互接続部はフォトレジストによる局所レーザー露光及び電気メッキ法を用いて電気装置上にパタニングされ、他の実施例ではペン、スタンプ法、あるいは、金、銀あるいは銅製のコンダクタを直接描画する直接描画法を用いて形成される。

【0037】

ある方法実施例では、パタニングツールを使用して、半導体部品上に少なくとも１つの基準点を位置付けするステップＳ２１５と、第１層上に少なくとも１つの基準点を位置付けするステップＳ２２０とを実施する。ある実施例では、半導体部品をキャビティ内に配置するに先立ち、半導体部品上の各電気接点と、積層基板の第１層上の電気トレースとを実質的に整列させるステップＳ２１２が含まれる。これにより、電気相互接続部を形成するステップＳ２２５の精度及び効率が更に向上する。

【0038】

前記パタニングツールでは、インピーダンスを正しく一致させる一方で、半導体部品上の各電気接点と、積層基板の第１層上の相当する各ネットワークトレースとの間の相互連結長さの変動を補償するように電気相互接続部のパターンを調節するソフトウェア手段が使用される。各実施例において、キャビティ内での半導体部品の配置上の変動や、積層基板上の各トレースに関する変動を収受するための必要に応じて電気相互接続部用のパターンを引張、圧縮、変換及びまたは回転させて、最適な高周波数電気性能（即ち、ＲＦ損失が殆ど〜全く無い、例えば１００ＧＨｚでの損失量が０ｄＢ〜０．０５ｄＢの如く）を入手することが含まれる。例えば、パタニング調整には、各電気接点及びトレースとの接続長さ及びまたは接続幅を増大させ及びそれら各要素間のインピーダンスを一致させるための、Ｘ−Ｙ平面内での電気相互接続部位置の変更及びまたは電気相互接続部の引張が含まれ得る。例えば、パタニング調整には、Ｘ−Ｙ平面における電気相互接続部の位置のトランジション及びまたは、各接点及びトレースとの接続用の長さ及びまたは幅の増大及びこれら各部品間のインピーダンスを一致させるための電気相互接続部の引張が含まれ得る。従って、本方法によれば、半導体部品の配置上の変動が収受される一方、高い運転周波数でのＲＦ損失が確実に最小化あるいはゼロとなるよう各接点とトレースとの間のインピーダンスが整合される。ソフトウェアによる電気相互接続部のためのパタニング調整後、パタニングツールが電気接点及び電気トレース間の実際のトランジションに合わせるべく電気相互接続部をパタニングする。従って、本方法によれば半導体部品が、半導体部品位置を認識し、当該半導体部品と積層基板上に形成したネットワークトレースとの間に超低損失性の適応電気的相互接続部を介して高精度下にコンダクタ（即ち、電気相互接続部）をパタニングすることで集積される。
以上、本発明を実施例を参照して説明したが、本発明の内で種々の変更をなし得ることを理解されたい。

【符号の説明】

【0039】

１００ 電気装置
１０３ 装着手段
１０５ 半導体部品
１０６ キャビティ底部
１０７ 上面
１０８ キャビティ
１０９ 積層基板
１１０ 第１層
１１１ 壁
１１３ 上面
１１５ 第２層
１１７ 上面
１２０ 誘電材料
１２１ 上面
１２２ 間隙
１２５ 電気相互接続部
１２９ 上面
１３０ 電気トレース
１３４ 上面
１３５ 電気接点
１４０ 基準点
１４５ 基準点

【図1】

【図2】

【図3】

【図4】