特許 5909270 メモリデバイスの形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5909270

(24)【登録日】2016年4月1日

(45)【発行日】2016年4月26日

(54)【発明の名称】メモリデバイスの形成方法

(51)【国際特許分類】

   G11C 13/00 20060101AFI20160412BHJP

   H01L 49/00 20060101ALI20160412BHJP

   H01L 45/00 20060101ALI20160412BHJP

   H01L 27/105 20060101ALI20160412BHJP

【ＦＩ】

   G11C13/00 480F

   H01L49/00 Z

   H01L45/00 Z

   H01L27/10 448

   G11C13/00 230

   G11C13/00 480K

【請求項の数】9

【全頁数】10

(21)【出願番号】特願2014-213703(P2014-213703)

(22)【出願日】2014年10月20日

(65)【公開番号】特開2015-201242(P2015-201242A)

(43)【公開日】2015年11月12日

【審査請求日】2014年10月20日

(31)【優先権主張番号】103112803

(32)【優先日】2014年4月8日

(33)【優先権主張国】TW

(73)【特許権者】

【識別番号】595039162

【氏名又は名称】華邦電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100094053

【弁理士】

【氏名又は名称】佐藤 隆久

(72)【発明者】

【氏名】林 孟弘

(72)【発明者】

【氏名】呉 伯倫

【審査官】 塩澤 如正

(56)【参考文献】

【文献】 特開２００７−００４８７３（ＪＰ，Ａ）

【文献】 特開２０１１−１４６１１１（ＪＰ，Ａ）

【文献】 国際公開第２００９／１０７３７０（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １３／００

Ｈ０１Ｌ ２１／８２２９

Ｈ０１Ｌ ２１／８２４２ − Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２７／１０ − Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２７／２８

(57)【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、
第一電極上に、抵抗切り替え層を形成する工程と、
前記抵抗切り替え層上に、第二電極を形成する工程と、
フォーミング電圧を、前記第一電極または前記第二電極に加えて、前記抵抗切り替え層の抵抗を減少させる工程と、
前記フォーミング電圧が加えられた後、初期リセット電圧を、前記第一電極または前記第二電極に加えて、前記抵抗切り替え層の前記抵抗を増加させる工程と、
前記初期リセット電圧が加えられた後、第一設定電圧を、前記第一電極または前記第二電極に加えて、前記抵抗切り替え層の前記抵抗を減少させる工程と、
前記第一設定電圧が加えられた後、第二リセット電圧を、前記第一電極または前記第二電極に加えて、前記抵抗切り替え層の前記抵抗を増加させる工程、
前記第二リセット電圧が加えられた後、前記第一設定電圧より低い第二設定電圧を、前記第一電極または前記第二電極に加えて、前記抵抗切り替え層の前記抵抗を減少させる工程、
前記第二リセット電圧を前記第一電極または前記第二電極に加えた後、前記メモリデバイスをベーキングする工程、
を含むことを特徴とするメモリデバイスを形成する方法。

【請求項2】

前記フォーミング電圧は、前記第一設定電圧より高いことを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【請求項3】

前記第二設定電圧の大きさは、前記第一設定電圧の３０〜８０％であることを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【請求項4】

前記第一設定電圧は、前記第二設定電圧より、１〜２ボルト高いことを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【請求項5】

前記第二設定電圧が加えられた後、さらに、第三リセット電圧を、前記第一電極または前記第二電極に加える工程を含むことを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【請求項6】

前記第二設定電圧が加えられた後、さらに、第三リセット電圧を、繰り返し、前記第一電極または前記第二電極に加える工程を含むことを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【請求項7】

前記第一設定電圧と前記第二設定電圧は、前記同一極性を有することを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【請求項8】

前記第二設定電圧と前記第二リセット電圧は、反対極性を有することを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【請求項9】

前記フォーミング電圧が加えられる前、さらに、前記フォーミング電圧と同一極性を有し、前記フォーミング電圧より低い電圧を、前記第一電極または前記第二電極に加える工程を含む、ことを特徴とする請求項１に記載のメモリデバイスを形成する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリデバイス構造と形成方法に関するものであって、特に、抵抗ランダムアクセスメモリ(ＲＲＡＭ)デバイスの構造と形成方法に関するものである。

【背景技術】

【0002】

近年、各種の消費者用家電製品が流行し、不揮発性メモリデバイスへの要求が増加している。フラッシュメモリは、不揮発性メモリデバイスが主流である。しかし、メモリデバイスのサイズが小さくなるにつれて、フラッシュメモリデバイスは、たとえば、高動作電圧、遅い動作速度、低いデータ保持能力等の欠点が生じる。その結果、フラッシュメモリデバイスの未来の発展が制限される。 これにより、新しいタイプの不揮発性メモリデバイスの多くの材料と装置が開発中である。新しいタイプの不揮発性メモリデバイスは、たとえば、 磁気ランダムアクセスメモリ (ＭＲＡＭ) デバイス、相変化メモリ(ＰＣＭ)デバイス、および、抵抗ランダムアクセスメモリ (ＲＲＡＭ) デバイスを含む。不揮発性メモリデバイス間で、ＲＲＡＭデバイスは、たとえば、低消費電力、低動作電圧、短い書き込みおよび消去時間、高信頼性、長いメモリ時間、非破壊性読み取り、マルチ-状態メモリ、プロセスの簡潔性、および、小領域しか必要としない等の長所を有する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

しかし、ＲＲＡＭデバイスについての歩留まりと効率は、まだ、改善の余地がある。

【課題を解決するための手段】

【0004】

本発明の一実施態様において、メモリデバイスを形成する方法が提供される。
本方法は、第一電極上に抵抗切り替え層、および、抵抗切り替え層上に第二電極を形成する工程を含む。本方法は、さらに、フォーミング（形成）電圧を抵抗切り替え層（第一電極または第二電極）に加えて（印加して）、抵抗切り替え層の抵抗を減少させる工程を含む。その後、本方法は、初期リセット電圧を、第一電極、または、第二電極に加えて、抵抗切り替え層の抵抗を増加させる工程を含む。その後、本方法は、第一設定電圧を、抵抗切り替え層（第一電極または第二電極）に加えて、抵抗切り替え層の抵抗を減少させる工程を含む。その後、本方法は、第二リセット電圧を、抵抗切り替え層（第一電極または第二電極）に加えて、抵抗切り替え層の抵抗を増加させる工程を含む。その後、本方法は、第二設定電圧を、抵抗切り替え層（第一電極または第二電極）に加えて、抵抗切り替え層の抵抗を減少させる工程を含む。第二設定電圧は、第一設定電圧より低い。
本方法は、さらにベーキング操作を含む。

【発明の効果】

【0005】

ＲＲＡＭデバイスの歩留まりと効率が改善される。

【図面の簡単な説明】

【0006】

【図1】Ａは、本発明のある実施態様によるメモリデバイスの断面図であり、Ｂは、本発明のある実施態様によるメモリデバイスの断面図である。

【図2】Ａ〜Ｄは、本発明のある実施態様によるメモリデバイスから得られるI-V 曲線のグラフである。

【図3】本発明のある実施態様によるメモリデバイスのベーキング前、および、ベーキング後のリセット電流の累積分布関数(CDF)のグラフである。

【図4】本発明のある実施態様によるメモリデバイスを形成する方法のフローチャートである。

【図5】本発明のある実施態様によるメモリデバイスのベーキング前、および、ベーキング後のリセット電流の累積分布関数(CDF)のグラフである。

【図6】Ａは、本発明のある実施態様によるメモリデバイスのベーキング前、および、ベーキング後のリセット電流間の関係のグラフであり、Ｂは、本発明のある実施態様によるメモリデバイスのリセット電流低下の累積分布関数(CDF)のグラフである。

【発明を実施するための形態】

【0007】

上記及び他の目的及び本発明の特徴は、添付図面を参照した以下の記載を参照することにより明らかとなる。

【0008】

以下で、本発明で開示される実施態様の方策と使用方式を説明する。注意すべきことは、本開示は、多くの応用可能な発明概念を提供し、多種の特定形式で実施することができる。文中で討論される特定の実施態様は、単なる例であり、これに限定されない。
このほか、記述中、第一プロセスと第二プロセスの実施は、第二プロセスが第一プロセス後にすぐに実行される実施例と、付加工程が第一プロセスと第二プロセス間で実行される実施例を含む。各種特徴は、異なる尺寸比例で、任意に描かれ、簡潔、且つ、わかりやすくする。さらに、第一材料が第二材料の上、または、上に位置するとき、第一および第二材料は直接的接触で形成されるか、または、別の材料が第一および第二材料間に形成されて、第一および第二材料 は、直接的接触ではない。
以下で、種々の実施態様を説明する。異なる図面と実施態様の説明において、同じ参照番号は同じ構成部品をさす。
図１Ａと図１Ｂは、ある実施態様によるそれぞれ、低抵抗状態と高抵抗状態のメモリデバイス１００の断面図である。ある実施態様において、メモリデバイス１００は、抵抗ランダムアクセスメモリ (ＲＲＡＭ)デバイスである。図１Ａに示されるように、メモリデバイス１００は、電極１０２、電極１０６、および、電極間の抵抗切り替え層１０４を有する。

【0009】

ある実施態様において、抵抗切り替え層１０４は誘電材料で作られ、且つ、通常、電気的に絶縁する。しかし、抵抗切り替え層１０４は、十分に高い電圧を加えた後、その導電率を上昇させる。たとえば、形成（フォーミング）プロセスにより、ひとつ以上の導電性パス (たとえば、導電フィラメント）が、抵抗切り替え層１０４中に形成される。導電性パスが電極１０２と電極１０６に向かって延伸し、電極１０２と電極１０６とが接続したとき、抵抗切り替え層１０４の抵抗が大幅に減少する。その後、逆電圧が加えられて、形成された導電フィラメント、または、導電性パスを部分的に破壊する。その結果、抵抗切り替え層１０４の抵抗が増加する。

【0010】

図２Ａ〜図２Ｄは、本発明のある実施態様によるメモリデバイスから得られるI-V 曲線のグラフである。ある実施態様において、形成プロセスが実行されて、メモリデバイス１００をアクティブ、または、オンにする。図２Ａと図１Ａに示されるように、漸増傾向にあるバイアス電圧が、電極１０２、または、電極１０６ (たとえば、図２Ａの経路１)に加えられる。バイアス電圧は、抵抗切り替え層１０４中の負に帯電したイオン(たとえば、 酸素イオンや窒素イオン)を電極に誘導して、抵抗切り替え層１０４中に、一連の空孔１０８を形成する。空孔１０８は、たとえば、酸素空孔、または、窒素空孔である。空孔１０８は、バイアス電圧の増加に伴って、徐々に増加する。バイアス電圧がフォーミング（形成）電圧 V_fのレベルに増加するとき、これらの空孔１０８が直列に接続されて、電極１０２と１０６を接続する導電フィラメント１０９となり、導電性パスを形成する。その結果、図２Ａに示されるように、抵抗切り替え層１０４を流れる電流が大幅に増加する。あるいは、別の実施態様において、フォーミング電圧が、直接、抵抗切り替え層１０４に加えられて、ひとつ以上の導電性パスを形成する。

【0011】

図１Ｂと図２Ｂに示されるように、ある実施態様において、逆バイアス電圧が電極１０６、または、電極１０２に加えられて、抵抗切り替え層１０４を最初にリセットして、よって、その抵抗は高抵抗状態に戻る (たとえば、図２Ｂの経路２)。たとえば、逆バイアス電圧は、一部の空孔１０８を消失させて、導電フィラメント１０９が部分的に破壊される。これにより、空孔１０８により形成される電極間の導電性パスは消失する。これは、電流によりもたらされる高熱が、抵抗切り替え層１０４中の欠陥を修復するためである。これにより、空孔１０８のいくつかは消失し、よって、抵抗切り替え層１０４が高抵抗状態に戻る。

【0012】

ある実施態様によると、その後、図２Ｃの経路３に示されるように、漸増傾向にあるバイアス電圧が、電極１０２、または、電極１０６に加えられて、抵抗切り替え層１０４を設定する。前の形成プロセス (図２Ａに示されるように)で、抵抗切り替え層１０４中にすでに空孔１０８が形成されているので、空孔１０８は、図２Ｂに示される初期リセットの後、完全には消失せず、一部が残る。これにより、ある実施態様において、フォーミング電圧より低いバイアス電圧 (たとえば、設定電圧)は、低抵抗状態である抵抗切り替え層１０４の抵抗状態を変えるのに十分である。つまり、抵抗切り替え層１０４中に空孔１０８がすでに存在するので、低いバイアス電圧は、直列で電極を接続する導電フィラメントを形成するのに十分である。

【0013】

その後、ある実施態様によると、図２Ｄの経路４に示されるように、再度、リセットが実行されて、抵抗切り替え層１０４の状態を高抵抗状態に変える。ある実施態様において、複数のリセット操作が実行されて、抵抗切り替え層１０４の電気的特性を安定させる。たとえば、５から１０のリセット操作が実行される。

【0014】

上述のように、抵抗切り替え層１０４の抵抗状態が電圧の利用（印加）により調整される。これにより、データが抵抗切り替え層１０４に保存される。抵抗切り替え層１０４を流れる電流を検出することにより、抵抗切り替え層１０４の抵抗情報が得られ、これにより、必要な情報を獲得する。

【0015】

ある実施態様において、メモリデバイス１００がベーキングされて、メモリデバイス１００の信頼性をテストする (保持力テストとも称される)。たとえば、メモリデバイス１００は、約 １７５℃ で約 ２４ 時間ベーキングされる。
図３は、ある実施態様によるメモリデバイスのベーキング前、および、ベーキング後のリセット電流の累積分布関数(CDF)のグラフである。
同一ウェハ中のメモリデバイスのリセット電流(I_reset) が測定されて、これらのメモリデバイスのリセット電流の分布が得られる。図３において、空洞の円形ドットで示した曲線により、メモリデバイスのベーキング前のリセット電流の分布を説明する。中空でない円形ドットで示した曲線により、メモリデバイスがベーキングされた後のリセット電流の分布を説明する。

【0016】

図３に示されるように、ベーキング操作後、リセット電流の分布は高くなる傾向にある。たとえば、５% 以上のメモリデバイスは、基準値、たとえば、10^-6 Aより高いリセット電流を有する。基準値より高いリセット電流を、メモリデバイスのストレージデータの識別においてエラーを生じるセット電流と区別するのは容易ではない。メモリデバイスのリセット電流の不安定な性質は、メモリデバイスの歩留まりの低下を生じる。

【0017】

上述の問題を解決するため、本発明の実施態様は、メモリデバイスを形成する方法を提供し、メモリデバイスの歩留まりを改善する。

【0018】

図１Ａに示されるように、ある実施態様によると、電極１０２が基板 (図示しない)上に形成される。基板は、半導体基板、または、別の適切な基板を含む。ある実施態様において、基板は、半導体ウェハ、たとえば、シリコンウェハである。ある実施態様において、電極１０２の材料は金属窒化物を含む。ある実施態様において、電極１０２の材料は、窒化チタン (TiN)、プラチナ (Pt)、アルミ銅 (AlCu)、チタニウム (Ti)、金 (Au)、タンタル (Ta)、窒化タンタル (TaN)、タングステン (W)、窒化タングステン (WN)、銅(Cu)、別の適切な導電体、または、それらの組み合わせを含む。ある実施態様において、導電体が基板上に蒸着されて、電極１０２を形成する。たとえば、パターン化プロセスを用いることにより、導電がパターン化されて、所望の電極を形成する。ある実施態様において、導電体は、物理気相成長法、電気めっきプロセス、化学気相成長法、スピンコーティング法、別の適切なプロセス、または、それらの組み合わせを用いて形成される。

【0019】

その後、図１Ａに示されるように、ある実施態様によると、抵抗切り替え層１０４が電極１０２上に形成される。抵抗切り替え層１０４の材料は、酸化物、窒化物、別の適切な誘電材料、または、それらの組み合わせを含む。たとえば、抵抗切り替え層１０４は、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化タングステン、酸化アルミニウム、酸化亜鉛、酸化ニッケル、酸化銅、別の適切な材料、または、それらの組み合わせでできている。ある実施態様において、原子層成長法 (ALD)、化学気相成長法(CVD) 、物理気相成長法 (PVD)、スピンコーティング法、スプレイコーティング法、別の適切なプロセス、または、それらの組み合わせにより、誘電材料が電極１０２上に蒸着されて、抵抗切り替え層１０４を形成する。ある実施態様において、抵抗切り替え層１０４が別の素子でドープされる。ある実施態様において、蒸着された誘電材料がパターン化されて、よって、抵抗切り替え層１０４が所望のパターンを有する。

【0020】

その後、図１Ａに示されるように、ある実施態様によると、電極１０６が抵抗切り替え層１０４上に形成される。電極１０６の材料は金属窒化物を含む。ある実施態様において、電極１０６は、窒化チタン (TiN)、プラチナ (Pt)、アルミ銅 (AlCu)、チタニウム (Ti)、金 (Au)、タンタル (Ta)、窒化タンタル (TaN)、タングステン(W)、窒化タングステン (WN)、銅(Cu)、別の適切な導電体、または、それらの組み合わせでできている。ある実施態様において、導電体が抵抗切り替え層１０４上に蒸着されて、電極１０６を形成する。たとえば、パターン化プロセスを用いることにより、導電体がパターン化されて、所望の電極を形成する。ある実施態様において、ＰＶＤプロセス、電気めっきプロセス、ＣＶＤプロセス、スピンコーティング法、または、その他の適切なプロセス、または、それらの組み合わせにより、導電体が形成される。
本開示の実施態様は各種の変形形態をとり得る。たとえば、別の材料層が、電極と抵抗切り替え層間に形成され、たとえば、バッファ層、および/または、バリア層である。

【0021】

ある実施態様において、さまざまな操作がメモリデバイスに実行されて、メモリデバイスを活性化する。
図４は、メモリデバイスを形成する方法のフローチャートである。
ある実施態様において、方法２００は、フォーミング（形成）電圧がメモリデバイスに加えられる工程Ｓ２０２から開始される。図１Ａに示されるように、フォーミング（形成）電圧が電極１０２、または、１０６に加えられて、抵抗切り替え層１０４中で、導電フィラメント１０９を形成し、よって、抵抗切り替え層１０４の抵抗が減少する。ある実施態様において、フォーミング（形成）電圧は別々に加えられる。たとえば、V_fより低い電圧を先に加え、続いて、V_fをさらに加える。別々にフォーミング電圧を加えるのは、メモリデバイスのパフォーマンスを改善するのに有用である。たとえば、メモリデバイスのセット電流がさらに安定する。

【0022】

その後、方法２００は、初期リセット電圧がメモリデバイスに加えられる工程Ｓ２０４を継続する。ある実施態様において、初期リセット電圧とフォーミング（形成）電圧は、反対極性の電圧である。図１Ｂに示されるように、初期リセット電圧が電極１０２、または、１０６に加えられて、抵抗切り替え層１０４の抵抗が増加し、高抵抗状態に戻る。その後、方法２００は、設定電圧をメモリデバイスに加える操作 S206を継続して、抵抗切り替え層１０４の抵抗が減少するとともに、高抵抗状態から低抵抗状態に変換する。設定電圧はフォーミング電圧より低い。ある実施態様において、設定電圧とフォーミング電圧は同一極性を有し、設定電圧と初期リセット電圧は反対極性を有する。その後、方法２００は、リセット電圧をメモリデバイスに加える操作 S208 を継続して、抵抗切り替え層１０４の抵抗が再び増加するとともに、低抵抗状態を高抵抗状態に変換する。

【0023】

ベーキング前に複数のリセット操作が実行される上述の実施態様と異なり、ある実施態様によると、まず、弱い設定(weak set)操作が、メモリデバイスに実行される。図４に示されるように、ある実施態様によると、方法２００は、弱い設定電圧を電極１０２、または、電極１０６に加える工程 S210を継続して、抵抗切り替え層１０４の抵抗が減少する。ある実施態様において、弱い設定電圧と設定電圧は同一極性を有し、弱い設定電圧とリセット電圧は反対極性を有する。弱い設定電圧は設定電圧より低い。ある実施態様において、弱い設定電圧の大きさは、設定電圧の約 ３０% 〜約 ８０% である。いくつかの別の態様において、弱い設定電圧の大きさは、設定電圧の約 ５０% 〜 約 ７０% である。たとえば、設定電圧は約 ３V (ボルト)で、弱い設定電圧は 約 １V 〜 約 ２Vである。ある実施態様において、設定電圧は、弱い設定電圧より、約 １V 〜 約 ２V高い。ある実施態様において、抵抗切り替え層１０４への弱い設定操作の実行は、メモリデバイスのパフォーマンスの改善に役立つ。

【0024】

方法２００は、リセット電圧をメモリデバイスに加える工程 S212 を継続して、抵抗切り替え層１０４の抵抗を増加させるとともに、高抵抗状態に戻る。その後、方法２００は、メモリデバイスがリセット-検証される工程 S214を継続する。ある実施態様において、複数のリセット操作が連続して実行されて、抵抗切り替え層１０４の電気的安定を確保する。たとえば、５から１０回のリセット操作が実行される。リセット検証操作の後、ウェハ中の各メモリデバイスのリセット電流が得られる。その後、方法２００は、メモリデバイスがベーキングされる工程S216を継続する。ベーキング操作が適用されて、メモリデバイスがすでに長時間操作されている状況をシミュレートする。たとえば、多くのメモリデバイスを有するウェハが、約 １７５℃で約 ２４ 時間でベーキングされる。その後、方法２００は、電気検査操作がベーキング後のメモリデバイスに実行される工程 S218 を継続する。たとえば、ウェハ中の各メモリデバイスのベーキング後のリセット電流が得られる。本開示の実施態様は各種変化がある。ある実施態様において、メモリデバイスはベーキングされない。

【0025】

図５は、メモリデバイスのベーキング前、および、ベーキング後のリセット電流の累積分布関数(CDF)のグラフである。図５において、円形ドットは、弱い設定操作 (工程 S210)によりまだ処理されないメモリデバイスのリセット電流を示し、空洞の円形ドットと中空でない円形ドットは、それぞれ、ベーキング前、および、ベーキング後のメモリデバイスのリセット電流の分布を示す。図５において、三角形のドットは弱い設定操作(工程 S210 が実行される)により処理されたメモリデバイスのリセット電流を示し、中空の三角形のドットと中空でない三角形のドットは、それぞれ、ベーキング前、および、ベーキング後のメモリデバイスのリセット電流の分布を示す。

【0026】

図５に示されるように、ベーキング操作の前、弱いリセット操作によりすでに処理されたメモリデバイスのリセット電流は、通常、弱い設定操作によりまだ処理されないメモリデバイスより低い。弱いリセット操作によりすでに処理されたメモリデバイスのリセット電流の分布はさらに均一になる。これにより、弱い設定操作によりすでに処理されたメモリデバイスのリセット電流と、セット電流を区別するのは容易である。識別が容易になる。

【0027】

図５に示されるように、ベーキング操作後、弱いリセット操作によりすでに処理されたメモリデバイスのリセット電流は、また、一般に、弱い設定操作により処理されないメモリデバイスより低い。このほか、ベーキング操作前後の、弱いリセット操作によりすでに処理されたメモリデバイスのリセット電流間の差異は、弱い設定操作により処理されないメモリデバイスより小さい。
これにより、弱いリセット操作によりすでに処理されたメモリデバイスは信頼性が高い。

【0028】

図６Ａは、メモリデバイスのベーキング前、および、ベーキング後のリセット電流間の関係のグラフである。図６Ａにおいて、中空でない円形ドットは、弱い設定操作によりまだ処理されない、ベーキング前、および、ベーキング後のメモリデバイスのリセット伝勇敢の関係を示す。中空でない三角形のドットは、弱いリセット操作によりすでに処理された、ベーキング前、および、ベーキング後のメモリデバイスのリセット電流間の関係を示す。図６Ａからわかるように、弱いリセット操作によりすでに処理されてた、ベーキング前、および、ベーキング後のメモリデバイスのリセット電流間の変化は低い。これにより、弱いリセット操作によりすでに処理されたメモリデバイスは信頼性が高い。図６Ａに示されるように、ベーキング操作の前か後にかかわらず、大部分の中空でない三角形のドットは、約 10^-6 Aより低い領域に分布する。このほか、弱いリセット操作によりすでに処理されたメモリデバイスのリセット電流は、ベーキング操作後、一般に、依然として、約 10^-6 Aより低い。これにより、リセット電流とセット電流を区別するのが容易である。

【0029】

図６Ｂは、メモリデバイスのリセット電流低下の累積分布関数(CDF)のグラフである。ベーキング操作後のリセット電流低下は、リセット電流の速度が減少したことを意味する。図６Ｂにおいて、中空でない円形ドットは、弱い設定操作により処理されないメモリデバイスのリセット電流低下の累積分布関数(CDF)を示す。中空でない三角形のドットは、弱いリセット操作によりすでに処理されたメモリデバイスのリセット電流低下の累積分布関数(CDF)を示す。図６Ｂからわかるように、弱いリセット操作によりすでに処理されたメモリデバイスのリセット電流の低下が少ない。

【0030】

上述のように、弱い設定操作は、メモリデバイスのパフォーマンスを改善する。弱い設定操作が有益であることのメカニズムはまだはっきりしていない。複数のリセット操作の前、弱い設定操作が、導電フィラメントを特定領域に制限することができるからであろう。導電フィラメントの分布領域は制御されるため、抵抗切り替え層の電気的特性がさらに安定する。

【0031】

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

【符号の説明】

【0032】

１００…メモリデバイス
１０２、１０６…電極
１０４…抵抗切り替え層
１０８…空孔
１０９…導電フィラメント
２００…方法

S202、S204、S206、S208、S210、S212、S214、S216、S218…ステップ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】