特許 5913323 マッチドペアトランジスタ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5913323

(24)【登録日】2016年4月8日

(45)【発行日】2016年4月27日

(54)【発明の名称】マッチドペアトランジスタ回路

(51)【国際特許分類】

   H04N 5/363 20110101AFI20160414BHJP

   G01N 27/414 20060101ALI20160414BHJP

   G01N 27/00 20060101ALI20160414BHJP

【ＦＩ】

   H04N5/335 630

   G01N27/30 301X

   G01N27/00 J

【請求項の数】18

【全頁数】25

(21)【出願番号】特願2013-530142(P2013-530142)

(86)(22)【出願日】2011年6月30日

(65)【公表番号】特表2013-539297(P2013-539297A)

(43)【公表日】2013年10月17日

(86)【国際出願番号】US2011042668

(87)【国際公開番号】WO2012039812

(87)【国際公開日】20120329

【審査請求日】2014年5月1日

(31)【優先権主張番号】61/386,403

(32)【優先日】2010年9月24日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】502221282

【氏名又は名称】ライフ テクノロジーズ コーポレーション

(74)【代理人】

【識別番号】100102978

【弁理士】

【氏名又は名称】清水 初志

(74)【代理人】

【識別番号】100102118

【弁理士】

【氏名又は名称】春名 雅夫

(74)【代理人】

【識別番号】100160923

【弁理士】

【氏名又は名称】山口 裕孝

(74)【代理人】

【識別番号】100119507

【弁理士】

【氏名又は名称】刑部 俊

(74)【代理人】

【識別番号】100142929

【弁理士】

【氏名又は名称】井上 隆一

(74)【代理人】

【識別番号】100148699

【弁理士】

【氏名又は名称】佐藤 利光

(74)【代理人】

【識別番号】100128048

【弁理士】

【氏名又は名称】新見 浩一

(74)【代理人】

【識別番号】100129506

【弁理士】

【氏名又は名称】小林 智彦

(74)【代理人】

【識別番号】100114340

【弁理士】

【氏名又は名称】大関 雅人

(74)【代理人】

【識別番号】100114889

【弁理士】

【氏名又は名称】五十嵐 義弘

(74)【代理人】

【識別番号】100121072

【弁理士】

【氏名又は名称】川本 和弥

(72)【発明者】

【氏名】ファイフ キース グレン

【審査官】 久保 光宏

(56)【参考文献】

【文献】 特表２０１２−５０６５５７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０２３０２４５（ＵＳ，Ａ１）

【文献】 国際公開第２００８／００７７１６（ＷＯ，Ａ１）

【文献】 特開２００８−２１５９７４（ＪＰ，Ａ）

【文献】 中里和郎（外３名），「28p-Y-7 標準CMOSプロセスをベースとしたISFETセンサ・アレイ集積回路」，第55回応用物理学会関係連合講演会講演予稿集，日本，（社）応用物理学会，２００８年 ３月２７日，第０分冊，第７０頁，ISBN:978-4-903968-44-5

【文献】 森泉豊栄（外２名），「バイオセンサー」，応用物理，日本，社団法人応用物理学会，１９８５年 ２月１０日，Vol.54, No.2，第９８〜１１４頁，ISSN:0369-8009

【文献】 Bergveld, P.，"Thirty years of ISFETOLOGY: What happened in the past 30 years and what may happen in the next 30 years"，Sensors and Actuators B: Chemical，２００３年 １月，Vol.88, No.1，p.1-20

【文献】 Morgenshtein, A., et.al.，"Wheatstone-Bridge readout interface for ISFET/REFET applications"，Sensors and Actuators B: Chemical，２００４年 ３月，Vol.98, No.1，p.18-27

【文献】 Seong-Jin Kim1, et.al.，"LABEL-FREE CMOS DNA QUANTIFICATION WITH ON-CHIP NOISE REDUCTION SCHEMES"，Proc. of the 14th Int. Conf. on Solid-State Sensors, Actuators and Microsystems 2007，２００７年 ６月１４日，p.947-950，ISBN:1-4244-0842-3

【文献】 Yan Liu, et.al.，"An ISFET based sensing array with sensor offset compensation and pH sensitivity enhancement"，Proc. of 2010 IEEE Int. Symp. on Circuits and Systems (ISCAS)，２０１０年 ６月 ２日，p.2283-2286，ISBN:978-1-4244-5308-5

【文献】 Wen-Yaw Chung, et.al.，"New ISFET interface circuit design with temperature compensation"，Microelectronics Journal，２００６年１０月，Vol.37, No.10，p.1105-1114，[online], [平成27年4月28日検索], インターネット，ＵＲＬ，http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.95.2321&rep=rep1&type=pdf

【文献】 Nakazato, K.，"An Integrated ISFET Sensor Array"，Sensors，２００９年１１月，Vol.9, No.11，p.8831-8851，ISSN:1424-8220, [online], [平成27年4月28日検索], インターネット，ＵＲＬ，http://www.mdpi.com/1424-8220/9/11/8831/pdf

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ５／３３５−５／３７８，

Ｇ０１Ｎ２７／００−２７／４１４，

ＪＳＴＰｌｕｓ（ＪＤｒｅａｍＩＩＩ），

ＩＥＥＥＸｐｌｏｒｅ（ＩＥＥＥ）

(57)【特許請求の範囲】

【請求項1】

パッシベーション層を備えたフローティングゲート構造を有する、化学感応電界効果トランジスタと、
回路ノードおよび該化学感応電界効果トランジスタの間に結合され、かつ、選択ラインに結合されたゲートを有する、選択電界効果トランジスタと、
第１の電圧および第２の電圧が各々該選択電界効果トランジスタをオンにするのに十分である、該第１の電圧および該第２の電圧を該選択ラインに印加するバイアス回路と、
該第１の電圧を該選択ラインに印加する場合には該回路ノードにおいて基準サンプルを取得し、かつ該第２の電圧を該選択ラインに印加する場合には該回路ノードにおいて信号サンプルを取得する、サンプリング回路と、
該基準サンプルおよび該信号サンプルの間の差に基づいて差分信号を生成する、差分回路と
を備える、回路。

【請求項2】

前記信号サンプルが、前記化学感応電界効果トランジスタの前記パッシベーション層と接触する分析物溶液中で起こる化学反応を示す、請求項１に記載の回路。

【請求項3】

前記第１の電圧が前記選択ラインに印加される場合には、前記選択電界効果トランジスタが飽和領域にある、請求項１に記載の回路。

【請求項4】

前記第２の電圧が前記選択ラインに印加される場合には、前記選択電界効果トランジスタが線形領域にある、請求項１に記載の回路。

【請求項5】

前記化学感応電界効果トランジスタが飽和領域にある間は、前記回路ノードにおいて前記信号サンプルを取る、請求項１に記載の回路。

【請求項6】

化学反応を検出するための方法であって、
回路ノードに選択電界効果トランジスタを介して選択的に結合された、パッシベーション層を備えたフローティングゲート構造を有する化学感応電界効果トランジスタに結合されたウェル内において、化学反応を誘導する段階と、
該化学反応の第１の時間間隔中に第１のモードにおいて該選択電界効果トランジスタを動作させ、かつ、該回路ノードにおいて基準信号をサンプリングする段階と、
該化学反応の第２の時間間隔中に第２のモードにおいて該選択電界効果トランジスタを動作させ、かつ、該回路ノードにおいてセンサー信号をサンプリングする段階と、
アナログ−デジタル変換器への出力信号を生成するために、アナログ−デジタル変換前に、サンプリングされた該基準信号とサンプリングされた該センサー信号との間の差を求める段階と
を含む、方法。

【請求項7】

前記選択電界効果トランジスタが、前記第１の時間間隔中に飽和領域で動作している、請求項６に記載の方法。

【請求項8】

前記基準信号をサンプリングする段階が、サンプリングキャパシタの第１のノードを該基準信号の電圧までチャージし、かつ、該サンプリングキャパシタの第２のノードを第１の所定電圧までチャージすることを含み、かつ
前記回路ノードにおいて前記センサー信号をサンプリングする段階が、該サンプリングキャパシタの該第１のノードを該センサー信号の電圧までチャージすることを含み、それによって、該サンプリングキャパシタの該第２のノードにおける電圧変化の誘導が、該センサー信号の電圧および該基準信号の電圧の間の差により変化する、
請求項６に記載の方法。

【請求項9】

前記選択電界効果トランジスタが、前記第２の時間間隔中に線形領域で動作している、請求項６に記載の方法。

【請求項10】

前記化学感応電界効果トランジスタが、前記第２の時間間隔中に飽和領域で動作している、請求項６に記載の方法。

【請求項11】

前記化学反応が、前記化学感応電界効果トランジスタのソースにおいて電圧を確立し、かつ、前記選択電界効果トランジスタによって、前記第２の時間間隔中に該化学感応電界効果トランジスタのソースが前記回路ノードに接続される、請求項６に記載の方法。

【請求項12】

前記基準信号は、前記選択電界効果トランジスタが局所しきい値電圧相関ＶＴＨ１を確立するために飽和領域において動作するように該選択電界効果トランジスタをバイアスしうる有効供給電圧Ｖ１から該選択電界効果トランジスタの局所しきい値電圧相関ＶＴＨ１とオーバードライブ電圧ΔＶとが差し引かれた結果として得られる電圧Ｓ１を示し、かつ、
前記センサー信号は、前記化学感応電界効果トランジスタの入力信号ＶＳｉｇ＋ＶＲＥＦから該化学感応電界効果トランジスタのしきい値電圧相関ＶＴＨ２と該オーバードライブ電圧ΔＶが差し引かれた結果として得られる電圧Ｓ２を示す（ここで、該ＶＲＥＦは、該基準信号と該センサー信号との間で変化しない一定のバイアス電圧である。）、
請求項６に記載の方法。

【請求項13】

前記選択電界効果トランジスタによって、前記第１の時間間隔中に前記回路ノードへの前記化学感応電界効果トランジスタのソースにおけるセンサー信号がブロックされ、かつ、該選択電界効果トランジスタによって、前記第２の時間間隔中に該化学感応電界効果トランジスタのソースが該回路ノードに接続される、請求項６に記載の方法。

【請求項14】

前記選択電界効果トランジスタによって、前記化学感応電界効果トランジスタのソースが前記回路ノードに選択的に結合され、かつ、前記方法が、
前記第１の時間間隔中および前記第２の時間間隔中に、該選択電界効果トランジスタおよび該化学感応電界効果トランジスタを介してバイアス電流を供給する段階と、
該化学感応電界効果トランジスタのゲートにバイアス電圧を印加する段階と
をさらに含む、請求項６に記載の方法。

【請求項15】

前記バイアス電流および前記バイアス電圧が、前記第１の時間間隔中に前記回路ノードにおいて前記基準信号を確立し、かつ前記第２の時間間隔中に該回路ノードにおいて前記センサー信号を確立する、請求項１４に記載の方法。

【請求項16】

前記化学反応が前記化学感応電界効果トランジスタの前記パッシベーション層と接触する分析物溶液中で起こっている間は、前記基準サンプルおよび前記信号サンプルを各々取得する、請求項２に記載の回路。

【請求項17】

前記基準サンプルは、前記選択電界効果トランジスタが局所しきい値電圧相関ＶＴＨ１を確立するために飽和領域において動作するように該選択電界効果トランジスタをバイアスしうる有効供給電圧Ｖ１から該選択電界効果トランジスタの局所しきい値電圧相関ＶＴＨ１とオーバードライブ電圧ΔＶとが差し引かれた結果として得られる電圧Ｓ１を示し、かつ、
前記信号サンプルは、前記化学感応電界効果トランジスタの入力信号ＶＳｉｇ＋ＶＲＥＦから該化学感応電界効果トランジスタのしきい値電圧相関ＶＴＨ２と該オーバードライブ電圧ΔＶが差し引かれた結果として得られる電圧Ｓ２を示す（ここで、該ＶＲＥＦは、前記基準サンプルと前記信号サンプルとの間で変化しない一定のバイアス電圧である。）、
請求項１に記載の回路。

【請求項18】

前記選択電界効果トランジスタによって、前記回路ノードへの前記化学感応電界効果トランジスタのソースにおける信号サンプルが、前記第１の電圧に応答してブロックされ、かつ、該選択電界効果トランジスタによって、該化学感応電界効果トランジスタのソースが、前記第２の電圧に応答して該回路ノードに接続される、請求項１に記載の回路。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願
本出願は、２０１０年９月２４日に出願された米国仮特許出願第６１／３８６，４０３号の恩典を主張するものであり、その内容は全体として本明細書と組み込まれる。

【0002】

本開示の実施形態は、ピクセルアレイを、より詳細には、ピクセルアレイおよび読取回路内の構成要素のミスマッチ抑制およびオフセットキャンセルを扱っている。

【背景技術】

【0003】

電子デバイスおよび構成要素は、特に、様々な化学的および生物学的な反応および同定の検出および測定、様々な化合物の検出および測定のための化学および生物学（より一般的には、「生命科学」）における数多くの適用例を発見した。そのような電子デバイスの一つは、関連文献ではしばしば「ＩＳＦＥＴ」（またはｐＨＦＥＴ）として示されるイオン感応電界効果トランジスタと呼ばれる。ＩＳＦＥＴは、従来、（通常「ｐＨ」として示される）溶液の水素イオン濃度の測定を容易にするために主に学術調査団体において調査されてきた。ＩＳＦＥＴは、より一般的には、本明細書では化学感応センサーと呼ばれる。

【0004】

より詳細には、ＩＳＦＥＴは、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）と同様の方法で動作するインピーダンス変換デバイスであり、溶液中のイオン活動度を選択的に測定するように特に構成されている（たとえば、溶液中の水素イオンが「分析物」である）。ＩＳＦＥＴの操作の詳細な理論は「Ｔｈｉｒｔｙ ｙｅａｒｓ ｏｆ ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ ｈａｐｐｅｎｅｄ ｉｎ ｔｈｅ ｐａｓｔ ３０ ｙｅａｒｓ ａｎｄ ｗｈａｔ ｍａｙ ｈａｐｐｅｎ ｉｎ ｔｈｅ ｎｅｘｔ ３０ ｙｅａｒｓ」，Ｐ．Ｂｅｒｇｖｅｌｄ，Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ，８８（２００３），１〜２０ページ（非特許文献１）に与えられており、この刊行物（以下、「Ｂｅｒｇｖｅｌｄ」と呼ぶ）は全体として本明細書に参照として組み込まれる。

【0005】

従来のＣＭＯＳ（相補型金属酸化物半導体）プロセスを使用しているＩＳＦＥＴを製造することについての詳細は、Ｒｏｔｈｂｅｒｇらの米国特許出願公開第２０１０／０３０１３９８号（特許文献１）、Ｒｏｔｈｂｅｒｇらの米国特許出願公開第２０１０／０２８２６１７号（特許文献２）、Ｒｏｔｈｂｅｒｇらの米国特許出願公開第２００９／００２６０８２号（特許文献３）に見られ、これらの特許文献を「Ｒｏｔｈｂｅｒｇ」と総称し、全体として本明細書に参照として組み込まれる。ただし、ＣＭＯＳに加えて、外周上にバイポーラ構造を備えるＰＭＯＳＦＥＴアレイまたはＮＭＯＳ ＦＥＴアレイを含むプロセスなど、ｂｉＣＭＯＳ（すなわち、バイポーラおよびＣＭＯＳ）処理も使用することができる。代替的に、３つの感知するイオンが３つの端末のうちの１つを制御する信号の開発につながる端末デバイスを用いて感知要素が作製され得る他の技術を使用することができ、そのような技術は、また、たとえば、ＧａＡｓおよびカーボンナノチューブ技術を含むことができる。

【0006】

ＣＭＯＳを例に取ると、Ｐ型ＩＳＦＥＴ製造は、Ｐ型シリコン基板またはＮ型シリコン基板に基づき、トランジスタ「本体」を形成するｎ型ウェルがその中に形成される。ＩＳＦＥＴのソースおよびドレインを構成する高度にドープされたＰ型（Ｐ＋）領域ＳおよびＤがｎ型ウェル内に形成される。ｎ型ウェル内には、ｎ型ウェルに対する導電体（または「バルク」）接続を提供するために高度にドープされたＮ型（Ｎ＋）領域Ｂもまた形成される。ソース接続領域、ドレイン接続領域、および本体接続領域の上方に酸化物層が設けられ得、これらの領域に対する（導電体を介した）電気接続を提供するための開口部が作製される。ソースとドレインとの間のＮ型ウェルの領域の上方の位置にある、酸化物層の上方に、ポリシリコンゲートが形成され得る。酸化物層は、ポリシリコンゲートとトランジスタ本体（すなわち、Ｎ型ウェル）との間に設けられるので、しばしば「ゲート酸化物」と呼ばれる。

【0007】

別のＣＭＯＳを例に取ると、Ｎ型ＩＳＦＥＴ製造は、一般に数マイクロメートル厚のＰ−エピタキシ領域を備えるＰ＋ウエハ基板に基づき、トランジスタ「本体」を生成するＰ型ウェルがその中に形成される。Ｐ型ウェルは、アレイ中のすべてのデバイス間で共有され、Ｐ＋基板がバルク接触として機能し、それにより、ピクセルアレイでは他のいかなる接触も必要ではない。ＩＳＦＥＴのソースおよびドレインを構成する高度にドープされたＮ型（Ｎ＋）領域ＳおよびＤがＰ型ウェル内に形成される。酸化物層はソース接続領域、ドレイン接続領域、および本体接続領域の上方に設けられ得、これらの領域に対する（電気導体を介した）電気接続を提供するための開口部が作製される。ソースとドレインとの間のＮ型ウェルの領域の上方の位置にある、酸化物層の上方に、ポリシリコンゲートが形成されることができる。酸化物層は、ポリシリコンゲートとトランジスタ本体（すなわち、ｐ形ウェル）との間に設けられるので、しばしば「ゲート酸化物」と呼ばれる。

【0008】

ＭＯＳＦＥＴと同様に、ＩＳＦＥＴの動作は、ＭＯＳ（金属酸化膜半導体）キャパシタンスによって生じる電荷集中（したがって、チャネルコンダクタンス）の変調に基づく。このキャパシタンスは、ポリシリコンゲートと、ゲート酸化物と、ソースとドレイン間のウェル（たとえば、Ｎ型ウェル）の領域とによって構成される。負の電圧がゲート領域およびソース領域に印加されると、電子のこの区域を消耗させることによって、領域とゲート酸化物とのインターフェースにチャネルが生成される。Ｎウェルの場合、チャネルはＰチャネルとなる（かつ、その逆も同様である）。Ｎウェルの場合、Ｐチャネルはソースとドレインとの間に延び、ゲート−ソース電位がソースからチャネルへとホールを引きつけるのに十分に負であるとき、Ｐチャネルを通って電流が伝導される。チャネルが電流を伝導し始めるゲート−ソース電位は、トランジスタのしきい値電圧ＶＴＨと呼ばれる（ＶＧＳがしきい値電圧ＶＴＨよりも大きい絶対値を有するとき、トランジスタは導通する）。ソースは、チャネル中を流れる電荷担体のソース（Ｐチャネルのためのホール）であるのでそのように名づけられ、同様に、ドレインとは、電荷担体がチャネルを出る場所である。

【0009】

Ｒｏｔｈｂｅｒｇに記載されるように、ゲート酸化物の上方の設けられた１つまたは複数の追加の酸化物層内に設けられた複数の金属層にポリシリコンゲートを結合することによって形成されたフローティングゲート構造を有するＩＳＦＥＴを製造することができる。フローティングゲート構造は、ＩＳＦＥＴに関連した他のコンダクタから電気的に絶縁されているのでそのように名づけられ、すなわち、ゲート酸化物とフローティングゲートの金属層（たとえば、頂部金属層）上に設けられたパッシベーション層との間に挟まれている。

【0010】

Ｒｏｔｈｂｅｒｇにさらに記載されているように、ＩＳＦＥＴパッシベーション層は、デバイスのイオン感応性を生じるイオン感応膜を構成する。分析物溶液（すなわち、対象の分析物（イオンを含む）を含有する溶液、または対象の分析物の存在についてテストされる溶液）中のイオンなどの分析物が、特に、フローティングゲート構造の上方にあり得る感応区域において、パッシベーション層に接触して存在していると、ＩＳＦＥＴの電気的特性が変わり、それにより、ＩＳＦＥＴのソースとドレインとの間のチャネルを流れる電流が変調される。パッシベーション層は、特定のイオンに感応性を促進するために、多種多様な材料のうちのいずれか１つを備えることができ、たとえば、窒化ケイ素またはオキシ窒化ケイ素、ならびにシリコン酸化物、アルミニウム酸化物、またはタンタル酸化物などの金属酸化物を備えるパッシベーション層は、一般に、分析物溶液中の水素イオン濃度（ｐＨ）に対する感応性を提供し、バリノマイシンを含有するポリ塩化ビニルを備えるパッシベーション層は、分析物溶液中のカリウムイオン濃度に対する感応性を提供する。パッシベーション層に好適であり、たとえば、ナトリウム、銀、鉄、臭素、ヨウ素、カルシウムおよび硝酸塩などの他のイオンに感応性である材料が知られており、パッシベーション層は、様々な材料（たとえば、金属酸化物、金属窒化物、金属酸化窒化物）を含み得る。ＩＳＦＥＴのパッシベーション層のために用いられる所与の材料の表面は、分析物溶液に陽子を供与することができる、または分析物溶液から陽子を受容することができる化学基を含み得、所与の時間に、分析物溶液とのインターフェースにおいてパッシベーション層の表面上の負に帯電した部位、正に帯電した部位、およびニュートラルな部位から出る。

【0011】

イオン感応性に関して、一般に「表面電位」と呼ばれる、静電電位差は、（たとえば、通常、感応区域に近接する分析物溶液中のイオンによる酸化物表面グループの解離に関する）化学反応に起因して、感応区域中のイオン濃度に応じて、パッシベーション層と分析物溶液との固体／液体インターフェースにおいて発生する。この表面電位は、次いで、ＩＳＦＥＴのしきい値電圧に影響を及ぼし、したがって、ＩＳＦＥＴのしきい値電圧は、感応区域に近接する分析物溶液中のイオン濃度と共に変動する。Ｒｏｔｈｂｅｒｇに記載されているように、ＩＳＦＥＴのしきい値電圧ＶＴＨがイオン濃度に対して感応性であるので、電源電圧ＶＳは、ＩＳＦＥＴの感応区域に近接する分析物溶液中のイオン濃度に直接関係する信号を供給する。

【0012】

化学感応性ＦＥＴ（「ｃｈｅｍＦＥＴ」）のアレイ、またはより詳細にはＩＳＦＥＴのアレイを使用して、たとえば、反応中に生成または使用される分析物の存在を監視することに基づく核酸（たとえば、ＤＮＡ）シーケンシング反応を含む反応を監視することができる。より一般的には、ｃｈｅｍＦＥＴの大型アレイを含むアレイは、様々な化学的プロセスおよび／または生物学的プロセス（たとえば、生物学反応または化学反応、細胞または組織の培養または監視、神経活動、核酸シーケンシングなど）において、様々な分析物（たとえば、水素イオン、他のイオン、非イオン性分子または化合物など）の静的および／または動的な量または濃度を検出および測定するために用いることができ、そのような分析物測定に基づいて有益な情報を取得することができる。そのようなｃｈｅｍＦＥＴアレイは、ｃｈｅｍＦＥＴ表面における電荷の変化によって分析物を検出する方法ならびに／あるいは生物学的プロセスまたは化学的プロセスを監視する方法で用いられ得る。ＣｈｅｍＦＥＴ（またはＩＳＦＥＴ）アレイのそのような使用は、溶液中の分析物の検出および／またはｃｈｅｍＦＥＴ表面（たとえばＩＳＦＥＴパッシベーション層）に拘束された電荷の変化の検出を伴う。

【0013】

ＩＳＦＥＴアレイ製造に関する研究は、刊行物「Ａ ｌａｒｇｅ ｔｒａｎＳ１ｓｔｏｒ−ｂａｓｅｄ ｓｅｎｓｏｒ ａｒｒａｙ ｃｈｉｐ ｆｏｒ ｄｉｒｅｃｔ ｅｘｔｒａｃｅｌｌｕｌａｒ ｉｍａｇｉｎｇ」，Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｍ．Ｏ．Ｒｉｅｈｌｅ、およびＤ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１１１〜１１２，（２００５），３４７〜３５３ページ（非特許文献２）、および刊行物「Ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｓｃａｌａｂｌｅ ｓｅｎｓｏｒ ａｒｒａｙｓ ｕＳ１ｎｇ ｓｔａｎｄａｒｄ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」，Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｐ．Ａ．Ｈａｍｍｏｎｄ ａｎｄ Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１０３，（２００４），３７〜４２（非特許文献３）に報告されており、これらの刊行物は全体として本明細書に参照として組み込まれ、以下「Ｍｉｌｇｒｅｗら」と総称する。ＤＮＡシーケンシングに関する、イオンの検出を含む化学検出のためのＣｈｅｍＦＥＴまたはＩＳＦＥＴアレイを製造および使用することについての記載がＲｏｔｈｂｅｒｇに含まれる。より詳細には、Ｒｏｔｈｂｅｒｇは、核酸が反応チャンバ中で単一のビーズに結合している、ｃｈｅｍＦＥＴと接触したまたは容量結合された反応チャンバ中で既知のヌクレオチドを複数の同等の核酸に組み込むことと、信号の検出が、合成された核酸への既知のヌクレオチド三リン酸の組み込みから生じた１つまたは複数の水素イオンの放出を示す、ｃｈｅｍＦＥＴにおいて信号を検出することとを含む、核酸の配列決定のためにｃｈｅｍＦＥＴアレイ（特にＩＳＦＥＴ）を使用することについて記載している。

【0014】

これらの回路およびアレイの多くに存在する問題は、回路製造プロセスにおける公差に関係する。同じタイプの回路は、回路構成要素中の固有の差異と、製造公差から生じるそれらの相対構造とを理由として、互いにいくらか異なる特性を有し得る。同じ回路であることを目指している回路におけるこれらの差は、しばしばミスマッチと呼ばれことがある。

【0015】

オフセットおよびミスマッチの一例は、同じになることを目指している入力差動ペアのデバイス間のしきい値ミスマッチに起因して回路において生じる増幅器ミスマッチであり得る。同じとなることを目指しているが、同じではない多数の増幅器を有するアレイは、ミスマッチを示し得る回路に特有である。アクティブ画素センサーは、このミスマッチおよびオフセットがクリティカルとなり得るデバイスの一例である。アクティブ画素センサーは、多くのピクセルを有する画像感知アレイであり、各ピクセルは、そのピクセルによって感知された光を出力するための増幅器に関連する。アクティブ画素センサー内の増幅器ミスマッチを補正する共通の手法は、相関ダブルサンプリングである。相関ダブルサンプリングでは、リセットピクセル値の１つのサンプルが取られ、感知した光からの信号とともにピクセルの別のサンプルが取られる。２つのサンプル間で差が取られる。サンプルの差は、サンプルが時間相関のある場合、熱雑音の減少を含むオフセットのない実際の信号を表すべきである。２つのサンプルを獲得するためには、リセット値が必要である。相関ダブルサンプリングは、様々なタイプのオフセットおよびトランジスタミスマッチ問題を取り除く際に有効であることがある。

【0016】

しかしながら、ある期間にわたって断続的に読み取られる感知要素を有する感知アレイは、それらの感知要素内でリセット回路を使用することができないことがある。感知デバイスに相関したリセット値または基準値がないことを理由に、相関ダブルサンプリングは、このリセット値をサンプリングすることなしに使用可能な技法でない。したがって、従来技術には、相関ダブルサンプリング技法を用いることができないダブルサンプリング回路を提供する必要がある。

【0017】

さらに、ＣＭＯＳ回路中のトランジスタミスマッチは、センサーアレイに厳しい制限を課することがある。これは、出力レベルが小さいセンサーに、特に当てはまり得る。製造プロセス中に固有に生じる総偏差により、センサーのアレイ内にあるトランジスタ中に非一様性が生じ、その結果、これらのトランジスタによって生成された信号内の信号オフセットおよび非一様性が生じる。したがって、特にＡ／Ｄ変換の前に、そのような非均一性およびオフセットを解消するか、または減少することが望ましい。上記の説明から、当技術分野には、リセット能力のないものでも、回路内のオフセットおよびミスマッチを解消することができる回路がいまだに必要である。

【先行技術文献】

【特許文献】

【0018】

【特許文献1】米国特許出願公開第２０１０／０３０１３９８号

【特許文献2】米国特許出願公開第２０１０／０２８２６１７号

【特許文献3】米国特許出願公開第２００９／００２６０８２号

【非特許文献】

【0019】

【非特許文献1】「Ｔｈｉｒｔｙ ｙｅａｒｓ ｏｆ ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ ｈａｐｐｅｎｅｄ ｉｎ ｔｈｅ ｐａｓｔ ３０ ｙｅａｒｓ ａｎｄ ｗｈａｔ ｍａｙ ｈａｐｐｅｎ ｉｎ ｔｈｅ ｎｅｘｔ ３０ ｙｅａｒｓ」，Ｐ．Ｂｅｒｇｖｅｌｄ，Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ，８８（２００３），１〜２０ページ

【非特許文献2】「Ａ ｌａｒｇｅ ｔｒａｎＳ１ｓｔｏｒ−ｂａｓｅｄ ｓｅｎｓｏｒ ａｒｒａｙ ｃｈｉｐ ｆｏｒ ｄｉｒｅｃｔ ｅｘｔｒａｃｅｌｌｕｌａｒ ｉｍａｇｉｎｇ」，Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｍ．Ｏ．Ｒｉｅｈｌｅ、およびＤ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１１１〜１１２，（２００５），３４７〜３５３ページ

【非特許文献3】「Ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｓｃａｌａｂｌｅ ｓｅｎｓｏｒ ａｒｒａｙｓ ｕＳ１ｎｇ ｓｔａｎｄａｒｄ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」，Ｍ．Ｊ．Ｍｉｌｇｒｅｗ、Ｐ．Ａ．Ｈａｍｍｏｎｄ ａｎｄ Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１０３，（２００４），３７〜４２

【発明の概要】

【0020】

[本発明1001]
トランジスタから形成された化学感応センサーと、
基板上において該化学感応トランジスタの近くに形成され、行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、該行選択トランジスタと、
該行選択トランジスタから基準サンプルを取るように、かつ該化学感応センサーから該行選択トランジスタを介して信号サンプルを取るように構成された、サンプリング回路と、
該基準サンプルおよび該信号サンプルの間の差を求める、差分回路と
を備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。
[本発明1002]
前記信号サンプルが、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、本発明1001の回路。
[本発明1003]
前記行選択トランジスタが飽和領域にある間は、該行選択トランジスタから前記基準サンプルを取る、本発明1001の回路。
[本発明1004]
前記行選択トランジスタが線形領域にある間は、前記化学感応センサーから該行選択トランジスタを介して前記信号サンプルを取る、本発明1001の回路。
[本発明1005]
前記化学感応センサーが飽和領域にある間は、該化学感応センサーから前記信号サンプルを取る、本発明1001の回路。
[本発明1006]
ピクセルが、センサートランジスタの近くに形成された選択トランジスタを有し、センサー部分以外は該センサートランジスタと同じになるように該選択トランジスタおよび信号トランジスタが形成される、該ピクセルのアレイを有する半導体基板と、
飽和モードである間は該選択トランジスタから基準サンプルを取るように、かつ第2のトランジスタから信号読取値を取るように構成され、該信号読取値を第1のトランジスタを介して取る、読取回路と、
該信号読取値から基準読取値を減算して差分信号を求める、差分回路と
を備える、回路ミスマッチを補正するための回路。
[本発明1007]
前記ピクセルのアレイ中のそれぞれのピクセルが、前記選択トランジスタを介して前記センサートランジスタをサンプリングするように配列される、本発明1006の回路。
[本発明1008]
回路ミスマッチを補正するためのサンプリング回路を有し、
第2のトランジスタの近くに形成された第1のトランジスタを有する複数のピクセルを有する、半導体基板と、
該第1のトランジスタから基準読取値を取るように、かつ該第2のトランジスタから信号読取値を取るように構成され、該信号読取値を該第1のトランジスタを介して取る、読取回路と、
該信号読取値から該基準読取値を減算する、差分回路と
を備える、
行および列に配列されたピクセルアレイ。
[本発明1009]
前記第1のトランジスタおよび前記第2のトランジスタが、同じサイズおよび同じタイプのトランジスタである、本発明1008のアレイ。
[本発明1010]
雑音−トランジスタミスマッチ補正回路を有し、
行および列に配列され、ピクセルが行ごとに選択されかつ列を通して読み出される、該ピクセルのアレイと、
選択トランジスタへの行選択信号によって該ピクセルが選択されると各々の該ピクセルについての化学感応センサーの出力が該選択トランジスタを横断するように配列された各々の該ピクセル内にある、該化学感応センサーおよび該選択トランジスタと、
列サンプリング回路が、該列について選択された該ピクセルをサンプリングするように構成され、列ラッチ回路が、該列の各々に関連する該ピクセルからのサンプルを保持するための信号を発生させるように構成され、該列サンプリング回路および該列ラッチ回路の各々が、リセット状態およびサンプリング／ラッチング状態になるように構成された、該列サンプリング回路および該列ラッチ回路と、
第1の所定時間中、リセット回路に該列サンプリング回路および該列ラッチ回路をリセットさせるように、第2の所定時間中、該選択トランジスタを飽和領域に入らせるように、飽和領域にある間、該選択トランジスタの第1のサンプルを取るように、該選択トランジスタを介して該化学感応センサーの第2のサンプルを読み取るために該選択トランジスタが選択される第3の時間中、該選択トランジスタを線形領域に入らせるように構成された、読出制御回路と、
該第1のサンプルおよび該第2のサンプルの間の差を形成する、差分回路と
を備える、
センサーのアレイ。
[本発明1011]
前記化学感応センサーが、基板上において前記選択トランジスタの近くに形成され、かつ該行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、本発明1010のセンサーのアレイ。
[本発明1012]
シングルトランジスタ化学感応ピクセルと、
基板上において該化学感応ピクセルの近くに形成され、該シングル化学感応ピクセルのオフセットを特性決定する信号サンプルを供給する、特性決定トランジスタと、
該特性決定トランジスタから基準サンプルを取るように、かつ該化学感応ピクセルから信号サンプルを取るように構成された、サンプリング回路と、
該基準サンプルおよび該信号サンプルの間の差を求める、差分回路と
を備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。
[本発明1013]
回路構成要素のオフセットおよびミスマッチを減衰させる方法であって、
ピクセルが、トランジスタのマッチドペアである化学感応センサーおよび選択トランジスタを備える、ピクセル出力を第1のバイアスレベルまでプリチャージする段階と、
該ピクセル中の該選択トランジスタからの基準信号サンプルをサンプリングする段階と、
回路ノードにオフセットおよびミスマッチ補正信号を残すために、該基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階と、
選択された入力信号がサンプリングされる、印加するために該ピクセル中の該化学感応センサーからの該入力信号を選択する段階と、
該回路ノードにおける該オフセットおよびミスマッチ補正信号にしたがって、サンプリングされた該入力信号を調整する段階と、
調整されサンプリングされた該入力信号を、アナログ信号からデジタル信号に変換する段階と
を含む、方法。
[本発明1014]
前記選択トランジスタからの前記基準信号をサンプリングする前記段階が、
該選択トランジスタにゲート電圧を印加し、それにより、該選択トランジスタを、前記基準サンプルを取る間は該選択トランジスタの飽和領域で動作させること
を含む、本発明1013の方法。
[本発明1015]
回路ノードにオフセットおよびミスマッチ補正信号を残すために、前記基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階が、
サンプリングされた前記基準信号をサンプリングキャパシタに記憶させることと、
記憶されサンプリングされた該基準信号をコンパレータ回路の入力に印加することと、
該コンパレータがコンパレータ端末のチャージを停止するための信号を出力するように、基準信号と比較された電圧まで該コンパレータ回路の端末をチャージすることと、
該コンパレータに該停止するための信号を出力させた該サンプリングキャパシタにおいて、信号値をロックすることと
を含む、本発明1013の方法。
[本発明1016]
サンプリングされた前記入力信号を調整する前記段階が、
調整された入力信号が前記ピクセルまたは前記回路の信号経路からのオフセットおよびミスマッチアーティファクトを含んでいない、調整された該入力信号を供給するために、サンプリングされた該入力信号とロックされた前記信号値との間の差を取ること
を含む、本発明1013の方法。
[本発明1017]
調整されサンプリングされた前記入力信号を、アナログ信号からデジタル信号に変換する前記段階が、
調整されサンプリングされた該入力信号を、デジタル信号レベルを示す基準信号と比較することと、
アナログ信号からデジタル信号への変換を完了するために、該比較の結果を示している信号をラッチ回路に出力することと
を含む、本発明1016の方法。
[本発明1018]
前記選択トランジスタが、前記化学感応センサーと同様のサイズおよび同様のタイプの行選択トランジスタである、本発明1016の方法。
[本発明1019]
化学反応に応答して入力信号を供給するための化学感応センサー；
基準サンプルを供給するための選択トランジスタ
を備える、ピクセルと、
該選択トランジスタから該基準サンプルを取るように、かつ該選択トランジスタを介して該化学感応センサーから入力信号サンプルを取るように構成された、サンプリング回路と、
基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、
該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するための、ラッチと
を備える、デルタ二重サンプリングを実行するためのシステム。
[本発明1020]
前記入力信号が、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、本発明1019のシステム。
[本発明1021]
前記選択トランジスタが該選択トランジスタの飽和領域にある間は、該選択トランジスタから前記基準サンプルを取る、本発明1019のシステム。
[本発明1022]
化学反応に応答して入力信号を供給するための、シングルトランジスタ化学感応ピクセルと、
基準サンプルを供給するための特性決定トランジスタであって、ピクセルの外側にある特性決定トランジスタと
を備える、システム。
[本発明1023]
前記特性決定トランジスタから前記基準サンプルを取るように、かつ、前記化学感応ピクセルから入力信号サンプルを取るように構成された、サンプリング回路と、
基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、
該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するためのラッチと
をさらに備える、本発明1022のシステム。
[本発明1024]
第1のサンプル中の前記コンパレータの帯域幅が、サンプリングキャパシタをチャージする電流源の帯域幅よりも高くなるように選択され、それにより、該キャパシタによってサンプリングされるＫＴＣ雑音を減少させる、本発明1022のシステム。

【図面の簡単な説明】

【0021】

【図1】トランジスタミスマッチを示し得る例示的な回路の図である。

【図2】本発明の一実施形態による構成要素を組み込んだ例示的なブロック図である。

【図3】本発明の一実施形態によるサンプリングのために使用されるマッチドトランジスタペアの一例を示す図である。

【図4】本発明の一実施形態によるサンプリングのためのマッチドトランジスタペア使用するサンプリング回路の一例を示す図である。

【図5】本発明の一実施形態による図４のサンプリング回路の動作のための例示的なタイミング図である。

【図6】本発明の一実施形態によるサンプリングのためのマッチドトランジスタペアを使用しるサンプリング回路の別の例を示す図である。

【発明を実施するための形態】

【0022】

詳細な説明
本明細書では、適切に機能するために、リセット回路を必要としないサンプリング技法を適用する実施形態について、説明する。一実施形態では、回路構成要素ミスマッチおよびオフセットを克服するための回路が提供され得る。本回路は、化学感応センサーと、行選択トランジスタと、サンプリング回路と、差分回路とを備え得る。化学感応センサーはトランジスタから形成され得る。化学感応トランジスタが基板上に形成された位置の近くに、行選択トランジスタはあり得る。行選択トランジスタおよび化学感応センサーは、共通のプロパティセットを共有する。サンプリング回路は、行選択トランジスタから基準サンプルを取るように、かつ化学感応センサーから行選択トランジスタを介して信号サンプルを取るように構成され得る。差分回路は、基準サンプルおよび信号サンプルの間の差を求め得る。各サンプル中に同じポートから信号が読み取られるが、対象のデバイスの選択は、飽和領域とトリオード領域との間にトランジスタを押し進めることによって達成される。

【0023】

別の実施形態は、トランジスタのマッチドペアとして配列されたセンサーのアレイを提供し、第１のトランジスタ上には選択デバイスが形成され、マッチドペアの第２のトランジスタ上にはセンサーが形成される。マッチドペアは、マッチドペアのセンサートランジスタがマッチドペアの第１のトランジスタの出力を通して読み取られ得るように、構成され得る。選択トランジスタのソースは、それがソースフォロアー構成にバイアスされる際に、出力のために使用され得る。マッチドペアの選択トランジスタは、選択トランジスタの出力に対するセンサートランジスタからの干渉を防止するために、飽和（アクティブ）領域へと押し進められ得る。選択トランジスタは、センサートランジスタが選択トランジスタのゲート電圧よりも高い電位のゲート電圧を有するときに飽和領域へと押し進められる。選択トランジスタのドレインの出力抵抗は、最小チャネル長変調に起因して高くなり、その結果、切替え近似関数が実行されるので、センサートランジスタから、無視できる信号が通過する。出力電圧のサンプルが取られ得る。選択トランジスタは次いで、線形（トリオードとも呼ばれる）領域に置かれ、それにより、センサートランジスタを含む化学センサーを、選択トランジスタの出力を通して読み取ることが可能になる。選択トランジスタのゲート電圧がセンサートランジスタのゲート電圧を超えたときに、選択トランジスタがトリオード領域へと押し進められる。出力電圧からサンプルが取られ得る。２つのサンプルの差が取られ得る。

【0024】

別の実施形態は、行および列に配列されたシングルトランジスタピクセルを備えるセンサーのアレイを提供する。ピクセルは、行ごとに選択され得、かつ選択された行について列ごとに読み出され得る。コンパレータなどのデバイス内のオフセット、および列回路間のミスマッチは、二重サンプリングされる各列内のトランジスタと、選択された行についての各列から信号を相関させるために使用されるサンプル間の差とをマッチングすることによって解消され得る。別の実施形態は、選択されたピクセルの複数のサンプルを取ることができ、かつ前に取られたサンプルを失うことのない列レベルリセット関数を供給することができる列レベル回路を備える、行および列に配列されたピクセルのアレイを提供する。

【0025】

図１は、トランジスタおよび増幅器ミスマッチを示す回路の一例である。回路１００は、ピクセル１１０、トランジスタ１０５、１２５、１２７、およびバッファ１３０中にオフセットおよびミスマッチを有し得、信号非一様性を生成するために組み合わせ得る。ピクセル１１０は、リセット機能を有しない２つのトランジスタ１１２および１１４のピクセルであり得る。トランジスタのうちの１つ１１２は、結果として信号を生成する化学反応から生じた小さい信号を検出する化学感応性センサーであり得る。アナログデジタル変換器（ＡＤＣ）（図示せず）は、アナログ出力信号をデジタル信号に変換するためにバッファ１３０の出力に接続され得る。しかしながら、アナログ出力信号が非一様である場合、ＡＤＣは、アナログ出力信号を正確にデジタル信号に分解するために、広いダイナミックレンジにわたって割り振られる追加のビットを必要とし、バッファ１３０からの出力信号がより非一様になるにつれて、より多くのビットが必要になる。さらに、バッファ１３０の出力から出力された信号に含まれている所望の信号の振幅が出力信号全体と比較して小さい場合、効果信号が大きくなるにつれて、信号全体で非一様になり、その結果、ビットの割振りが非効率的になる。したがって、オフセットおよびミスマッチは、より高いビット深度要件を課す。一実施形態では、オフチップＡＤＣの必要なダイナミックレンジは、たとえば、約２５０ｍＶであり得る。このダイナミックレンジは、大きい信号サイズおよび高度の解像度をもたらし得る。一例として、信号の非一様性質に起因して振幅の大きい信号上に含まれる小さい信号は、ｌ０μＶの量子化雑音レベルに達すること、および正確に分解されるためにはＡＤＣについて１２〜１４ビット分解能を必要とすることという要件を有し得る。

【0026】

図２に、本発明の一実施形態による構成要素を組み込んだ例示的なブロック図を示す。システム２００は、ピクセル２１０と、バイアストランジスタ２３０と、オフセットキャンセルブロック２４０と、アナログデジタル変換器２５０とを備え得る。ピクセル２１０は、トランジスタのマッチドペア、すなわち、化学感応センサー２１１と行選択トランジスタ２１５とを備え得て、マッチドトランジスタとは、トランジスタ２１１および２１５がともに、同様のサイズ、形状、およびタイプであることを意味する。マッチドペアとみなすために、デバイスのすべてのプロパティが同等である必要はない。たとえば、両方のトランジスタは、同じ幅を有し得、同じ拡散領域を共有するが、名目上、異なるゲート長を有する。デバイスの間の距離は最小限に抑えられているので、それらのゲート酸化物領域はうまくマッチする。これにより、デバイスのしきい値は、さらに分離したデバイスと比較して、うまくマッチする。ゲート長が異なるデバイスは、出力レベルにおいて測定差を生じるが、すべてのマッチドペアは、同じ系統的な方法で挙動し、一様性を維持する。１つの違いは、化学感応センサー２１１が、入力信号を供給するフローティングゲートに結合された化学感応ウェルを有することによって、行選択トランジスタ２１５とは異なり得るということであり得る。他の違いは、それらの差が系統的で、マッチドペア間で矛盾しないままである限り存在し得る。

【0027】

一般に、互いに対して近くに形成されたトランジスタのミスマッチは少なくなる。同じピクセル中のマッチドトランジスタ２１１および２１５を使用する利点は、行選択トランジスタが、化学感応センサーと隣接しているので、より少ないトランジスタミスマッチを有するということである。したがって、基準レベルは、センサートランジスタのための近似マッチング基準として、化学感応センサーと同じピクセル中の行選択トランジスタから取ることができる。

【0028】

しかしながら、ピクセル２１０およびバイアストランジスタ２３０中の構成要素のすべては、出力信号非一様性に寄与し得る何らかの形態のオフセットおよびミスマッチを有し得る。ピクセル２１０およびバイアストランジスタ２３０中の複合化されたオフセットおよびミスマッチは、オフセットキャンセルブロック２４０中にサンプリングされ、ＡＤＣ２５０によってアナログデジタル変換の前に除去され得る。入力信号範囲が小さいとき、実際の信号レベルだけが変換されるので、ＡＤＣ２５０のダイナミックレンジ要件は、たとえば、８ビットレベルまで降下し得る。一般に、トランジスタミスマッチは除去または減少され、センサー応答が一様になる。

【0029】

図２を参照して、ミスマッチに対処する方法について説明する。ＦＥＴであり得るバイアストランジスタ２３０は、バイアストランジスタ２３０のゲートにおけるバイアス電圧ｖｂによって、ピクセル２１０をバイアスするように機能し得る。ＡＤＣ２５０は、ピクセル２１０からの信号にデジタル出力を与える。オフセットキャンセル２４０は、ピクセル２１０を分析するためのダブルサンプリング機能を提供する列レベル回路であり得る。オフセットキャンセル２４０のオフセット機能は、ピクセル２１０、バイアストランジスタ２３０、および信号経路中の任意の他の構成要素内の複合化されたオフセットおよびミスマッチを解消することができる。オフセットキャンセル２４０は、化学感応センサー２１１上の感知信号がない信号経路全体の第１のサンプルを受信することができる。第１のサンプルは、すべての構成要素、たとえば、信号経路全体の化学感応センサー２１１、およびピクセル２１０のトランジスタ２１５、およびバイアストランジスタ２３０の複合化されたオフセットおよびミスマッチを含み得る。信号経路の第２のサンプルは、サンプリング値中に含まれる化学感応センサー２１１からの感知信号値とともに取ることができる。信号経路全体の第２のサンプルは、すべての構成要素、たとえば、信号経路全体の化学感応センサー２１１、およびピクセル２１０のトランジスタ２１５、およびバイアストランジスタ２３０の複合化されたオフセットおよびミスマッチ、ならびに化学感応センサー２１１の感知信号値を含み得る。オフセットキャンセル２４０は、化学感応センサー２１からの感知信号値を含む第２のサンプルから、第１のサンプルを減算する差分関数を提供することができ、ＡＤＣ２５０に供給された感知信号値が残る。要約すれば、オフセットキャンセル２４０は、２つのサンプルを取ることができ、２つのサンプルに対してダブルサンプリング技法を用いることができ、ピクセル２１０のオフセットおよびミスマッチを除去することができ、バイアストランジスタ２３０は、ＡＤＣ２５０によるアナログデジタル変換の前に２つのサンプルを使用する。化学感応センサーの実際の感知された信号レベルのみが変換されるので、ＡＤＣ２５０のダイナミックレンジ要件を減少することができる。特定の実施形態では、実際の信号レベルのみが変換されるので、ビット長は８ビットレベルまで降下する。その結果、回路構成要素ミスマッチが除去／減少され、センサー応答が一様になる。

【0030】

図３Ａおよび図３Ｂに、本発明の一実施形態によるトランジスタのマッチドペアを使用するデルタダブルサンプリングの一例を示す。図３Ａの回路３００では、ピクセル３１０は、電流源Ｉ（たとえば、図２のトランジスタ２３０などのトランジスタ）によってバイアスされ得る。ピクセル３１０は、化学感応センサー３１３と行選択トランジスタ３１５とを備えることができ、それらはともにＦＥＴとすることができる。明確にするために、マッチドペアは、化学感応センサー３１３と行選択トランジスタ３１５とを含む。これらのデバイスは、図２の例では非常に近接していることとプロパティとに起因してマッチドペアと見なされる。ピクセル３１０は、行および列に配列されたアレイ（図示せず）内で使用される複数のピクセルのうちの１つとすることができる。選択トランジスタ３１５は、ピクセル３１０を選択するために使用される行選択信号ｒｓによって制御され得る。相関ダブルサンプリングアルゴリズムでは、２つの異なる状態のデバイスの信号サンプルを取ることができる。（既知のまたは未知の、あるいはリセットモードにおける）入力信号がない第１の状態のピクセル３１０のサンプルを取ることができ、したがって、デバイスの任意のオフセットまたはミスマッチを特性決定し、一般に入力信号を含むデバイスの第２の状態のピクセル３１０の別のサンプルを取ることができる。２つのサンプル間の差（たとえば、電圧しきい値差などのトランジスタ製造差）は、ピクセル３１０のオフセットが存在しない入力信号を表現するものと見なされる。しかしながら、本実施形態では、化学感応センサー３１３は、監視されている反応が起こっている間に連続して読み出され得る。したがって、化学感応センサー３１３からの入力信号または既知の入力信号なしにサンプルを取る機会がない。

【0031】

一例では、監視され、起こっている間に連続して読み出される反応は、ヌクレオチドがポリメラーゼによってＤＮＡのストランド中に組み込まれるときに行われるＤＮＡシーケンシングイベント中に放出された水素イオン（Ｈ＋）であり得る。各ヌクレオチドが組み込まれるにつれて、水素イオン（Ｈ＋）が放出される。化学感応センサー３１３は、組込み信号が生成される時間の間、連続して読み取られているので、化学感応センサー３１３をリセットすることができず、オフセットを除去し、減衰させるために相関ダブルサンプリングを使用することができなくなる。実際の化学感応センサー３１３は、その入力信号なしには測定されないことがあるので、実際の化学感応センサー３１３は、相関を確立するために、その最も近傍のものによって、行選択トランジスタ３１５と交換される。行選択トランジスタ３１５は、化学感応センサー３１３に局所的にマッチするので、化学感応センサー３１３のオフセット特性およびミスマッチ特性の最も近似した特性を提供することができる。行選択トランジスタ３１５は、化学感応センサー３１３を用いて製造され、化学感応センサー３１３に極めて近接しているので、行選択トランジスタ３１５は、化学感応センサー３１３と共通のミスマッチおよびオフセットを共有する傾向がある。図３Ａに示すように、行選択トランジスタ３１５は、局所しきい値電圧相関（ＶＴＨ１）を確立するために飽和領域において動作するように電圧Ｖ１だけバイアスされ得る。基本的には、行選択トランジスタ３１５は、強制的に飽和されると入力信号を非表示にする。電圧Ｖ１はまた、ＶＲＥＦ未満であり、センサートランジスタ３１３のゲートに現れるときのセンサー電極の有効ＤＣバイアスレベルであり得る。Ｖ１の例示的な電圧は約１．５Ｖであり得、ＶＲＥＦの例示的な電圧は約２．５Ｖであり得る。この局所しきい値電圧相関（ＶＴＨ１）は、（デルタ）ダブルサンプリングを実行するために使用され得る。行選択トランジスタ３１５を飽和モードに保つことによって、センサートランジスタ３１３の無視できる信号または雑音は、第１の基準サンプル中に行選択トランジスタ３１５を通過することができる。第１の信号サンプル、すなわち、基準サンプル、Ｓ１は、行選択トランジスタ３１５の特性決定となり、互いに近接していることに起因して化学感応センサー３１３のための正確な代用となる。第１の信号サンプルＳ１は、Ｖ１−（ＶＴＨ１＋ΔＶ）と等しくなり得、ΔＶは、所与のバイアス電流レベルでトランジスタをバイアスするためのオーバードライブ電圧である。この値は、ピクセル内で一定のままであり得るが、ピクセル間で、主に、列レベルバイアス回路中のバイアス電流ミスマッチに起因して列同士の間で変動し得る。第１のサンプルＳ１は、出力Ｓｏｕｔで回路３００から出力され得る。図３Ｂに、第２の信号サンプルＳ２を取ることを示す。

【0032】

図３Ｂでは、行選択トランジスタ３１５は、トランジスタ３１３（ＶＴＨ２）の局所しきい値電圧相関を確立するためにトリオード領域において動作するように電圧Ｖ２だけバイアスされ得る。電圧Ｖ２は、ＶＲＥＦよりも大きく、有効供給電圧であり得る。ＶＲＥＦは、基準サンプルと信号サンプルとの間で変化しない一定のバイアス電圧であり得る。この局所しきい値電圧相関（ＶＴＨ２）は、（デルタ）ダブルサンプリングを実行するために使用され得る。行選択トランジスタ３１５をトリオードモードに保つことによって、化学感応センサー３１３からのイオン信号（Ｈ＋）は、第２の信号サンプル中に行選択トランジスタ３１５を通過することができる。化学感応センサー３１３は、トランジスタ飽和領域で動作し得る。第２の信号サンプルＳ２は、化学感応センサー３１３からの入力信号ＶＳｉｇおよびＶＲＥＦを含み得る。第２の信号サンプルＳ２はＶＲＥＦ＋ＶＳｉｇ−（ＶＴＨ２＋ΔＶ）に等しくなり得る。第２のサンプルＳ２もまた、出力Ｓｏｕｔで回路３００から出力され得る。

【0033】

差分関数は、ＶＳｉｇ＋（ＶＲＥＦ−Ｖ１）＋（ＶＴＨｌ−ＶＴＨ２）にほぼ等しいＳ２−Ｓ１の結果を生じ得るが、定電圧ΔＶのキャンセルに留意されたい。電圧（ＶＲＥＦ−Ｖ１）はＡＤＣ基準電圧に設定された定電圧であり得、その場合、ＡＤＣは項（ＶＲＥＦ−Ｖ１）を効果的に除去することができる。しきい値電圧ＶＴＨ１およびＶＴＨ２は実質的に等しくなり得るか、または、差はマッチドペア構成から生じた系統定数であり得る。したがって、得られた残余部分（ＶＴＨ１−ＶＴＨ２）は、ピクセルのアレイにわたって最小であり得、一貫し得る。この差の項の任意の一定の残余部分は、ＡＤＣ基準において吸収され得る。より詳細には、トランジスタが等しいサイズのものであるとき、この差の項は０である。トランジスタが等しいサイズのもの、または任意の他の方法で異なるものでないとき、得られた残余部分は、ＡＤＣ基準を確立する他の定数項とともに単に追加され得る。これにより、任意のピクセルオフセットアーティファクトをＡＤＣに適用することなく、信号電圧ＶＳｉｇが残る。サンプルが信号経路中のどこで収集されるかに応じて、追加の信号オフセットアーティファクトは、第１のサンプルにおいて収集されることも、デルタダブルサンプリング演算の差分関数中に減衰されることもある。これにより、ＡＤＣの前に信号チェーン全体をダブルサンプリングすることが可能になる。ＡＤＣの一部分はまた、同様にオフセットキャンセル方式の一部であり得る。たとえば、オフセットされる入力段をＡＤＣが有する場合、これらのオフセットは、２つの別個のデータ変換を必要とせずに、２つのサンプルの一部としてキャンセルされ得る。もちろん、サンプリングの順序は、異なり得る。さらに、電圧Ｖ１およびＶ２は、プログラム可能であり得、読出し中のそれぞれのピクセルの行選択とカスコードレベルとの間で切り替えることができる。代替実施形態では、ダブルサンプリングアルゴリズムはまた、ＡＤＣの後に適用することができ、それにより、ＡＤＣは２つのデータ変換サイクルを実行し、サンプル間の差はデジタル論理中で実行される。デジタル論理は、オンチップハードウェアとして、あるいは、ソフトウェアオフチップまたはハードウェアオフチップによって実装され得る。これは、デジタルデルタダブルサンプリングと見なすことができる。これは、複数のＡＤＣが同時にピクセル読出しの列を変換する場合、ならびにＡＤＣが固有のオフセットを有する場合に有利である。さらに、ダブルデルタダブルサンプリングは、ＡＤＣの前とＡＤＣ後の両方で差分関数を適用することによって実行され得る。第１の差分関数は、ＡＤＣへの入力のための十分に一様な信号を確立することができ、それにより、ＡＤＣの必要なダイナミックレンジが減少される。第２の差分関数は、ＡＤＣ中のオフセットをキャンセルするように、ＡＤＣ後に配置され得る。第１の差分関数と第２の差分関数とにより、すべての回路構成要素のオフセットが完全にキャンセルされる。この手法を用いると、信号チェーンのあらゆる点において一様性が維持されるので、基礎回路の伝達関数が理想的でないことに起因する２次効果が減少され得る。

【0034】

上述したマッチドペアデルタダブルサンプリング（ＭＰＤＤＳ）は、全信号経路をサンプリングすることによって、最初は入力信号を用いずに、次には入力信号を用いて動作する。Ａ／Ｄ変換の前に２つのサンプルを減算することによって、サンプル間の差（デルタ）だけが変換される。サンプルのこの差は、非一様性がない実際の信号を表す。ＭＰＤＤＳのプロセスにおいて除去されるオフセットと比較して信号レベルが小さいので、ＡＤＣの分解能（ビット深度）の大幅な節約が達成される。さらに、サンプル間の任意の非一様性をクリーンにする後続の処理が減少される。例として、典型的な信号チェーン中のオフセットは２００ｍＶ程度の大きさであり、信号範囲は１ｍＶ範囲内である。オフセットキャンセルがない場合、信号範囲が１ｍＶであるにもかかわらず、少なくとも２００ｍＶのダイナミックレンジを確立することが必要である。オフセットキャンセルがある場合、非一様性が信号レベルの範囲内に減少されると仮定すると、ダイナミックレンジは２ｍＶに減少され得る。これは、この例では、ＡＤＣのダイナミックレンジにおける１/１００の減少（約７ビットの減少）を表す。

【0035】

図４に、本発明の一実施形態によるシステムを示す。システム４００は、４つの回路ブロック、すなわち、ピクセル４１０と、列サンプル回路４２０と、コンパレータ４０６と、列ラッチ４３０とを含み得る。バイアストランジスタ４０５は、バイアス信号ｖｂに基づいてピクセル４１０をバイアスすることができる。トランジスタ４０８は、制御入力ｓｗに基づいてプリチャージ信号を供給することができる。このトランジスタ４０８は、列が、供給電圧にプリチャージされたか、基板電圧にプリチャージされたか、または供給電圧と基板電圧の間の何らかの他の基準電圧にプリチャージされたかに依存するいずれかのタイプのものであり得る。ピクセル４１０は、行選択トランジスタ４１４が化学感応センサー４１２のソースに接続された２トランジスタ設計とすることができる。化学感応センサー４１２のドレインは、供給電圧Ｖｄｄａに結合され得る。実際には、これは、Ｖｄｄａ供給電圧に切り替えられる列ラインとすることができる。行選択トランジスタ４１４のソースは、ピクセル４１０から出力し、列サンプル回路４２０とバイアストランジスタ４０５とに結合することができる。列サンプル４２０は、ピクセル４１０を読み出すための読取回路を提供し得る。列サンプル４２０は、（電流源を形成する）トランジスタ４２１、４２３および４２７と、（電流源をイネーブルにするためのスイッチを形成する）トランジスタ４２５および４２０と、サンプリングキャパシタＣ１と、リセットトランジスタ４２２と、電流ステアリングトランジスタ４２４とを含むダブルカスコード電流源を含むことができる。入力信号Ｖｂｐ、ＶｂｐｃおよびＶｂｐｃｃは、それぞれのトランジスタ４２１、４２３および４２７によって供給された電流をバイアスするために、それぞれのバイアス信号を供給する。コンパレータ４０６は、列サンプル回路４２０から受信した入力と基準電圧Ｖｒａｍｐとのための比較関数を供給し得る。コンパレータ４０６は、反転入力および非反転入力と、制御入力と、出力とを有することができ、低入力基準雑音レベルの高利得増幅器とすることができる。コンパレータ４０６の帯域幅を、制御回路からの内部または外部制御信号（図示せず）によって制御して、コンパレータの帯域幅を変化させことができ、それにより、コンパレータ４０６が望む関数に応じて、１つの位相から別の位相にコンパレータの帯域幅を変化させることができる。コンパレータ４０６は、列ラッチ４３０に接続され得る。列ラッチ４３０はＳＲ−ラッチとすることができる。ラッチ４３０は、'ｌａｔｃｈ＿ｒｓｔ'を用いてリセットし、'ｌａｔｃｈ＿ｓｅｔ'またはコンパレータの出力を用いてセットすることができる。ラッチ回路４３０の出力は、列サンプル４２０にフィードバックされ得る。

【0036】

動作中、コンパレータ４０６および列ラッチ回路４３０は、第１のサンプル位相中にオフセットキャンセルのために使用され得、その後、第２の位相においてＡ／Ｄ変換のために使用され得る。したがって、ＭＰＤＤＳシステム４００のために必要とされる追加の回路は、サンプリングキャパシタと数個のトランジスタのみであり得る。サンプリングキャパシタＣ１は、トランジスタ４２１、４２３および４２７によって作られた電流源ミラーの帯域幅よりも大きいコンパレータ４０６の帯域幅を保つことによって、必要なＫＴＣ雑音レベルよりも小さくすることができる。当業者にはサンプリングキャパシタにおいて達成されたＫＴＣ雑音の減少が知られている。本明細書では、ＫＴＣ雑音減少は、小さいレイアウトフットプリントのオフセットキャンセルを達成するためにデルタ二重サンプリングとともに使用される。コンパレータは、第１のサンプルのキャプチャ中に、次いで、第２のサンプル−第１のサンプルを変換するＡＤＣサイクル中に使用されるので、コンパレータオフセット、したがってＡＤＣのオフセットは、ほとんど除去される。したがって、オフセットキャンセル回路およびＡＤＣは、依然として別個の演算を実行しながら、１つのユニットとして大部分が一緒に統合される。

【0037】

図５に、図４のＭＰＤＤＳシステム４００の動作のタイミングを示す。ＭＰＤＤＳシステム４００のタイミングは、図５に示すように、動作の５つの位相、すなわち、プリチャージ位相と、行選択（ｓｅｌｅｃｔ＿ｒｓｔ）位相と、オフセットキャンセル位相と、信号選択位相と、変換位相とに分類され得る。

【0038】

プリチャージ位相中に、ピクセル４１０の列ラインは、アナログ接地など定バイアスレベルに切り替えられ得る。ｃｏｌ＿ｌａｔｃｈ４３０は、'ｌａｔｃｈ＿ｒｓｔ'を低に切り替えることによってリセットされ得る。同時に、トランジスタ４２２のサンプリングキャパシタＣ１端末は接地に切り替えられ得、後続の行選択位相全体にわたって低く保持され得る。プリチャージ位相中、初期バイアス状態が確立される。この位相中に選択される行はなく、ｖｐｉｘによって表されるピクセル列ラインは、初期バイアス状態にされる。負のしきい値電圧を備えるＭＯＳトランジスタを使用するときに、プリチャージのレベルは、選択されてないピクセルを効果的にオフにするために、接地よりも高いレベルに設定され得る。

【0039】

行選択位相中に、「ｒｓ」ラインは、行選択デバイス４１４を飽和にし、列ラインを帯電させる中レベル電圧（たとえば、１．５Ｖ）に切り替えられ得る。化学感応センサー４１２上の基準電圧は、この位相中、「ｒｓ」ラインよりも高いレベル（たとえば２．５Ｖ）とすることができる。これにより、行選択デバイス４１４が飽和したままになることが保証される。行選択位相中、列ラインの値は、しきい値電圧より低い行選択デバイス４１４のゲートの電圧にされ、ゲートは所与のバイアス電流に必要なソースオーバードライブ電圧にされる。行選択デバイス４１４のゲートが化学感応センサー４１２のゲートよりも低い電圧で保持されるので、行選択デバイス４１４は、飽和領域で動作し、スイッチのようには挙動しない。行選択デバイス４１４のドレインの出力抵抗が極めて高いので、化学感応センサー４１２のソースにおける信号および雑音は、行選択デバイス４１４のソースを変調することができない。これにより、オフセットキャンセル位相中、ピクセルの入力において信号および雑音がブロックされる。したがって、相関値を取得するためにピクセル４１０をリセットするのではなく、行選択デバイス４１４を強制的に飽和させることによって、データ経路からの信号がブロックされる。バイアス状態および式の詳細については、図３Ａおよび図３Ｂを参照して上述した。

【0040】

オフセットキャンセル位相になるとき、ライン「Ａ」をオフにし、ライン「Ｂ」をオンにする。これにより、コンパレータ４０６の「ｖｐ」端末がチャージを開始する。「ｖｐ」端末が「ｖｒａｍｐ」レベルより上まで上昇したときに、コンパレータ４０６が作動され得、それにより、電流源４３６が遮断され、第１のサンプルレベルが確立される。コンパレータ４０６は電流源を形成するチャージ回路よりも高い帯域幅を有するので、キャパシタＣ１における熱的雑音電圧はｓｑｒｔ（ＫＴ／Ｃ）未満まで減少される。次に、信号チェーンのためのオフセットがサンプリングキャパシタＣ１に記憶される。次に、ライン「Ａ」とライン「Ｂ」の両方をオフにし、バイアスの効果的に出力されたレベルと化学感応センサー４１２における信号レベルを超えることがある最大レベルまでコンパレータ４０６へのｖｒａｍｐラインを増加させながら、ラッチ４３０を再びリセットする。オフセットキャンセル期間は、Ｖｒａｍｐ入力によって設定されたコンパレータにおける基準電圧をマッチさせるために必要な値までキャパシタＣ１の電圧をサーボ制御するネガティブフィードバックループを効果的にエミュレートするタイミングシーケンスを含んでいることがある。目的は、コンパレータ４０６に入力されたＶｒａｍｐにおける所与の基準についてコンパレータ４０６を作動させる値まで、サンプリングキャパシタＣ１をチャージすることである。行選択期間から信号選択期間までコンパレータ４０６とコンパレータ４０６へのデータ経路とが変わらないままなので、コンパレータ４０６は、同じ差動電圧が印加されたときには常に作動する。したがって、コンパレータ４０６上の第１のサンプルは、効果的にデータ経路を「特性決定し」、コンパレータとデータ経路とをゼロアウトするために必要な値を記憶する。接地などのｖｐノードは、最初、プリチャージ期間中に確立された電圧で始動する。ｖｐ電圧は、すべてのコンパレータ４０６間のミスマッチの合計の大きさを含むｖｒａｍｐ基準電圧よりも低い電圧に初期化され得る。Ａラインが開放されたとき、Ｂラインがアクティブな状態にされ、電流源（トランジスタ４２１、４２３および４２７から形成された電流源など）がキャパシタＣ１をチャージし始める。本質的には、コンパレータ４０６が作動するまで、ｖｐ入力によってコンパレータ４０６への入力（ｖｒａｍｐ）が掃引される。コンパレータ４０６が作動すると、電流源がオフにされ、コンパレータ４０６を作動させるために必要な値がキャパシタＣ１中にロックされる。この値がキャパシタＣ１にロックされると、ｖｐｉｘライン（すなわち、列ライン）上に提示された任意の新しい入力レベルが、新しい値と初期値との間の差（デルタ）として、コンパレータ４０６にのみ提示される。したがって、サンプル間の減算は本願の構成に固有のものである。この位相におけるコンパレータ４０６の帯域幅は、高速演算とＫＴＣ雑音抑圧とを提供するために、ある特定の第１の帯域幅となるように制御することができる。

【0041】

選択信号位相中、「ｒｓ」ラインは、行選択デバイス４１４をトリオード領域中に押しやる最高電位に切り替えられる。化学感応センサー４１２における信号レベルは、このとき、サンプリングキャパシタＣ１に取り付けられた列ライン上に提示される。電圧化学感応センサー４１２は次いで、サンプリングキャパシタＣ１を介して結合され、ｖｒａｍｐ電圧が降下する間保持される。

【0042】

変換位相（または選択信号位相）中、すべての列にグレーコードカウントを配信することができる。コンパレータ４０６が作動すると、「ｄｏｕｔ」は高くなり、ピクセル４１０のデジタル値を表すグレーコードカウント（図示せず）中でラッチする。ランプライン（すなわちＶｒａｍｐ）は、新しいｖｐｉｘ電圧を常に超える電圧に設定することができる。Ａ／Ｄ変換を開始するために、ｖｒａｍｐラインの電圧は、グレーコードカウンタとの同期において電圧が低下することがある。ランプ値（Ｖｒａｍｐ）がコンパレータ４０６を作動させたとき、対応するグレーコードは、その列ラインに対応するローカルレジスタ中にラッチされる。その場合、ラッチされたグレーコードは、オフセットされキャンセルされた信号を表す。後の変換位相におけるコンパレータ４０６の帯域幅は、以前のオフセットキャンセル位相と比較して演算を遅くするために、第２の帯域幅となるように制御することができる。より遅く動作することによって、コンパレータは、システムによって発生された熱的流体雑音のフィルタリングを行うことができる。

【0043】

オフセットキャンセル位相については、コンパレータ４０６と、ラッチ４３０と、サンプリングキャパシタＣ１をチャージする列サンプル４２０内の電流源とを用いて説明してきた。代替的には、連続時間フィードバックを使用し、コンパレータ４０６を演算増幅器として扱うことが可能である。この場合、その増幅器の出力は、増幅器の反転入力端末へと切り替えられる。コンパレータ４０６における高利得により、入力端末が実質的に等しくされる。このようにすると、増幅器が変換位相中に開ループ構成で動作するとき、コンパレータのオフセット４０６とキャパシタＣ１の前にオフセットとがサンプリングされて、キャンセルされる。この場合、連続時間ネガティブフィードバックループは、必要なオフセットキャンセルを実行する。列ラッチ構成を使用して説明される方法は、帯域幅の適切な割振りを用いてサンプリングから熱雑音を減少することができるので、連続時間実装よりも小さいキャパシタを利用することができる。コンパレータは、電流源チャージ回路よりも大きい帯域幅を有し得る。このより大きい帯域幅を達成するために、複数のカスコードデバイスを使用することによって、チャージ回路の出力抵抗を高レベルに保つことができる。

【0044】

図６に、本発明の一実施形態によるシステムＭＰＤＤＳの代替実施形態を示す。図４に記載されたシステム４００と同様に、システム６００は、ピクセル６１０と、列サンプル回路６２０と、コンパレータ６０６と、列ラッチ６３０とを備え得る。バイアストランジスタ６０５は、バイアス信号ｖｂに基づいてピクセル６１０をバイアスすることができる。ピクセル６１０は、行選択トランジスタ６１４が化学感応センサー６１２のソースに接続された２トランジスタ設計とすることができる。化学感応センサー６１２のドレインは、供給電圧Ｖｄｄａに結合され得る。行選択トランジスタ６１４のソースは、ピクセル６１０から出力し、列サンプル回路６２０とバイアストランジスタ６０５とに結合することができる。列サンプル６２０は、ピクセル６１０を読み出すための読取回路を提供し得る。列サンプル６２０は、（ミラー電流源を形成する）トランジスタ６２１、６２３、６２４および６２９と、サンプリングキャパシタＣ１と、リセットトランジスタ６２２と、電流ステアリングトランジスタ６２４とを含むことができる。コンパレータ６０６は、列サンプル回路６２０から受信した入力と基準電圧Ｖｒａｍｐとのための比較関数を提供し得る。コンパレータ６０６は、低入力基準雑音レベルの高利得増幅器とすることができる。コンパレータ６０６は、列ラッチ６３０に接続され得る。列ラッチ６３０は、ＳＲ−ラッチとすることができる。ラッチ６３０は、'Ｌａｔｃｈ＿ｒｓｔ'を用いてリセットし、'Ｌａｔｃｈ＿ｓｅｔ'またはコンパレータの出力を用いてセットすることができる。ラッチ回路６３０の出力は、列サンプル６２０にフィードバックされ得る。

【0045】

動作中、システム６００は、上述したシステム４００と実質的に同様に動作する。システム６００はまた、図５のタイミング図にしたがって動作することができる。主な違いは、列サンプル回路６２０の構成が、（トランジスタ４２１、４２３〜４２５、４２７および４２９から形成される）列サンプル回路４２０とは異なることである。特に、サンプリングキャパシタＣ１をチャージするための、トランジスタ６２１、６２３、６２４および６２９から形成されたミラー電流源が異なる。図４では、ラッチがトリップしたときに電流がリダイレクトされるのに対し、図６では、電流は単にオフにされる。いずれかの構成により、ＭＰＤＤＳシステム６００または４００が適切な動作できるようになるが、図４の列サンプル４２０の構成は、キャンセル期間中に回路４００に供給される電流が一定であるという点で有利である。定電流動作は、場合によっては同じ動作を実行している他の回路を破損することがある電源（図示せず）上の障害を減少することができる。列サンプル回路６２０の別の違いは、列サンプル回路４２０中のインバータと比較したインバータ６３１の構成であり得る。構成インバータ６３１は、列サンプル回路４２０中のインバータと比較してさらなる遅延をもたらすことがある。

【0046】

起こり得る２つの異なるミスマッチは、電流ミスマッチおよびしきい値ミスマッチである。ピクセルのシングル（１）トランジスタの実施形態において上述の二重サンプリング方法を使用すると、電流マッチに対する二重サンプリングを実行することができる。シングル化学感応トランジスタピクセルでは、ピクセルの外側の（特性決定トランジスタと呼ばれる）追加の（１つまたは複数の）トランジスタは、特性決定トランジスタが場合によっては化学感応トランジスタよりも小さくなるように設計される限り、ミスマッチに対処するために使用され得、特性決定ピクセルは、ミスマッチを減少するために、（フローティングゲート構造を除く）化学感応トランジスタの近似サイズよりも大きくすることができる。追加の（１つまたは複数の）特性決定トランジスタの取られた信号サンプル（電流または電圧）は、シングル化学感応トランジスタピクセルのオフセットとミスマッチとを特性決定するために使用され得る。シングルトランジスタピクセルの実施形態では、追加のトランジスタは、ピクセルを特性決定する基準サンプルを供給するためにサンプリングされ得、ピクセルをサンプリングすることができる。詳細には、ピクセル電流をサンプリングし、その電流は、ピクセルの外側のより大きいトランジスタを通過するように切り替えられ、大きいトランジスタを通る電流をサンプリングすることができる。デルタ二重サンプルは、１つのサンプル中のピクセル電流と別のサンプル中の特性決定トランジスタ電流との間で取られ得る。しきい値ミスマッチが最小となり得ることに留意されたい。

【0047】

ミスマッチおよびオフセットは、増加した時間雑音を犠牲にすることなく除去される。ピクセル間ミスマッチを減少しながら、信号経路中のすべての他のオフセットが除去されることに留意すべきである。他の利益は、たとえば、迅速な二重サンプリングに起因して低周波雑音（フリッカー雑音）を減少できることであり得る。信号経路レベルでオフセットを除去することが可能であるだけでなく、各個々のピクセルについてピクセル３１０のレベルでもオフセットを除去することができる。詳細には、コンパレータのサンプル間の間隔は桁違いに減少されるので、デルタ二重サンプリングを使用してコンパレータ中の１／ｆ雑音が減少される。

【0048】

本発明について特定の実施形態に関して上述してきたが、本発明は、上述の実施形態および図面に示された特定の構成に限定されるものではない。動作プロセスもまた、各例に示されているものには限定されない。本発明は、本発明の趣旨および実質的な特徴から逸脱することなく他の方法で実装され得ることが当業者には了解されよう。したがって、本願の実施形態は、あらゆる点において、例示的なものであり、限定的なものではないと見なされるべきである。本発明の範囲は、上述の記載によってではなく、添付の特許請求の範囲によって示され、したがって、特許請求の範囲の等価物の意味の範囲内および範囲内に入るすべての変更は本明細書中で包含されるものとする。

【0049】

いくつかの本発明の実施形態が本明細書に示され、記載されている。前述の説明から、本発明は様々な形態で実装され得、様々な実施形態は単独でまたは組み合わせて実装され得ることが当業者には了解できよう。他の例では、実施形態が不明瞭にならないように、周知の動作、構成要素および回路について詳細には記載していない。本明細書で開示された特定の構造および機能的詳細は代表的なものであり得、実施形態の範囲を必ずしも限定するものではないことが理解できよう。したがって、本発明の実施形態について特定の例に関して記載してきたが、図面、明細書および後続の特許請求の範囲を検討すると、当業者には他の修正が明らかになるので、本発明の実施形態および／または方法の真の範囲はそれらに限定されるものではない。

【0050】

様々な実施形態は、ハードウェア要素、ソフトウェア要素、またはその両方の組合せを使用して実装され得る。ハードウェア要素の例には、プロセッサ、マイクロプロセッサ、回路、回路要素（たとえば、トランジスタ、抵抗、キャパシタ、インダクタ、など）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどが含まれ得る。ソフトウェアの例には、ソフトウェア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、プロシージャ、ソフトウェアインターフェース、アプリケーションプログラムインターフェース（ＡＰＩ）、命令セット、計算コード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組合せが含まれ得る。実施形態がハードウェア要素を使用して実施形態が実装されるか、および／またはソフトウェア要素を使用して実施形態が実装されるかどうかを判断することは、所望の計算レート、電力レベル、耐熱性、処理サイクルバジェット、入力データレート、出力データレート、メモリリソース、データバス速度および他の設計あるいは性能制約などの任意の数のファクタにしたがって変動し得る。

【0051】

いくつかの実施形態は、たとえば、機械によって実行された場合、マシンに実施形態による方法および／または動作を実行させ得る命令または命令のセットを記憶し得るコンピュータ可読媒体または物品を使用して実装することができる。そのような機械は、たとえば、任意の好適な処理プラットフォーム、コンピューティングプラットフォーム、コンピューティングデバイス、処理デバイス、コンピューティングシステム、処理システム、コンピュータ、プロセッサなどを含み得、ハードウェアおよび／またはソフトウェアの任意の好適な組合せを使用して実装することができる。コンピュータ可読媒体または物品は、たとえば、メモリユニットの任意の好適なタイプ、メモリデバイス、メモリ物品、メモリ媒体、ストレージデバイス、ストレージ物品、記憶媒体および／またはストレージユニット、たとえば、メモリ、取外し可能媒体または取外し不能媒体、消去可能媒体または消去不能媒体、書込み可能メディアまたは再書き込み可能媒体、デジタル媒体またはアナログ媒体、ハードディスク、フロッピーディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、記録可能コンパクトディスク（ＣＤ−Ｒ）、再書き込み可能コンパクトディスク（ＣＤ−ＲＷ）、光ディスク、磁気媒体、光磁気メディア、取外し可能メモリカードまたは取外し可能ディスク、様々なタイプのデジタル多用途ディスク（ＤＶＤ）、テープ、カセットなどを含み得る。命令は、任意の好適な高レベルプログラミング言語、低レベルプログラミング言語、オブジェクト指向プログラミング言語、ビジュアルプログラミング言語、コンパイルプログラミング言語、および／または、解釈されたプログラミング言語を使用して実装された、ソースコード、コンパイルドコード、解釈されたコード、実行可能コード、静的コード、動的コード、暗号化コードなどのような任意の好適なタイプのコードを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】